JP2000132987A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JP2000132987A JP2000132987A JP10306827A JP30682798A JP2000132987A JP 2000132987 A JP2000132987 A JP 2000132987A JP 10306827 A JP10306827 A JP 10306827A JP 30682798 A JP30682798 A JP 30682798A JP 2000132987 A JP2000132987 A JP 2000132987A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 複雑で規模が大きくなりやすい冗長構成を用
いることなく、アナログ値を個々に記憶するメモリセル
の欠陥を救済する。 【解決手段】 メモリ部２０から読み出されるデータ４
に含まれる欠陥アナログデータの位置を示す欠陥位置情
報５に基づき、メモリ制御部１０によりその欠陥位置に
対応するメモリセルが選択されたことを欠陥位置検出部
３０で検出し、この欠陥検出信号６に応じて、その欠陥
位置に対応する他の所定メモリセルから読み出されたデ
ータを用いて欠陥位置のアナログデータを訂正する。
いることなく、アナログ値を個々に記憶するメモリセル
の欠陥を救済する。 【解決手段】 メモリ部２０から読み出されるデータ４
に含まれる欠陥アナログデータの位置を示す欠陥位置情
報５に基づき、メモリ制御部１０によりその欠陥位置に
対応するメモリセルが選択されたことを欠陥位置検出部
３０で検出し、この欠陥検出信号６に応じて、その欠陥
位置に対応する他の所定メモリセルから読み出されたデ
ータを用いて欠陥位置のアナログデータを訂正する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置に関し、特に画像信号などのアナログ信号をア
ナログ値のまま離散的に記憶する不揮発性半導体メモリ
装置に関するものである。
モリ装置に関し、特に画像信号などのアナログ信号をア
ナログ値のまま離散的に記憶する不揮発性半導体メモリ
装置に関するものである。
【０００２】
【従来の技術】画像信号などのアナログ信号をアナログ
値のまま離散的に記憶する不揮発性半導体メモリ装置で
は、記憶容量の増加に伴ってアナログ値を個々に記憶す
るメモリセルのセル数や配線数も増大化しつつあり、メ
モリチップ上でのパターンサイズがますます縮小化する
傾向がある。したがって、このようなメモリチップでの
欠陥発生要因の増加に対して、製造工程で発生した欠陥
を救済することが、生産性の向上や低価格化の面から重
要となる。
値のまま離散的に記憶する不揮発性半導体メモリ装置で
は、記憶容量の増加に伴ってアナログ値を個々に記憶す
るメモリセルのセル数や配線数も増大化しつつあり、メ
モリチップ上でのパターンサイズがますます縮小化する
傾向がある。したがって、このようなメモリチップでの
欠陥発生要因の増加に対して、製造工程で発生した欠陥
を救済することが、生産性の向上や低価格化の面から重
要となる。
【０００３】現在、デジタルスチルカメラなどの撮像装
置では、ＣＣＤなどの撮像素子で得られたアナログの画
像信号をＡ／Ｄ変換器によりデジタルデータに変換し、
デジタル値としてフラッシュメモリなどの不揮発性半導
体メモリ装置に格納するものとなっている。このような
デジタルの不揮発性半導体メモリ装置では、製造工程に
おけるメモリセルの欠陥を救済する構成として、予め冗
長セルをパターン上に形成しておき、必要に応じて欠陥
メモリセルを冗長セルで置換する構成が採られている。
置では、ＣＣＤなどの撮像素子で得られたアナログの画
像信号をＡ／Ｄ変換器によりデジタルデータに変換し、
デジタル値としてフラッシュメモリなどの不揮発性半導
体メモリ装置に格納するものとなっている。このような
デジタルの不揮発性半導体メモリ装置では、製造工程に
おけるメモリセルの欠陥を救済する構成として、予め冗
長セルをパターン上に形成しておき、必要に応じて欠陥
メモリセルを冗長セルで置換する構成が採られている。
【０００４】図２０は従来の半導体メモリ装置の冗長構
成例を示すブロック図である。同図において、２０５は
メモリセルアレイ２０４のうち所定の１カラムまたは１
ローに属する全メモリセルを置換する冗長セルである。
冗長アドレス設定部２０１には、メモリセルアレイの欠
陥検査結果に応じて、その欠陥メモリセルの位置を示す
欠陥セルアドレスＲ０〜Ｒｎが設定される。この欠陥セ
ルアドレスＲ０〜Ｒｎは、冗長アドレスコンパレータ２
０２により、セル選択アドレスＡ０〜Ａｎと比較され
る。
成例を示すブロック図である。同図において、２０５は
メモリセルアレイ２０４のうち所定の１カラムまたは１
ローに属する全メモリセルを置換する冗長セルである。
冗長アドレス設定部２０１には、メモリセルアレイの欠
陥検査結果に応じて、その欠陥メモリセルの位置を示す
欠陥セルアドレスＲ０〜Ｒｎが設定される。この欠陥セ
ルアドレスＲ０〜Ｒｎは、冗長アドレスコンパレータ２
０２により、セル選択アドレスＡ０〜Ａｎと比較され
る。
【０００５】また、冗長アドレス設定部２０１に、この
冗長構成を動作させるか否かを示す冗長指示信号（ＯＮ
／ＯＦＦ）を設定しておく。ここで、この冗長指示信号
がＯＮであり、かつ冗長アドレスコンパレータ２０２に
より、欠陥セルアドレスＲ０〜Ｒｎとセル選択アドレス
Ａ０〜Ａｎとが一致した場合は、ＮＡＮＤゲート２０６
の出力がＬＯＷレベルとなり、全てのゲート２０７がＯ
ＦＦとなる。
冗長構成を動作させるか否かを示す冗長指示信号（ＯＮ
／ＯＦＦ）を設定しておく。ここで、この冗長指示信号
がＯＮであり、かつ冗長アドレスコンパレータ２０２に
より、欠陥セルアドレスＲ０〜Ｒｎとセル選択アドレス
Ａ０〜Ａｎとが一致した場合は、ＮＡＮＤゲート２０６
の出力がＬＯＷレベルとなり、全てのゲート２０７がＯ
ＦＦとなる。
【０００６】これに対して、ＡＮＤゲート２０８の出力
がＨＩＧＨレベルとなり、ゲート２０９がＯＮとなる。
したがって、ゲート２０７のＯＦＦに応じて、アドレス
デコーダ２０３でデコードされた全てのカラム選択信号
２１０の供給が停止されるとともに、ゲート２０９のＯ
Ｎに応じて、冗長セル２０５へカラム選択信号２１１が
供給され、メモリセルアレイ２０４の所定カラム代わり
に冗長セル２０５が選択され、データの書き込み／読み
出しが行われる。
がＨＩＧＨレベルとなり、ゲート２０９がＯＮとなる。
したがって、ゲート２０７のＯＦＦに応じて、アドレス
デコーダ２０３でデコードされた全てのカラム選択信号
２１０の供給が停止されるとともに、ゲート２０９のＯ
Ｎに応じて、冗長セル２０５へカラム選択信号２１１が
供給され、メモリセルアレイ２０４の所定カラム代わり
に冗長セル２０５が選択され、データの書き込み／読み
出しが行われる。
【０００７】なお、図２１は冗長アドレス設定部の構成
例を示す説明図であり、図２１（ａ）に示すように、チ
ップ製造工程時に、メモリセルアレイ２０４の検査結果
に応じて、ヒューズをレーザ光で切断することにより欠
陥セルアドレスＲ０〜Ｒｎおよび冗長指示信号ＯＮ／Ｏ
ＦＦを設定するレーザヒューズ方式や、図２１（ｂ）に
示すように、不揮発性メモリセルに記憶させるフラッシ
ュメモリ方式などがある。
例を示す説明図であり、図２１（ａ）に示すように、チ
ップ製造工程時に、メモリセルアレイ２０４の検査結果
に応じて、ヒューズをレーザ光で切断することにより欠
陥セルアドレスＲ０〜Ｒｎおよび冗長指示信号ＯＮ／Ｏ
ＦＦを設定するレーザヒューズ方式や、図２１（ｂ）に
示すように、不揮発性メモリセルに記憶させるフラッシ
ュメモリ方式などがある。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体メモリ装置では、すべてのメモリセル
に欠陥がない場合に不要となる冗長構成、すなわち冗長
セルおよびその制御回路部を予めチップ上に形成してお
く必要があり、チップ面積を有効利用できないという問
題点があった。特に、アナログ信号をアナログ値のまま
記憶するアナログの不揮発性半導体メモリ装置では、デ
ジタルメモリに比べて書き込み／読み出しに関わる周辺
回路が大きいこともあり、より深刻な問題点となる。
うな従来の半導体メモリ装置では、すべてのメモリセル
に欠陥がない場合に不要となる冗長構成、すなわち冗長
セルおよびその制御回路部を予めチップ上に形成してお
く必要があり、チップ面積を有効利用できないという問
題点があった。特に、アナログ信号をアナログ値のまま
記憶するアナログの不揮発性半導体メモリ装置では、デ
ジタルメモリに比べて書き込み／読み出しに関わる周辺
回路が大きいこともあり、より深刻な問題点となる。
【０００９】また、従来の冗長構成では、例えば５１２
カラム×４０９６ロー（２Ｍビット）のメモリブロック
サイズに対して、２カラム分と１ロー分の冗長セルしか
設けられておらず、この場合、全冗長セルが５１２×２
＋４０９６＝５１２０セルもあるのに、不良モードとし
て発生確率の高い、ランダム位置の欠陥セルについて
は、３セル分までしか確実には救済できず、効率よく対
応できないという問題点があった。
カラム×４０９６ロー（２Ｍビット）のメモリブロック
サイズに対して、２カラム分と１ロー分の冗長セルしか
設けられておらず、この場合、全冗長セルが５１２×２
＋４０９６＝５１２０セルもあるのに、不良モードとし
て発生確率の高い、ランダム位置の欠陥セルについて
は、３セル分までしか確実には救済できず、効率よく対
応できないという問題点があった。
【００１０】なお、より多くのカラムまたはローを置換
できるように、冗長セルを多数設けておくことも考えら
れるが、その場合に冗長構成により占有されるチップ面
積が大幅に増大してしまう。また、デジタル情報につい
ては、チェックサムなどを用いて誤り訂正を行うことが
できるが、アナログ情報については容易に誤り訂正を行
うことができず、また１メモリセルで多ビット分の情報
を記憶することから、デジタルと比較して１メモリセル
で記憶する情報の重みが大きく、欠陥セルを確実に救済
する必要がある。
できるように、冗長セルを多数設けておくことも考えら
れるが、その場合に冗長構成により占有されるチップ面
積が大幅に増大してしまう。また、デジタル情報につい
ては、チェックサムなどを用いて誤り訂正を行うことが
できるが、アナログ情報については容易に誤り訂正を行
うことができず、また１メモリセルで多ビット分の情報
を記憶することから、デジタルと比較して１メモリセル
で記憶する情報の重みが大きく、欠陥セルを確実に救済
する必要がある。
【００１１】本発明はこのような課題を解決するための
ものであり、複雑で規模が大きくなりやすい冗長構成を
用いることなく、アナログ値を個々に記憶するメモリセ
ルの欠陥を救済できる不揮発性半導体メモリ装置を提供
することを目的としている。
ものであり、複雑で規模が大きくなりやすい冗長構成を
用いることなく、アナログ値を個々に記憶するメモリセ
ルの欠陥を救済できる不揮発性半導体メモリ装置を提供
することを目的としている。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために、本発明による不揮発性半導体メモリ装置は、
多数のメモリセルを有し、画像信号などのアナログ信号
をアナログ値のままアナログデータとして個々のメモリ
セルに離散的に記憶するメモリ部と、所定クロックに応
じてメモリ部の読み出し対象となるメモリセルを順次選
択するメモリ制御部と、メモリ部から読み出されるアナ
ログデータに含まれる欠陥アナログデータの位置を示す
欠陥位置情報に基づき、メモリ制御部によりその欠陥位
置に対応するメモリセルが選択されたことを検出出力す
る欠陥位置検出部と、この欠陥位置検出部からの検出出
力に応じて、その欠陥位置に対応する他の１つ以上のメ
モリセルから読み出されたアナログデータを用いて欠陥
位置のアナログデータを訂正するデータ訂正部とを備え
るものである。
るために、本発明による不揮発性半導体メモリ装置は、
多数のメモリセルを有し、画像信号などのアナログ信号
をアナログ値のままアナログデータとして個々のメモリ
セルに離散的に記憶するメモリ部と、所定クロックに応
じてメモリ部の読み出し対象となるメモリセルを順次選
択するメモリ制御部と、メモリ部から読み出されるアナ
ログデータに含まれる欠陥アナログデータの位置を示す
欠陥位置情報に基づき、メモリ制御部によりその欠陥位
置に対応するメモリセルが選択されたことを検出出力す
る欠陥位置検出部と、この欠陥位置検出部からの検出出
力に応じて、その欠陥位置に対応する他の１つ以上のメ
モリセルから読み出されたアナログデータを用いて欠陥
位置のアナログデータを訂正するデータ訂正部とを備え
るものである。
【００１３】したがって、欠陥位置検出部により欠陥ア
ナログデータが選択されたことが検出された場合は、デ
ータ訂正部により、その欠陥位置に対応する他の１つ以
上のメモリセルから読み出されたアナログデータが用い
られて、欠陥位置のアナログデータが訂正される。
ナログデータが選択されたことが検出された場合は、デ
ータ訂正部により、その欠陥位置に対応する他の１つ以
上のメモリセルから読み出されたアナログデータが用い
られて、欠陥位置のアナログデータが訂正される。
【００１４】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の第１の実施の形態である
不揮発性半導体メモリ装置のブロック図であり、同図に
おいて、メモリ部２０はアナログデータを記憶する多数
のメモリセルを有し、入力された画像信号などのアナロ
グ信号（ＤＩＮ）１を個々のメモリセルでアナログ値の
まま離散的に記憶する。なお、アナログ信号１には、多
数のアナログ振幅値（あるいは多段階デジタル振幅値）
が所定の順序で時間軸上に連続配置されているものとす
る。
して説明する。図１は本発明の第１の実施の形態である
不揮発性半導体メモリ装置のブロック図であり、同図に
おいて、メモリ部２０はアナログデータを記憶する多数
のメモリセルを有し、入力された画像信号などのアナロ
グ信号（ＤＩＮ）１を個々のメモリセルでアナログ値の
まま離散的に記憶する。なお、アナログ信号１には、多
数のアナログ振幅値（あるいは多段階デジタル振幅値）
が所定の順序で時間軸上に連続配置されているものとす
る。
【００１５】メモリ制御部１０は、読み出し動作時に、
所定のクロック（ＣＬＫ）２からメモリ部２０内の所定
メモリセルを順次選択するアドレス（ＸＹ）３を出力す
る。欠陥位置情報（ＥＲＲＩＮ）５はメモリ部２０から
アナログ値のまま読み出される読み出しデータ（ＤＯＵ
Ｔ）４上の欠陥位置を示す情報であり、例えば製造工程
で検出された欠陥メモリセルの位置情報などが用いられ
る。
所定のクロック（ＣＬＫ）２からメモリ部２０内の所定
メモリセルを順次選択するアドレス（ＸＹ）３を出力す
る。欠陥位置情報（ＥＲＲＩＮ）５はメモリ部２０から
アナログ値のまま読み出される読み出しデータ（ＤＯＵ
Ｔ）４上の欠陥位置を示す情報であり、例えば製造工程
で検出された欠陥メモリセルの位置情報などが用いられ
る。
【００１６】欠陥位置検出部３０は、この欠陥位置情報
５とメモリ制御部１０からのアドレス３とを比較し、ア
ドレス３により欠陥位置情報５に対応するメモリセルが
選択されて欠陥データが読み出されたことを検出し、欠
陥検出信号（ＥＲＲ）６を出力する。データ訂正部４０
は、欠陥検出信号６により指示された読み出しデータ４
に含まれる欠陥データを、その欠陥データの欠陥位置に
対応する所定位置の他の訂正データを用いて訂正し、出
力データ（ＤＯＵＴ’）４を出力する。
５とメモリ制御部１０からのアドレス３とを比較し、ア
ドレス３により欠陥位置情報５に対応するメモリセルが
選択されて欠陥データが読み出されたことを検出し、欠
陥検出信号（ＥＲＲ）６を出力する。データ訂正部４０
は、欠陥検出信号６により指示された読み出しデータ４
に含まれる欠陥データを、その欠陥データの欠陥位置に
対応する所定位置の他の訂正データを用いて訂正し、出
力データ（ＤＯＵＴ’）４を出力する。
【００１７】この場合、訂正データとしては、メモリ部
２０に入力されたアナログ信号１の構成により予め設定
しておく。例えば、読み出しデータ４上の欠陥データと
その所定データ分だけ前または後に読み出されたアナロ
グデータとの関連性が強い場合は、その所定データ分だ
け前または後に読み出されたアナログデータにより欠陥
データを置換するようにしてもよい。
２０に入力されたアナログ信号１の構成により予め設定
しておく。例えば、読み出しデータ４上の欠陥データと
その所定データ分だけ前または後に読み出されたアナロ
グデータとの関連性が強い場合は、その所定データ分だ
け前または後に読み出されたアナログデータにより欠陥
データを置換するようにしてもよい。
【００１８】図２はデータ訂正部の構成例を示す説明図
である。図２において、（ａ）は欠陥データの直前に読
み出されたアナログデータで置換する場合のブロック
図、（ｂ）は（ａ）の動作を示すタイミングチャートを
示す。また、（ｃ）は欠陥データの直後に読み出された
アナログデータで置換する場合のブロック図、（ｄ）は
（ｃ）の動作を示すタイミングチャートを示す。
である。図２において、（ａ）は欠陥データの直前に読
み出されたアナログデータで置換する場合のブロック
図、（ｂ）は（ａ）の動作を示すタイミングチャートを
示す。また、（ｃ）は欠陥データの直後に読み出された
アナログデータで置換する場合のブロック図、（ｄ）は
（ｃ）の動作を示すタイミングチャートを示す。
【００１９】図２（ａ）では、読み出しデータ４を１デ
ータ分（１クロック分）遅延させた遅延データ４Ａを訂
正データとして生成する遅延部４１が設けられており、
通常は信号切替部６により読み出しデータ４が出力デー
タ４’として選択出力される。また、欠陥検出信号６が
出力された場合は、読み出しデータ４が欠陥データであ
ると判断され、図２（ｂ）に示すように、その１データ
前に読み出された訂正データすなわち遅延データ４Ａが
選択出力される。
ータ分（１クロック分）遅延させた遅延データ４Ａを訂
正データとして生成する遅延部４１が設けられており、
通常は信号切替部６により読み出しデータ４が出力デー
タ４’として選択出力される。また、欠陥検出信号６が
出力された場合は、読み出しデータ４が欠陥データであ
ると判断され、図２（ｂ）に示すように、その１データ
前に読み出された訂正データすなわち遅延データ４Ａが
選択出力される。
【００２０】また図２（ｃ）では、読み出しデータ４を
１データ分（１クロック分）遅延させた遅延データ４Ｂ
を生成する遅延部４１が設けられており、通常は信号切
替部６により遅延データ４Ｂが出力データ４’として選
択出力される。また、欠陥検出信号６が出力された場合
は、遅延データ４Ｂが欠陥データであると判断され、図
２（ｄ）に示すように、その１データ後に読み出された
訂正データすなわち読み出しデータ４が選択出力され
る。
１データ分（１クロック分）遅延させた遅延データ４Ｂ
を生成する遅延部４１が設けられており、通常は信号切
替部６により遅延データ４Ｂが出力データ４’として選
択出力される。また、欠陥検出信号６が出力された場合
は、遅延データ４Ｂが欠陥データであると判断され、図
２（ｄ）に示すように、その１データ後に読み出された
訂正データすなわち読み出しデータ４が選択出力され
る。
【００２１】なお、図２（ｃ），（ｄ）の場合、常時、
出力データ４’として選択される遅延データ４Ｂは、読
み出しデータ４に比較して１データ分遅延している。し
たがって、欠陥検出信号６も１データ分遅延させ、遅延
データ４Ｂ上の欠陥データと欠陥検出信号６とを同期さ
せる必要がある。
出力データ４’として選択される遅延データ４Ｂは、読
み出しデータ４に比較して１データ分遅延している。し
たがって、欠陥検出信号６も１データ分遅延させ、遅延
データ４Ｂ上の欠陥データと欠陥検出信号６とを同期さ
せる必要がある。
【００２２】このように、欠陥位置検出部３０とデータ
訂正部４０とを設けて、メモリ部２０からの読み出しデ
ータ４上に含まれる欠陥データを、その欠陥データの欠
陥位置に対応する所定位置の他の訂正データを用いて訂
正し、出力データ４’としてを出力するようにしたの
で、欠陥セルがランダムな位置に発生する場合でも、的
確かつ効率よく救済できる。また、複雑で比較的回路規
模が大きくなる冗長セルおよびその制御回路部を予めメ
モリチップ上に形成しておく必要がなくなり、チップ面
積を有効利用でき、記憶容量の増大やメモリチップの小
型化を実現できる。
訂正部４０とを設けて、メモリ部２０からの読み出しデ
ータ４上に含まれる欠陥データを、その欠陥データの欠
陥位置に対応する所定位置の他の訂正データを用いて訂
正し、出力データ４’としてを出力するようにしたの
で、欠陥セルがランダムな位置に発生する場合でも、的
確かつ効率よく救済できる。また、複雑で比較的回路規
模が大きくなる冗長セルおよびその制御回路部を予めメ
モリチップ上に形成しておく必要がなくなり、チップ面
積を有効利用でき、記憶容量の増大やメモリチップの小
型化を実現できる。
【００２３】また、データ訂正部として、読み出しデー
タ４を所定データ分だけ遅延させる遅延部４１と、信号
切替部４２とを設けて、その所定データ分だけ前または
後に読み出されたアナログデータにより欠陥データを置
換するようにしたので、極めて簡素な回路構成により欠
陥データを訂正できる。
タ４を所定データ分だけ遅延させる遅延部４１と、信号
切替部４２とを設けて、その所定データ分だけ前または
後に読み出されたアナログデータにより欠陥データを置
換するようにしたので、極めて簡素な回路構成により欠
陥データを訂正できる。
【００２４】なお、欠陥位置検出部３０としては、図３
に示すような構成を用いてもよい。図３は欠陥位置検出
部の構成例を示す回路図である。ここでは、メモリ制御
部１０からメモリ部２０に出力されるアドレス３すなわ
ちＸ１〜Ｘｍ，Ｙ１〜Ｙｎと、欠陥位置情報５すなわち
ＥＸ１〜ＥＸｍ，ＥＹ１〜ＥＹｎとが、それぞれＥＸ−
ＮＯＲ（排他的論理和）ゲート３１個別に比較される。
に示すような構成を用いてもよい。図３は欠陥位置検出
部の構成例を示す回路図である。ここでは、メモリ制御
部１０からメモリ部２０に出力されるアドレス３すなわ
ちＸ１〜Ｘｍ，Ｙ１〜Ｙｎと、欠陥位置情報５すなわち
ＥＸ１〜ＥＸｍ，ＥＹ１〜ＥＹｎとが、それぞれＥＸ−
ＮＯＲ（排他的論理和）ゲート３１個別に比較される。
【００２５】そして、すべての出力が一致を示す場合に
のみ、ＡＮＤゲート３２の出力が有効となり、欠陥検出
信号６として出力される。なお、この場合は、欠陥位置
情報５として、メモリ部２０内の各メモリセルのＸＹア
ドレスすなわちカラム位置およびロー位置を示す情報を
用いた例が示されている。
のみ、ＡＮＤゲート３２の出力が有効となり、欠陥検出
信号６として出力される。なお、この場合は、欠陥位置
情報５として、メモリ部２０内の各メモリセルのＸＹア
ドレスすなわちカラム位置およびロー位置を示す情報を
用いた例が示されている。
【００２６】しかし、これに限定されるものではなく、
他の形式の位置情報、例えば任意のアドレス空間上の番
地アドレスを示す情報であってもよく、このような場合
は、この情報を欠陥位置情報５に変換する回路部を設け
ればよい。また、メモリ制御部１０からのアドレス３
を、欠陥位置情報５の形式、例えば任意のアドレス空間
上の番地アドレスを示す情報に変換する回路部を設けて
もよい。
他の形式の位置情報、例えば任意のアドレス空間上の番
地アドレスを示す情報であってもよく、このような場合
は、この情報を欠陥位置情報５に変換する回路部を設け
ればよい。また、メモリ制御部１０からのアドレス３
を、欠陥位置情報５の形式、例えば任意のアドレス空間
上の番地アドレスを示す情報に変換する回路部を設けて
もよい。
【００２７】また、データ訂正部４０において、欠陥デ
ータの前および後に読み出された複数のアナログデータ
を用いて訂正データを生成するようにしてもよい。図４
はデータ訂正部の他の構成例を示す説明図であり、
（ａ）はブロック図、（ｂ）はタイミングチャートであ
る。図４（ａ）では、読み出しデータ４を１データ分遅
延させた遅延データ４Ｃを生成する遅延部４３と、遅延
データ４Ｃをさらに１データ分遅延させた遅延データ４
Ｄを生成する遅延部４４とが設けられている。
ータの前および後に読み出された複数のアナログデータ
を用いて訂正データを生成するようにしてもよい。図４
はデータ訂正部の他の構成例を示す説明図であり、
（ａ）はブロック図、（ｂ）はタイミングチャートであ
る。図４（ａ）では、読み出しデータ４を１データ分遅
延させた遅延データ４Ｃを生成する遅延部４３と、遅延
データ４Ｃをさらに１データ分遅延させた遅延データ４
Ｄを生成する遅延部４４とが設けられている。
【００２８】また、遅延データ４Ｄとデータ４とを補間
演算して訂正データ４Ｅを生成する補間演算部４５が設
けられている。通常は信号切替部４２により遅延データ
４Ｃが出力データ４’として選択出力される。また、欠
陥検出信号６が出力された場合は、遅延データ４Ｃが欠
陥データであると判断され、図４（ｂ）に示すように、
補間演算部４５からの訂正データ４Ｅが選択出力され
る。
演算して訂正データ４Ｅを生成する補間演算部４５が設
けられている。通常は信号切替部４２により遅延データ
４Ｃが出力データ４’として選択出力される。また、欠
陥検出信号６が出力された場合は、遅延データ４Ｃが欠
陥データであると判断され、図４（ｂ）に示すように、
補間演算部４５からの訂正データ４Ｅが選択出力され
る。
【００２９】これにより、欠陥データについては、その
１データ前に読み出された遅延データ４Ｄとその１デー
タ後に読み出された読み出しデータ４とから生成された
訂正データ４Ｅで置換されることになる。したがって、
図２で説明したデータ訂正部の構成と比較して、より少
ない誤差の訂正データで欠陥データを訂正できる。
１データ前に読み出された遅延データ４Ｄとその１デー
タ後に読み出された読み出しデータ４とから生成された
訂正データ４Ｅで置換されることになる。したがって、
図２で説明したデータ訂正部の構成と比較して、より少
ない誤差の訂正データで欠陥データを訂正できる。
【００３０】なお、図４の場合、常時、出力データ４’
として選択される遅延データ４Ｃは、読み出しデータ４
に比較して１データ分遅延している。したがって、欠陥
検出信号６も１データ分遅延させ、遅延データ４Ｃ上の
欠陥データと欠陥検出信号６とを同期させる必要があ
る。
として選択される遅延データ４Ｃは、読み出しデータ４
に比較して１データ分遅延している。したがって、欠陥
検出信号６も１データ分遅延させ、遅延データ４Ｃ上の
欠陥データと欠陥検出信号６とを同期させる必要があ
る。
【００３１】次に、図５を参照して、本発明の第２の実
施の形態について説明する。図５は第２の実施の形態に
よる不揮発性半導体メモリ装置のブロック図である。前
述した第１の実施の形態では、メモリ部２０から読み出
しデータ４を１つずつ読み出し、その後段で訂正データ
を生成する場合を例に説明したが、本実施の形態は、読
み出しデータ４と並列的に読み出した他の読み出しデー
タ４Ｆから訂正データを生成し、欠陥データの代わりに
選択出力するようにしたものである。
施の形態について説明する。図５は第２の実施の形態に
よる不揮発性半導体メモリ装置のブロック図である。前
述した第１の実施の形態では、メモリ部２０から読み出
しデータ４を１つずつ読み出し、その後段で訂正データ
を生成する場合を例に説明したが、本実施の形態は、読
み出しデータ４と並列的に読み出した他の読み出しデー
タ４Ｆから訂正データを生成し、欠陥データの代わりに
選択出力するようにしたものである。
【００３２】この場合、データ訂正部４０は信号切替部
４２から構成され、通常は読み出しデータ４が出力デー
タ４’として選択出力され、欠陥検出信号６に応じて読
み出しデータ４上の欠陥データの代わりに読み出しデー
タすなわち訂正データ４Ｆが選択出力される。なお、読
み出しデータ４と訂正データ４Ｆとを並列的に出力する
メモリ部２０の構成としては、各種の構成が適用でき
る。例えば、前述の図２，４に示したデータ訂正部の構
成をメモリ部２０内部に設けてもよい。
４２から構成され、通常は読み出しデータ４が出力デー
タ４’として選択出力され、欠陥検出信号６に応じて読
み出しデータ４上の欠陥データの代わりに読み出しデー
タすなわち訂正データ４Ｆが選択出力される。なお、読
み出しデータ４と訂正データ４Ｆとを並列的に出力する
メモリ部２０の構成としては、各種の構成が適用でき
る。例えば、前述の図２，４に示したデータ訂正部の構
成をメモリ部２０内部に設けてもよい。
【００３３】この他、メモリ部２０を複数のメモリブロ
ックから構成し、入力されるアナログ信号１のうち、各
読み出しデータ４とこれに対応する訂正データ４Ｆとを
それぞれ異なるメモリブロックに記憶しておくようにし
てもよい。これにより、任意の読み出しデータ４がメモ
制御部１０からのアドレス３により選択された場合は、
その読み出しデータ４を記憶するメモリブロックから読
み出すとともに、他のメモリブロックから対応する訂正
データ４Ｆを読み出すことができる。
ックから構成し、入力されるアナログ信号１のうち、各
読み出しデータ４とこれに対応する訂正データ４Ｆとを
それぞれ異なるメモリブロックに記憶しておくようにし
てもよい。これにより、任意の読み出しデータ４がメモ
制御部１０からのアドレス３により選択された場合は、
その読み出しデータ４を記憶するメモリブロックから読
み出すとともに、他のメモリブロックから対応する訂正
データ４Ｆを読み出すことができる。
【００３４】このように、メモリ部２０から並列的に読
み出されたデータを訂正データとして用いるようにした
ので、読み出しデータ４とその訂正データ４Ｆとの読み
出し時間位置が遠い場合でも、メモリ部２０の後段で訂
正データ４Ｆを長い期間遅延保持しておく必要がなくな
り、訂正データ４Ｆの劣化を回避できる。
み出されたデータを訂正データとして用いるようにした
ので、読み出しデータ４とその訂正データ４Ｆとの読み
出し時間位置が遠い場合でも、メモリ部２０の後段で訂
正データ４Ｆを長い期間遅延保持しておく必要がなくな
り、訂正データ４Ｆの劣化を回避できる。
【００３５】また、図６に示すように、読み出しデータ
４と並列的に複数の読み出しデータ４Ｇを読み出してお
き、これら読み出しデータ４Ｇから訂正データ４Ｈを生
成するようにしてもよい。図６は第２の実施の形態によ
る他の不揮発性半導体メモリ装置を示す説明図であり、
（ａ）はブロック図、（ｂ）は読み出しデータ構成例を
示している。
４と並列的に複数の読み出しデータ４Ｇを読み出してお
き、これら読み出しデータ４Ｇから訂正データ４Ｈを生
成するようにしてもよい。図６は第２の実施の形態によ
る他の不揮発性半導体メモリ装置を示す説明図であり、
（ａ）はブロック図、（ｂ）は読み出しデータ構成例を
示している。
【００３６】図６（ｂ）に示すように、メモリ部２０の
各アドレスＸ０〜Ｘ２およびアドレスＹ０〜Ｙ３で選択
されるメモリセルに、それぞれアナログデータＤ００〜
Ｄ２３が格納されており、Ｄ００〜Ｄ０３，Ｄ１０〜Ｄ
１３，Ｄ２０〜Ｄ２３の順（図中矢印の走査方向）に読
み出されるものとする。ここで、Ｄ１１の位置に欠陥が
あった場合、その上下左右に位置する４つのアナログデ
ータ、すなわちＤ０１，Ｄ１０，Ｄ１２，Ｄ２１の平均
値をＤ１１の訂正データとして用いる場合は、Ｄ１１と
並列的にこれら４つのデータを読み出し、訂正データを
生成すればよい。
各アドレスＸ０〜Ｘ２およびアドレスＹ０〜Ｙ３で選択
されるメモリセルに、それぞれアナログデータＤ００〜
Ｄ２３が格納されており、Ｄ００〜Ｄ０３，Ｄ１０〜Ｄ
１３，Ｄ２０〜Ｄ２３の順（図中矢印の走査方向）に読
み出されるものとする。ここで、Ｄ１１の位置に欠陥が
あった場合、その上下左右に位置する４つのアナログデ
ータ、すなわちＤ０１，Ｄ１０，Ｄ１２，Ｄ２１の平均
値をＤ１１の訂正データとして用いる場合は、Ｄ１１と
並列的にこれら４つのデータを読み出し、訂正データを
生成すればよい。
【００３７】図６（ａ）では、データ訂正部４０には、
読み出しデータ４と並列的に複数の読み出しデータ４Ｇ
を補間演算することにより、訂正データ４Ｈを生成する
補間演算部４６が設けられている。そして、通常は読み
出しデータ４が出力データ４’として信号切替部４２に
より選択出力され、欠陥検出信号６に応じて読み出しデ
ータ４上の欠陥データの代わりに訂正データ４Ｈが選択
出力される。
読み出しデータ４と並列的に複数の読み出しデータ４Ｇ
を補間演算することにより、訂正データ４Ｈを生成する
補間演算部４６が設けられている。そして、通常は読み
出しデータ４が出力データ４’として信号切替部４２に
より選択出力され、欠陥検出信号６に応じて読み出しデ
ータ４上の欠陥データの代わりに訂正データ４Ｈが選択
出力される。
【００３８】なお、読み出しデータ４と他の複数の読み
出しデータ４Ｇとを並列的に出力するメモリ部２０の構
成としては、各種の構成が適用できる。例えば、メモリ
部２０を複数のメモリブロックから構成し、入力される
アナログ信号１のうち、各読み出しデータ４をＸアドレ
スごとにそれぞれ異なるメモリブロックに記憶してお
く。
出しデータ４Ｇとを並列的に出力するメモリ部２０の構
成としては、各種の構成が適用できる。例えば、メモリ
部２０を複数のメモリブロックから構成し、入力される
アナログ信号１のうち、各読み出しデータ４をＸアドレ
スごとにそれぞれ異なるメモリブロックに記憶してお
く。
【００３９】これにより、図６（ｂ）の場合は、Ｄ１１
がメモ制御部１０からのアドレス３により選択された場
合は、その前後のＸアドレスのメモリブロックであって
同一ＹアドレスのメモリセルからＤ０１，Ｄ２１を並列
的に読み出すことができる。また、前述の図４に示すよ
うに、２つの遅延部を用いることにより、Ｄ１１と同一
メモリブロックであってＤ１１の前後のＹアドレスのメ
モリセルからＤ１０，Ｄ１２を並列的に読み出すことが
できる。
がメモ制御部１０からのアドレス３により選択された場
合は、その前後のＸアドレスのメモリブロックであって
同一ＹアドレスのメモリセルからＤ０１，Ｄ２１を並列
的に読み出すことができる。また、前述の図４に示すよ
うに、２つの遅延部を用いることにより、Ｄ１１と同一
メモリブロックであってＤ１１の前後のＹアドレスのメ
モリセルからＤ１０，Ｄ１２を並列的に読み出すことが
できる。
【００４０】なお、この場合は、Ｄ１１の遅延にあわせ
て、Ｄ０１，Ｄ２１も遅延させる必要がある。また、こ
れら遅延については、補間演算部４６で行うようにして
もよい。このように、読み出しデータ４と並列的に読み
出した複数の読み出しデータ４Ｇから訂正データ４Ｈを
生成するようにしたので、第１の実施の形態と同様に、
欠陥セルがランダムな位置に発生する場合でも、的確か
つ効率よく救済できる。
て、Ｄ０１，Ｄ２１も遅延させる必要がある。また、こ
れら遅延については、補間演算部４６で行うようにして
もよい。このように、読み出しデータ４と並列的に読み
出した複数の読み出しデータ４Ｇから訂正データ４Ｈを
生成するようにしたので、第１の実施の形態と同様に、
欠陥セルがランダムな位置に発生する場合でも、的確か
つ効率よく救済できる。
【００４１】また、複雑で比較的回路規模が大きくなる
冗長セルおよびその制御回路部を予めメモリチップ上に
形成しておく必要がなくなり、チップ面積を有効利用で
き、記憶容量の増大やメモリチップの小型化を実現でき
る。さらに、図５と比較して、複数の読み出しデータか
ら訂正データを生成でき、より少ない誤差の訂正データ
で欠陥データを訂正できる。
冗長セルおよびその制御回路部を予めメモリチップ上に
形成しておく必要がなくなり、チップ面積を有効利用で
き、記憶容量の増大やメモリチップの小型化を実現でき
る。さらに、図５と比較して、複数の読み出しデータか
ら訂正データを生成でき、より少ない誤差の訂正データ
で欠陥データを訂正できる。
【００４２】なお、補間演算部４６の構成としては、図
７に示すような構成を用いてもよい。図７は補間演算部
の構成例を示す回路図である。図７（ａ）は積和演算回
路から構成した例を示しており、等しいゲイン（例え
ば、１／４）を有する４つの増幅器６１Ａが、図６
（ｂ）に示した各データＤ０１，Ｄ１０，Ｄ１２，Ｄ２
１ごとに設けれらており、これら増幅器６１Ａの出力
が、それぞれの抵抗６１Ｒを介して接続されて訂正デー
タ４Ｈが生成される。
７に示すような構成を用いてもよい。図７は補間演算部
の構成例を示す回路図である。図７（ａ）は積和演算回
路から構成した例を示しており、等しいゲイン（例え
ば、１／４）を有する４つの増幅器６１Ａが、図６
（ｂ）に示した各データＤ０１，Ｄ１０，Ｄ１２，Ｄ２
１ごとに設けれらており、これら増幅器６１Ａの出力
が、それぞれの抵抗６１Ｒを介して接続されて訂正デー
タ４Ｈが生成される。
【００４３】また、図７（ｂ）ではゲイン（Ａ０１，Ａ
１０，Ａ１２，Ａ２１）を変更可能な４つの利得可変増
幅器６２Ａが、各データＤ０１，Ｄ１０，Ｄ１２，Ｄ２
１ごとに設けれらており、これら増幅器の出力が加算器
６２Ｂにより加算され訂正データ４Ｈが生成される。し
たがって、各ゲインＡ０１，Ａ１０，Ａ１２，Ａ２１を
それぞれ１／４倍とすることにより、前述と同様にＤ０
１，Ｄ１０，Ｄ１２，Ｄ２１の平均値が得られる。
１０，Ａ１２，Ａ２１）を変更可能な４つの利得可変増
幅器６２Ａが、各データＤ０１，Ｄ１０，Ｄ１２，Ｄ２
１ごとに設けれらており、これら増幅器の出力が加算器
６２Ｂにより加算され訂正データ４Ｈが生成される。し
たがって、各ゲインＡ０１，Ａ１０，Ａ１２，Ａ２１を
それぞれ１／４倍とすることにより、前述と同様にＤ０
１，Ｄ１０，Ｄ１２，Ｄ２１の平均値が得られる。
【００４４】また、図７（ｃ）はスイッチドキャパシタ
方式を利用して各データＤ０１，Ｄ１０，Ｄ１２，Ｄ２
１の平均値を生成するようにしたものである。ここで
は、帰還回路として所定容量Ｃの容量素子６７を有する
反転増幅器（オペアンプ）６６が設けられており、その
反転入力端子に容量Ｃの１／４の容量を持つ容量素子６
５を介して、各データＤ０１，Ｄ１０，Ｄ１２，Ｄ２１
が入力される。
方式を利用して各データＤ０１，Ｄ１０，Ｄ１２，Ｄ２
１の平均値を生成するようにしたものである。ここで
は、帰還回路として所定容量Ｃの容量素子６７を有する
反転増幅器（オペアンプ）６６が設けられており、その
反転入力端子に容量Ｃの１／４の容量を持つ容量素子６
５を介して、各データＤ０１，Ｄ１０，Ｄ１２，Ｄ２１
が入力される。
【００４５】ここでφ１，φ２は、ともにクロック信号
２に同期したスイッチング信号であり、φ２はφ１の反
転論理となっている。また、各容量素子６５の入力端に
は、それぞれ対応するデータの入力をオンオフするスイ
ッチ６３と、各容量素子６５の入力端を反転増幅器６６
の中点電位に接続するスイッチ６４が設けられており、
さらに容量素子６７の電荷を放電するスイッチ６８が設
けられている。
２に同期したスイッチング信号であり、φ２はφ１の反
転論理となっている。また、各容量素子６５の入力端に
は、それぞれ対応するデータの入力をオンオフするスイ
ッチ６３と、各容量素子６５の入力端を反転増幅器６６
の中点電位に接続するスイッチ６４が設けられており、
さらに容量素子６７の電荷を放電するスイッチ６８が設
けられている。
【００４６】この場合、スイッチ６３がφ１によりオン
した時点で、各データＤ０１，Ｄ１０，Ｄ１２，Ｄ２１
の電圧値（輝度値）に対応する電荷が、それぞれの容量
素子６５に充電され、これらが容量素子６７に移動す
る。ここで、容量素子６７の容量Ｃが容量素子６５の容
量Ｃ／４の４倍となっているため、結果として容量素子
６７の両端電圧は４つのデータの平均値を示すものとな
り、この電圧値が訂正用データとして反転増幅器６６か
ら出力される。
した時点で、各データＤ０１，Ｄ１０，Ｄ１２，Ｄ２１
の電圧値（輝度値）に対応する電荷が、それぞれの容量
素子６５に充電され、これらが容量素子６７に移動す
る。ここで、容量素子６７の容量Ｃが容量素子６５の容
量Ｃ／４の４倍となっているため、結果として容量素子
６７の両端電圧は４つのデータの平均値を示すものとな
り、この電圧値が訂正用データとして反転増幅器６６か
ら出力される。
【００４７】次に、φ１により各スイッチ６３がオフ
し、φ２によりスイッチ６４，６８がそれぞれオンし、
各容量素子６５，６８の電荷が放電され、次回データの
ために初期化される。なお、反転増幅器６６の出力は各
データＤ０１，Ｄ１０，Ｄ１２，Ｄ２１の平均値の逆極
性となっているため、反転バッファ（ゲイン＝１）６９
などを用いることにより、訂正データ４Ｈが得られる。
このようなスイッチドキャパシタ方式を用いた場合は、
アナログ回路である増幅器が少なくて済み、メモリチッ
プ上での回路占有面積を削減できる。
し、φ２によりスイッチ６４，６８がそれぞれオンし、
各容量素子６５，６８の電荷が放電され、次回データの
ために初期化される。なお、反転増幅器６６の出力は各
データＤ０１，Ｄ１０，Ｄ１２，Ｄ２１の平均値の逆極
性となっているため、反転バッファ（ゲイン＝１）６９
などを用いることにより、訂正データ４Ｈが得られる。
このようなスイッチドキャパシタ方式を用いた場合は、
アナログ回路である増幅器が少なくて済み、メモリチッ
プ上での回路占有面積を削減できる。
【００４８】次に、図８を参照して、本発明の第３の実
施の形態について説明する。図８は本発明の第３の実施
の形態による不揮発性半導体メモリ装置を示すブロック
図である。前述した第１および第２の実施の形態では、
メモリ部２０の後段にデータ訂正部４０を設け、欠陥検
出信号６に応じて欠陥データの代わりに訂正データを選
択出力するようにした場合について説明したが、本実施
の形態は、欠陥検出信号６に応じて欠陥データの代わり
に訂正データを、直接、メモリ部２０から読み出すよう
にしたものである。
施の形態について説明する。図８は本発明の第３の実施
の形態による不揮発性半導体メモリ装置を示すブロック
図である。前述した第１および第２の実施の形態では、
メモリ部２０の後段にデータ訂正部４０を設け、欠陥検
出信号６に応じて欠陥データの代わりに訂正データを選
択出力するようにした場合について説明したが、本実施
の形態は、欠陥検出信号６に応じて欠陥データの代わり
に訂正データを、直接、メモリ部２０から読み出すよう
にしたものである。
【００４９】図８において、メモリ制御部１０とメモリ
部２０との間に、メモリ選択切替部５０が設けられてい
る。このメモリ選択切替部５０により、通常はメモリ制
御部１０からのアドレス３が、アドレス３’としてメモ
リ部２０に選択出力され、欠陥検出信号６に応じて、そ
の欠陥データに対応する訂正データを記憶する他のメモ
リセルを示すアドレス３’が選択出力される。
部２０との間に、メモリ選択切替部５０が設けられてい
る。このメモリ選択切替部５０により、通常はメモリ制
御部１０からのアドレス３が、アドレス３’としてメモ
リ部２０に選択出力され、欠陥検出信号６に応じて、そ
の欠陥データに対応する訂正データを記憶する他のメモ
リセルを示すアドレス３’が選択出力される。
【００５０】図９はメモリ選択切替部のうちＸアドレス
側の構成例を示す回路図、図１０はメモリ選択切替部の
うちＹアドレス側の構成例を示す回路図、図１１は読み
出し動作を示すタイミングチャートである。図１０のメ
モリ制御部１０では、ラッチ１１１〜１１ｎがカスケー
ド接続されており、リセット信号（ＲＥＳＥＴ）９によ
りその出力Ｑすなわちアドレス（Ｙ１〜Ｙｎ）３が初期
化されてＹ１のみが有効となり、その後のクロック２に
応じて、アドレスＹ２〜Ｙｎのいずれか１つが順次有効
となる。
側の構成例を示す回路図、図１０はメモリ選択切替部の
うちＹアドレス側の構成例を示す回路図、図１１は読み
出し動作を示すタイミングチャートである。図１０のメ
モリ制御部１０では、ラッチ１１１〜１１ｎがカスケー
ド接続されており、リセット信号（ＲＥＳＥＴ）９によ
りその出力Ｑすなわちアドレス（Ｙ１〜Ｙｎ）３が初期
化されてＹ１のみが有効となり、その後のクロック２に
応じて、アドレスＹ２〜Ｙｎのいずれか１つが順次有効
となる。
【００５１】この場合、メモリ選択切替部５０には、ス
イッチ１６１〜１６ｎがアドレスＹ１〜Ｙｎごとに設け
られており、通常はアドレス３をそのままメモリ部２０
へのアドレス３’として選択出力し、欠陥検出信号６に
応じてアドレス３’のＹ１〜ＹｎとしてアドレスＹ２〜
Ｙｎ，Ｙ１が選択出力される。これにより、欠陥データ
選択時には、アドレス３からＹアドレス１つ分だけ手前
にシフトしたものがアドレス３’としてメモリ部２０に
出力される。
イッチ１６１〜１６ｎがアドレスＹ１〜Ｙｎごとに設け
られており、通常はアドレス３をそのままメモリ部２０
へのアドレス３’として選択出力し、欠陥検出信号６に
応じてアドレス３’のＹ１〜ＹｎとしてアドレスＹ２〜
Ｙｎ，Ｙ１が選択出力される。これにより、欠陥データ
選択時には、アドレス３からＹアドレス１つ分だけ手前
にシフトしたものがアドレス３’としてメモリ部２０に
出力される。
【００５２】また、図９のメモリ制御部１０では、ラッ
チ１０１〜１０ｍがカスケード接続されており、リセッ
ト信号９によりその出力Ｑすなわちアドレス（Ｘ１〜Ｘ
ｍ）３が初期化されてＸ１のみが有効となり、その後、
アドレスＹｎの有効期間を示すＸｉｎｃに応じて、アド
レスＸ２〜Ｘｍのいずれか１つが順次有効となる。この
場合、メモリ選択切替部５０には、スイッチ１５１〜１
５ｍがアドレスＸ１〜Ｘｍごとに設けられており、通常
はアドレス３をそのままメモリ部２０へのアドレス３’
として選択出力する。
チ１０１〜１０ｍがカスケード接続されており、リセッ
ト信号９によりその出力Ｑすなわちアドレス（Ｘ１〜Ｘ
ｍ）３が初期化されてＸ１のみが有効となり、その後、
アドレスＹｎの有効期間を示すＸｉｎｃに応じて、アド
レスＸ２〜Ｘｍのいずれか１つが順次有効となる。この
場合、メモリ選択切替部５０には、スイッチ１５１〜１
５ｍがアドレスＸ１〜Ｘｍごとに設けられており、通常
はアドレス３をそのままメモリ部２０へのアドレス３’
として選択出力する。
【００５３】一方、欠陥検出信号６が出力され、かつそ
の時点でアドレスＹ１が選択されている場合は、ＥＧ信
号が有効となり、アドレス３’のＸ１〜Ｘｍとしてアド
レスＸ２〜Ｘｍ，Ｘ１が選択出力される。これにより、
アドレス３からＸアドレス１つ分だけ手前にシフトした
ものがアドレス３’としてメモリ部２０に出力される。
の時点でアドレスＹ１が選択されている場合は、ＥＧ信
号が有効となり、アドレス３’のＸ１〜Ｘｍとしてアド
レスＸ２〜Ｘｍ，Ｘ１が選択出力される。これにより、
アドレス３からＸアドレス１つ分だけ手前にシフトした
ものがアドレス３’としてメモリ部２０に出力される。
【００５４】したがって、図１１のタイミングチャート
に示すように、アドレスＸ１，Ｙ３で欠陥検出信号６が
有効となった場合は、アドレス３’としてアドレスＸ
１，Ｙ２がメモリ選択切替部５０から出力される。これ
により、前述した図２と同様に、欠陥データの１データ
分前に読み出されたデータが、出力データ４’としてメ
モリ部２０から読み出される。
に示すように、アドレスＸ１，Ｙ３で欠陥検出信号６が
有効となった場合は、アドレス３’としてアドレスＸ
１，Ｙ２がメモリ選択切替部５０から出力される。これ
により、前述した図２と同様に、欠陥データの１データ
分前に読み出されたデータが、出力データ４’としてメ
モリ部２０から読み出される。
【００５５】また、アドレスＸ３，Ｙ１で欠陥検出信号
６が有効となった場合は、欠陥データのＹアドレスが先
頭アドレス（Ｙ１）であることから、Ｘアドレスが１つ
戻され、アドレス３’としてアドレスＸ２，Ｙｎがメモ
リ選択切替部５０から出力される。これにより、欠陥デ
ータの１データ分前に読み出されたデータが、出力デー
タ４’としてメモリ部２０から読み出される。
６が有効となった場合は、欠陥データのＹアドレスが先
頭アドレス（Ｙ１）であることから、Ｘアドレスが１つ
戻され、アドレス３’としてアドレスＸ２，Ｙｎがメモ
リ選択切替部５０から出力される。これにより、欠陥デ
ータの１データ分前に読み出されたデータが、出力デー
タ４’としてメモリ部２０から読み出される。
【００５６】このように、メモリ選択切替部５０を設け
て、欠陥検出信号６に応じてメモリ部２０へのアドレス
３’を切替制御することにより、その欠陥データに対応
する訂正データが記憶されているメモリセルを選択する
ようにしたものである。したがって、訂正データを生成
するための遅延部が必要なくなり、読み出しデータとそ
の訂正データとの読み出し時間位置が遠い場合でも、メ
モリ部２０の後段で訂正データを長い期間遅延保持して
おく必要がなくなり、訂正データの劣化を回避できる。
て、欠陥検出信号６に応じてメモリ部２０へのアドレス
３’を切替制御することにより、その欠陥データに対応
する訂正データが記憶されているメモリセルを選択する
ようにしたものである。したがって、訂正データを生成
するための遅延部が必要なくなり、読み出しデータとそ
の訂正データとの読み出し時間位置が遠い場合でも、メ
モリ部２０の後段で訂正データを長い期間遅延保持して
おく必要がなくなり、訂正データの劣化を回避できる。
【００５７】次に、図１２を参照して、本発明の第４の
実施の形態について説明する。図１２は本発明の第４の
実施の形態による不揮発性半導体メモリ装置を示すブロ
ック図である。ここでは、メモリ部２０に記憶されてい
る画像信号、特にカラーＣＣＤなどの撮像素子から出力
された離散するアナログ輝度データで構成されるカラー
インターリーブ画像信号を、ＲＧＢ画像データに変換し
て出力する不揮発性半導体メモリ装置について説明す
る。
実施の形態について説明する。図１２は本発明の第４の
実施の形態による不揮発性半導体メモリ装置を示すブロ
ック図である。ここでは、メモリ部２０に記憶されてい
る画像信号、特にカラーＣＣＤなどの撮像素子から出力
された離散するアナログ輝度データで構成されるカラー
インターリーブ画像信号を、ＲＧＢ画像データに変換し
て出力する不揮発性半導体メモリ装置について説明す
る。
【００５８】図１３はカラーインターリーブ画像信号と
ＲＧＢ画像データとの関係を示す説明図であり、（ａ）
はカラーインターリーブ画像信号の構成、（ｂ）はＲＧ
Ｂ画像データの構成、（ｃ），（ｄ）は変換処理に用い
る数式を示している。図１３（ａ）のカラーインターリ
ーブ画像信号では、撮影された画像を構成する各画素ご
とに、ＲＧＢ（赤，緑，青）いずれかの原色の輝度値を
それぞれ有しており、例えば画素位置Ｄ１１（＝Ｘ１，
Ｙ１）の画素位置では青色輝度Ｂ１１のみを有してい
る。
ＲＧＢ画像データとの関係を示す説明図であり、（ａ）
はカラーインターリーブ画像信号の構成、（ｂ）はＲＧ
Ｂ画像データの構成、（ｃ），（ｄ）は変換処理に用い
る数式を示している。図１３（ａ）のカラーインターリ
ーブ画像信号では、撮影された画像を構成する各画素ご
とに、ＲＧＢ（赤，緑，青）いずれかの原色の輝度値を
それぞれ有しており、例えば画素位置Ｄ１１（＝Ｘ１，
Ｙ１）の画素位置では青色輝度Ｂ１１のみを有してい
る。
【００５９】一方、図１３（ｂ）のＲＧＢ画像データで
は、各画素ごとにＲＧＢの輝度値を有しており、例えば
画素位置Ｄ１１では赤色輝度Ｒ１１、緑色輝度Ｇ１１、
青色輝度Ｂ１１のすべてを有している。したがって、カ
ラーインターリーブ画像信号からＲＧＢ画像データを生
成する際には、図１３（ｃ），（ｄ）に示すように、そ
の周辺画素の輝度値を用いて、不足の色の輝度値を求め
ている。
は、各画素ごとにＲＧＢの輝度値を有しており、例えば
画素位置Ｄ１１では赤色輝度Ｒ１１、緑色輝度Ｇ１１、
青色輝度Ｂ１１のすべてを有している。したがって、カ
ラーインターリーブ画像信号からＲＧＢ画像データを生
成する際には、図１３（ｃ），（ｄ）に示すように、そ
の周辺画素の輝度値を用いて、不足の色の輝度値を求め
ている。
【００６０】例えば、画素位置Ｄ１１の赤色輝度Ｒ１１
については、その左上、右上、左下、右下に隣接する４
つの画素の赤色輝度、すなわちＲ００，Ｒ０２，Ｒ２
０，Ｒ２２の平均値が用いられる。同様にして緑色輝度
Ｇ１１については、その上下左右に隣接する４つの画素
の緑色輝度、すなわちＧ０１，Ｇ１０，Ｇ１２，Ｇ２１
の平均値が用いられる。
については、その左上、右上、左下、右下に隣接する４
つの画素の赤色輝度、すなわちＲ００，Ｒ０２，Ｒ２
０，Ｒ２２の平均値が用いられる。同様にして緑色輝度
Ｇ１１については、その上下左右に隣接する４つの画素
の緑色輝度、すなわちＧ０１，Ｇ１０，Ｇ１２，Ｇ２１
の平均値が用いられる。
【００６１】また、画素位置Ｄ１２（＝Ｘ１，Ｙ２）の
赤色輝度Ｒ１２については、その上下に隣接する２つの
画素の赤色輝度、すなわちＲ０１，Ｒ２１の平均値が用
いられる。同様にして青色輝度Ｂ１２については、その
左右に隣接する画素の青色輝度、すなわちＢ１１，Ｂ１
３の平均値が用いられる。したがって、輝度算出に用い
る周囲画素の輝度値が欠陥データであった場合、正しい
画素値を算出できなくなる。
赤色輝度Ｒ１２については、その上下に隣接する２つの
画素の赤色輝度、すなわちＲ０１，Ｒ２１の平均値が用
いられる。同様にして青色輝度Ｂ１２については、その
左右に隣接する画素の青色輝度、すなわちＢ１１，Ｂ１
３の平均値が用いられる。したがって、輝度算出に用い
る周囲画素の輝度値が欠陥データであった場合、正しい
画素値を算出できなくなる。
【００６２】本実施の形態では、図１２に示すように、
欠陥位置検出部３０において、メモリ部２０内のメモリ
セルの欠陥などにより、輝度算出に用いる周囲画素の輝
度値に欠陥データが含まれるか否か判断するようにした
ものである。そして、欠陥データが含まれる場合は、デ
ータ変換部７０において、その欠陥データ以外の正常な
データを用いて所望の輝度値を算出し、ＲＧＢ画像信号
７を出力するようにしたものである。
欠陥位置検出部３０において、メモリ部２０内のメモリ
セルの欠陥などにより、輝度算出に用いる周囲画素の輝
度値に欠陥データが含まれるか否か判断するようにした
ものである。そして、欠陥データが含まれる場合は、デ
ータ変換部７０において、その欠陥データ以外の正常な
データを用いて所望の輝度値を算出し、ＲＧＢ画像信号
７を出力するようにしたものである。
【００６３】以下、画素位置Ｄ１１の輝度Ｒ１１を算出
する場合を例として、本実施の形態について詳細に説明
する。図１４は欠陥位置検出部の他の構成例を示す回路
図である。ここでは、４つの比較器１３１〜１３４が設
けられており、メモリ制御部１０からのアドレス３で示
される画素位置を中心として、その左上、右上、左下、
右下に隣接する画素位置と、欠陥位置情報５とがそれぞ
れの比較器で個別に比較される。
する場合を例として、本実施の形態について詳細に説明
する。図１４は欠陥位置検出部の他の構成例を示す回路
図である。ここでは、４つの比較器１３１〜１３４が設
けられており、メモリ制御部１０からのアドレス３で示
される画素位置を中心として、その左上、右上、左下、
右下に隣接する画素位置と、欠陥位置情報５とがそれぞ
れの比較器で個別に比較される。
【００６４】例えば、比較器１３１では、アドレス３で
示されるＤ１１の左上に隣接する画素位置Ｄ００のアド
レスが生成されて欠陥位置情報５と比較され、その一致
に応じて、Ｄ００に欠陥データが格納されていることを
示す欠陥検出信号Ｅ００が出力される。同様にして、他
の比較器１３２〜１３４でもそれぞれのアドレスと欠陥
位置情報とが比較され、その一致に応じて欠陥検出信号
Ｅ０２，Ｅ２０，Ｅ２２が出力される。
示されるＤ１１の左上に隣接する画素位置Ｄ００のアド
レスが生成されて欠陥位置情報５と比較され、その一致
に応じて、Ｄ００に欠陥データが格納されていることを
示す欠陥検出信号Ｅ００が出力される。同様にして、他
の比較器１３２〜１３４でもそれぞれのアドレスと欠陥
位置情報とが比較され、その一致に応じて欠陥検出信号
Ｅ０２，Ｅ２０，Ｅ２２が出力される。
【００６５】データ変換部７０では、このようにして生
成された各画素位置ごとの欠陥検出信号６（Ｅ００，Ｅ
０２，Ｅ２０，Ｅ２２）に基づき、欠陥データを省いた
残りの正常なデータが用いられて所望の輝度値が算出さ
れる。図１５はデータ変換部の構成例を示す回路図であ
り、ここでは、欠陥データを他の正常データのいずれか
で置換するようにした例が示されている。
成された各画素位置ごとの欠陥検出信号６（Ｅ００，Ｅ
０２，Ｅ２０，Ｅ２２）に基づき、欠陥データを省いた
残りの正常なデータが用いられて所望の輝度値が算出さ
れる。図１５はデータ変換部の構成例を示す回路図であ
り、ここでは、欠陥データを他の正常データのいずれか
で置換するようにした例が示されている。
【００６６】図１５のデータ選択部７１では、欠陥検出
信号６のＥ００，Ｅ０２，Ｅ２０，Ｅ２２のいずれかが
欠陥データ有りを示す場合、対応するスイッチ７１１〜
７１４がオフとなり、欠陥データの入力が遮断される。
そして、スイッチ７１５，７１６により、その欠陥デー
タとして同一Ｙアドレスの他のデータが用いられ、欠陥
データが他の正常データに置換された置換データ４Ｇ
（Ｒ００，Ｒ０１，Ｒ２０，Ｒ２２）が後段の積和演算
部７２に出力される。
信号６のＥ００，Ｅ０２，Ｅ２０，Ｅ２２のいずれかが
欠陥データ有りを示す場合、対応するスイッチ７１１〜
７１４がオフとなり、欠陥データの入力が遮断される。
そして、スイッチ７１５，７１６により、その欠陥デー
タとして同一Ｙアドレスの他のデータが用いられ、欠陥
データが他の正常データに置換された置換データ４Ｇ
（Ｒ００，Ｒ０１，Ｒ２０，Ｒ２２）が後段の積和演算
部７２に出力される。
【００６７】例えば、Ｅ００が欠陥データ有りを示す場
合は、スイッチ７１１がオフされるとともに、スイッチ
７１５がオンされ、Ｒ００’としてＲ０２が出力される
ものとなる。積和演算部７２は、前述した図７（ａ）と
同様の構成であり、ここで置換データ４Ｇの平均値が算
出され、画素位置Ｄ１１における欠陥訂正後の赤色輝度
Ｒ１１’として出力される。
合は、スイッチ７１１がオフされるとともに、スイッチ
７１５がオンされ、Ｒ００’としてＲ０２が出力される
ものとなる。積和演算部７２は、前述した図７（ａ）と
同様の構成であり、ここで置換データ４Ｇの平均値が算
出され、画素位置Ｄ１１における欠陥訂正後の赤色輝度
Ｒ１１’として出力される。
【００６８】このように、輝度算出に用いる正常データ
で欠陥データを置換して所望の輝度値を算出するように
したので、比較的簡素な回路構成により、欠陥データに
影響されないＲＧＢ画像データを得ることができる。な
お、データ変換部７０において、欠陥データを他の正常
データのうちのいずれか特定のデータにより置換するの
ではなく、欠陥データに対する重みを制御することによ
り、所望の輝度値を算出するようにしてもよい。
で欠陥データを置換して所望の輝度値を算出するように
したので、比較的簡素な回路構成により、欠陥データに
影響されないＲＧＢ画像データを得ることができる。な
お、データ変換部７０において、欠陥データを他の正常
データのうちのいずれか特定のデータにより置換するの
ではなく、欠陥データに対する重みを制御することによ
り、所望の輝度値を算出するようにしてもよい。
【００６９】図１６はデータ変換部の他の構成例を示す
説明図であり、ここでは、欠陥データの重みをゼロにす
る（または無視できる程度まで小さくする）ようにした
ものである。図１６において、合成部７６はゲインを制
御可能な利得可変増幅器であり、輝度算出に用いる各デ
ータ、この場合はＲ００，Ｒ０２，Ｒ２０，Ｒ２２ごと
にそれぞれ設けられており、これら増幅器７６の出力が
加算器７６Ｂで加算され、欠陥訂正後の赤色輝度Ｒ１
１’として出力される。
説明図であり、ここでは、欠陥データの重みをゼロにす
る（または無視できる程度まで小さくする）ようにした
ものである。図１６において、合成部７６はゲインを制
御可能な利得可変増幅器であり、輝度算出に用いる各デ
ータ、この場合はＲ００，Ｒ０２，Ｒ２０，Ｒ２２ごと
にそれぞれ設けられており、これら増幅器７６の出力が
加算器７６Ｂで加算され、欠陥訂正後の赤色輝度Ｒ１
１’として出力される。
【００７０】したがって、加算器７６Ｂで加算される各
データの割合は、各増幅器７６のゲインすなわち重みを
設定することにより制御できる。各増幅器７６のゲイン
Ａ００，Ａ０２，Ａ２０，Ａ２２は、欠陥検出信号６
（Ｅ００，Ｅ０２，Ｅ２０，Ｅ２２）に基づいて設定さ
れる。例えば、Ｅ００が欠陥データ有りを示す場合は、
Ｒ００の重みすなわちゲインＡ００がゼロ（または無視
できる程度）に設定される。
データの割合は、各増幅器７６のゲインすなわち重みを
設定することにより制御できる。各増幅器７６のゲイン
Ａ００，Ａ０２，Ａ２０，Ａ２２は、欠陥検出信号６
（Ｅ００，Ｅ０２，Ｅ２０，Ｅ２２）に基づいて設定さ
れる。例えば、Ｅ００が欠陥データ有りを示す場合は、
Ｒ００の重みすなわちゲインＡ００がゼロ（または無視
できる程度）に設定される。
【００７１】そして、合成部７６全体のゲインが１とな
るように、Ｒ００の余分が他のデータＲ０２，Ｒ２０，
Ｒ２２のゲインＡ０２，Ａ２０，Ａ２２に振り分けられ
る。これにより、結果として他の３つの正常データＲ０
２，Ｒ２０，Ｒ２２の平均値が、Ｒ１１’として出力さ
れることになる。したがって、前述した図１５の構成例
に比較して、欠陥データが特定のデータにより置換され
るのではなく、他の正常なデータにより等しく置換され
ることになり、偏りの少ない欠陥訂正データが得られ
る。
るように、Ｒ００の余分が他のデータＲ０２，Ｒ２０，
Ｒ２２のゲインＡ０２，Ａ２０，Ａ２２に振り分けられ
る。これにより、結果として他の３つの正常データＲ０
２，Ｒ２０，Ｒ２２の平均値が、Ｒ１１’として出力さ
れることになる。したがって、前述した図１５の構成例
に比較して、欠陥データが特定のデータにより置換され
るのではなく、他の正常なデータにより等しく置換され
ることになり、偏りの少ない欠陥訂正データが得られ
る。
【００７２】また、データ変換部７０として、前述の図
７（ｃ）で示したスイッチドキャパシタ方式を用いるこ
ともできる。図１７はデータ変換部の他の構成例を示す
回路図、図１８はその動作を示すタイミングチャートで
あり、それぞれスイッチドキャパシタ方式を用いた例が
示されている。
７（ｃ）で示したスイッチドキャパシタ方式を用いるこ
ともできる。図１７はデータ変換部の他の構成例を示す
回路図、図１８はその動作を示すタイミングチャートで
あり、それぞれスイッチドキャパシタ方式を用いた例が
示されている。
【００７３】図１７において、帰還回路として所定容量
Ｃの容量素子８５Ａと、容量３Ｃ／４の容量素子８５Ｂ
とを有する反転増幅器（オペアンプ）８３が設けられて
おり、その反転入力端子に容量Ｃの１／４の容量を持つ
容量素子８２を介して、各データＲ００，Ｒ０２，Ｒ２
０，Ｒ２２が入力される。φ１，φ２は、ともにクロッ
ク信号２に同期したスイッチング信号であり、φ２はφ
１の反転論理となっている。
Ｃの容量素子８５Ａと、容量３Ｃ／４の容量素子８５Ｂ
とを有する反転増幅器（オペアンプ）８３が設けられて
おり、その反転入力端子に容量Ｃの１／４の容量を持つ
容量素子８２を介して、各データＲ００，Ｒ０２，Ｒ２
０，Ｒ２２が入力される。φ１，φ２は、ともにクロッ
ク信号２に同期したスイッチング信号であり、φ２はφ
１の反転論理となっている。
【００７４】各容量素子８３の入力端には、それぞれ対
応するデータの入力をオンオフするスイッチ８０と、各
容量素子８３の入力端を反転増幅器８３の中点電位に接
続するスイッチ８２が設けられ、容量素子８４Ａ，８４
Ｂの電荷を放電するスイッチ６８が設けられている。各
スイッチ８０は、それぞれのデータに対応する欠陥検出
信号６の反転論理（Ｅ００Ｂ，Ｅ０２Ｂ，Ｅ２０Ｂ，Ｅ
２２Ｂ：Ｂはバーを示す）とφ１との論理積により制御
され、欠陥が検出されたデータのみスイッチ８０がオフ
のままとなり、欠陥データの入力が遮断される。
応するデータの入力をオンオフするスイッチ８０と、各
容量素子８３の入力端を反転増幅器８３の中点電位に接
続するスイッチ８２が設けられ、容量素子８４Ａ，８４
Ｂの電荷を放電するスイッチ６８が設けられている。各
スイッチ８０は、それぞれのデータに対応する欠陥検出
信号６の反転論理（Ｅ００Ｂ，Ｅ０２Ｂ，Ｅ２０Ｂ，Ｅ
２２Ｂ：Ｂはバーを示す）とφ１との論理積により制御
され、欠陥が検出されたデータのみスイッチ８０がオフ
のままとなり、欠陥データの入力が遮断される。
【００７５】また、容量素子８４Ａ，８４Ｂには、それ
ぞれ直列にスイッチ８５Ａ，８５Ｂが設けられており、
それぞれ制御信号ＥＡ，ＥＢによりオンオフされる。制
御信号ＥＢは、欠陥検出信号Ｅ００，Ｅ０２，Ｅ２０，
Ｅ２２の論理和出力であり、輝度算出に用いるデータの
いずれかに欠陥がある場合に有効となる信号であり、制
御信号ＥＡはその反転論理出力、すなわちすべてのデー
タが正常な場合にのみ有効となる。
ぞれ直列にスイッチ８５Ａ，８５Ｂが設けられており、
それぞれ制御信号ＥＡ，ＥＢによりオンオフされる。制
御信号ＥＢは、欠陥検出信号Ｅ００，Ｅ０２，Ｅ２０，
Ｅ２２の論理和出力であり、輝度算出に用いるデータの
いずれかに欠陥がある場合に有効となる信号であり、制
御信号ＥＡはその反転論理出力、すなわちすべてのデー
タが正常な場合にのみ有効となる。
【００７６】次に図１８を参照して図１７の動作につい
て説明する。例えば、全てのデータＲ００，Ｒ０２，Ｒ
２０，Ｒ２２が正常な場合は、φ１の有効期間で全スイ
ッチ８０がオンし、各データの電圧値（輝度値）に対応
する電荷が、それぞれの容量素子８２に充電される。こ
れとともに、制御信号ＥＡが有効となってスイッチ８５
Ａがオンし、容量素子８２の電荷が容量素子８４Ａに移
動する。
て説明する。例えば、全てのデータＲ００，Ｒ０２，Ｒ
２０，Ｒ２２が正常な場合は、φ１の有効期間で全スイ
ッチ８０がオンし、各データの電圧値（輝度値）に対応
する電荷が、それぞれの容量素子８２に充電される。こ
れとともに、制御信号ＥＡが有効となってスイッチ８５
Ａがオンし、容量素子８２の電荷が容量素子８４Ａに移
動する。
【００７７】ここで、容量素子８４Ａの容量Ｃが容量素
子８０の容量Ｃ／４の４倍となっているため、結果とし
て容量素子８４Ａの両端電圧は４つのデータの平均値を
示すものとなり、この電圧値が所望の輝度値として反転
増幅器８３から出力される。次に、φ１により各スイッ
チ８０がオフし、φ２によりスイッチ８１，８６がそれ
ぞれオンし、各容量素子８２，８４Ａの電荷が放電さ
れ、次回データのために初期化される。
子８０の容量Ｃ／４の４倍となっているため、結果とし
て容量素子８４Ａの両端電圧は４つのデータの平均値を
示すものとなり、この電圧値が所望の輝度値として反転
増幅器８３から出力される。次に、φ１により各スイッ
チ８０がオフし、φ２によりスイッチ８１，８６がそれ
ぞれオンし、各容量素子８２，８４Ａの電荷が放電さ
れ、次回データのために初期化される。
【００７８】一方、欠陥検出信号Ｅ００が欠陥データ有
りを示す場合は、φ１の有効期間でＲ０２，Ｒ２０，Ｒ
２２のスイッチ８０だけがオンし、これら３つのデータ
の電圧値（輝度値）に対応する電荷が、それぞれの容量
素子８２に充電される。これとともに、制御信号ＥＢが
有効となってスイッチ８５Ｂがオンし、容量素子８２の
電荷が容量素子８４Ｂに移動する。
りを示す場合は、φ１の有効期間でＲ０２，Ｒ２０，Ｒ
２２のスイッチ８０だけがオンし、これら３つのデータ
の電圧値（輝度値）に対応する電荷が、それぞれの容量
素子８２に充電される。これとともに、制御信号ＥＢが
有効となってスイッチ８５Ｂがオンし、容量素子８２の
電荷が容量素子８４Ｂに移動する。
【００７９】ここで、容量素子８４Ａの容量３Ｃ／４が
容量素子８０の容量Ｃ／４の３倍となっているため、結
果として容量素子８４Ａの両端電圧は正常な３つのデー
タの平均値を示すものとなり、この電圧値が欠陥訂正後
の輝度値として反転増幅器８３から出力される。なお、
反転増幅器８３の出力は各データの平均値の逆極性とな
っているため、反転バッファ（ゲイン＝−１）８７など
を用いることにより、所望の輝度値、この場合は赤色輝
度Ｒ１１’が得られる。このようなスイッチドキャパシ
タ方式を用いた場合は、アナログ回路である増幅器が少
なくて済み、メモリチップ上での回路占有面積を削減で
きる。
容量素子８０の容量Ｃ／４の３倍となっているため、結
果として容量素子８４Ａの両端電圧は正常な３つのデー
タの平均値を示すものとなり、この電圧値が欠陥訂正後
の輝度値として反転増幅器８３から出力される。なお、
反転増幅器８３の出力は各データの平均値の逆極性とな
っているため、反転バッファ（ゲイン＝−１）８７など
を用いることにより、所望の輝度値、この場合は赤色輝
度Ｒ１１’が得られる。このようなスイッチドキャパシ
タ方式を用いた場合は、アナログ回路である増幅器が少
なくて済み、メモリチップ上での回路占有面積を削減で
きる。
【００８０】次に、図１９を参照して、本発明の第５の
実施の形態について説明する。図１９は本発明の第５の
実施の形態による不揮発性半導体メモリ装置を示すブロ
ック図である。ここでは、第１の実施の形態による不揮
発性半導体メモリ装置（図１参照）に対して、メモリ部
２０の入力段に入力データ訂正部４０’を設けて、入力
されるアナログ信号１上の欠陥データを訂正したアナロ
グ信号１’をメモリ部２０へ記憶するようにしたもので
ある。
実施の形態について説明する。図１９は本発明の第５の
実施の形態による不揮発性半導体メモリ装置を示すブロ
ック図である。ここでは、第１の実施の形態による不揮
発性半導体メモリ装置（図１参照）に対して、メモリ部
２０の入力段に入力データ訂正部４０’を設けて、入力
されるアナログ信号１上の欠陥データを訂正したアナロ
グ信号１’をメモリ部２０へ記憶するようにしたもので
ある。
【００８１】読み出し／書き込み動作でメモリ制御部１
０を兼用する場合、アナログ信号書き込み時には、読み
出し用クロック信号２とは別の書き込み用クロック信号
（ＣＬＫ’）２’に基づき、メモリ制御部１０で書き込
み用のアドレス３が生成される。入力データ訂正部４
０’について、別途に入力欠陥位置検出部３０’が設け
られており、メモリ部２０に書き込まれるアナログ信号
（ＤＩＮ）１上における欠陥データの位置を示す入力欠
陥位置情報５’に基づきアナログ信号１上の欠陥データ
が検出される。
０を兼用する場合、アナログ信号書き込み時には、読み
出し用クロック信号２とは別の書き込み用クロック信号
（ＣＬＫ’）２’に基づき、メモリ制御部１０で書き込
み用のアドレス３が生成される。入力データ訂正部４
０’について、別途に入力欠陥位置検出部３０’が設け
られており、メモリ部２０に書き込まれるアナログ信号
（ＤＩＮ）１上における欠陥データの位置を示す入力欠
陥位置情報５’に基づきアナログ信号１上の欠陥データ
が検出される。
【００８２】そして、その欠陥検出信号６’に基づき、
入力データ訂正部４０’で欠陥データが訂正される。特
に、画像信号など周期的に繰り返される信号では、撮像
素子の欠陥などに起因してその周期内における特定の時
間位置で欠陥が発生することがあり、このような場合
は、その欠陥データの時間位置を示す入力欠陥位置情報
５’を用いればよい。
入力データ訂正部４０’で欠陥データが訂正される。特
に、画像信号など周期的に繰り返される信号では、撮像
素子の欠陥などに起因してその周期内における特定の時
間位置で欠陥が発生することがあり、このような場合
は、その欠陥データの時間位置を示す入力欠陥位置情報
５’を用いればよい。
【００８３】なお、入力データ訂正部４０’の構成とし
ては、時間的な信号劣化を考慮すれば、例えば前述した
図２，４の構成を用いることができる。このように、メ
モリ部２０の入力段で、入力されるアナログ信号１上の
欠陥データを訂正した後、メモリ部２０へ記憶するよう
にしたので、メモリ部２０の後段で欠陥率の低いデータ
を用いてデータ訂正処理を行うことができ、より精度よ
くメモリセルによる欠陥データを訂正できる。
ては、時間的な信号劣化を考慮すれば、例えば前述した
図２，４の構成を用いることができる。このように、メ
モリ部２０の入力段で、入力されるアナログ信号１上の
欠陥データを訂正した後、メモリ部２０へ記憶するよう
にしたので、メモリ部２０の後段で欠陥率の低いデータ
を用いてデータ訂正処理を行うことができ、より精度よ
くメモリセルによる欠陥データを訂正できる。
【００８４】また図１９では、第１の実施の形態に対し
て、入力アナログ信号１の欠陥データを訂正する構成を
適用した場合を例として説明したが、これに限定される
ものではなく、本発明で提案したすべての不揮発性半導
体メモリ装置に適用でき、前述と同様の作用効果が得ら
れる。
て、入力アナログ信号１の欠陥データを訂正する構成を
適用した場合を例として説明したが、これに限定される
ものではなく、本発明で提案したすべての不揮発性半導
体メモリ装置に適用でき、前述と同様の作用効果が得ら
れる。
【００８５】なお、以上で説明した第１〜第４の各実施
の形態では、メモリ部２０内の欠陥メモリセルの位置を
示す欠陥位置情報５に基づき、メモリ部２０からの読み
出しデータ４を訂正して出力するようにしたものである
が、この欠陥位置情報として、メモリ部２０に書き込ま
れるアナログ信号（ＤＩＮ）１上における欠陥データの
位置を示す入力欠陥位置情報を用いてもよい。
の形態では、メモリ部２０内の欠陥メモリセルの位置を
示す欠陥位置情報５に基づき、メモリ部２０からの読み
出しデータ４を訂正して出力するようにしたものである
が、この欠陥位置情報として、メモリ部２０に書き込ま
れるアナログ信号（ＤＩＮ）１上における欠陥データの
位置を示す入力欠陥位置情報を用いてもよい。
【００８６】これにより、入力されるアナログ信号１に
含まれる欠陥データがメモリ部２０に記憶された場合で
も、その読み出し時に欠陥データを訂正して出力でき
る。なお、入力されるアナログ信号１の欠陥を示す入力
欠陥位置情報と、メモリ部２０内のメモリセルの欠陥を
示す情報との両方を、欠陥位置情報５として用いてもよ
く、これにより、アナログ信号１に含まれる欠陥データ
とメモリ部２０の欠陥の両方を訂正したデータを出力で
きる。
含まれる欠陥データがメモリ部２０に記憶された場合で
も、その読み出し時に欠陥データを訂正して出力でき
る。なお、入力されるアナログ信号１の欠陥を示す入力
欠陥位置情報と、メモリ部２０内のメモリセルの欠陥を
示す情報との両方を、欠陥位置情報５として用いてもよ
く、これにより、アナログ信号１に含まれる欠陥データ
とメモリ部２０の欠陥の両方を訂正したデータを出力で
きる。
【００８７】
【発明の効果】以上説明したように、本発明は、メモリ
部から読み出されるアナログデータに含まれる欠陥アナ
ログデータの位置を示す欠陥位置情報に基づき、メモリ
制御部によりその欠陥位置に対応するメモリセルが選択
されたことを検出出力する欠陥位置検出部を設け、この
欠陥位置検出部からの検出出力に応じて、その欠陥位置
に対応する他の１つ以上のメモリセルから読み出された
アナログデータを用いて欠陥位置のアナログデータを訂
正するようにしたものである。
部から読み出されるアナログデータに含まれる欠陥アナ
ログデータの位置を示す欠陥位置情報に基づき、メモリ
制御部によりその欠陥位置に対応するメモリセルが選択
されたことを検出出力する欠陥位置検出部を設け、この
欠陥位置検出部からの検出出力に応じて、その欠陥位置
に対応する他の１つ以上のメモリセルから読み出された
アナログデータを用いて欠陥位置のアナログデータを訂
正するようにしたものである。
【００８８】したがって、従来のように、冗長セルおよ
びその制御回路部を予めチップ上に形成しておく場合と
比較して、これら冗長構成が不要となり、チップ面積を
有効利用できる。特に、アナログ信号をアナログ値のま
ま記憶するアナログの不揮発性半導体メモリ装置では、
画像信号の高解像度化に伴って記憶容量の増加が望まれ
ており、より顕著な効果が得られる。
びその制御回路部を予めチップ上に形成しておく場合と
比較して、これら冗長構成が不要となり、チップ面積を
有効利用できる。特に、アナログ信号をアナログ値のま
ま記憶するアナログの不揮発性半導体メモリ装置では、
画像信号の高解像度化に伴って記憶容量の増加が望まれ
ており、より顕著な効果が得られる。
【図１】 第１の実施の形態である不揮発性半導体メモ
リ装置のブロック図である。
リ装置のブロック図である。
【図２】 データ訂正部の構成例を示す説明図である。
【図３】 欠陥位置検出部の構成例を示す回路図であ
る。
る。
【図４】 データ訂正部の他の構成例を示す説明図であ
る。
る。
【図５】 第２の実施の形態による不揮発性半導体メモ
リ装置のブロック図である。
リ装置のブロック図である。
【図６】 第２の実施の形態による他の不揮発性半導体
メモリ装置を示す説明図である。
メモリ装置を示す説明図である。
【図７】 補間演算部の構成例を示す回路図である。
【図８】 第３の実施の形態による不揮発性半導体メモ
リ装置を示すブロック図である。
リ装置を示すブロック図である。
【図９】 メモリ選択切替部のうちＸアドレス側の構成
例を示す回路図である。
例を示す回路図である。
【図１０】 メモリ選択切替部のうちＹアドレス側の構
成例を示す回路図である。
成例を示す回路図である。
【図１１】 読み出し動作を示すタイミングチャートで
ある。
ある。
【図１２】 第４の実施の形態による不揮発性半導体メ
モリ装置を示すブロック図である。
モリ装置を示すブロック図である。
【図１３】 カラーインターリーブ画像信号とＲＧＢ画
像データとの関係を示す説明図である。
像データとの関係を示す説明図である。
【図１４】 欠陥位置検出部の他の構成例を示す回路図
である。
である。
【図１５】 データ変換部の構成例を示す回路図であ
る。
る。
【図１６】 データ変換部の他の構成例を示す説明図で
ある。
ある。
【図１７】 データ変換部の他の構成例を示す回路図で
ある。
ある。
【図１８】 図１７の動作を示すタイミングチャートで
ある。
ある。
【図１９】 第５の実施の形態による不揮発性半導体メ
モリ装置を示すブロック図である。
モリ装置を示すブロック図である。
【図２０】 従来の半導体メモリ装置の冗長構成例を示
すブロック図である。
すブロック図である。
【図２１】 冗長アドレス設定部の構成例を示す説明図
である。
である。
１…アナログ信号（ＤＩＮ）、１’…アナログ信号（Ｄ
ＩＮ’）、２…クロック（ＣＬＫ）、３，３’…アドレ
ス（ＸＹ）、４…読み出しデータ（ＤＯＵＴ）、４’…
出力データ、４Ａ〜４Ｅ…遅延データ、４Ｆ〜４Ｈ…訂
正データ、５，…欠陥位置情報（ＥＲＲＩＮ）、５’…
欠陥位置情報（ＥＲＲＩＮ’）、６…欠陥検出信号（Ｅ
ＲＲ）、６’…欠陥検出信号（ＥＲＲ’）、７…カラー
画像データ（ＲＧＢ）、１０…メモリ制御部、２０…メ
モリ部、３０…欠陥位置検出部，３０’…入力欠陥位置
検出部、４０…データ訂正部，４０’…入力データ訂正
部、４１，４３，４４…遅延部、４２…信号切替部、４
５，４６…補間演算部、５０…メモリ選択切替部、７０
…データ変換部、７１…データ選択部、７２…積和演算
部、７５…ゲイン設定部、７６…合成部。
ＩＮ’）、２…クロック（ＣＬＫ）、３，３’…アドレ
ス（ＸＹ）、４…読み出しデータ（ＤＯＵＴ）、４’…
出力データ、４Ａ〜４Ｅ…遅延データ、４Ｆ〜４Ｈ…訂
正データ、５，…欠陥位置情報（ＥＲＲＩＮ）、５’…
欠陥位置情報（ＥＲＲＩＮ’）、６…欠陥検出信号（Ｅ
ＲＲ）、６’…欠陥検出信号（ＥＲＲ’）、７…カラー
画像データ（ＲＧＢ）、１０…メモリ制御部、２０…メ
モリ部、３０…欠陥位置検出部，３０’…入力欠陥位置
検出部、４０…データ訂正部，４０’…入力データ訂正
部、４１，４３，４４…遅延部、４２…信号切替部、４
５，４６…補間演算部、５０…メモリ選択切替部、７０
…データ変換部、７１…データ選択部、７２…積和演算
部、７５…ゲイン設定部、７６…合成部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 仲宗根 陽一 茨城県つくば市大字市之台155番地34 ニ ューコアテクノロジー株式会社内 (72)発明者 岡本 文孝 茨城県つくば市大字市之台155番地34 ニ ューコアテクノロジー株式会社内
Claims (12)
- 【請求項１】 多数のメモリセルを有し、画像信号など
のアナログ信号をアナログ値のままアナログデータとし
て個々のメモリセルに離散的に記憶するメモリ部と、 所定クロックに応じてメモリ部の読み出し対象となるメ
モリセルを順次選択するメモリ制御部と、 メモリ部から読み出されるアナログデータに含まれる欠
陥アナログデータの位置を示す欠陥位置情報に基づき、
メモリ制御部によりその欠陥位置に対応するメモリセル
が選択されたことを検出出力する欠陥位置検出部と、 この欠陥位置検出部からの検出出力に応じて、その欠陥
位置に対応する他の１つ以上のメモリセルから読み出さ
れたアナログデータを用いて欠陥位置のアナログデータ
を訂正するデータ訂正部とを備えることを特徴とする不
揮発性半導体メモリ装置。 - 【請求項２】 請求項１記載の不揮発性半導体メモリ装
置において、 データ訂正部は、 メモリ部から出力されたアナログデータを１データ期間
以上遅延させて出力する遅延部と、 通常時はメモリ部から出力されたアナログデータをその
まま出力し、欠陥位置検出部からの検出出力に応じてそ
の欠陥位置に対応する欠陥アナログデータの代わりに、
この欠陥アナログデータより先にメモリ部から読み出さ
れ遅延部により遅延出力されているアナログデータを切
替出力する信号切替部とを備えることを特徴とする不揮
発性半導体メモリ装置。 - 【請求項３】 請求項１記載の不揮発性半導体メモリ装
置において、 データ訂正部は、 メモリ部から読み出されたアナログデータを１データ期
間以上遅延させて出力する遅延部と、 通常時は遅延部から遅延出力されたアナログデータを出
力し、欠陥位置検出部からの検出出力に応じてその欠陥
位置に対応する欠陥アナログデータの代わりに、この欠
陥アナログデータより後にメモリ部から読み出されたア
ナログデータをそのまま切替出力する信号切替部とを備
えることを特徴とする不揮発性半導体メモリ装置。 - 【請求項４】 請求項１記載の不揮発性半導体メモリ装
置において、 データ訂正部は、 メモリ部から読み出されたアナログデータを１データ期
間以上遅延させて出力する第１の遅延部と、 メモリ部から読み出されたアナログデータを第１の遅延
部の遅延期間より１データ期間以上遅延させて出力する
第２の遅延部と、 メモリ部から読み出されたアナログデータと第２の遅延
部から遅延出力されたアナログデータとを演算すること
により第１の遅延部から遅延出力されるアナログデータ
の補間アナログデータを出力する補間演算部と、 通常時は第１の遅延部から遅延出力されたアナログデー
タを出力し、欠陥位置検出部からの検出出力に応じて欠
陥位置に対応するアナログデータの代わりに、補間演算
部から出力された補間アナログデータを切替出力する信
号切替部をと備えることを特徴とする不揮発性半導体メ
モリ装置。 - 【請求項５】 請求項１記載の不揮発性半導体メモリ装
置において、 メモリ部は、 メモリ制御部により任意のメモリセルが選択された場
合、その選択メモリセルから読み出したアナログデータ
を選択アナログデータとして出力するとともに、その選
択メモリセルに対応する他のメモリセルから読み出した
各アナログデータを訂正アナログデータとして別個に出
力する手段を備え、 データ訂正部は、 通常時はメモリ部から読み出された選択アナログデータ
を出力し、欠陥位置検出部からの検出出力に応じて欠陥
位置に対応する選択アナログデータの代わりに、メモリ
部から出力された訂正アナログデータを切替出力する信
号切替部をと備えることを特徴とする不揮発性半導体メ
モリ装置。 - 【請求項６】 請求項１記載の不揮発性半導体メモリ装
置において、 メモリ部は、 メモリ制御部により任意のメモリセルが選択された場
合、その選択メモリセルから読み出したアナログデータ
を選択アナログデータとして出力するとともに、その選
択メモリセルに対応する他の複数のメモリセルから読み
出した各アナログデータを訂正アナログデータとして別
個に出力する手段を備え、 データ訂正部は、 メモリ部から読み出された訂正アナログデータを積和演
算することにより選択メモリセルの補間アナログデータ
を出力する補間演算部と、 通常時はメモリ部から読み出された選択アナログデータ
を出力し、欠陥位置検出部からの検出出力に応じて欠陥
位置に対応する選択アナログデータの代わりに、補間演
算部から出力された補間アナログデータを切替出力する
信号切替部をと備えることを特徴とする不揮発性半導体
メモリ装置。 - 【請求項７】 多数のメモリセルを有し、画像信号など
のアナログ信号をアナログ値のままアナログデータとし
て個々のメモリセルに離散的に記憶するメモリ部と、 所定クロックに応じてメモリ部の読み出し対象となるメ
モリセルを順次選択するメモリ制御部と、 メモリ部から読み出されるアナログデータに含まれる欠
陥アナログデータの位置を示す欠陥位置情報に基づき、
メモリ制御部によりその欠陥位置に対応するメモリセル
が選択されたことを検出出力する欠陥位置検出部と、 メモリ制御部とメモリ部との間に設けられ、通常時はメ
モリ部の各メモリのうちメモリ制御部により選択された
メモリセルを選択し、欠陥位置検出部からの検出出力に
応じて欠陥位置に対応する他のメモリセルを切替選択す
るメモリ選択切替部とを備えることを特徴とする不揮発
性半導体メモリ装置。 - 【請求項８】 カラーＣＣＤなどの撮像素子で得られた
カラー画像を示す画像信号であって、カラー画像の各画
素位置ごとにそれぞれ異なる原色の輝度値を有し、これ
ら輝度値がアナログ値のまま時間軸上に順に配置されて
なる画像信号を記憶する不揮発性半導体メモリ装置にお
いて、 多数のメモリセルを有し、画像信号上に配置されている
各画素位置の輝度値をアナログ値のままアナログ輝度デ
ータとして個々のメモリセルに離散的に記憶するメモリ
部と、 所定クロックに応じてメモリ部の読み出し対象となるメ
モリセルを順次選択するメモリ制御部と、 選択メモリセルに記憶されているアナログ輝度データの
画素位置である選択画素位置とカラー画像上で近接する
画素位置の他の複数のアナログ輝度データを演算処理す
ることにより、選択画素位置における各原色のアナログ
輝度データを算出し、カラー画像データとして出力する
データ変換部と、 メモリ部から読み出されるアナログ輝度データに含まれ
る欠陥データの位置を示す欠陥位置情報に基づき、デー
タ変換部で用いられる各アナログ輝度データが欠陥デー
タであるか否か検出出力する欠陥位置検出部とを備え、 メモリ部は、 メモリ制御部により任意のメモリセルが選択された場
合、その選択メモリセルに記憶されているアナログ輝度
データを選択アナログ輝度データとして出力するととも
に、その選択アナログ輝度データに対応する選択画素位
置とカラー画像上で近接する画素位置の他の複数のアナ
ログ輝度データをそれぞれのメモリセルから読み出して
出力する手段を有し、 データ変換部は、 通常時は演算処理に用いる複数のアナログ輝度データを
それぞれ出力し、欠陥位置検出部からの検出出力に応じ
て、その欠陥データの代わりに演算処理に用いる他のア
ナログ輝度データのいずれかを切替出力するデータ選択
部と、 データ選択部から出力された各アナログ輝度データを演
算処理することにより各原色のアナログ輝度データを算
出する演算処理部とを有することを特徴とする不揮発性
半導体メモリ装置。 - 【請求項９】 カラーＣＣＤなどの撮像素子で得られた
カラー画像を示す画像信号であって、カラー画像の各画
素位置ごとにそれぞれ異なる原色の輝度値を有し、これ
ら輝度値がアナログ値のまま時間軸上に順に配置されて
なる画像信号を記憶する不揮発性半導体メモリ装置にお
いて、 多数のメモリセルを有し、画像信号上に配置されている
各画素位置の輝度値をアナログ値のままアナログ輝度デ
ータとして個々のメモリセルに離散的に記憶するメモリ
部と、 所定クロックに応じてメモリ部の読み出し対象となるメ
モリセルを順次選択するメモリ制御部と、 選択メモリセルに記憶されているアナログ輝度データの
画素位置である選択画素位置とカラー画像上で近接する
画素位置の他の複数のアナログ輝度データを演算処理す
ることにより、選択画素位置における各原色のアナログ
輝度データを算出し、カラー画像データとして出力する
データ変換部と、 メモリ部から読み出されるアナログ輝度データに含まれ
る欠陥データの位置を示す欠陥位置情報に基づき、デー
タ変換部で用いられる各アナログ輝度データが欠陥デー
タであるか否か検出出力する欠陥位置検出部とを備え、 メモリ部は、 メモリ制御部により任意のメモリセルが選択された場
合、その選択メモリセルに記憶されているアナログ輝度
データを選択アナログ輝度データとして出力するととも
に、その選択アナログ輝度データに対応する選択画素位
置とカラー画像上で近接する画素位置の他の複数のアナ
ログ輝度データをそれぞれのメモリセルから読み出して
出力する手段を有し、 データ変換部は、 演算処理に用いる複数のアナログ輝度データをそれぞれ
個別のゲインで増幅した後に合成する合成部と、 通常時は演算処理に用いる複数のアナログ輝度データの
各ゲインを等しく設定し、欠陥位置検出部からの検出出
力に応じて、その欠陥データのゲインを低減するととも
に、他の正常なアナログ輝度データのゲインを一律に大
きく設定するゲイン設定部とを有することを特徴とする
不揮発性半導体メモリ装置。 - 【請求項１０】 請求項１〜９の不揮発性半導体メモリ
装置において、 メモリ部に入力されるアナログ信号に含まれる欠陥デー
タの位置を示す入力欠陥位置情報に基づき、アナログ信
号上の欠陥データを検出出力する入力欠陥位置検出部
と、 この入力欠陥位置検出部からの検出出力に応じて、その
欠陥位置に対応するアナログ信号上の他のアナログデー
タを用いて欠陥位置のアナログデータを訂正する入力デ
ータ訂正部とを備えることを特徴とする不揮発性半導体
メモリ装置。 - 【請求項１１】 請求項１〜９の不揮発性半導体メモリ
装置において、 欠陥検出部は、 欠陥位置情報として、メモリ部に入力されるアナログ信
号に含まれる欠陥データの位置を示す情報を用いること
を特徴とする不揮発性半導体メモリ装置。 - 【請求項１２】 請求項１〜９の不揮発性半導体メモリ
装置において、 欠陥検出部は、 欠陥位置情報として、メモリ部内に存在する欠陥メモリ
セルの位置を示す情報と、メモリ部に入力されるアナロ
グ信号に含まれる欠陥データの位置を示す情報との両方
を用いることを特徴とする不揮発性半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10306827A JP2000132987A (ja) | 1998-10-28 | 1998-10-28 | 不揮発性半導体メモリ装置 |
| US09/427,838 US6445602B1 (en) | 1998-10-28 | 1999-10-26 | Structure and method for correction of defective analog data in a nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10306827A JP2000132987A (ja) | 1998-10-28 | 1998-10-28 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000132987A true JP2000132987A (ja) | 2000-05-12 |
Family
ID=17961745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10306827A Pending JP2000132987A (ja) | 1998-10-28 | 1998-10-28 | 不揮発性半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6445602B1 (ja) |
| JP (1) | JP2000132987A (ja) |
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-
1998
- 1998-10-28 JP JP10306827A patent/JP2000132987A/ja active Pending
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1999
- 1999-10-26 US US09/427,838 patent/US6445602B1/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| US6445602B1 (en) | 2002-09-03 |
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| A621 | Written request for application examination |
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| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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