JP4159338B2 - 書き込みパルス生成回路 - Google Patents
書き込みパルス生成回路 Download PDFInfo
- Publication number
- JP4159338B2 JP4159338B2 JP2002303964A JP2002303964A JP4159338B2 JP 4159338 B2 JP4159338 B2 JP 4159338B2 JP 2002303964 A JP2002303964 A JP 2002303964A JP 2002303964 A JP2002303964 A JP 2002303964A JP 4159338 B2 JP4159338 B2 JP 4159338B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- delay
- clock
- phase
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
- G11B7/004—Recording, reproducing or erasing methods; Read, write or erase circuits therefor
- G11B7/0045—Recording
- G11B7/00456—Recording strategies, e.g. pulse sequences
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
- G11B7/004—Recording, reproducing or erasing methods; Read, write or erase circuits therefor
- G11B7/006—Overwriting
- G11B7/0062—Overwriting strategies, e.g. recording pulse sequences with erasing level used for phase-change media
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Optical Recording Or Reproduction (AREA)
- Optical Head (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電気的イベントのような種々のイベントのタイミングを調整するための方法および装置に関するものである。
【０００２】
【従来の技術】
従来、電気的イベント、例えば信号における遷移の発生タイミングを調整する方法として、固定遅延量の素子を使用する方法が用いられている。すなわち、多数の固定遅延量の素子を組み合わせて使用することによって、タイミング調整のための所要の遅延量を生成することができる。遅延素子としては、種々の公知の素子が可能であり、例えばバッファ・チェーン、遅延線等がある。
【０００３】
上記のようなタイミング調整は、種々の分野で必要であるが、特に高度のタイミング調整が要求される分野としては、１例として、ＣＤ，ＤＶＤのような光ディスク媒体への記録装置における書き込みパルスのパルス幅調整の分野、データ伝送におけるデジタル転送データの同期化の分野がある。
【０００４】
例えば、ＣＤ−Ｒ／−ＲＷ、ＤＶＤ−Ｒ／−ＲＷ／＋Ｒ／＋ＲＷ／−ＲＡＭ装置等（以下、光ディスク・レコーダと総称する）では、ディスクに書き込まれるピットの形状を整えるために、ディスクへの書き込みに使用するレーザの出力の微調整を行う必要がある。通常、この微調整は、レーザ出力のＯＮ／ＯＦＦをパルス制御することによって行っている。
【０００５】
このようなタイミング調整あるいは光ディスク記録におけるレーザ出力の微調整としては、従来、記録装置において、上記のように多数の固定遅延素子により、パルス遅延量を制御するようにしたものが知られている。また、遅延素子数（サイズ）の削減を実現したものとして、広範囲な遅延制御量を確保するため、比較的長い単位で遅延量を変更できる多数の遅延素子と短い単位で遅延量を変更できる多数の遅延素子の２種類を用意したものが知られている（例えば、特許文献１参照）。しかし、このような従来技術の方法では、多数の遅延素子を用いる構造のため、製造プロセスの変動に起因して各遅延素子の遅延絶対量に個体差が生じ、また、遅延素子を実現する回路構成に起因して、その絶対遅延量が、周囲温度、電源電圧の変動の影響を受けやすいという問題がある。また、書き込みパルスの調整には、多数の遅延素子を各々含む複数の遅延ユニットを必要とするが、遅延ユニットは比較的大きいため、集積回路（ＩＣ）上の配置場所によって絶対遅延量が異なるため、全ての遅延ユニットで、同一の遅延量を発生するように設計したタップ位置での遅延（タップ遅延）を得ることが困難である。さらに、構成上、遅延量最小のタップ（ゼロ遅延）を選択しても、相当量の固定遅延（オーバーヘッド）が発生するため、これを打ち消すための遅延素子列を別途用意する必要が生ずる。また、その遅延量がゼロ遅延と同じになるよう合わせ込む必要があるが、事実上正確に合わせ込むことは難しく、また、一度合わせ込んでも、製造プロセスの変動等の要因により誤差が生じてくる可能性もある。
【０００６】
加えて、遅延素子1個当たりの遅延量が固定されているため、光ディスクへの書き込み倍速を変更すると、書き込みパルスに対する遅延調整量も大きく変更しなければならない。また、同様の理由により、高倍速の書き込みでは、相対的に調整分解能が低くなり、また一方、低速書き込みをサポートするためには長い遅延が必要となり、より多くの遅延素子を用意しておく必要がある。このことは、昨今のサブミクロン・プロセスでは、素子1つ当たりの遅延量がますます小さくなってきているが、上記のような従来の構成では、同様な遅延量を得るためには遅延素子数を増やす以外に方法が無く、回路面積の増大も避けられない。
【０００７】
また、書き込みパルスの幅は、高倍速になるに従い細くなる。一方、遅延素子の構成によっては、パルスの立ち上がり遅延と立ち下がり遅延に微妙な差が生じるが、このような遅延素子を多数直列に接続すると、遅延差が積算され、パルスが遅延ユニット通過途中に消失してしまう問題も生ずる。さらに、回転制御の容易なＣＡＶ（Constant Angular Velocity）でディスクを回転させると、ディスク面上の書き込み位置の円周の差によって書き込み倍速が徐々に変化していくことに対応して遅延調整量も徐々に変化させる必要があるが、従来の方法では、書き込み位置によって遅延量を階段状にしか補正変更することができず、複雑な制御が必要になるという問題もある。
【０００８】
別の従来の技術として、半導体レーザ駆動方法およびこれを用いた光ディスク装置において、半導体レーザの発振遅延（電流印加から発光までの遅延）の特性を利用したものが知られている（特許文献２参照）。これにおいては、書き込みに必要なパワーを印加する直前の電流（ボトム電流）の大きさによって、書き込み電流印加からレーザ発振までの遅延を制御できることを利用している。書き込み速度の変化に応じてボトム電流値を制御することにより、ＣＡＶ書き込みを実現することができる。また、記録装置において、書き込みパルスの時間精度を保つための手法を開示した文献がある（特許文献３参照）。その手法では、検出したエラー量に対応するＤＵＴＹ（遅延）を発生する素子を用い、そしてフィード・バック・ループを構成してその時間精度を保つようにしている。
【０００９】
また、光ディスク用光パルス幅制御装置において、制御信号によって遅延量を可変できる遅延素子を用い、この遅延量を定期的に補正することによってパルス幅の精度を確保する手法を用いたものが知られている（特許文献４参照）。
【００１０】
さらに、情報記録装置において、ＣＡＶ回転制御されている光ディスクに対してＣＬＶ書き込みを行う際に、レーザーパワーを最適に制御する手法を用いたものが知られている（特許文献５参照）。これでは、ウォッブル周波数に応じてレーザーパワーを制御するようにしているが、レーザ制御パルス幅の制御方法までは言及されていない。製品として実施する場合には、パワーとパルス幅の両方の制御が必要となる。
【００１１】
【特許文献１】
特開２００１−２０９９５８号公報
【特許文献２】
特開２００２−１２３９６３号公報
【特許文献３】
特開２００２−５００４５号公報
【特許文献４】
特開平８−８７８３４号公報
【特許文献５】
特開２０００−７６６８４号公報
【００１２】
【発明が解決しようとする課題】
したがって、本発明の目的は、任意のイベントのタイミング調整をより簡単にまたはより正確に実現するためのイベント・タイミング調整の方法および装置を提供することである。
【００１３】
本発明の別の目的は、可変のタイミング調整分解能を提供できる、上記のようなイベント・タイミング調整の方法および装置を提供することである。
本発明のさらに別の目的は、可変のタイミング調整範囲を提供できる、上記のようなイベント・タイミング調整の方法および装置を提供することである。
【００１４】
本発明のさらに別の目的は、光ディスク・レコーダ用のパルス幅調整装置を提供することである。
本発明のさらに別の目的は、デジタル転送データにおける同期化装置を提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明によるイベントのタイミングを調整するタイミング調整方法では、多相クロックに基づきイベントのタイミング調整を行うようにする。
【００１６】
本発明によれば、前記イベントは、電気的なイベントとすることができ、また、前記電気的イベントは、複数の電気的状態間における少なくとも１つの遷移とすることができる。さらに、前記電気的状態間の遷移は、所与のパルスにおける立ち上がりまたは立ち下がりとすることができ、そしてこの場合、前記多相クロックは、前記所与パルスに関する基準信号から発生するようにでき、そしてこの場合、前記多相クロックのうちの選択した１つを、前記所与パルスにおける立ち上がりまたは立ち下がりを構成するのに使用することができる。
【００１７】
また、本発明によれば、前記電気的状態間の遷移は、デジタル転送データにおける遷移とすることができる。この場合、前記多相クロックは、前記デジタル転送データの転送クロックから発生するようにできる。同じく、前記多相クロックのうちの選択した１つは、前記デジタル転送データにおけるタイミング調整後の遷移を構成するのに使用するようにできる。
【００１８】
さらに、本発明による、１つのイベントのタイミングを調整するタイミング調整方法は、多相クロックを発生する多相クロック発生ステップであって、該多相クロックが、前記イベントに対し適用する複数の異なったタイミング調整量をそれぞれ表す位相の異なった複数の位相クロックから成る、前記の多相クロック発生ステップと、前記多相クロックからの任意の１つの前記位相クロックを使用して、前記イベントの変更したタイミングを表すイベント変更タイミング信号を発生する多相クロック使用ステップと、から成る。
【００１９】
また、本発明による複数のイベントから成る１つのイベント・グループのタイミングを調整するタイミング調整方法は、前記イベント・グループを各々のイベントに分解するステップと、そして該分解したイベントの各々に対し、上記のタイミング調整方法を実施するステップと、から成る。
【００２０】
本発明によれば、本発明のタイミング調整方法は、さらに、前記イベントのタイミングを表すイベント・タイミング信号を発生するステップであって、前記イベント・タイミング信号が、前記多相クロックに同期した、前記のイベント・タイミング信号発生ステップ、を含むようにできる。この場合、前記多相クロック発生ステップは、さらに、前記イベントに関連する基準信号に同期して前記多相クロックを発生するステップ、を含むようにできる。
【００２１】
また、本発明によれば、前記多相クロックは、互いに等間隔の複数の位相クロックから成るようにでき、また、前記位相クロックは、これが対応するタイミング調整量を表すクロック部分を有するようにできる。
【００２２】
また、本発明によれば、前記イベントは、光ディスク記録媒体におけるイベントとすることができる。この場合、前記光ディスク記録媒体におけるイベントは、前記光ディスク記録媒体への書き込みのための書き込みパルスのパルス幅調整における前記書き込みパルスの立ち上がりイベントおよび立ち下がりイベントであり、前記書き込みパルスは、前記光ディスク記録媒体への書き込みに使用するレーザの出力制御のタイミングを定めるものとすることができる。この場合、前記イベント・タイミング信号発生ステップは、前記書き込みパルスから、前記イベント・タイミング信号を発生するようにでき、そしてさらに、前記イベント変更タイミング信号から、タイミング変更後の書き込みパルスを発生するステップ、を含むようにできる。
【００２３】
本発明によれば、前記多相クロック発生ステップは、さらに、前記イベントに関連する基準信号を、前記光ディスク記録媒体のウォッブル信号から得るステップ、を含むようにできる。また、前記光ディスク記録媒体は、ＣＡＶ方式、ゾーンＣＬＶ方式、またはＣＬＶ方式のいずれかの回転制御方式を有することができる。
【００２４】
また、本発明によれば、前記イベントは、デジタル転送データにおけるイベントとすることができ、この場合、前記多相クロックは、前記デジタル転送データの転送クロックから発生することができる。
【００２５】
また、本発明によれば、前記多相クロック使用ステップは、前記イベントに適用するタイミング調整量を指定する調整量入力を受けるステップと、前記多相クロックから、前記調整量入力に対応した前記タイミング調整量を有する１つの前記位相クロックを、前記イベント変更タイミング信号として選択する選択ステップと、を含むようにできる。この場合、前記使用ステップは、さらに、前記イベント変更タイミング信号を前記イベントに適用するステップ、を含むようにできる。
【００２６】
さらに、本発明による、イベントのタイミングを調整するタイミング調整回路は、多相クロックを発生する多相クロック発生手段であって、該多相クロックが、前記イベントに対し適用する複数の異なった調整量をそれぞれ表す位相の異なった複数の位相クロックから成る、前記の多相クロック発生手段と、 前記多相クロックからの任意の１つの前記位相クロックを使用して、前記イベントの変更したタイミングを表すイベント変更タイミング信号を発生する多相クロック使用手段と、から成る。
【００２７】
また、本発明による、複数のイベントから成る１つのイベント・グループのタイミングを調整するイベント・グループのためのタイミング調整回路は、前記イベント・グループを各々のイベントに分解するイベント分解手段と、イベントグループ・タイミング調整手段であって、前記分解したイベントの各々に対し設けた上記のタイミング調整回路から成る、前記のイベントグループ・タイミング調整手段と、から成る。また、本発明によれば、タイミング調整回路は、さらに、前記イベント・グループ内の各前記イベントに対する前記タイミング調整回路が発生する前記イベント変更タイミング信号を受けて、これらを合成した合成イベント変更タイミング信号を発生する合成手段、を含むようにできる。また、前記イベントの各々に対しそれぞれ設けた前記タイミング調整回路は、１つの共通の多相クロック発生手段を含むようにできる。
【００２８】
本発明によれば、タイミング調整回路は、さらに、前記イベントのタイミングを表すイベント・タイミング信号を発生する手段、を含み、前記イベント・タイミング信号は、前記多相クロックに同期したものとすることができる。この場合、前記多相クロック使用手段は、前記イベント・タイミング信号を受け、このイベント・タイミング信号を遅延させることによって、前記多相クロックのみによる前記タイミング調整量を拡大する拡大手段を含むようにできる。
【００２９】
また、本発明によれば、前記多相クロック発生手段は、前記イベントに関連する基準信号に同期して前記多相クロックを発生するＰＬＬ回路手段、を含むようにできる。
【００３０】
また、本発明によれば、前記多相クロック使用手段は、前記イベントに適用するタイミング調整量を指定する調整量入力を受ける手段と、前記多相クロックから、前記調整量入力に対応した前記タイミング調整量を有する１つの前記位相クロックを、前記イベント変更タイミング信号として選択する選択手段と、を含むようにできる。また、前記多相クロック使用手段は、さらに、前記イベント変更タイミング信号を前記イベントに適用する適用手段、を含むようにできる。
【００３１】
さらに、本発明による光ディスク・レコーダ用のパルス幅調整装置は、上記のタイミング調整回路を備えたことを特徴とする。
また、本発明による、光ディスク・レコーダは、上記のパルス幅調整装置を備えたことを特徴とする。
【００３２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して詳細に説明する。
図１には、本発明のタイミング調整装置の基本的な構成を示している。図示のように、このタイミング調整装置は、イベント入力を受ける入力端子１を有し、そしてこの端子で受けたイベント入力を受ける多相クロック使用部３と、この使用部３に対し発生した多相クロックを供給する多相クロック発生部５とを備えている。多相クロック使用部３は、受けたイベント入力に対し、受けた多相クロックを使用することによって、イベント入力のタイミングを調整し、そしてこの調整後のイベントを出力端子７に発生する。
【００３３】
本発明のこのタイミング調整装置によれば、多相クロックに含まれる複数の位相クロックのうちの任意の位相クロックを用いることによって、その選択した位相クロックの位相遅れ（相間遅延）に応じた遅延量（遅延量の１単位が、相間遅延）を入力イベントに対し与えることができ、従来のような固定の遅延量をもつ遅延素子を使用する必要がなくなる。この多相クロックを用いることにより、製造プロセス、周囲温度、電源電圧のような変動パラメータの影響を受けにくくなる。この結果、より簡単な回路構成で、より正確なタイミング調整を実現することができる。また、多相クロックの周波数を高くすることにより、タイミング調整の分解能を容易に高めることができる。また、このタイミング調整分解能の向上は、多相クロックに含まれる位相クロックの数、すなわち相数を多くすることによっても実現できる。さらに、多相クロックの周期を長くしたり、あるいは多相クロックの適用位置を多相クロックの１周期単位で移動することによって、タイミング調整範囲を大きくすることができる。
【００３４】
次に、図２を参照して、図１に示したタイミング調整装置をより具体化した１実施形態である、光ディスク・レコーダ用のパルス幅制御装置Ａを説明する。ここで、光ディスクとは、本明細書では、ＣＤ，ＤＶＤのような光ディスクを指し、そして光ディスク・レコーダとは、ＣＤ−Ｒ／−ＲＷ、ＤＶＤ−Ｒ／−ＲＷ／＋Ｒ／＋ＲＷ／−ＲＡＭ装置等を指すものとする。また、光ディスク・レコーダにおける回転制御方式としては、ＣＬＶ（Constant Line Velocity）、ゾーンＣＬＶ、ＣＡＶ（Constant Angular Velocity）のいずれの方式でも良いが、本発明は、ＣＡＶ方式での使用において最も効果を発揮するものである。尚、周知のように、記録型光ディスクにおいては、データを記録したトラックからは、このトラックの線速度を表すウォッブル信号を得ることができる。図２に示したこのパルス幅制御装置Ａは、図１の装置の各要素に対応して、光ディスクへの書き込みデータを受ける入力端子１Ａと、複数（ｋ個）の遅延ユニット（または遅延タッピング回路）３０Ａ−１〜ｋから成る遅延ユニット部３Ａと、多相クロック発生器５Ａと、出力端子７Ａとを備えている。さらにまた、本装置Ａは、図示のようにパルス発生器２Ａおよびパルス合成器３２Ａも備えている。
【００３５】
詳細には、パルス発生器２Ａは、書き込みたいピット信号列に相応する書き込みパルスを生成するための任意のロジック回路で構成可能な回路であって、１つの入力に、入力端子１Ａからの図３に示したような書き込みデータを受け（図３（ｂ）では“８Ｔ”の書き込みデータの例を示す）、そして別の１つの入力に、多相クロック発生器５Ａの発生する多相クロックのうちの１つの位相クロックを受け、そして図３に示すように、書き込みデータから所定の方法で書き込みパルスを生成する。書き込みデータから書き込みパルスへの変換は、種々の方法が可能である。パルス発生器２Ａは、この生成した書き込みパルスを所定の分解方法でパルスまたはパルス列に分解する。図３に示した“８Ｔ”の書き込みデータの分解例で説明すると、図３（ｃ）の書き込みパルスは、複数のイベントのグループから成るものとみなし、そして各イベントに分解するため、初期パルスの立ち上がり部分（１）と、その立ち下がり部分（２）、初期パルスに後続する５つの中間パルスの立ち上がり部分（３）と、その立ち下がり部分（４）、次に続く最終パルスの立ち上がり部分（５）と、その立ち下がり部分（６）、そして最後のクーリング・パルスの終了エッジ（７）の７種類に分解する。尚、この分解方法は、一例に過ぎず、他の方法で分解することも可能であり、したがってピット長およびその分解方式に依存するものである。これら分解されたパルス部分は、遅延タッピング回路３０Ａ−１〜ｋの対応する１つに供給する。尚、このようなパルス発生器は、その出力波形のパターンが規格化されており、任意のロジック回路で構成できるが、その１実施形態については、図１０を参照して後述する。また、図２では、パルス発生器２Ａと遅延タッピング回路３０Ａ−１〜ｋとの接続は、簡略化して図示している。さらに、パルス発生器２Ａは、多相クロック発生器５Ａからの選択した任意の１つの位相クロック（図３（ａ）に示す）に同期して動作するため、書き込みパルスの立ち上がりおよび立ち下がりの各エッジは、後述のように、その位相クロックと一致する（図３（ａ）と（ｃ）を参照）。
【００３６】
一方、多相クロック発生器５Ａは、図示にように、水晶クロック発振器等で発生した固定周波数信号またはＣＤに記録された上記ウォッブル信号のような基準信号を受ける入力端子５０Ａと、これからの基準信号を受ける入力を有する多相クロックＰＬＬ５２Ａとを備えている。多相クロックＰＬＬ５２Ａは、種々の構成のものが使用可能であるが、１例は、図９を参照して後述する。この多相クロックＰＬＬ５２Ａは、基準信号に同期することによって、その周波数のＭ／Ｎ倍の周波数の多相クロックを発生する。例えば、基準信号としてＣＤからのウォッブル信号を使用することにより、多相クロックＰＬＬは、ＣＤの書き込み倍速に応じた周波数のクロックを発生できる。また、多相クロックとして、例えば１６相クロックを生成する場合、書き込み速度が低い場合には、ＰＬＬ内の単相の電圧制御発振器（ＶＣＯ）をＰＬＬクロックの１６倍の周波数で高速発振させ、これを分周することにより、また書き込み速度が速い場合には、ＶＣＯを８段の差動のリングオシレータ構成として各々の差動バッファからクロックを取り出すことにより容易に実現できる。この多相クロックＰＬＬ５２Ａで生成する多相クロックの相数は、実現したいタップ遅延の分解能によって決まる。例えば、ＰＬＬクロック周期に対して１６倍分解能のタップ遅延を得るには、１６相の位相クロックが必要となる。多相クロックＰＬＬ５２Ａが発生するこの多相クロックは、全相とも遅延タッピング回路３０Ａ−１〜ｋの各々に供給される。また、このうちの１相（通常の場合００相）が、上記のようにパルス発生器２Ａにも供給されることによって、図３に示したように、この１相のクロックのエッジと位相の一致した書き込みパルスが生成される。ここで、どの相クロックを使って書き込みパルスを生成するかを選択可能な構成にしておけば、後に説明する入力レジスタにおける入力タイミングの調整を行うことができる。尚、図５には、この１６相の多相クロックの例を示している。
【００３７】
この図５に示した多相クロックは、図示のように、１６個の位相クロック、すなわち００相〜１５相（Ｐｈａｓｅ００〜１５）クロックから成っている。これら位相クロックは、互いに等しい量θだけ、すなわち、ＰＬＬクロックの１６分の１の位相だけ互いに順番にずれている。数“１６”は、タップ遅延分解能、すなわち、ＰＬＬクロック１周期に対する相対遅延分解能に一致している。
【００３８】
次に、遅延ユニット部３Ａに含まれるｋ個の遅延タッピング回路３０Ａ−１〜ｋの各々は、１つの入力に、パルス発生器２Ａからの書き込みパルスの対応する分解パルス部分、例えば図３の例では７つの分解パルス部分のうちの１つを受け、そしてまた、別の１つの入力に、上記のように多相クロックＰＬＬ５２Ａからの多相クロックの全相を受ける。このような入力を受ける遅延タッピング回路３０Ａ−１〜ｋの各々は、対応する分解パルス部分に関して指定された遅延量を、その分解パルス部分に与え、そしてその結果の遅延済み分解パルス部分を出力に発生する。本発明では、この遅延量の付与は、対応する遅延量をもつ多相クロックのうちの位相クロックを１つ選択し、これを分解パルス部分として出力することによって行う。図３には、各分解パルス部分の遅延およびその量を、図３（ｃ）と（ｄ）との間に矢印で示している。尚、遅延タッピング回路の詳細は、図４を参照して後述する。
【００３９】
パルス合成器３２Ａは、各遅延タッピング回路３０Ａ−１〜ｋからの遅延済み分解パルス部分を受ける複数の入力を有し、そしてこれらパルス部分を後段の回路（図示せず）使用するのに適した形に合成し、それによってタイミング調整により光ディスクへの書き込みに対し最適化した書き込みパルスを出力端子７Ａに発生する。この最適化後の書き込みパルスは、図３（ｄ）に示しているが、この図示例では、すべての遅延済み分解パルス部分を１つに合成したものである。この最適化書き込みパルスによって、図３（ｄ）に示したように、バイアスパワー・レベル、消去パワー・レベル、記録パワー・レベル等の複数の異なったレベルで光ディスクへの書き込み用レーザを制御することにより、図３（ｅ）に示したピットが光ディスクに形成する。
【００４０】
以上のパルス幅制御装置Ａの動作をまとめると、この装置Ａにおいては、図３（ｂ）の書き込みデータを入力端子１Ａに受けると、このデータに関連したあるいはそれとは独立の基準信号から多相クロック発生器５Ａで多相クロックを発生し、そしてパルス発生器２Ａが、この多相クロックのうちの１相のクロック（図３（ａ））に同期して書き込みデータから書き込みパルス（図３（ｃ））を発生すると共にこれらを分解して１組の分解パルス部分を生成し、そして遅延タッピング回路３０Ａ−１〜ｋの各々がこれら分解パルス部分に対し指定された遅延量を有する多相クロックのうちの１つの位相クロックを選択してこれを遅延済み分解パルス部分として出力し、そしてこれら遅延済み分解パルス部分をパルス合成器３２Ａで合成して最適化書き込みパルス（図３（ｄ））を発生する。
【００４１】
次に、図４を参照して、遅延タッピング回路３０Ａ−１〜ｋを詳細に説明する。尚、遅延タッピング回路はいずれも同じ回路構成のもであるので、遅延タッピング回路３０Ａ−ｋのみを説明する。ここでは、一例として、ＰＬＬクロック周期に対して１６倍の分解能でタップ遅延を取り出せる遅延タッピング回路を示す。図４に示したように、この遅延タッピング回路は、大きく分けて、図２のパルス発生器２Ａからの１つの分解パルス部分であるパルス入力を受ける入力端子３００Ａと、当該遅延タッピング回路で実現する遅延量を指定するための２進４ビットの選択信号を受ける遅延指定入力端子３０２Ａと、入力レジスタ３０１Ａおよびタイミング調整用レジスタ３０４Ａと、上位レジスタ群３０６Ａおよび下位レジスタ群３０８Ａと、デコーダ３１０Ａと、選択回路３１２Ａと、そしてこの選択回路からの遅延済み分解パルス部分であるパルス出力を発生する出力端子３１４Ａとを備えている。
【００４２】
詳細には、入力レジスタ３０１Ａは、入力端子にパルス入力を受け、そしてクロック端子に図２の多相クロックＰＬＬ５２Ａからの多相クロックのうち、００相クロックの反転クロックである０８相クロックを受けるフリップフロップ（Ｆ／Ｆ）であり、これによって、００相に同期したパルス入力を０８相クロックに同期させて出力する。すなわち、入力レジスタ３０１Ａは、次のレジスタ３０４Ａ、および上位レジスタ群３０６Ａに対して十分な時間マージンを確保するための役割を果たす。言い換えれば、パルス入力をＰＬＬクロックの１／２周期（１８０度）だけ遅延させることによって、上位レジスタ群３０６Ａの各レジスタへ入力するパルスＰ１の相対遅延を常に一定に保つことができる。尚、多相クロックＰＬＬ５２Ａが発生する多相クロックは、図５に示したように、００相〜１５相（Ｐｈａｓｅ００〜１５）クロックから成っている。ここで、入力レジスタ３０１ＡのパルスＰ１は、００相〜０７相クロックを受ける上位レジスタ群３０６Ａの各レジスタへの入力を供給する。次に、タイミング調整用レジスタ３０４Ａは、入力端子に入力レジスタ３０１Ａからのパルス出力Ｐ１を受け、クロック端子に００相クロックを受けるＦ／Ｆであり、これによって、入力レジスタ３０１Ａの出力を、ＰＬＬクロックの１／２周期（１８０度の位相）だけ遅延させるように動作する。このタイミング調整用レジスタ３０４ＡのパルスＰ２は、０８相〜１５相クロックを受ける下位レジスタ群３０８Ａの各レジスタへの入力を供給する。このタイミング調整用レジスタ３０４Ａもまた、次の下位レジスタ群３０８Ａに対して十分な時間マージンを確保するための役割を果たし、これによって、下位レジスタ群３０８Ａが、００〜０７相クロックと同一のＰＬＬクロック周期内に存在する０８相〜１５相クロックに応答するよう確保する。
【００４３】
上位レジスタ群３０６Ａは、それぞれ並列に配置された８個のレジスタで構成されている。各レジスタは、入力端子にパルスＰ１を受け、そしてクロック端子に００相〜０７相クロックのうちの対応する位相クロックを受けるＦ／Ｆから成っている。これら各Ｆ／Ｆは、受ける位相クロックの位相遅れに対応する時間（０３相の場合、θ×３）だけパルスＰ１を遅延させて出力するように動作する。別の見方をすれば、対応する位相クロックを遅延済みパルスの発生タイミングとして選択使用しているとも言える。一方、下位レジスタ群３０８Ａも、上位と同様に、並列に配置された８個のレジスタで構成されているが、異なる点は、各Ｆ／Ｆが入力端子にパルスＰ２を受け、そして位相クロックとして０８〜１５相クロックを受けることである。
【００４４】
次に、デコーダ３１０Ａは、４ビット選択信号を受ける入力を有し、そしてこの選択信号が表す遅延量に対応するＦ／Ｆ出力、すなわち、上位および下位のレジスタ群３０６Ａおよび３０８Ａのうちのいずれか１つのＦ／Ｆの出力の選択を示すＦ／Ｆ選択信号を出力に発生する。このデコーダは、任意のロジック回路で構成することができるが、その１実施形態は、図６を参照して後述する。
【００４５】
選択回路３１２Ａは、デコーダ３１０ＡからのＦ／Ｆ選択信号を受ける入力を有し、また、レジスタ群３０６Ａおよび３０８Ａの各Ｆ／Ｆ出力を受ける入力を有している。この選択回路３１２Ａは、動作として、Ｆ／Ｆ選択信号が表すＦ／Ｆ出力を選択し、そしてこの選択したＦ／Ｆ出力を出力端子３１４Ａに供給する。この選択回路は、任意のロジック回路で構成することができるが、その１実施形態は、図６を参照して説明する。
【００４６】
以上の構成により、遅延タッピング回路３０Ａ−１〜ｋの各々は、全体として、入力端子３００Ａに受けたパルス入力に関して、遅延指定入力端子３０２Ａで受けた４ビット選択信号により、この選択信号が指定する遅延量だけ遅延した多相クロック中の位相クロックを選択することによって、遅延済みのパルス出力を出力端子３１４Ａに発生するよう動作する。
【００４７】
次に、図６を参照して、図４中のデコーダ３１０Ａと選択回路３１２Ａの各々を詳細に説明する。先ず、選択回路３１２Ａについて説明すると、この回路３１２Ａは、４つの下位スイッチ・グループＳＷ００〜０３，ＳＷ０４〜０７，ＳＷ０８〜１１，ＳＷ１２〜１５と、４つの上位グループ・スイッチＧＳＷ０〜３とから構成している。詳細には、図４のレジスタ群３０６Ａおよび３０８Ａに含まれる１６個のＦ／Ｆからの出力を４つのグループに分割し、そしてこれらＦ／Ｆ出力グループに対し、４つの下位スイッチ・グループの各々を割り当てている。すなわち、スイッチＳＷ００〜０３の入力端子は、００〜０３相クロック（Ｆ／Ｆ出力を、説明の都合上それぞれ００〜０３相クロックとして識別している）をそれぞれ受けるように接続し、そしてこれらスイッチの出力端子は互いに接続することによって、グループ出力ＧＯ０を形成する。これらスイッチＳＷ００〜０３の各々は、スイッチのオン／オフを制御する信号を受ける制御入力を有しており、したがってオンにされたスイッチの入力のみがグループ出力ＧＯ０として発生される。同様にして、スイッチＳＷ０４〜０７の入力端子は０４〜０７相クロックをそれぞれ受け、そしてグループ出力ＧＯ１を形成し、また、スイッチＳＷ０８〜１１の入力端子は０８〜１１相クロックをそれぞれ受け、そしてグループ出力ＧＯ２を形成し、そしてスイッチＳＷ１２〜１５の入力端子は１２〜１５相クロックをそれぞれ受け、そしてグループ出力ＧＯ３を形成している。一方、グループ出力ＧＯ０〜ＧＯ３は、グループ・スイッチＧＳＷ０〜３の入力端子にそれぞれ接続し、そしてこれらスイッチの出力端子は、互いに接続して出力端子３１４Ａに接続している。また、グループ・スイッチＧＳＷ０〜３は、各々、オン／オフを制御する信号を受ける制御入力を有している。この回路構成においては、１６者択一選択回路の場合、同一構成の４つのスイッチから成るスイッチ組を５つ配置することにより構成できる。また、この構成では、どのパスを選択しても、同一個のスイッチを通過するため、同じ伝播遅延で信号を選択することができる。
【００４８】
一方、デコーダ３１０Ａは、４ビットの選択信号で、１６の異なった遅延量のうちの１つを指定するため、４つの下位ＡＮＤゲートＧ０〜Ｇ３と、上位ＡＮＤゲートＧ４〜Ｇ７とから構成されている。下位ＡＮＤゲートは、図示のような反転器の接続および配線接続により、下位２ビット（ビット０と１）が０から１づつ増分するにつれ、ハイの出力がＧ０からＧ３へ移動することにより、４つの下位スイッチ・グループのうちの１つのスイッチをオンにする。一方、上位ＡＮＤゲートＧ４〜Ｇ７は、図示のような反転器の接続および配線接続により、上位２ビット（ビット２と３）が０から１づつ増分するにつれ、ハイの出力がＧ４からＧ７へ移動することにより、４つの上位グループ・スイッチのうちの１つのスイッチをオンにする。このようにして、４ビットの選択信号によって、１６個のＦ／Ｆ出力のうちのいずれか１つを選択して出力端子３１４Ａに出力するように動作する。図６では、４ビット選択信号が“０１１１（０７Ｈ）”のときを示しており、このときには、下位２ビットがＳＷ０３，０７，１１，１５をオンにし、そして上位２ビットがＧＳＷ１のみをオンにするため、“０１１１（０７Ｈ）”が表す８番目の０７クロックを選択して出力する。
【００４９】
次に、図７を参照して、以上に述べた遅延タッピング回路３０Ａを備えたパルス幅制御装置Ａの全体の動作について説明する。尚、図７は、図３のタイミング図をさらに詳細にしたものであり、ＰＬＬクロック、書き込みデータ、書き込みパルスは同じものを示している。図７から分かるように、パルス発生器２Ａは、図示の書き込みパルス（図７（ｃ））を発生すると共に、この書き込みパルスを分解して、７つの入力パルス・エッジ（１）〜（７）を発生する（図７（ｄ）〜（ｊ））。すなわち、初期パルスの立ち上がり部（１）と、これの反転したものである初期パルスの立ち下がり部（２）とを生成する。さらに、中間パルスの立ち上がり部（３）と、これの反転したものである立ち下がり部（４）と、最終パルスの立ち上がり部（５）と、これの反転したものである立ち下がり部（６）と、そしてクーリング・パルスの終了エッジ（７）とを生成する。これら各分解パルス部分は、遅延ユニット部３Ａ内の対応する各遅延タッピング回路で、４ビット選択信号により指定された遅延（Delay）（１）〜（７）のそれぞれ対応するものを付与することにより、図示の出力パルス・エッジ（１）〜（７）を発生する（図７（ｋ）〜（ｒ））。また、パルスの遅延は立ち上がりと立ち下がりとで別途に制御する。例えば、図７の下側に拡大して示したように、入力パルス・エッジ（３）すなわちパルスの立ち上がりエッジに適用する遅延は、９タップ遅延すなわち０８相クロックが提供する遅延であり、そして入力パルス・エッジ（４）すなわちその同じパルスの立ち下がりエッジに適用する遅延は、４タップ遅延すなわち０３相クロックが提供する遅延である。このように、入力パルス・エッジ（３）に９タップ分の遅延をそしてエッジ（４）に４タップ分の遅延を付加して合成することにより、信号幅の狭い（ＤＵＴＹの小さい）書き込みパルス（ｓ）を得ることができる。また、以上からも分かるように、遅延タッピング回路の各々は、１つの分解パルス部分の遅延のみを担当する。このようにして発生された出力パルス・エッジは、パルス合成器３２Ａで立ち上がり部分のみを使用して合成することによって、最適化した書き込みパルス（図７（ｓ））を形成する。尚、この図７に示した例では、各パルス・エッジに適用可能な遅延量は、０から最大で、ＰＬＬクロック（図７（ａ））の１周期の１５／１６である。また、各パルス・エッジへの遅延は、１つのＰＬＬクロック周期であってそのパルス・エッジが０度位置に位置するＰＬＬクロック・エッジからの遅延として付加される。
【００５０】
以上に説明した本発明によるパルス幅制御装置Ａによる利点を説明する。本発明では、多相クロックを使用して遅延量を付与するため、従来のような固定遅延の遅延素子を使用するのと比べ、製造プロセス、周囲温度、電源電圧等の影響を受けにくい利点がある。また、多相クロックをすべての遅延タッピング回路で共用し、そして遅延タッピング回路内の遅延パルスを出力する複数のタップ位置（レジスタ群３０６Ａおよび３０８Ａ内の各１つ）の各々では、他のすべての遅延タッピング回路の対応するタップ位置で使用するのと同じ相クロックを使用するため、同一タップ位置であれば、異なった遅延タッピング回路でも同じ遅延量を付与することができる。この点は、従来の遅延素子を使用する遅延タッピング回路では、同じタップ位置でも、製造プロセス等の要因によって、正確に同じ遅延量を与えることが困難であるのと対照的である。
【００５１】
また、図８を参照して説明するが、本発明の多相クロックを用いる方法では、ＰＬＬクロックの周波数が変化しても、遅延タッピング回路の各タップ位置で得られる遅延の相対遅延を常に一定に保つことができるという利点がある。ここで、相対遅延とは、ＰＬＬクロック周期の長さを基準とした相対的な遅延を言うものとする。すなわち、入力パルスに対し例えば４タップ分の遅延を付与する場合、図８の下側に示したように、例えば低倍速の書き込みにおけるようなＰＬＬクロック周期が長い場合には、その４タップ遅延による絶対遅延量は比較的大きい。尚、図８において、ＰＬＬクロック１周期分の遅れは、上述の時間マージンである。これに対し、図８の上側に示したように、例えば高倍速書き込みにおけるようにＰＬＬクロック周期が短くなった場合、同じ４タップ遅延による絶対遅延量は、比較して短くなる。しかし、図８からの分かるように、ＰＬＬクロックの１周期内における相対遅延は、ＰＬＬクロック周期の４／１６の遅延で一定のままである。このように、本発明では、相対遅延を一定に保つことができるため、光ディスクへの低倍速書き込みから高倍速書き込みの幅広い書き込み速度に容易に対応することができる。言い換えれば、ＰＬＬクロックの周波数が変わっても、分解能の絶対値は変化するが、相対分解能は常にＰＬＬクロック周期の１６分割に保たれるという効果がある。
【００５２】
次に、図９を参照して、１６相の多相クロックＰＬＬ５２Ａの１実施形態の回路構成を説明する。図示のように、この多相クロックＰＬＬ５２Ａは、当該分野において周知のように、位相比較回路５２０と、分周回路５２２と、ループ・フィルタ５２４と、リングオシレータ部５２６とから構成している。また、リングオシレータ部５２６も、周知の構成のものであって、８個の差動バッファ５２６−０〜７をリング状に配置して接続したものから構成され、そして各々の差動バッファは、供給されるバイアス電流によってその信号伝播遅延が変化するものである。また、リングオシレータ部５２６は、８個の差動バッファ５２６−１０〜１７からなる出力回路も備えている。
【００５３】
詳しくは、位相比較回路５２０は、一方の入力が参照あるいは基準の周波数クロックを受ける入力端子５００に接続し、そして他方の入力がＰＬＬの周波数逓倍数を設定する分周回路５２２の出力に接続し、そして分周回路の出力クロックと基準周波数クロックの位相・周波数比較を行い、そしてその結果をその出力に発生する。位相比較器の出力に接続した入力を有するループ・フィルタ５２４は、位相比較回路出力信号を平滑化してリングオシレータ部５２６へのバイアス電流を出力において供給する。このループ・フィルタ５２４の出力は、リングオシレータ部５２６内の各差動バッファ５２６−０〜７の各々のバイアス入力に接続し、そしてリングオシレータ部５２６の各差動バッファ段の出力は、出力差動バッファ５２６−１０〜１７の対応するものの入力に接続している。これら出力差動バッファ５２６−１０〜１７は、非反転出力と反転出力とを有しており、これにより、００相と０８相の１対のクロック、０１相と０９相の１対のクロック、０２相と１０相の１対のクロック等のクロック対を外部に取り出す。また、差動バッファ５２６−１０の００相クロック出力は、分周回路５２２の入力に接続することによってＰＬＬループを構成する。
【００５４】
上記の構成により、位相比較回路５２０から、ループ・フィルタ５２４、差動バッファ５２６−１〜７および５２６−１０〜１７で構成されるリングオシレータ５２６、分周回路５２２に至るフィードバック・ループで、分周回路５２２出力のクロックの位相と基準周波数クロックの位相とが一致するように常に制御される。したがって、リング状差動バッファ５２６−０〜７において、製造プロセス変動に起因する信号伝播遅延量のばらつきがあっても自動的に補正され、基準周波数クロックと同期の取れた発振クロックを得ることができる。また、リング状差動バッファ５２６−０〜７は、同一構成でありしかも同一のバイアス電流が供給されるため、差動バッファ個々の伝播遅延はほぼ同じであると考えることができる。このような差動バッファをリング状に配してリングオシレータを構成しているいるため、差動バッファ５２６−０〜７どうしを接続している接続線から、出力差動バッファ５２６−１０〜１７を介して基本クロック（この場合は００相クロック）を等分に分割した分解能で多相クロックを引き出すことができる。ここで、リングオシレータを構成するリング状差動バッファの個数は、必要とされる分解能（位相数）で決定されるため、図９に示した回路構成では、位相数の１／２個のリング状差動バッファで実現できる。したがって、第１０図に示した１６相クロックＰＬＬの例では、１６／２＝８個のリング状差動バッファ５２６−０〜７を用いている。
【００５５】
次に、図１０を参照して、本発明によるパルス幅制御装置を用いた光ディスク・レコーダＢの１実施形態を説明する。この図１０では、レコーダの書き込み部分のみを特に示している。尚、図２のパルス幅制御装置Ａ内の構成要素と対応する構成要素には、対応する参照番号に記号“Ｂ”を付している。図示のように、この光ディスク・レコーダＢは、ホスト・データを受ける入力端子１Ｂと、パルス発生器２Ｂと、基準クロックを受ける入力端子５０Ｂに接続した多相クロック発生器５Ｂと、遅延ユニット部３Ｂと、そしてさらにレーザ・コントローラ８Ｂと、光ディスクへの書き込み用レーザ９Ｂとから構成されている。この光ディスク・レコーダＢは、図２のパルス幅制御装置Ａとは、基本的な構成は同じであるため、特にパルス発生器２Ｂと遅延ユニット部３Ｂのパルス合成器３２Ｂ部分について詳細に説明する。
【００５６】
図示のように、パルス発生器２Ｂは、ＣＤ／ＤＶＤのフォーマット仕様にしたがってホスト・データをコード化するエンコーダ２１と、８ビットにエンコードされたデータを１４ビット（ＣＤ）または１６ビット（ＤＶＤ）に変調して図３（ｂ）に示したような書き込みデータを発生するＥＦＭ／ＥＳＭモジュレータ２２と、ディスク媒体の種類やＥＦＭ／ＥＳＭ信号長に応じて最適な書き込みパルスのパルス列、パルス幅を決定するフォーマッタ２３とを備えている。これらエンコーダ２１、モジュレータ２２およびフォーマッタ２３は、ＣＤ，ＤＶＤ規格で定められた機能を有する公知の構成のものである。フォーマッタ２３は、パルス発生器回路群２４〜２８に接続すると共に、遅延タッピング回路３０Ｂ−１〜ｋの各１つにも接続している。フォーマッタ２３は、パルス発生器回路群２４〜２８に対してパルスの構造を指示し、遅延タッピング回路３０Ｂ−１〜ｋに対して４ビットのタップ調整量を指示する。また、一連の直列接続したパルス発生器回路群２４〜２８は、フォーマッタ２３で決定されたパルス構造にしたがってパルスを生成する。すなわち、パルス発生器回路は、図示のように、初期パルス、中間パルス、最終パルス、クーリング・パルスのようなパルスの種類別に設け、そして各パルス発生器回路は、それぞれ、パルスの発生点を示すｐｏｓパルス（例：図７（ｄ）参照）と終了点を示すｎｅｇパルス（例：図７（ｅ）参照）を発生させる。最後のクーリング・パルス発生器回路２８は、クーリング期間の終了点を示すパルスのみ（例：図７（ｊ）参照）を発生し、そしてクーリングの開始点は、最終パルスの終了点を示すパルス（図７（ｉ）参照）を流用する。ここで、ｐｏｓパルスとは、図１１から分かるように、該当するパルスの発生点または立ち上がりエッジと一致する前縁の立ち上がりエッジをもつパルスであり、そしてｎｅｇパルスは、該当するパルスの終了点または立ち下がりエッジと一致する前縁の立ち上がりエッジをもつ同じ長さのパルスである。また、中間パルス発生器回路として機能するマルチ・パルス発生器２５，２６を２つに分けて設けているのは、遅延タッピング回路３０Ｂの動作周波数向上の工夫であり、各発生器２５，２６は、各々が奇数個目、偶数個目のパルスを発生し、それぞれ発生するパルスが同一のパルス幅となる。尚、図１０中には、ＥＳＭ信号（ＤＶＤ用）に関するピット長毎のパルス構成例の一覧表を示している。すなわち、異なった信号長３Ｔ〜１１Ｔ，１４Ｔに関して、初期パルス（First Pulse）、中間のマルチ・パルス（Multi Pulse）、最終パルス（Last Pulse）、クーリング・パルス（Cooling Pulse）の個数を示している。
【００５７】
図１１には、このパルス構成例によるパルス発生器回路２４〜２８の出力波形例を示している。図示のように、信号長“１１Ｔ”の場合、初期パルスが１つ、中間パルスが７つ、最終パルスが１つ、そしてクーリング・パルスが１つである。また、信号長“５Ｔ”の場合、中間パルスが１つのみとなる。また、最も短い信号長“３Ｔ”の場合には、初期パルスと中間パルスは全くなくなる。尚、パルスの構成は、媒体の規格で異なり、図３、図７の例は、ＣＤ−ＲＷのパルスであり、図１１の例はＤＶＤ−ＲＡＭのパルスである。したがって、図１１に示した波形例では、書き込みパルスは、図３および図７に示したものとは異なり、ピーク（peak）パワー・レベル、消去（erase）用のバイアスパワー・レベル、バイアス（bias）用のパワー・レベルに加え、クーリング（cooling）のバイアスパワー・レベルも有している。
【００５８】
次に、図１０のパルス合成器３２Ｂ部分について詳細に説明する。図示のように、パルス合成器３２Ｂは、１例として、エッジ・トリガ型の数個のＳＲフリップフロップ（Ｆ／Ｆ）３２１〜３２４および３２７、３２８とＯＲゲート３２５，３２６とで構成している。詳細には、Ｆ／Ｆ３２１は、初期パルスのｐｏｓパルスを遅延タッピング回路３０Ｂ−１を介して受けるセット入力と、この同じ初期パルスのｎｅｇパルスを遅延タッピング回路３０Ｂ−２を介して受けるリセット入力とを有し、このため、遅延済みの初期パルスをその出力に発生することになる。次のＦ／Ｆ３２２は、中間パルスであるマルチ・パルス１のｐｏｓパルスを遅延タッピング回路３０Ｂ−３を介して受けるセット入力と、この同じマルチ・パルス１のｎｅｇパルスを遅延タッピング回路３０Ｂ−４を介して受けるリセット入力とを有し、そしてその出力に遅延済みのマルチ・パルス１を発生する。同様に、Ｆ／Ｆ３２３は、マルチ・パルス２のｐｏｓパルスを遅延タッピング回路３０Ｂ−５を介して受けるセット入力と、この同じマルチ・パルス２のｎｅｇパルスを遅延タッピング回路３０Ｂ−６を介して受けるリセット入力とを有して遅延済みのマルチ・パルス１出力を発生し、また、Ｆ／Ｆ３２４は、最終パルスのｐｏｓパルスを遅延タッピング回路３０Ｂ−７を介して受けるセット入力と、この同じ最終パルスのｎｅｇパルスを遅延タッピング回路３０Ｂ−８を介して受けるリセット入力とを有して遅延済みの最終パルス出力を発生する。これらＦ／Ｆ３１２〜３２４の出力をそれぞれ受ける入力をもつＯＲゲート３２５は、受けた遅延済みのパルスを単に合成して、初期パルス、中間パルスおよび最終パルスのピーク・レベルにある期間中ハイとなるピーク制御パルスを発生する。一方、クーリングを制御するＦ／Ｆ３２７は、セット入力が遅延済みの最終パルスのｎｅｇパルスを受け、そしてリセット入力が遅延済みのクーリング・パルスの終了パルスを受け、これにより、最終パルスの立ち下がりからクーリング・パルスの終了時点までハイになるクーリング制御パルスを出力に発生する。最後に、消去制御用のＦ／Ｆ３２８は、セット入力が遅延済みのクーリング終了パルスを受け、そしてリセット入力が後続の信号の初期パルスのｐｏｓパルスかあるいは最終パルスのｐｏｓパルス（図１０中の一覧表に示すように、初期パルスが存在しない場合がある）のいずれかをＯＲゲート３２６で受け、そして出力に、遅延済みのクーリング終了パルスから次のパルスの開始までの期間中ハイとなる消去制御パルスを発生する。このようにして、パルス合成器は、レーザ光によって光ディスクにピットを書き込むために必要なピークパワー（peak power）に制御するピーク制御パルス信号、書き込み後ピットの終端を整形するためのクーリング・パワー（cooling power）で制御するクーリング制御パルス信号、既に書き込まれているピットを消去するための消去パワー（erase power）で制御する消去制御パルス信号を生成する。尚、ピーク、クーリング、消去の期間以外では、いかなる書き込みも行わないバイアス・パワーに制御される。
【００５９】
以上のようにして、パルス合成器３２Ｂは、遅延タッピング回路からの遅延パルスを合成することにより、レーザ制御用のパルスを形成する。このように形成した制御パルスは、図１０に示したように、レーザ・コントローラ８Ｂのピーク制御入力と、クーリング制御入力と、消去制御入力とに供給し、そしてこれら制御パルスに応答して、レーザ・コントローラ８Ｂは、後続の書き込み用レーザ９Ｂのパワーを制御することにより、光ディスクへのデータの書き込みを実行する。尚、図１０および図１１で示したパルスの分解方式は、１例に過ぎないものであって図示したものに限定されず、他の分解方式で実現することもできる。
【００６０】
次に、図１２を参照して、別の実施形態の遅延タッピング回路３０Ｃを説明する。尚、この遅延タッピング回路３０Ｃは、図４の遅延タッピング回路３０Ａと基本的に同じ構成であるため、対応する構成要素には、同じ参照番号の後に記号“Ｃ”を付してある。図１２のこの遅延タッピング回路３０Ｃの目的は、図４のものと比べ、遅延の相対分解能を拡張することであり、そのための１つ方法として、多相クロックの相数を増やし、またこれに対応してレジスタ群のレジスタ数を増やすという方法を採用している。詳細には、多相クロックの相数を３２と２倍にしている（００相〜３１相）。また、上位レジスタ群３０６Cと、下位レジスタ群３０８Ｃの各々に含まれるレジスタの数を２倍にして、相数で３２個のレジスタ（Ｆ／Ｆ）を設けている。また、これら３２個のレジスタ出力からの選択のため、入力端子３０２Ｃに印加する選択信号は５ビットにしている。これに対応して、デコーダ３１０Ｃおよび選択回路３１２Ｃは、図６に示したのと同様のアーキテクチャで３２者択一回路を構成することができる。このように、多相ＰＬＬクロック相数とレジスタ数を任意に増やすことにより相対分解能を容易に拡張することができ、これによって、特定のタイミング調整用途において要求される正確さに合致する相対分解能を容易に提供することができる。
【００６１】
また、図１３を参照して、さらに別の実施形態の遅延タッピング回路３０Ｄを説明する。この遅延タッピング回路３０Ｄも、図４の遅延タッピング回路３０Ａと基本的に同じ構成であるため、対応する構成要素には、同じ参照番号の後に記号“Ｄ”を付してある。図１３のこの遅延タッピング回路３０Ｄの目的は、図４のものと比べ、絶対遅延の遅延量範囲すなわち遅延設定レンジを拡張することであり、そのための１つ方法として、多相クロックの適用位置を多相クロックの１周期単位で遅らせるという方法を採用している。すなわち、この遅延タッピング回路３０Ｄにおいては、入力レジスタ３０１Ｄに加えて、遅延設定レンジ拡張部３０３ＤとスイッチＳＷを設けている。遅延設定レンジ拡張部３０３Ｄは、入力レジスタ３０１Ｄと同じ構成の２つのレジスタ、すなわち第１レンジ拡張レジスタ３０３０と第２レンジ拡張レジスタ３０３２を備えている。これら拡張レジスタは、入力にその前段のレジスタの出力を受け、そしてクロック端子に０８相クロックを受けるように接続している。したがって、拡張レジスタ３０３０は、入力レジスタ３０１Ｄの出力パルスＰ１ａから、ＰＬＬクロック１周期分遅らせた出力パルスＰ１ｂを発生し、そして拡張レジスタ３０３２は、さらにもう１周期分遅らせた出力パルスＰ１ｃを発生する。これら入力レジスタ３０１Ｄと拡張レジスタ３０３０と拡張レジスタ３０３２の出力Ｐ１ａ，Ｐ１ｂ，Ｐ１ｃは、それぞれスイッチＳＷの３つの入力端子に接続し、そしてこのスイッチは、デコーダ３１０Ｄからのスイッチ制御入力に応答して３つのレジスタ出力のうちのいずれかを出力端子に通す。以上の構成により、遅延レンジは、拡張レジスタ１個の追加で２倍に、そして２個の追加で３倍に拡張することができる。本実施形態の場合、デコーダ３１０Ｄは、入力される６ビットの選択信号を受けることにより、選択回路３１２Ｄに加えて、スイッチＳＷを制御する選択信号を発生する必要がある。そのための回路変更は、図７から当業者には明らかである。本発明のこの遅延設定レンジ拡張方法によれば、遅延設定レンジを単にレジスタの個数の増加によって容易に実現することができる。従来の固定遅延素子による方法では、遅延レンジを拡張するには素子数を増やす以外に方法がなかったことと比べると、非常に簡単に実現可能な拡張方法である。
【００６２】
次に、図１４を参照して、本発明のタイミング調整法の別の実施形態である、デジタル転送データの同期化装置Ｍについて説明する。本発明のタイミング調整法は、信号転送速度が変化するインターフェース受信部(例えば、ＣＡＶリードを行うＤＶＤ／ＣＤ再生装置内のクロック再生部とデモジュレータ部の接続等)において、デジタル転送データと転送クロックの位相ずれを補正するためにも利用することができる。すなわち、デジタル信号の転送速度が変化しても、上述のような遅延タッピング回路の同じ遅延タップ設定で、同期化装置におけるセットアップ時間(Ｆ／ＦのＤ入力の変化からＣＬＫが入力するまでの時間)とホールド時間(Ｆ／ＦのＣＬＫ入力からＤ入力を保持すべき時間)のマージン・バランスを常に最適に保つことができる。
【００６３】
ここで、従来のように固定遅延素子によるゲート遅延を用いた場合について説明すると、従来の方法では、周波数が高くなると位相反転を起こす可能性がある。より具体的には、転送データと転送クロックは、同じ遅延でデータ受信部の同期化回路に到達することが理想であるが、現実には多少のずれが発生する。また、伝送系にジッタが発生しやすいシステムでは、同期化回路でデータの取りこぼしが発生する可能性があるため、セットアップ時間、ホールド時間が同一になるように調整する必要がある。これらの調整にゲート遅延を用いると、低い転送周波数を想定して最適設定した場合、周波数が高く変化していった場合に、セットアップ時間とホールド時間のうちの一方のマージンが小さくなり、ついには、位相が１周期分回ってしまうことになる。逆に、高い周波数で最適設定した場合、周波数が低く変化していった場合に、他方のマージンが小さくなる。この場合、位相が１周期分回るようなことはないが、転送データのジッタの振れ幅が転送クロックの周期に比例するようなシステムでは問題となる。本発明のタイミング調整法を使用することにより、上記のような問題を解決することができる。
【００６４】
詳細には、図１４に示したように、同期化装置Ｍは、デジタル転送データを受ける入力端子１Ｍと、多相同期化回路３Ｍと、多相クロックＰＬＬ回路５Ｍと、同期化した転送データを出力する出力端子７Ｍとから構成している。詳しくは、多相同期化回路３Ｍは、入力端子１Ｍに接続した入力と、多相クロックＰＬＬ回路５Ｍからの多相クロックを受ける入力とを有し、そして出力が出力端子７Ｍに接続している。一方、多相クロックＰＬＬ回路５Ｍは、入力がデジタル転送データとは別個に伝送される転送クロックを受ける入力を有している。尚、多相クロックＰＬＬ回路５Ｍは、図２または図９のものと同様の回路構成とすることができる。
【００６５】
次に、図１５を参照して、この同期化装置Ｍの全体の動作を、ゲート遅延を用いた場合と比較して説明する。図１５(ａ)には、入力信号としてのデジタル転送データと転送クロックとを示している。この入力信号が伝送系を通過することによって、同期化回路に達するまでに遅延を受けるとした場合、データとクロックの遅延量は必ずしも同じとならないため、図１５（ｂ）に示すように、データが、信号入力時のものから時間ｔD DATAだけ遅れ、そしてクロックがそれより長い時間ｔD CLOCKだけ遅延するとする。この場合、データの変化点とクロックの立ち上がり点とはより近くなり、また図示からも分かるように、ホールド時間ｔHがセットアップ時間ｔSUよりも非常に短くなり、同期化の際にデータの取りこぼしが発生しやすくなる。このため、図１５（ｃ）に示すように、データに対する遅延調整を行うことによって、データに対しさらに調整遅延時間ｔD ADJUSTを付加し、これによってホールド時間ｔHがセットアップ時間ｔSUとがほぼ同じ長さとなるようにする。しかし、データ転送速度が例えば２倍にされたとき、図１５（ｄ）に示すように入力信号が短くなるため、上記の遅延調整を固定のゲート遅延で行った場合には、図１５（ｅ）に示すようにデータの遅延がｔD DATA＋ｔD ADJUSTとなる。結果として、逆にホールド時間ｔHがセットアップ時間ｔSUよりも非常に長くなり、同じくマージン・バランスが大きく崩れることになる。このような場合に、本発明の同期化装置Ｍを使用すれば一定の相対遅延を提供することができるため、図１５（ｆ）に示すように転送速度に応じて調整遅延時間ｔD ADJUSTを短くすることにより、マージン・バランスを最適に保つことができるようになる。
【００６６】
次に、図１６を参照して、図１４の多相同期化回路３Ｍの１実施形態の構成を説明する。同期化装置の場合には、タイミング調整を行う対象となるイベントは、図２におけるような複数のイベントではなく、転送データの単一のイベントである。したがって、多相同期化回路３Ｍの回路構成は、図２のパルス幅制御装置Ａの１つの遅延タッピング回路３０Ａと類似しており、そして図２のパルス発生器２Ａ、パルス合成器３２Ａは備えていない。詳細には、多相同期化回路３Ｍは、図２および図４の回路と同様の回路として、データであるパルス入力を受ける入力端子１Ｍと、上位レジスタ群３０６Ｍ、下位レジスタ群３０８Ｍ、出力端子７Ｍとを備えている。さらに特有の要素として、この多相同期化回路３Ｍは、１対の選択回路３１２Ｍａ，３１２Ｍｂ、選択レジスタ３１６Ｍ、スイッチＳＷ、出力レジスタ３１５Ｍとを備えている。図４の回路との相違する部分を重点に説明すると、パルス入力は、入力レジスタを介さずに直接に、上位および下位のレジスタ群３０６Ｍ，３０８Ｍ内の各レジスタ（Ｆ／Ｆ）の入力に供給される。このため、この各Ｆ／Ｆは、パルス入力を、このパルス入力が到来した時点の直後に開始する新たな１つのＰＬＬクロック周期の範囲内で、００相〜１５相クロックの遅延に対応する遅延量だけ遅延したパルスをその出力に発生する。上位レジスタ群３０６Ｍ内の各Ｆ／Ｆ出力を受ける選択回路３１２Ｍａは、前半の８つの異なった遅延量の遅延済みパルス（００相〜０７相クロックを受けるＦ／Ｆの出力）を受け、下位レジスタ群３０８Ｍ内の各Ｆ／Ｆ出力を受ける選択回路３１２Ｍｂは、後半の８つの異なった遅延量の遅延済みパルス（０８相〜１５相クロックを受けるＦ／Ｆの出力）を受ける。これら選択回路は、４ビット選択信号を受けるデコーダ３１０Ｍからの信号により、選択回路３１２Ｍａは、前半の８つの遅延済みパルスから選択された遅延済みパルスを出力に通す。選択レジスタ３１６Ｍ内のＦ／Ｆ３１６０は、入力が選択回路３１２Ｍａの出力に接続し、そしてクロック端子が００相クロックを受けるように接続しており、前半の８つの遅延済みパルスから選択された信号パルスを００相クロックで再同期をかける。
【００６７】
選択回路３１２Ｍｂも、選択回路３１２Ｍａと同様であるが、後半の８つの遅延済みパルスのいずれかから選択されたパルスを選択レジスタ３１６Ｍ内のＦ／Ｆ３１６２の入力に供給する。このＦ／Ｆ３１６２は、０８相クロックをクロック端子に受けるように接続しており、後半の８つの遅延済みパルスから選択されたパルスを０８相クロックで再同期をかける。スイッチＳＷは、選択された遅延済みパルスを発生する選択回路側の選択レジスタを出力レジスタ３１５Ｍの入力に接続する。出力レジスタ３１５Ｍのクロック端子は、００相クロックを受けるように接続しており、したがって、パルス出力を００相クロックに同期させて発生させるよう動作する。
【００６８】
次に、図１７のタイミング図を参照して、図１６の多相同期化回路３Ｍの全体の動作について説明する。尚、この図では、１例として、１２相クロックで同期化した場合に、最もデータ受け取りミスが発生しにくくなる入力条件での動作を示している。先ず、図１７（ａ），（ｂ）に示すクロックとデータがシステムに受信されたとする場合、多相クロックＰＬＬ回路５Ｍは、（ｃ）に示すように受信クロックに同期した多相クロック、すなわち００相〜１５相クロックを再生する。尚、図では、図示を簡略にするため、００相クロックのみを示している。この位相クロックに応答して、上位および下位のレジスタ群３０６Ｍ，３０８Ｍ内の各Ｆ／Ｆは、多相同期化データをその出力に発生する。図１７では、説明の都合上、単にこれら多相同期化データをＰｈａｓｅ００〜Ｐｈａｓｅ１５として示している。図示のように、本例では、０２相〜０６相のクロックで取りこんだ場合、黒く塗りつぶして示したように、データの変化点と位相クロックの立ち上がり位置が近いためにタイミング違反が発生し、出力データが不定になることを示している。このような状況において、仮に選択回路３１２ＭａにおいてＰｈａｓｅ０４を選択した場合には、選択レジスタ３１６０の出力は、同様に不安定となる（黒く塗りつぶして示している）。一方、選択回路３１２ＭｂにおいてＰｈａｓｅ１２を選択した場合には、受信データのほぼ中央で、１２相クロック（不図示）が立ち上がるため、多相同期化データＰｈａｓｅ１２が最も安定なものとなり、そして、これは、選択レジスタ３１６２、出力レジスタ３１５Ｍを通って、図１７（ｆ）に示した同期化データ出力として出力端子７Ｍに発生される。本実施形態では、選択回路３１２Ｍｂから出力される多相同期化データは、直接００相で動作する出力レジスタ３１５Ｍにシフトするのではなく、一旦、００相の逆相である０８相で動作する選択レジスタ３１６２に転送した後、そのデータを００相クロックの位相にシフトしている。選択レジスタ３１６ＭのＦ／Ｆ３１６０，３１６２は、００相への位相シフトに伴うフリップフロップ間転送時のセットアップ時間の確保が主な目的である。
【００６９】
以上、本発明の種々の実施形態について詳細に説明したが、上記実施形態に対して以下のような種々の変更が可能である。先ず、上記実施形態においては、イベントとして、電気的イベント、特に信号およびデータにおける遷移について説明したが、電気的イベント以外のイベントも、電気的イベントに変換することにより、本発明を適用することができる。また、電気的イベントについては、制御信号、データそのものの遷移の他、任意のあらゆるタイミング調整が必要な電気的イベントにも本発明を適用可能である。また、対象とするイベントが、複数のイベントから成るイベント・グループの場合、上記実施形態のようなイベント分解方法以外に、その他の任意の方法で、単一のイベントまたはイベント・グループに分解することも可能である。また、単一のイベントには、１つ以上の遷移等を含ませることもできる。
【００７０】
第２に、上記実施形態における多相クロックＰＬＬは、タイミング調整を行う基準時間範囲を等分割し、そして多相クロックの各相間の相間遅延量の分解能（クロックの相間遅延量が遅延の１単位）でタイミング調整量を微調整できるようにする手段の１例に過ぎない。未知の周期の基準クロックの周期を時間的に等分割したタイミングを生成するのものであれば、多相クロックＰＬＬ以外の任意の他の分割手段を使用することも可能である。
【００７１】
第３に、上述の多相クロックＰＬＬにおいては、ウォッブル信号あるいは転送クロックのような周波数可変の基準信号に必ずしも同期させる必要はない。例えば、単相の高速固定クロック、例えば水晶クロックのような固定周波数のクロックを使用する場合でも、用途によっては、要求される分解能よりも高い固定の遅延分解能を提供することにより、本発明の効果を十分に得ることができる。すなわち、従来のようなゲート遅延を用いる場合と比べ、タイミング調整単位となる絶対遅延量をはるかに正確に定めることできるからである。ただし、この場合は、相対遅延を一定に維持するという利点は得られない。また、多相クロックからの各位相クロックは、これを基準として使用してタイミング調整後のイベントを新たに生成することに加え、これら各位相クロック自身をタイミング調整後のイベントとして使用することもできる。
【００７２】
第４に、タイミング調整の分解能を向上させる方法として、多相クロック周波数を高めることと、多相クロックの相数の増加とのいずれか一方または両方によって行うことができる。また、タイミング調整範囲の拡張は、多相クロックの周期の拡大と、遅延設定レンジ拡張レジスタのような拡張手段の増加との一方あるいは両方を使用することによっても実現することができる。
【００７３】
第５に、本発明は、ＣＤ、ＤＶＤ等の光ディスク以外に、光を使用して記録を行う任意の記録媒体にも適用することができる(例えば、Ｂｌｕ−ｒａｙ等)。第６に、上記の実施形態におけるデジタル転送データの同期化法は、ネットワーク等の長距離のデータ伝送から、集積回路内等の短距離のデータ伝送にまで適用可能である。
【００７４】
【発明の効果】
以上に詳細に説明した本発明によれば、より簡単な構成であるいはより正確にタイミング調整を実現することができる。例えば、具体的には、遅延量のようなタイミング調整量は、クロック周期のような基準時間を等分割したものを調整量の１単位とするため、相対遅延量のような相対調整量は、相間遅延量の整数倍のような段階的なものであるが絶対遅延量のような絶対調整量は、クロック周波数の連続的な変化に基づき無段階にすることができ、したがって、周波数が高いときの分解能不足、低いときの遅延レンジ不足というジレンマが原理的に発生しないという利点がある。また、従来の固定遅延素子を用いた方式では、低周波用途で十分な遅延レンジを得るために多くの遅延素子を必要とし、回路規模が大きくなってしまったが、本発明では、低周波数用途でも同じ回路規模で実現することができる。
【００７５】
また、タイミング調整量の変動は、ＰＬＬのようなフィードバック回路を使用することにより、製造のバラツキ、電源電圧、周囲温度などの環境変動の影響を受けにくい。複数のタイミング調整回路（例：遅延タッピング回路）間のバラツキは、例えば集積回路上におけるレイアウトの影響をほとんど受けることがなく、また、複数の遅延タッピング回路間のクロック・スキューも、デバイス設計時に使用する配置配線ツールで自動調整が可能であり、設計作業も容易である。遅延素子のサイズに関しては、必要な最大絶対遅延量と集積回路面積との間の相関性をなくすことができる。
【００７６】
さらに、オーバーヘッド遅延（設定遅延がゼロの時の遅延）は、素子の固有遅延やレイアウトに依存せずクロック単位での遅延であるため、予測可能であり、したがってオーバーヘッド遅延調整用回路の絶対遅延量変動による遅延量の変化を心配する必要がなくなる。入力信号消失のリスクについては、遅延出力信号が出力段のＦ／Ｆで再構成されるため、絶対遅延量を大きくしても消失の危険はない。
【００７７】
また、本発明は、光ディスク・レコーダにおいて、ＣＡＶ回転制御下で光ディスクにＣＬＶ書き込みを行う場合でも、従来のゾーンＣＬＶのようなゾーン分割をする必要なく、多相クロックＰＬＬの基準信号として光ディスクにあらかじめ記録されているウォッブル信号を用いてクロックを生成することにより、シームレスに実現することができる。また、ディスクをＣＡＶ制御させた場合でも、ディスクの内周から外周までリニアに遅延量を可変することができるため、書き込み中の遅延タッピング回路におけるタップ設定値（選択するタップ位置）は、微調整程度で済ますことができる。さらに、光ディスクへの書き込み速度の変更の際、遅延タッピング回路内の同一の遅延タップ位置からは常に同じ相対遅延を得ることができるため、遅延タップ設定（遅延量設定）の変更が不要となるという効果がある。
【００７８】
さらに、本発明のタイミング調整法は、プロセス・テクノロジーに依存する部分がなく、また分解能、遅延レンジ等の拡張性にも優れているため、将来にわたってほぼ同じアーキテクチャ（同じ回路構成・規模等）を維持できるという利点がある。
【図面の簡単な説明】
【図１】図１は、本発明によるタイミング調整装置の基本的な構成を示すブロック図。
【図２】図２は、図１に示したタイミング調整装置をより具体化した１実施形態である、光ディスク・レコーダ用のパルス幅制御装置Ａを示すブロック図。
【図３】図３は、図２のパルス幅制御装置Ａ内における種々のパルスを示すタイミング図。
【図４】図４は、図２のパルス幅制御装置Ａ内の１つの遅延タッピング回路３０Ａ−ｋを示すブロック図。
【図５】図５は、図２の多相クロック発生器が発生する多相クロックの１例である１６相クロック、すなわち００相〜１５相（Ｐｈａｓｅ００〜１５）クロックを示すタイミング図。
【図６】図６は、図４に示したデコーダと選択回路の詳細を示す回路図。
【図７】図７は、図４の遅延タッピング回路を備えたパルス幅制御装置Ａの全体の動作を説明するためのタイミング図。
【図８】図８は、本発明による多相クロックの使用により、常に一定の相対遅延が得られることを説明するためのタイミング図。
【図９】図９は、図２に示した多相クロックＰＬＬの１実施形態の回路構成を示すブロック図。
【図１０】図１０は、本発明によるパルス幅制御装置を用いた光ディスク・レコーダＢの１実施形態を示すブロック図。
【図１１】図１１は、図１０のパルス発生器回路２４〜２８の出力波形例を示すタイミング図。
【図１２】図１２は、別の実施形態の遅延タッピング回路３０Ｃを示すブロック図。
【図１３】図１３は、さらに別の実施形態の遅延タッピング回路３０Ｄを示すブロック図。
【図１４】図１４は、本発明のタイミング調整の別の実施形態である、デジタル転送データの同期化装置Mを示すブロック図。
【図１５】図１５は、図１４の同期化装置Ｍの全体の動作を、ゲート遅延を用いた場合と比較して説明するタイミング図。
【図１６】図１６は、図１４の多相同期化回路３Ｍの１実施形態の詳細を示すブロック図。
【図１７】図１７は、図１６の多相同期化回路３Ｍの全体の動作を示すタイミング図。
【符号の説明】
１，１Ａ，１Ｍ 入力端子
２Ａ，２Ｂ パルス発生器
３，３Ａ 多相クロック使用部
３Ｍ 多相同期化回路
５，５Ａ 多相クロック発生部
５Ｍ 多相クロックＰＬＬ回路
７，７Ａ，７Ｍ 出力端子
８Ｂ レーザ・コントローラ
９Ｂ 書き込み用レーザ
２４〜２８ パルス発生器回路
３０Ａ 遅延タッピング回路
３２Ａ，３２Ｂ パルス合成器
３０１Ａ、３０１Ｃ，３０１Ｄ 入力レジスタ
３０３Ｄ 遅延設定レンジ拡張部
３０４Ａ，３０４Ｃ，３０４Ｄ タイミング調整用レジスタ
３０６Ａ，３０６Ｃ，３０６Ｄ，３０６Ｍ 上位レジスタ群
３０８Ａ，３０８Ｃ，３０８Ｄ，３０８Ｍ 下位レジスタ群
３１０Ａ，３１０Ｃ，３１０Ｄ，３１０Ｍ デコーダ
３１２Ａ，３１２Ｃ，３１２Ｄ，３１２Ｍａ，３１２Ｍｂ 選択回路
３１５Ｍ 出力レジスタ
３１６Ｍ 選択レジスタ
５２０ 位相比較回路
５２２ 分周回路
５２４ ループ・フィルタ
５２６ リングオシレータ部
【発明の属する技術分野】
本発明は、電気的イベントのような種々のイベントのタイミングを調整するための方法および装置に関するものである。
【０００２】
【従来の技術】
従来、電気的イベント、例えば信号における遷移の発生タイミングを調整する方法として、固定遅延量の素子を使用する方法が用いられている。すなわち、多数の固定遅延量の素子を組み合わせて使用することによって、タイミング調整のための所要の遅延量を生成することができる。遅延素子としては、種々の公知の素子が可能であり、例えばバッファ・チェーン、遅延線等がある。
【０００３】
上記のようなタイミング調整は、種々の分野で必要であるが、特に高度のタイミング調整が要求される分野としては、１例として、ＣＤ，ＤＶＤのような光ディスク媒体への記録装置における書き込みパルスのパルス幅調整の分野、データ伝送におけるデジタル転送データの同期化の分野がある。
【０００４】
例えば、ＣＤ−Ｒ／−ＲＷ、ＤＶＤ−Ｒ／−ＲＷ／＋Ｒ／＋ＲＷ／−ＲＡＭ装置等（以下、光ディスク・レコーダと総称する）では、ディスクに書き込まれるピットの形状を整えるために、ディスクへの書き込みに使用するレーザの出力の微調整を行う必要がある。通常、この微調整は、レーザ出力のＯＮ／ＯＦＦをパルス制御することによって行っている。
【０００５】
このようなタイミング調整あるいは光ディスク記録におけるレーザ出力の微調整としては、従来、記録装置において、上記のように多数の固定遅延素子により、パルス遅延量を制御するようにしたものが知られている。また、遅延素子数（サイズ）の削減を実現したものとして、広範囲な遅延制御量を確保するため、比較的長い単位で遅延量を変更できる多数の遅延素子と短い単位で遅延量を変更できる多数の遅延素子の２種類を用意したものが知られている（例えば、特許文献１参照）。しかし、このような従来技術の方法では、多数の遅延素子を用いる構造のため、製造プロセスの変動に起因して各遅延素子の遅延絶対量に個体差が生じ、また、遅延素子を実現する回路構成に起因して、その絶対遅延量が、周囲温度、電源電圧の変動の影響を受けやすいという問題がある。また、書き込みパルスの調整には、多数の遅延素子を各々含む複数の遅延ユニットを必要とするが、遅延ユニットは比較的大きいため、集積回路（ＩＣ）上の配置場所によって絶対遅延量が異なるため、全ての遅延ユニットで、同一の遅延量を発生するように設計したタップ位置での遅延（タップ遅延）を得ることが困難である。さらに、構成上、遅延量最小のタップ（ゼロ遅延）を選択しても、相当量の固定遅延（オーバーヘッド）が発生するため、これを打ち消すための遅延素子列を別途用意する必要が生ずる。また、その遅延量がゼロ遅延と同じになるよう合わせ込む必要があるが、事実上正確に合わせ込むことは難しく、また、一度合わせ込んでも、製造プロセスの変動等の要因により誤差が生じてくる可能性もある。
【０００６】
加えて、遅延素子1個当たりの遅延量が固定されているため、光ディスクへの書き込み倍速を変更すると、書き込みパルスに対する遅延調整量も大きく変更しなければならない。また、同様の理由により、高倍速の書き込みでは、相対的に調整分解能が低くなり、また一方、低速書き込みをサポートするためには長い遅延が必要となり、より多くの遅延素子を用意しておく必要がある。このことは、昨今のサブミクロン・プロセスでは、素子1つ当たりの遅延量がますます小さくなってきているが、上記のような従来の構成では、同様な遅延量を得るためには遅延素子数を増やす以外に方法が無く、回路面積の増大も避けられない。
【０００７】
また、書き込みパルスの幅は、高倍速になるに従い細くなる。一方、遅延素子の構成によっては、パルスの立ち上がり遅延と立ち下がり遅延に微妙な差が生じるが、このような遅延素子を多数直列に接続すると、遅延差が積算され、パルスが遅延ユニット通過途中に消失してしまう問題も生ずる。さらに、回転制御の容易なＣＡＶ（Constant Angular Velocity）でディスクを回転させると、ディスク面上の書き込み位置の円周の差によって書き込み倍速が徐々に変化していくことに対応して遅延調整量も徐々に変化させる必要があるが、従来の方法では、書き込み位置によって遅延量を階段状にしか補正変更することができず、複雑な制御が必要になるという問題もある。
【０００８】
別の従来の技術として、半導体レーザ駆動方法およびこれを用いた光ディスク装置において、半導体レーザの発振遅延（電流印加から発光までの遅延）の特性を利用したものが知られている（特許文献２参照）。これにおいては、書き込みに必要なパワーを印加する直前の電流（ボトム電流）の大きさによって、書き込み電流印加からレーザ発振までの遅延を制御できることを利用している。書き込み速度の変化に応じてボトム電流値を制御することにより、ＣＡＶ書き込みを実現することができる。また、記録装置において、書き込みパルスの時間精度を保つための手法を開示した文献がある（特許文献３参照）。その手法では、検出したエラー量に対応するＤＵＴＹ（遅延）を発生する素子を用い、そしてフィード・バック・ループを構成してその時間精度を保つようにしている。
【０００９】
また、光ディスク用光パルス幅制御装置において、制御信号によって遅延量を可変できる遅延素子を用い、この遅延量を定期的に補正することによってパルス幅の精度を確保する手法を用いたものが知られている（特許文献４参照）。
【００１０】
さらに、情報記録装置において、ＣＡＶ回転制御されている光ディスクに対してＣＬＶ書き込みを行う際に、レーザーパワーを最適に制御する手法を用いたものが知られている（特許文献５参照）。これでは、ウォッブル周波数に応じてレーザーパワーを制御するようにしているが、レーザ制御パルス幅の制御方法までは言及されていない。製品として実施する場合には、パワーとパルス幅の両方の制御が必要となる。
【００１１】
【特許文献１】
特開２００１−２０９９５８号公報
【特許文献２】
特開２００２−１２３９６３号公報
【特許文献３】
特開２００２−５００４５号公報
【特許文献４】
特開平８−８７８３４号公報
【特許文献５】
特開２０００−７６６８４号公報
【００１２】
【発明が解決しようとする課題】
したがって、本発明の目的は、任意のイベントのタイミング調整をより簡単にまたはより正確に実現するためのイベント・タイミング調整の方法および装置を提供することである。
【００１３】
本発明の別の目的は、可変のタイミング調整分解能を提供できる、上記のようなイベント・タイミング調整の方法および装置を提供することである。
本発明のさらに別の目的は、可変のタイミング調整範囲を提供できる、上記のようなイベント・タイミング調整の方法および装置を提供することである。
【００１４】
本発明のさらに別の目的は、光ディスク・レコーダ用のパルス幅調整装置を提供することである。
本発明のさらに別の目的は、デジタル転送データにおける同期化装置を提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明によるイベントのタイミングを調整するタイミング調整方法では、多相クロックに基づきイベントのタイミング調整を行うようにする。
【００１６】
本発明によれば、前記イベントは、電気的なイベントとすることができ、また、前記電気的イベントは、複数の電気的状態間における少なくとも１つの遷移とすることができる。さらに、前記電気的状態間の遷移は、所与のパルスにおける立ち上がりまたは立ち下がりとすることができ、そしてこの場合、前記多相クロックは、前記所与パルスに関する基準信号から発生するようにでき、そしてこの場合、前記多相クロックのうちの選択した１つを、前記所与パルスにおける立ち上がりまたは立ち下がりを構成するのに使用することができる。
【００１７】
また、本発明によれば、前記電気的状態間の遷移は、デジタル転送データにおける遷移とすることができる。この場合、前記多相クロックは、前記デジタル転送データの転送クロックから発生するようにできる。同じく、前記多相クロックのうちの選択した１つは、前記デジタル転送データにおけるタイミング調整後の遷移を構成するのに使用するようにできる。
【００１８】
さらに、本発明による、１つのイベントのタイミングを調整するタイミング調整方法は、多相クロックを発生する多相クロック発生ステップであって、該多相クロックが、前記イベントに対し適用する複数の異なったタイミング調整量をそれぞれ表す位相の異なった複数の位相クロックから成る、前記の多相クロック発生ステップと、前記多相クロックからの任意の１つの前記位相クロックを使用して、前記イベントの変更したタイミングを表すイベント変更タイミング信号を発生する多相クロック使用ステップと、から成る。
【００１９】
また、本発明による複数のイベントから成る１つのイベント・グループのタイミングを調整するタイミング調整方法は、前記イベント・グループを各々のイベントに分解するステップと、そして該分解したイベントの各々に対し、上記のタイミング調整方法を実施するステップと、から成る。
【００２０】
本発明によれば、本発明のタイミング調整方法は、さらに、前記イベントのタイミングを表すイベント・タイミング信号を発生するステップであって、前記イベント・タイミング信号が、前記多相クロックに同期した、前記のイベント・タイミング信号発生ステップ、を含むようにできる。この場合、前記多相クロック発生ステップは、さらに、前記イベントに関連する基準信号に同期して前記多相クロックを発生するステップ、を含むようにできる。
【００２１】
また、本発明によれば、前記多相クロックは、互いに等間隔の複数の位相クロックから成るようにでき、また、前記位相クロックは、これが対応するタイミング調整量を表すクロック部分を有するようにできる。
【００２２】
また、本発明によれば、前記イベントは、光ディスク記録媒体におけるイベントとすることができる。この場合、前記光ディスク記録媒体におけるイベントは、前記光ディスク記録媒体への書き込みのための書き込みパルスのパルス幅調整における前記書き込みパルスの立ち上がりイベントおよび立ち下がりイベントであり、前記書き込みパルスは、前記光ディスク記録媒体への書き込みに使用するレーザの出力制御のタイミングを定めるものとすることができる。この場合、前記イベント・タイミング信号発生ステップは、前記書き込みパルスから、前記イベント・タイミング信号を発生するようにでき、そしてさらに、前記イベント変更タイミング信号から、タイミング変更後の書き込みパルスを発生するステップ、を含むようにできる。
【００２３】
本発明によれば、前記多相クロック発生ステップは、さらに、前記イベントに関連する基準信号を、前記光ディスク記録媒体のウォッブル信号から得るステップ、を含むようにできる。また、前記光ディスク記録媒体は、ＣＡＶ方式、ゾーンＣＬＶ方式、またはＣＬＶ方式のいずれかの回転制御方式を有することができる。
【００２４】
また、本発明によれば、前記イベントは、デジタル転送データにおけるイベントとすることができ、この場合、前記多相クロックは、前記デジタル転送データの転送クロックから発生することができる。
【００２５】
また、本発明によれば、前記多相クロック使用ステップは、前記イベントに適用するタイミング調整量を指定する調整量入力を受けるステップと、前記多相クロックから、前記調整量入力に対応した前記タイミング調整量を有する１つの前記位相クロックを、前記イベント変更タイミング信号として選択する選択ステップと、を含むようにできる。この場合、前記使用ステップは、さらに、前記イベント変更タイミング信号を前記イベントに適用するステップ、を含むようにできる。
【００２６】
さらに、本発明による、イベントのタイミングを調整するタイミング調整回路は、多相クロックを発生する多相クロック発生手段であって、該多相クロックが、前記イベントに対し適用する複数の異なった調整量をそれぞれ表す位相の異なった複数の位相クロックから成る、前記の多相クロック発生手段と、 前記多相クロックからの任意の１つの前記位相クロックを使用して、前記イベントの変更したタイミングを表すイベント変更タイミング信号を発生する多相クロック使用手段と、から成る。
【００２７】
また、本発明による、複数のイベントから成る１つのイベント・グループのタイミングを調整するイベント・グループのためのタイミング調整回路は、前記イベント・グループを各々のイベントに分解するイベント分解手段と、イベントグループ・タイミング調整手段であって、前記分解したイベントの各々に対し設けた上記のタイミング調整回路から成る、前記のイベントグループ・タイミング調整手段と、から成る。また、本発明によれば、タイミング調整回路は、さらに、前記イベント・グループ内の各前記イベントに対する前記タイミング調整回路が発生する前記イベント変更タイミング信号を受けて、これらを合成した合成イベント変更タイミング信号を発生する合成手段、を含むようにできる。また、前記イベントの各々に対しそれぞれ設けた前記タイミング調整回路は、１つの共通の多相クロック発生手段を含むようにできる。
【００２８】
本発明によれば、タイミング調整回路は、さらに、前記イベントのタイミングを表すイベント・タイミング信号を発生する手段、を含み、前記イベント・タイミング信号は、前記多相クロックに同期したものとすることができる。この場合、前記多相クロック使用手段は、前記イベント・タイミング信号を受け、このイベント・タイミング信号を遅延させることによって、前記多相クロックのみによる前記タイミング調整量を拡大する拡大手段を含むようにできる。
【００２９】
また、本発明によれば、前記多相クロック発生手段は、前記イベントに関連する基準信号に同期して前記多相クロックを発生するＰＬＬ回路手段、を含むようにできる。
【００３０】
また、本発明によれば、前記多相クロック使用手段は、前記イベントに適用するタイミング調整量を指定する調整量入力を受ける手段と、前記多相クロックから、前記調整量入力に対応した前記タイミング調整量を有する１つの前記位相クロックを、前記イベント変更タイミング信号として選択する選択手段と、を含むようにできる。また、前記多相クロック使用手段は、さらに、前記イベント変更タイミング信号を前記イベントに適用する適用手段、を含むようにできる。
【００３１】
さらに、本発明による光ディスク・レコーダ用のパルス幅調整装置は、上記のタイミング調整回路を備えたことを特徴とする。
また、本発明による、光ディスク・レコーダは、上記のパルス幅調整装置を備えたことを特徴とする。
【００３２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して詳細に説明する。
図１には、本発明のタイミング調整装置の基本的な構成を示している。図示のように、このタイミング調整装置は、イベント入力を受ける入力端子１を有し、そしてこの端子で受けたイベント入力を受ける多相クロック使用部３と、この使用部３に対し発生した多相クロックを供給する多相クロック発生部５とを備えている。多相クロック使用部３は、受けたイベント入力に対し、受けた多相クロックを使用することによって、イベント入力のタイミングを調整し、そしてこの調整後のイベントを出力端子７に発生する。
【００３３】
本発明のこのタイミング調整装置によれば、多相クロックに含まれる複数の位相クロックのうちの任意の位相クロックを用いることによって、その選択した位相クロックの位相遅れ（相間遅延）に応じた遅延量（遅延量の１単位が、相間遅延）を入力イベントに対し与えることができ、従来のような固定の遅延量をもつ遅延素子を使用する必要がなくなる。この多相クロックを用いることにより、製造プロセス、周囲温度、電源電圧のような変動パラメータの影響を受けにくくなる。この結果、より簡単な回路構成で、より正確なタイミング調整を実現することができる。また、多相クロックの周波数を高くすることにより、タイミング調整の分解能を容易に高めることができる。また、このタイミング調整分解能の向上は、多相クロックに含まれる位相クロックの数、すなわち相数を多くすることによっても実現できる。さらに、多相クロックの周期を長くしたり、あるいは多相クロックの適用位置を多相クロックの１周期単位で移動することによって、タイミング調整範囲を大きくすることができる。
【００３４】
次に、図２を参照して、図１に示したタイミング調整装置をより具体化した１実施形態である、光ディスク・レコーダ用のパルス幅制御装置Ａを説明する。ここで、光ディスクとは、本明細書では、ＣＤ，ＤＶＤのような光ディスクを指し、そして光ディスク・レコーダとは、ＣＤ−Ｒ／−ＲＷ、ＤＶＤ−Ｒ／−ＲＷ／＋Ｒ／＋ＲＷ／−ＲＡＭ装置等を指すものとする。また、光ディスク・レコーダにおける回転制御方式としては、ＣＬＶ（Constant Line Velocity）、ゾーンＣＬＶ、ＣＡＶ（Constant Angular Velocity）のいずれの方式でも良いが、本発明は、ＣＡＶ方式での使用において最も効果を発揮するものである。尚、周知のように、記録型光ディスクにおいては、データを記録したトラックからは、このトラックの線速度を表すウォッブル信号を得ることができる。図２に示したこのパルス幅制御装置Ａは、図１の装置の各要素に対応して、光ディスクへの書き込みデータを受ける入力端子１Ａと、複数（ｋ個）の遅延ユニット（または遅延タッピング回路）３０Ａ−１〜ｋから成る遅延ユニット部３Ａと、多相クロック発生器５Ａと、出力端子７Ａとを備えている。さらにまた、本装置Ａは、図示のようにパルス発生器２Ａおよびパルス合成器３２Ａも備えている。
【００３５】
詳細には、パルス発生器２Ａは、書き込みたいピット信号列に相応する書き込みパルスを生成するための任意のロジック回路で構成可能な回路であって、１つの入力に、入力端子１Ａからの図３に示したような書き込みデータを受け（図３（ｂ）では“８Ｔ”の書き込みデータの例を示す）、そして別の１つの入力に、多相クロック発生器５Ａの発生する多相クロックのうちの１つの位相クロックを受け、そして図３に示すように、書き込みデータから所定の方法で書き込みパルスを生成する。書き込みデータから書き込みパルスへの変換は、種々の方法が可能である。パルス発生器２Ａは、この生成した書き込みパルスを所定の分解方法でパルスまたはパルス列に分解する。図３に示した“８Ｔ”の書き込みデータの分解例で説明すると、図３（ｃ）の書き込みパルスは、複数のイベントのグループから成るものとみなし、そして各イベントに分解するため、初期パルスの立ち上がり部分（１）と、その立ち下がり部分（２）、初期パルスに後続する５つの中間パルスの立ち上がり部分（３）と、その立ち下がり部分（４）、次に続く最終パルスの立ち上がり部分（５）と、その立ち下がり部分（６）、そして最後のクーリング・パルスの終了エッジ（７）の７種類に分解する。尚、この分解方法は、一例に過ぎず、他の方法で分解することも可能であり、したがってピット長およびその分解方式に依存するものである。これら分解されたパルス部分は、遅延タッピング回路３０Ａ−１〜ｋの対応する１つに供給する。尚、このようなパルス発生器は、その出力波形のパターンが規格化されており、任意のロジック回路で構成できるが、その１実施形態については、図１０を参照して後述する。また、図２では、パルス発生器２Ａと遅延タッピング回路３０Ａ−１〜ｋとの接続は、簡略化して図示している。さらに、パルス発生器２Ａは、多相クロック発生器５Ａからの選択した任意の１つの位相クロック（図３（ａ）に示す）に同期して動作するため、書き込みパルスの立ち上がりおよび立ち下がりの各エッジは、後述のように、その位相クロックと一致する（図３（ａ）と（ｃ）を参照）。
【００３６】
一方、多相クロック発生器５Ａは、図示にように、水晶クロック発振器等で発生した固定周波数信号またはＣＤに記録された上記ウォッブル信号のような基準信号を受ける入力端子５０Ａと、これからの基準信号を受ける入力を有する多相クロックＰＬＬ５２Ａとを備えている。多相クロックＰＬＬ５２Ａは、種々の構成のものが使用可能であるが、１例は、図９を参照して後述する。この多相クロックＰＬＬ５２Ａは、基準信号に同期することによって、その周波数のＭ／Ｎ倍の周波数の多相クロックを発生する。例えば、基準信号としてＣＤからのウォッブル信号を使用することにより、多相クロックＰＬＬは、ＣＤの書き込み倍速に応じた周波数のクロックを発生できる。また、多相クロックとして、例えば１６相クロックを生成する場合、書き込み速度が低い場合には、ＰＬＬ内の単相の電圧制御発振器（ＶＣＯ）をＰＬＬクロックの１６倍の周波数で高速発振させ、これを分周することにより、また書き込み速度が速い場合には、ＶＣＯを８段の差動のリングオシレータ構成として各々の差動バッファからクロックを取り出すことにより容易に実現できる。この多相クロックＰＬＬ５２Ａで生成する多相クロックの相数は、実現したいタップ遅延の分解能によって決まる。例えば、ＰＬＬクロック周期に対して１６倍分解能のタップ遅延を得るには、１６相の位相クロックが必要となる。多相クロックＰＬＬ５２Ａが発生するこの多相クロックは、全相とも遅延タッピング回路３０Ａ−１〜ｋの各々に供給される。また、このうちの１相（通常の場合００相）が、上記のようにパルス発生器２Ａにも供給されることによって、図３に示したように、この１相のクロックのエッジと位相の一致した書き込みパルスが生成される。ここで、どの相クロックを使って書き込みパルスを生成するかを選択可能な構成にしておけば、後に説明する入力レジスタにおける入力タイミングの調整を行うことができる。尚、図５には、この１６相の多相クロックの例を示している。
【００３７】
この図５に示した多相クロックは、図示のように、１６個の位相クロック、すなわち００相〜１５相（Ｐｈａｓｅ００〜１５）クロックから成っている。これら位相クロックは、互いに等しい量θだけ、すなわち、ＰＬＬクロックの１６分の１の位相だけ互いに順番にずれている。数“１６”は、タップ遅延分解能、すなわち、ＰＬＬクロック１周期に対する相対遅延分解能に一致している。
【００３８】
次に、遅延ユニット部３Ａに含まれるｋ個の遅延タッピング回路３０Ａ−１〜ｋの各々は、１つの入力に、パルス発生器２Ａからの書き込みパルスの対応する分解パルス部分、例えば図３の例では７つの分解パルス部分のうちの１つを受け、そしてまた、別の１つの入力に、上記のように多相クロックＰＬＬ５２Ａからの多相クロックの全相を受ける。このような入力を受ける遅延タッピング回路３０Ａ−１〜ｋの各々は、対応する分解パルス部分に関して指定された遅延量を、その分解パルス部分に与え、そしてその結果の遅延済み分解パルス部分を出力に発生する。本発明では、この遅延量の付与は、対応する遅延量をもつ多相クロックのうちの位相クロックを１つ選択し、これを分解パルス部分として出力することによって行う。図３には、各分解パルス部分の遅延およびその量を、図３（ｃ）と（ｄ）との間に矢印で示している。尚、遅延タッピング回路の詳細は、図４を参照して後述する。
【００３９】
パルス合成器３２Ａは、各遅延タッピング回路３０Ａ−１〜ｋからの遅延済み分解パルス部分を受ける複数の入力を有し、そしてこれらパルス部分を後段の回路（図示せず）使用するのに適した形に合成し、それによってタイミング調整により光ディスクへの書き込みに対し最適化した書き込みパルスを出力端子７Ａに発生する。この最適化後の書き込みパルスは、図３（ｄ）に示しているが、この図示例では、すべての遅延済み分解パルス部分を１つに合成したものである。この最適化書き込みパルスによって、図３（ｄ）に示したように、バイアスパワー・レベル、消去パワー・レベル、記録パワー・レベル等の複数の異なったレベルで光ディスクへの書き込み用レーザを制御することにより、図３（ｅ）に示したピットが光ディスクに形成する。
【００４０】
以上のパルス幅制御装置Ａの動作をまとめると、この装置Ａにおいては、図３（ｂ）の書き込みデータを入力端子１Ａに受けると、このデータに関連したあるいはそれとは独立の基準信号から多相クロック発生器５Ａで多相クロックを発生し、そしてパルス発生器２Ａが、この多相クロックのうちの１相のクロック（図３（ａ））に同期して書き込みデータから書き込みパルス（図３（ｃ））を発生すると共にこれらを分解して１組の分解パルス部分を生成し、そして遅延タッピング回路３０Ａ−１〜ｋの各々がこれら分解パルス部分に対し指定された遅延量を有する多相クロックのうちの１つの位相クロックを選択してこれを遅延済み分解パルス部分として出力し、そしてこれら遅延済み分解パルス部分をパルス合成器３２Ａで合成して最適化書き込みパルス（図３（ｄ））を発生する。
【００４１】
次に、図４を参照して、遅延タッピング回路３０Ａ−１〜ｋを詳細に説明する。尚、遅延タッピング回路はいずれも同じ回路構成のもであるので、遅延タッピング回路３０Ａ−ｋのみを説明する。ここでは、一例として、ＰＬＬクロック周期に対して１６倍の分解能でタップ遅延を取り出せる遅延タッピング回路を示す。図４に示したように、この遅延タッピング回路は、大きく分けて、図２のパルス発生器２Ａからの１つの分解パルス部分であるパルス入力を受ける入力端子３００Ａと、当該遅延タッピング回路で実現する遅延量を指定するための２進４ビットの選択信号を受ける遅延指定入力端子３０２Ａと、入力レジスタ３０１Ａおよびタイミング調整用レジスタ３０４Ａと、上位レジスタ群３０６Ａおよび下位レジスタ群３０８Ａと、デコーダ３１０Ａと、選択回路３１２Ａと、そしてこの選択回路からの遅延済み分解パルス部分であるパルス出力を発生する出力端子３１４Ａとを備えている。
【００４２】
詳細には、入力レジスタ３０１Ａは、入力端子にパルス入力を受け、そしてクロック端子に図２の多相クロックＰＬＬ５２Ａからの多相クロックのうち、００相クロックの反転クロックである０８相クロックを受けるフリップフロップ（Ｆ／Ｆ）であり、これによって、００相に同期したパルス入力を０８相クロックに同期させて出力する。すなわち、入力レジスタ３０１Ａは、次のレジスタ３０４Ａ、および上位レジスタ群３０６Ａに対して十分な時間マージンを確保するための役割を果たす。言い換えれば、パルス入力をＰＬＬクロックの１／２周期（１８０度）だけ遅延させることによって、上位レジスタ群３０６Ａの各レジスタへ入力するパルスＰ１の相対遅延を常に一定に保つことができる。尚、多相クロックＰＬＬ５２Ａが発生する多相クロックは、図５に示したように、００相〜１５相（Ｐｈａｓｅ００〜１５）クロックから成っている。ここで、入力レジスタ３０１ＡのパルスＰ１は、００相〜０７相クロックを受ける上位レジスタ群３０６Ａの各レジスタへの入力を供給する。次に、タイミング調整用レジスタ３０４Ａは、入力端子に入力レジスタ３０１Ａからのパルス出力Ｐ１を受け、クロック端子に００相クロックを受けるＦ／Ｆであり、これによって、入力レジスタ３０１Ａの出力を、ＰＬＬクロックの１／２周期（１８０度の位相）だけ遅延させるように動作する。このタイミング調整用レジスタ３０４ＡのパルスＰ２は、０８相〜１５相クロックを受ける下位レジスタ群３０８Ａの各レジスタへの入力を供給する。このタイミング調整用レジスタ３０４Ａもまた、次の下位レジスタ群３０８Ａに対して十分な時間マージンを確保するための役割を果たし、これによって、下位レジスタ群３０８Ａが、００〜０７相クロックと同一のＰＬＬクロック周期内に存在する０８相〜１５相クロックに応答するよう確保する。
【００４３】
上位レジスタ群３０６Ａは、それぞれ並列に配置された８個のレジスタで構成されている。各レジスタは、入力端子にパルスＰ１を受け、そしてクロック端子に００相〜０７相クロックのうちの対応する位相クロックを受けるＦ／Ｆから成っている。これら各Ｆ／Ｆは、受ける位相クロックの位相遅れに対応する時間（０３相の場合、θ×３）だけパルスＰ１を遅延させて出力するように動作する。別の見方をすれば、対応する位相クロックを遅延済みパルスの発生タイミングとして選択使用しているとも言える。一方、下位レジスタ群３０８Ａも、上位と同様に、並列に配置された８個のレジスタで構成されているが、異なる点は、各Ｆ／Ｆが入力端子にパルスＰ２を受け、そして位相クロックとして０８〜１５相クロックを受けることである。
【００４４】
次に、デコーダ３１０Ａは、４ビット選択信号を受ける入力を有し、そしてこの選択信号が表す遅延量に対応するＦ／Ｆ出力、すなわち、上位および下位のレジスタ群３０６Ａおよび３０８Ａのうちのいずれか１つのＦ／Ｆの出力の選択を示すＦ／Ｆ選択信号を出力に発生する。このデコーダは、任意のロジック回路で構成することができるが、その１実施形態は、図６を参照して後述する。
【００４５】
選択回路３１２Ａは、デコーダ３１０ＡからのＦ／Ｆ選択信号を受ける入力を有し、また、レジスタ群３０６Ａおよび３０８Ａの各Ｆ／Ｆ出力を受ける入力を有している。この選択回路３１２Ａは、動作として、Ｆ／Ｆ選択信号が表すＦ／Ｆ出力を選択し、そしてこの選択したＦ／Ｆ出力を出力端子３１４Ａに供給する。この選択回路は、任意のロジック回路で構成することができるが、その１実施形態は、図６を参照して説明する。
【００４６】
以上の構成により、遅延タッピング回路３０Ａ−１〜ｋの各々は、全体として、入力端子３００Ａに受けたパルス入力に関して、遅延指定入力端子３０２Ａで受けた４ビット選択信号により、この選択信号が指定する遅延量だけ遅延した多相クロック中の位相クロックを選択することによって、遅延済みのパルス出力を出力端子３１４Ａに発生するよう動作する。
【００４７】
次に、図６を参照して、図４中のデコーダ３１０Ａと選択回路３１２Ａの各々を詳細に説明する。先ず、選択回路３１２Ａについて説明すると、この回路３１２Ａは、４つの下位スイッチ・グループＳＷ００〜０３，ＳＷ０４〜０７，ＳＷ０８〜１１，ＳＷ１２〜１５と、４つの上位グループ・スイッチＧＳＷ０〜３とから構成している。詳細には、図４のレジスタ群３０６Ａおよび３０８Ａに含まれる１６個のＦ／Ｆからの出力を４つのグループに分割し、そしてこれらＦ／Ｆ出力グループに対し、４つの下位スイッチ・グループの各々を割り当てている。すなわち、スイッチＳＷ００〜０３の入力端子は、００〜０３相クロック（Ｆ／Ｆ出力を、説明の都合上それぞれ００〜０３相クロックとして識別している）をそれぞれ受けるように接続し、そしてこれらスイッチの出力端子は互いに接続することによって、グループ出力ＧＯ０を形成する。これらスイッチＳＷ００〜０３の各々は、スイッチのオン／オフを制御する信号を受ける制御入力を有しており、したがってオンにされたスイッチの入力のみがグループ出力ＧＯ０として発生される。同様にして、スイッチＳＷ０４〜０７の入力端子は０４〜０７相クロックをそれぞれ受け、そしてグループ出力ＧＯ１を形成し、また、スイッチＳＷ０８〜１１の入力端子は０８〜１１相クロックをそれぞれ受け、そしてグループ出力ＧＯ２を形成し、そしてスイッチＳＷ１２〜１５の入力端子は１２〜１５相クロックをそれぞれ受け、そしてグループ出力ＧＯ３を形成している。一方、グループ出力ＧＯ０〜ＧＯ３は、グループ・スイッチＧＳＷ０〜３の入力端子にそれぞれ接続し、そしてこれらスイッチの出力端子は、互いに接続して出力端子３１４Ａに接続している。また、グループ・スイッチＧＳＷ０〜３は、各々、オン／オフを制御する信号を受ける制御入力を有している。この回路構成においては、１６者択一選択回路の場合、同一構成の４つのスイッチから成るスイッチ組を５つ配置することにより構成できる。また、この構成では、どのパスを選択しても、同一個のスイッチを通過するため、同じ伝播遅延で信号を選択することができる。
【００４８】
一方、デコーダ３１０Ａは、４ビットの選択信号で、１６の異なった遅延量のうちの１つを指定するため、４つの下位ＡＮＤゲートＧ０〜Ｇ３と、上位ＡＮＤゲートＧ４〜Ｇ７とから構成されている。下位ＡＮＤゲートは、図示のような反転器の接続および配線接続により、下位２ビット（ビット０と１）が０から１づつ増分するにつれ、ハイの出力がＧ０からＧ３へ移動することにより、４つの下位スイッチ・グループのうちの１つのスイッチをオンにする。一方、上位ＡＮＤゲートＧ４〜Ｇ７は、図示のような反転器の接続および配線接続により、上位２ビット（ビット２と３）が０から１づつ増分するにつれ、ハイの出力がＧ４からＧ７へ移動することにより、４つの上位グループ・スイッチのうちの１つのスイッチをオンにする。このようにして、４ビットの選択信号によって、１６個のＦ／Ｆ出力のうちのいずれか１つを選択して出力端子３１４Ａに出力するように動作する。図６では、４ビット選択信号が“０１１１（０７Ｈ）”のときを示しており、このときには、下位２ビットがＳＷ０３，０７，１１，１５をオンにし、そして上位２ビットがＧＳＷ１のみをオンにするため、“０１１１（０７Ｈ）”が表す８番目の０７クロックを選択して出力する。
【００４９】
次に、図７を参照して、以上に述べた遅延タッピング回路３０Ａを備えたパルス幅制御装置Ａの全体の動作について説明する。尚、図７は、図３のタイミング図をさらに詳細にしたものであり、ＰＬＬクロック、書き込みデータ、書き込みパルスは同じものを示している。図７から分かるように、パルス発生器２Ａは、図示の書き込みパルス（図７（ｃ））を発生すると共に、この書き込みパルスを分解して、７つの入力パルス・エッジ（１）〜（７）を発生する（図７（ｄ）〜（ｊ））。すなわち、初期パルスの立ち上がり部（１）と、これの反転したものである初期パルスの立ち下がり部（２）とを生成する。さらに、中間パルスの立ち上がり部（３）と、これの反転したものである立ち下がり部（４）と、最終パルスの立ち上がり部（５）と、これの反転したものである立ち下がり部（６）と、そしてクーリング・パルスの終了エッジ（７）とを生成する。これら各分解パルス部分は、遅延ユニット部３Ａ内の対応する各遅延タッピング回路で、４ビット選択信号により指定された遅延（Delay）（１）〜（７）のそれぞれ対応するものを付与することにより、図示の出力パルス・エッジ（１）〜（７）を発生する（図７（ｋ）〜（ｒ））。また、パルスの遅延は立ち上がりと立ち下がりとで別途に制御する。例えば、図７の下側に拡大して示したように、入力パルス・エッジ（３）すなわちパルスの立ち上がりエッジに適用する遅延は、９タップ遅延すなわち０８相クロックが提供する遅延であり、そして入力パルス・エッジ（４）すなわちその同じパルスの立ち下がりエッジに適用する遅延は、４タップ遅延すなわち０３相クロックが提供する遅延である。このように、入力パルス・エッジ（３）に９タップ分の遅延をそしてエッジ（４）に４タップ分の遅延を付加して合成することにより、信号幅の狭い（ＤＵＴＹの小さい）書き込みパルス（ｓ）を得ることができる。また、以上からも分かるように、遅延タッピング回路の各々は、１つの分解パルス部分の遅延のみを担当する。このようにして発生された出力パルス・エッジは、パルス合成器３２Ａで立ち上がり部分のみを使用して合成することによって、最適化した書き込みパルス（図７（ｓ））を形成する。尚、この図７に示した例では、各パルス・エッジに適用可能な遅延量は、０から最大で、ＰＬＬクロック（図７（ａ））の１周期の１５／１６である。また、各パルス・エッジへの遅延は、１つのＰＬＬクロック周期であってそのパルス・エッジが０度位置に位置するＰＬＬクロック・エッジからの遅延として付加される。
【００５０】
以上に説明した本発明によるパルス幅制御装置Ａによる利点を説明する。本発明では、多相クロックを使用して遅延量を付与するため、従来のような固定遅延の遅延素子を使用するのと比べ、製造プロセス、周囲温度、電源電圧等の影響を受けにくい利点がある。また、多相クロックをすべての遅延タッピング回路で共用し、そして遅延タッピング回路内の遅延パルスを出力する複数のタップ位置（レジスタ群３０６Ａおよび３０８Ａ内の各１つ）の各々では、他のすべての遅延タッピング回路の対応するタップ位置で使用するのと同じ相クロックを使用するため、同一タップ位置であれば、異なった遅延タッピング回路でも同じ遅延量を付与することができる。この点は、従来の遅延素子を使用する遅延タッピング回路では、同じタップ位置でも、製造プロセス等の要因によって、正確に同じ遅延量を与えることが困難であるのと対照的である。
【００５１】
また、図８を参照して説明するが、本発明の多相クロックを用いる方法では、ＰＬＬクロックの周波数が変化しても、遅延タッピング回路の各タップ位置で得られる遅延の相対遅延を常に一定に保つことができるという利点がある。ここで、相対遅延とは、ＰＬＬクロック周期の長さを基準とした相対的な遅延を言うものとする。すなわち、入力パルスに対し例えば４タップ分の遅延を付与する場合、図８の下側に示したように、例えば低倍速の書き込みにおけるようなＰＬＬクロック周期が長い場合には、その４タップ遅延による絶対遅延量は比較的大きい。尚、図８において、ＰＬＬクロック１周期分の遅れは、上述の時間マージンである。これに対し、図８の上側に示したように、例えば高倍速書き込みにおけるようにＰＬＬクロック周期が短くなった場合、同じ４タップ遅延による絶対遅延量は、比較して短くなる。しかし、図８からの分かるように、ＰＬＬクロックの１周期内における相対遅延は、ＰＬＬクロック周期の４／１６の遅延で一定のままである。このように、本発明では、相対遅延を一定に保つことができるため、光ディスクへの低倍速書き込みから高倍速書き込みの幅広い書き込み速度に容易に対応することができる。言い換えれば、ＰＬＬクロックの周波数が変わっても、分解能の絶対値は変化するが、相対分解能は常にＰＬＬクロック周期の１６分割に保たれるという効果がある。
【００５２】
次に、図９を参照して、１６相の多相クロックＰＬＬ５２Ａの１実施形態の回路構成を説明する。図示のように、この多相クロックＰＬＬ５２Ａは、当該分野において周知のように、位相比較回路５２０と、分周回路５２２と、ループ・フィルタ５２４と、リングオシレータ部５２６とから構成している。また、リングオシレータ部５２６も、周知の構成のものであって、８個の差動バッファ５２６−０〜７をリング状に配置して接続したものから構成され、そして各々の差動バッファは、供給されるバイアス電流によってその信号伝播遅延が変化するものである。また、リングオシレータ部５２６は、８個の差動バッファ５２６−１０〜１７からなる出力回路も備えている。
【００５３】
詳しくは、位相比較回路５２０は、一方の入力が参照あるいは基準の周波数クロックを受ける入力端子５００に接続し、そして他方の入力がＰＬＬの周波数逓倍数を設定する分周回路５２２の出力に接続し、そして分周回路の出力クロックと基準周波数クロックの位相・周波数比較を行い、そしてその結果をその出力に発生する。位相比較器の出力に接続した入力を有するループ・フィルタ５２４は、位相比較回路出力信号を平滑化してリングオシレータ部５２６へのバイアス電流を出力において供給する。このループ・フィルタ５２４の出力は、リングオシレータ部５２６内の各差動バッファ５２６−０〜７の各々のバイアス入力に接続し、そしてリングオシレータ部５２６の各差動バッファ段の出力は、出力差動バッファ５２６−１０〜１７の対応するものの入力に接続している。これら出力差動バッファ５２６−１０〜１７は、非反転出力と反転出力とを有しており、これにより、００相と０８相の１対のクロック、０１相と０９相の１対のクロック、０２相と１０相の１対のクロック等のクロック対を外部に取り出す。また、差動バッファ５２６−１０の００相クロック出力は、分周回路５２２の入力に接続することによってＰＬＬループを構成する。
【００５４】
上記の構成により、位相比較回路５２０から、ループ・フィルタ５２４、差動バッファ５２６−１〜７および５２６−１０〜１７で構成されるリングオシレータ５２６、分周回路５２２に至るフィードバック・ループで、分周回路５２２出力のクロックの位相と基準周波数クロックの位相とが一致するように常に制御される。したがって、リング状差動バッファ５２６−０〜７において、製造プロセス変動に起因する信号伝播遅延量のばらつきがあっても自動的に補正され、基準周波数クロックと同期の取れた発振クロックを得ることができる。また、リング状差動バッファ５２６−０〜７は、同一構成でありしかも同一のバイアス電流が供給されるため、差動バッファ個々の伝播遅延はほぼ同じであると考えることができる。このような差動バッファをリング状に配してリングオシレータを構成しているいるため、差動バッファ５２６−０〜７どうしを接続している接続線から、出力差動バッファ５２６−１０〜１７を介して基本クロック（この場合は００相クロック）を等分に分割した分解能で多相クロックを引き出すことができる。ここで、リングオシレータを構成するリング状差動バッファの個数は、必要とされる分解能（位相数）で決定されるため、図９に示した回路構成では、位相数の１／２個のリング状差動バッファで実現できる。したがって、第１０図に示した１６相クロックＰＬＬの例では、１６／２＝８個のリング状差動バッファ５２６−０〜７を用いている。
【００５５】
次に、図１０を参照して、本発明によるパルス幅制御装置を用いた光ディスク・レコーダＢの１実施形態を説明する。この図１０では、レコーダの書き込み部分のみを特に示している。尚、図２のパルス幅制御装置Ａ内の構成要素と対応する構成要素には、対応する参照番号に記号“Ｂ”を付している。図示のように、この光ディスク・レコーダＢは、ホスト・データを受ける入力端子１Ｂと、パルス発生器２Ｂと、基準クロックを受ける入力端子５０Ｂに接続した多相クロック発生器５Ｂと、遅延ユニット部３Ｂと、そしてさらにレーザ・コントローラ８Ｂと、光ディスクへの書き込み用レーザ９Ｂとから構成されている。この光ディスク・レコーダＢは、図２のパルス幅制御装置Ａとは、基本的な構成は同じであるため、特にパルス発生器２Ｂと遅延ユニット部３Ｂのパルス合成器３２Ｂ部分について詳細に説明する。
【００５６】
図示のように、パルス発生器２Ｂは、ＣＤ／ＤＶＤのフォーマット仕様にしたがってホスト・データをコード化するエンコーダ２１と、８ビットにエンコードされたデータを１４ビット（ＣＤ）または１６ビット（ＤＶＤ）に変調して図３（ｂ）に示したような書き込みデータを発生するＥＦＭ／ＥＳＭモジュレータ２２と、ディスク媒体の種類やＥＦＭ／ＥＳＭ信号長に応じて最適な書き込みパルスのパルス列、パルス幅を決定するフォーマッタ２３とを備えている。これらエンコーダ２１、モジュレータ２２およびフォーマッタ２３は、ＣＤ，ＤＶＤ規格で定められた機能を有する公知の構成のものである。フォーマッタ２３は、パルス発生器回路群２４〜２８に接続すると共に、遅延タッピング回路３０Ｂ−１〜ｋの各１つにも接続している。フォーマッタ２３は、パルス発生器回路群２４〜２８に対してパルスの構造を指示し、遅延タッピング回路３０Ｂ−１〜ｋに対して４ビットのタップ調整量を指示する。また、一連の直列接続したパルス発生器回路群２４〜２８は、フォーマッタ２３で決定されたパルス構造にしたがってパルスを生成する。すなわち、パルス発生器回路は、図示のように、初期パルス、中間パルス、最終パルス、クーリング・パルスのようなパルスの種類別に設け、そして各パルス発生器回路は、それぞれ、パルスの発生点を示すｐｏｓパルス（例：図７（ｄ）参照）と終了点を示すｎｅｇパルス（例：図７（ｅ）参照）を発生させる。最後のクーリング・パルス発生器回路２８は、クーリング期間の終了点を示すパルスのみ（例：図７（ｊ）参照）を発生し、そしてクーリングの開始点は、最終パルスの終了点を示すパルス（図７（ｉ）参照）を流用する。ここで、ｐｏｓパルスとは、図１１から分かるように、該当するパルスの発生点または立ち上がりエッジと一致する前縁の立ち上がりエッジをもつパルスであり、そしてｎｅｇパルスは、該当するパルスの終了点または立ち下がりエッジと一致する前縁の立ち上がりエッジをもつ同じ長さのパルスである。また、中間パルス発生器回路として機能するマルチ・パルス発生器２５，２６を２つに分けて設けているのは、遅延タッピング回路３０Ｂの動作周波数向上の工夫であり、各発生器２５，２６は、各々が奇数個目、偶数個目のパルスを発生し、それぞれ発生するパルスが同一のパルス幅となる。尚、図１０中には、ＥＳＭ信号（ＤＶＤ用）に関するピット長毎のパルス構成例の一覧表を示している。すなわち、異なった信号長３Ｔ〜１１Ｔ，１４Ｔに関して、初期パルス（First Pulse）、中間のマルチ・パルス（Multi Pulse）、最終パルス（Last Pulse）、クーリング・パルス（Cooling Pulse）の個数を示している。
【００５７】
図１１には、このパルス構成例によるパルス発生器回路２４〜２８の出力波形例を示している。図示のように、信号長“１１Ｔ”の場合、初期パルスが１つ、中間パルスが７つ、最終パルスが１つ、そしてクーリング・パルスが１つである。また、信号長“５Ｔ”の場合、中間パルスが１つのみとなる。また、最も短い信号長“３Ｔ”の場合には、初期パルスと中間パルスは全くなくなる。尚、パルスの構成は、媒体の規格で異なり、図３、図７の例は、ＣＤ−ＲＷのパルスであり、図１１の例はＤＶＤ−ＲＡＭのパルスである。したがって、図１１に示した波形例では、書き込みパルスは、図３および図７に示したものとは異なり、ピーク（peak）パワー・レベル、消去（erase）用のバイアスパワー・レベル、バイアス（bias）用のパワー・レベルに加え、クーリング（cooling）のバイアスパワー・レベルも有している。
【００５８】
次に、図１０のパルス合成器３２Ｂ部分について詳細に説明する。図示のように、パルス合成器３２Ｂは、１例として、エッジ・トリガ型の数個のＳＲフリップフロップ（Ｆ／Ｆ）３２１〜３２４および３２７、３２８とＯＲゲート３２５，３２６とで構成している。詳細には、Ｆ／Ｆ３２１は、初期パルスのｐｏｓパルスを遅延タッピング回路３０Ｂ−１を介して受けるセット入力と、この同じ初期パルスのｎｅｇパルスを遅延タッピング回路３０Ｂ−２を介して受けるリセット入力とを有し、このため、遅延済みの初期パルスをその出力に発生することになる。次のＦ／Ｆ３２２は、中間パルスであるマルチ・パルス１のｐｏｓパルスを遅延タッピング回路３０Ｂ−３を介して受けるセット入力と、この同じマルチ・パルス１のｎｅｇパルスを遅延タッピング回路３０Ｂ−４を介して受けるリセット入力とを有し、そしてその出力に遅延済みのマルチ・パルス１を発生する。同様に、Ｆ／Ｆ３２３は、マルチ・パルス２のｐｏｓパルスを遅延タッピング回路３０Ｂ−５を介して受けるセット入力と、この同じマルチ・パルス２のｎｅｇパルスを遅延タッピング回路３０Ｂ−６を介して受けるリセット入力とを有して遅延済みのマルチ・パルス１出力を発生し、また、Ｆ／Ｆ３２４は、最終パルスのｐｏｓパルスを遅延タッピング回路３０Ｂ−７を介して受けるセット入力と、この同じ最終パルスのｎｅｇパルスを遅延タッピング回路３０Ｂ−８を介して受けるリセット入力とを有して遅延済みの最終パルス出力を発生する。これらＦ／Ｆ３１２〜３２４の出力をそれぞれ受ける入力をもつＯＲゲート３２５は、受けた遅延済みのパルスを単に合成して、初期パルス、中間パルスおよび最終パルスのピーク・レベルにある期間中ハイとなるピーク制御パルスを発生する。一方、クーリングを制御するＦ／Ｆ３２７は、セット入力が遅延済みの最終パルスのｎｅｇパルスを受け、そしてリセット入力が遅延済みのクーリング・パルスの終了パルスを受け、これにより、最終パルスの立ち下がりからクーリング・パルスの終了時点までハイになるクーリング制御パルスを出力に発生する。最後に、消去制御用のＦ／Ｆ３２８は、セット入力が遅延済みのクーリング終了パルスを受け、そしてリセット入力が後続の信号の初期パルスのｐｏｓパルスかあるいは最終パルスのｐｏｓパルス（図１０中の一覧表に示すように、初期パルスが存在しない場合がある）のいずれかをＯＲゲート３２６で受け、そして出力に、遅延済みのクーリング終了パルスから次のパルスの開始までの期間中ハイとなる消去制御パルスを発生する。このようにして、パルス合成器は、レーザ光によって光ディスクにピットを書き込むために必要なピークパワー（peak power）に制御するピーク制御パルス信号、書き込み後ピットの終端を整形するためのクーリング・パワー（cooling power）で制御するクーリング制御パルス信号、既に書き込まれているピットを消去するための消去パワー（erase power）で制御する消去制御パルス信号を生成する。尚、ピーク、クーリング、消去の期間以外では、いかなる書き込みも行わないバイアス・パワーに制御される。
【００５９】
以上のようにして、パルス合成器３２Ｂは、遅延タッピング回路からの遅延パルスを合成することにより、レーザ制御用のパルスを形成する。このように形成した制御パルスは、図１０に示したように、レーザ・コントローラ８Ｂのピーク制御入力と、クーリング制御入力と、消去制御入力とに供給し、そしてこれら制御パルスに応答して、レーザ・コントローラ８Ｂは、後続の書き込み用レーザ９Ｂのパワーを制御することにより、光ディスクへのデータの書き込みを実行する。尚、図１０および図１１で示したパルスの分解方式は、１例に過ぎないものであって図示したものに限定されず、他の分解方式で実現することもできる。
【００６０】
次に、図１２を参照して、別の実施形態の遅延タッピング回路３０Ｃを説明する。尚、この遅延タッピング回路３０Ｃは、図４の遅延タッピング回路３０Ａと基本的に同じ構成であるため、対応する構成要素には、同じ参照番号の後に記号“Ｃ”を付してある。図１２のこの遅延タッピング回路３０Ｃの目的は、図４のものと比べ、遅延の相対分解能を拡張することであり、そのための１つ方法として、多相クロックの相数を増やし、またこれに対応してレジスタ群のレジスタ数を増やすという方法を採用している。詳細には、多相クロックの相数を３２と２倍にしている（００相〜３１相）。また、上位レジスタ群３０６Cと、下位レジスタ群３０８Ｃの各々に含まれるレジスタの数を２倍にして、相数で３２個のレジスタ（Ｆ／Ｆ）を設けている。また、これら３２個のレジスタ出力からの選択のため、入力端子３０２Ｃに印加する選択信号は５ビットにしている。これに対応して、デコーダ３１０Ｃおよび選択回路３１２Ｃは、図６に示したのと同様のアーキテクチャで３２者択一回路を構成することができる。このように、多相ＰＬＬクロック相数とレジスタ数を任意に増やすことにより相対分解能を容易に拡張することができ、これによって、特定のタイミング調整用途において要求される正確さに合致する相対分解能を容易に提供することができる。
【００６１】
また、図１３を参照して、さらに別の実施形態の遅延タッピング回路３０Ｄを説明する。この遅延タッピング回路３０Ｄも、図４の遅延タッピング回路３０Ａと基本的に同じ構成であるため、対応する構成要素には、同じ参照番号の後に記号“Ｄ”を付してある。図１３のこの遅延タッピング回路３０Ｄの目的は、図４のものと比べ、絶対遅延の遅延量範囲すなわち遅延設定レンジを拡張することであり、そのための１つ方法として、多相クロックの適用位置を多相クロックの１周期単位で遅らせるという方法を採用している。すなわち、この遅延タッピング回路３０Ｄにおいては、入力レジスタ３０１Ｄに加えて、遅延設定レンジ拡張部３０３ＤとスイッチＳＷを設けている。遅延設定レンジ拡張部３０３Ｄは、入力レジスタ３０１Ｄと同じ構成の２つのレジスタ、すなわち第１レンジ拡張レジスタ３０３０と第２レンジ拡張レジスタ３０３２を備えている。これら拡張レジスタは、入力にその前段のレジスタの出力を受け、そしてクロック端子に０８相クロックを受けるように接続している。したがって、拡張レジスタ３０３０は、入力レジスタ３０１Ｄの出力パルスＰ１ａから、ＰＬＬクロック１周期分遅らせた出力パルスＰ１ｂを発生し、そして拡張レジスタ３０３２は、さらにもう１周期分遅らせた出力パルスＰ１ｃを発生する。これら入力レジスタ３０１Ｄと拡張レジスタ３０３０と拡張レジスタ３０３２の出力Ｐ１ａ，Ｐ１ｂ，Ｐ１ｃは、それぞれスイッチＳＷの３つの入力端子に接続し、そしてこのスイッチは、デコーダ３１０Ｄからのスイッチ制御入力に応答して３つのレジスタ出力のうちのいずれかを出力端子に通す。以上の構成により、遅延レンジは、拡張レジスタ１個の追加で２倍に、そして２個の追加で３倍に拡張することができる。本実施形態の場合、デコーダ３１０Ｄは、入力される６ビットの選択信号を受けることにより、選択回路３１２Ｄに加えて、スイッチＳＷを制御する選択信号を発生する必要がある。そのための回路変更は、図７から当業者には明らかである。本発明のこの遅延設定レンジ拡張方法によれば、遅延設定レンジを単にレジスタの個数の増加によって容易に実現することができる。従来の固定遅延素子による方法では、遅延レンジを拡張するには素子数を増やす以外に方法がなかったことと比べると、非常に簡単に実現可能な拡張方法である。
【００６２】
次に、図１４を参照して、本発明のタイミング調整法の別の実施形態である、デジタル転送データの同期化装置Ｍについて説明する。本発明のタイミング調整法は、信号転送速度が変化するインターフェース受信部(例えば、ＣＡＶリードを行うＤＶＤ／ＣＤ再生装置内のクロック再生部とデモジュレータ部の接続等)において、デジタル転送データと転送クロックの位相ずれを補正するためにも利用することができる。すなわち、デジタル信号の転送速度が変化しても、上述のような遅延タッピング回路の同じ遅延タップ設定で、同期化装置におけるセットアップ時間(Ｆ／ＦのＤ入力の変化からＣＬＫが入力するまでの時間)とホールド時間(Ｆ／ＦのＣＬＫ入力からＤ入力を保持すべき時間)のマージン・バランスを常に最適に保つことができる。
【００６３】
ここで、従来のように固定遅延素子によるゲート遅延を用いた場合について説明すると、従来の方法では、周波数が高くなると位相反転を起こす可能性がある。より具体的には、転送データと転送クロックは、同じ遅延でデータ受信部の同期化回路に到達することが理想であるが、現実には多少のずれが発生する。また、伝送系にジッタが発生しやすいシステムでは、同期化回路でデータの取りこぼしが発生する可能性があるため、セットアップ時間、ホールド時間が同一になるように調整する必要がある。これらの調整にゲート遅延を用いると、低い転送周波数を想定して最適設定した場合、周波数が高く変化していった場合に、セットアップ時間とホールド時間のうちの一方のマージンが小さくなり、ついには、位相が１周期分回ってしまうことになる。逆に、高い周波数で最適設定した場合、周波数が低く変化していった場合に、他方のマージンが小さくなる。この場合、位相が１周期分回るようなことはないが、転送データのジッタの振れ幅が転送クロックの周期に比例するようなシステムでは問題となる。本発明のタイミング調整法を使用することにより、上記のような問題を解決することができる。
【００６４】
詳細には、図１４に示したように、同期化装置Ｍは、デジタル転送データを受ける入力端子１Ｍと、多相同期化回路３Ｍと、多相クロックＰＬＬ回路５Ｍと、同期化した転送データを出力する出力端子７Ｍとから構成している。詳しくは、多相同期化回路３Ｍは、入力端子１Ｍに接続した入力と、多相クロックＰＬＬ回路５Ｍからの多相クロックを受ける入力とを有し、そして出力が出力端子７Ｍに接続している。一方、多相クロックＰＬＬ回路５Ｍは、入力がデジタル転送データとは別個に伝送される転送クロックを受ける入力を有している。尚、多相クロックＰＬＬ回路５Ｍは、図２または図９のものと同様の回路構成とすることができる。
【００６５】
次に、図１５を参照して、この同期化装置Ｍの全体の動作を、ゲート遅延を用いた場合と比較して説明する。図１５(ａ)には、入力信号としてのデジタル転送データと転送クロックとを示している。この入力信号が伝送系を通過することによって、同期化回路に達するまでに遅延を受けるとした場合、データとクロックの遅延量は必ずしも同じとならないため、図１５（ｂ）に示すように、データが、信号入力時のものから時間ｔD DATAだけ遅れ、そしてクロックがそれより長い時間ｔD CLOCKだけ遅延するとする。この場合、データの変化点とクロックの立ち上がり点とはより近くなり、また図示からも分かるように、ホールド時間ｔHがセットアップ時間ｔSUよりも非常に短くなり、同期化の際にデータの取りこぼしが発生しやすくなる。このため、図１５（ｃ）に示すように、データに対する遅延調整を行うことによって、データに対しさらに調整遅延時間ｔD ADJUSTを付加し、これによってホールド時間ｔHがセットアップ時間ｔSUとがほぼ同じ長さとなるようにする。しかし、データ転送速度が例えば２倍にされたとき、図１５（ｄ）に示すように入力信号が短くなるため、上記の遅延調整を固定のゲート遅延で行った場合には、図１５（ｅ）に示すようにデータの遅延がｔD DATA＋ｔD ADJUSTとなる。結果として、逆にホールド時間ｔHがセットアップ時間ｔSUよりも非常に長くなり、同じくマージン・バランスが大きく崩れることになる。このような場合に、本発明の同期化装置Ｍを使用すれば一定の相対遅延を提供することができるため、図１５（ｆ）に示すように転送速度に応じて調整遅延時間ｔD ADJUSTを短くすることにより、マージン・バランスを最適に保つことができるようになる。
【００６６】
次に、図１６を参照して、図１４の多相同期化回路３Ｍの１実施形態の構成を説明する。同期化装置の場合には、タイミング調整を行う対象となるイベントは、図２におけるような複数のイベントではなく、転送データの単一のイベントである。したがって、多相同期化回路３Ｍの回路構成は、図２のパルス幅制御装置Ａの１つの遅延タッピング回路３０Ａと類似しており、そして図２のパルス発生器２Ａ、パルス合成器３２Ａは備えていない。詳細には、多相同期化回路３Ｍは、図２および図４の回路と同様の回路として、データであるパルス入力を受ける入力端子１Ｍと、上位レジスタ群３０６Ｍ、下位レジスタ群３０８Ｍ、出力端子７Ｍとを備えている。さらに特有の要素として、この多相同期化回路３Ｍは、１対の選択回路３１２Ｍａ，３１２Ｍｂ、選択レジスタ３１６Ｍ、スイッチＳＷ、出力レジスタ３１５Ｍとを備えている。図４の回路との相違する部分を重点に説明すると、パルス入力は、入力レジスタを介さずに直接に、上位および下位のレジスタ群３０６Ｍ，３０８Ｍ内の各レジスタ（Ｆ／Ｆ）の入力に供給される。このため、この各Ｆ／Ｆは、パルス入力を、このパルス入力が到来した時点の直後に開始する新たな１つのＰＬＬクロック周期の範囲内で、００相〜１５相クロックの遅延に対応する遅延量だけ遅延したパルスをその出力に発生する。上位レジスタ群３０６Ｍ内の各Ｆ／Ｆ出力を受ける選択回路３１２Ｍａは、前半の８つの異なった遅延量の遅延済みパルス（００相〜０７相クロックを受けるＦ／Ｆの出力）を受け、下位レジスタ群３０８Ｍ内の各Ｆ／Ｆ出力を受ける選択回路３１２Ｍｂは、後半の８つの異なった遅延量の遅延済みパルス（０８相〜１５相クロックを受けるＦ／Ｆの出力）を受ける。これら選択回路は、４ビット選択信号を受けるデコーダ３１０Ｍからの信号により、選択回路３１２Ｍａは、前半の８つの遅延済みパルスから選択された遅延済みパルスを出力に通す。選択レジスタ３１６Ｍ内のＦ／Ｆ３１６０は、入力が選択回路３１２Ｍａの出力に接続し、そしてクロック端子が００相クロックを受けるように接続しており、前半の８つの遅延済みパルスから選択された信号パルスを００相クロックで再同期をかける。
【００６７】
選択回路３１２Ｍｂも、選択回路３１２Ｍａと同様であるが、後半の８つの遅延済みパルスのいずれかから選択されたパルスを選択レジスタ３１６Ｍ内のＦ／Ｆ３１６２の入力に供給する。このＦ／Ｆ３１６２は、０８相クロックをクロック端子に受けるように接続しており、後半の８つの遅延済みパルスから選択されたパルスを０８相クロックで再同期をかける。スイッチＳＷは、選択された遅延済みパルスを発生する選択回路側の選択レジスタを出力レジスタ３１５Ｍの入力に接続する。出力レジスタ３１５Ｍのクロック端子は、００相クロックを受けるように接続しており、したがって、パルス出力を００相クロックに同期させて発生させるよう動作する。
【００６８】
次に、図１７のタイミング図を参照して、図１６の多相同期化回路３Ｍの全体の動作について説明する。尚、この図では、１例として、１２相クロックで同期化した場合に、最もデータ受け取りミスが発生しにくくなる入力条件での動作を示している。先ず、図１７（ａ），（ｂ）に示すクロックとデータがシステムに受信されたとする場合、多相クロックＰＬＬ回路５Ｍは、（ｃ）に示すように受信クロックに同期した多相クロック、すなわち００相〜１５相クロックを再生する。尚、図では、図示を簡略にするため、００相クロックのみを示している。この位相クロックに応答して、上位および下位のレジスタ群３０６Ｍ，３０８Ｍ内の各Ｆ／Ｆは、多相同期化データをその出力に発生する。図１７では、説明の都合上、単にこれら多相同期化データをＰｈａｓｅ００〜Ｐｈａｓｅ１５として示している。図示のように、本例では、０２相〜０６相のクロックで取りこんだ場合、黒く塗りつぶして示したように、データの変化点と位相クロックの立ち上がり位置が近いためにタイミング違反が発生し、出力データが不定になることを示している。このような状況において、仮に選択回路３１２ＭａにおいてＰｈａｓｅ０４を選択した場合には、選択レジスタ３１６０の出力は、同様に不安定となる（黒く塗りつぶして示している）。一方、選択回路３１２ＭｂにおいてＰｈａｓｅ１２を選択した場合には、受信データのほぼ中央で、１２相クロック（不図示）が立ち上がるため、多相同期化データＰｈａｓｅ１２が最も安定なものとなり、そして、これは、選択レジスタ３１６２、出力レジスタ３１５Ｍを通って、図１７（ｆ）に示した同期化データ出力として出力端子７Ｍに発生される。本実施形態では、選択回路３１２Ｍｂから出力される多相同期化データは、直接００相で動作する出力レジスタ３１５Ｍにシフトするのではなく、一旦、００相の逆相である０８相で動作する選択レジスタ３１６２に転送した後、そのデータを００相クロックの位相にシフトしている。選択レジスタ３１６ＭのＦ／Ｆ３１６０，３１６２は、００相への位相シフトに伴うフリップフロップ間転送時のセットアップ時間の確保が主な目的である。
【００６９】
以上、本発明の種々の実施形態について詳細に説明したが、上記実施形態に対して以下のような種々の変更が可能である。先ず、上記実施形態においては、イベントとして、電気的イベント、特に信号およびデータにおける遷移について説明したが、電気的イベント以外のイベントも、電気的イベントに変換することにより、本発明を適用することができる。また、電気的イベントについては、制御信号、データそのものの遷移の他、任意のあらゆるタイミング調整が必要な電気的イベントにも本発明を適用可能である。また、対象とするイベントが、複数のイベントから成るイベント・グループの場合、上記実施形態のようなイベント分解方法以外に、その他の任意の方法で、単一のイベントまたはイベント・グループに分解することも可能である。また、単一のイベントには、１つ以上の遷移等を含ませることもできる。
【００７０】
第２に、上記実施形態における多相クロックＰＬＬは、タイミング調整を行う基準時間範囲を等分割し、そして多相クロックの各相間の相間遅延量の分解能（クロックの相間遅延量が遅延の１単位）でタイミング調整量を微調整できるようにする手段の１例に過ぎない。未知の周期の基準クロックの周期を時間的に等分割したタイミングを生成するのものであれば、多相クロックＰＬＬ以外の任意の他の分割手段を使用することも可能である。
【００７１】
第３に、上述の多相クロックＰＬＬにおいては、ウォッブル信号あるいは転送クロックのような周波数可変の基準信号に必ずしも同期させる必要はない。例えば、単相の高速固定クロック、例えば水晶クロックのような固定周波数のクロックを使用する場合でも、用途によっては、要求される分解能よりも高い固定の遅延分解能を提供することにより、本発明の効果を十分に得ることができる。すなわち、従来のようなゲート遅延を用いる場合と比べ、タイミング調整単位となる絶対遅延量をはるかに正確に定めることできるからである。ただし、この場合は、相対遅延を一定に維持するという利点は得られない。また、多相クロックからの各位相クロックは、これを基準として使用してタイミング調整後のイベントを新たに生成することに加え、これら各位相クロック自身をタイミング調整後のイベントとして使用することもできる。
【００７２】
第４に、タイミング調整の分解能を向上させる方法として、多相クロック周波数を高めることと、多相クロックの相数の増加とのいずれか一方または両方によって行うことができる。また、タイミング調整範囲の拡張は、多相クロックの周期の拡大と、遅延設定レンジ拡張レジスタのような拡張手段の増加との一方あるいは両方を使用することによっても実現することができる。
【００７３】
第５に、本発明は、ＣＤ、ＤＶＤ等の光ディスク以外に、光を使用して記録を行う任意の記録媒体にも適用することができる(例えば、Ｂｌｕ−ｒａｙ等)。第６に、上記の実施形態におけるデジタル転送データの同期化法は、ネットワーク等の長距離のデータ伝送から、集積回路内等の短距離のデータ伝送にまで適用可能である。
【００７４】
【発明の効果】
以上に詳細に説明した本発明によれば、より簡単な構成であるいはより正確にタイミング調整を実現することができる。例えば、具体的には、遅延量のようなタイミング調整量は、クロック周期のような基準時間を等分割したものを調整量の１単位とするため、相対遅延量のような相対調整量は、相間遅延量の整数倍のような段階的なものであるが絶対遅延量のような絶対調整量は、クロック周波数の連続的な変化に基づき無段階にすることができ、したがって、周波数が高いときの分解能不足、低いときの遅延レンジ不足というジレンマが原理的に発生しないという利点がある。また、従来の固定遅延素子を用いた方式では、低周波用途で十分な遅延レンジを得るために多くの遅延素子を必要とし、回路規模が大きくなってしまったが、本発明では、低周波数用途でも同じ回路規模で実現することができる。
【００７５】
また、タイミング調整量の変動は、ＰＬＬのようなフィードバック回路を使用することにより、製造のバラツキ、電源電圧、周囲温度などの環境変動の影響を受けにくい。複数のタイミング調整回路（例：遅延タッピング回路）間のバラツキは、例えば集積回路上におけるレイアウトの影響をほとんど受けることがなく、また、複数の遅延タッピング回路間のクロック・スキューも、デバイス設計時に使用する配置配線ツールで自動調整が可能であり、設計作業も容易である。遅延素子のサイズに関しては、必要な最大絶対遅延量と集積回路面積との間の相関性をなくすことができる。
【００７６】
さらに、オーバーヘッド遅延（設定遅延がゼロの時の遅延）は、素子の固有遅延やレイアウトに依存せずクロック単位での遅延であるため、予測可能であり、したがってオーバーヘッド遅延調整用回路の絶対遅延量変動による遅延量の変化を心配する必要がなくなる。入力信号消失のリスクについては、遅延出力信号が出力段のＦ／Ｆで再構成されるため、絶対遅延量を大きくしても消失の危険はない。
【００７７】
また、本発明は、光ディスク・レコーダにおいて、ＣＡＶ回転制御下で光ディスクにＣＬＶ書き込みを行う場合でも、従来のゾーンＣＬＶのようなゾーン分割をする必要なく、多相クロックＰＬＬの基準信号として光ディスクにあらかじめ記録されているウォッブル信号を用いてクロックを生成することにより、シームレスに実現することができる。また、ディスクをＣＡＶ制御させた場合でも、ディスクの内周から外周までリニアに遅延量を可変することができるため、書き込み中の遅延タッピング回路におけるタップ設定値（選択するタップ位置）は、微調整程度で済ますことができる。さらに、光ディスクへの書き込み速度の変更の際、遅延タッピング回路内の同一の遅延タップ位置からは常に同じ相対遅延を得ることができるため、遅延タップ設定（遅延量設定）の変更が不要となるという効果がある。
【００７８】
さらに、本発明のタイミング調整法は、プロセス・テクノロジーに依存する部分がなく、また分解能、遅延レンジ等の拡張性にも優れているため、将来にわたってほぼ同じアーキテクチャ（同じ回路構成・規模等）を維持できるという利点がある。
【図面の簡単な説明】
【図１】図１は、本発明によるタイミング調整装置の基本的な構成を示すブロック図。
【図２】図２は、図１に示したタイミング調整装置をより具体化した１実施形態である、光ディスク・レコーダ用のパルス幅制御装置Ａを示すブロック図。
【図３】図３は、図２のパルス幅制御装置Ａ内における種々のパルスを示すタイミング図。
【図４】図４は、図２のパルス幅制御装置Ａ内の１つの遅延タッピング回路３０Ａ−ｋを示すブロック図。
【図５】図５は、図２の多相クロック発生器が発生する多相クロックの１例である１６相クロック、すなわち００相〜１５相（Ｐｈａｓｅ００〜１５）クロックを示すタイミング図。
【図６】図６は、図４に示したデコーダと選択回路の詳細を示す回路図。
【図７】図７は、図４の遅延タッピング回路を備えたパルス幅制御装置Ａの全体の動作を説明するためのタイミング図。
【図８】図８は、本発明による多相クロックの使用により、常に一定の相対遅延が得られることを説明するためのタイミング図。
【図９】図９は、図２に示した多相クロックＰＬＬの１実施形態の回路構成を示すブロック図。
【図１０】図１０は、本発明によるパルス幅制御装置を用いた光ディスク・レコーダＢの１実施形態を示すブロック図。
【図１１】図１１は、図１０のパルス発生器回路２４〜２８の出力波形例を示すタイミング図。
【図１２】図１２は、別の実施形態の遅延タッピング回路３０Ｃを示すブロック図。
【図１３】図１３は、さらに別の実施形態の遅延タッピング回路３０Ｄを示すブロック図。
【図１４】図１４は、本発明のタイミング調整の別の実施形態である、デジタル転送データの同期化装置Mを示すブロック図。
【図１５】図１５は、図１４の同期化装置Ｍの全体の動作を、ゲート遅延を用いた場合と比較して説明するタイミング図。
【図１６】図１６は、図１４の多相同期化回路３Ｍの１実施形態の詳細を示すブロック図。
【図１７】図１７は、図１６の多相同期化回路３Ｍの全体の動作を示すタイミング図。
【符号の説明】
１，１Ａ，１Ｍ 入力端子
２Ａ，２Ｂ パルス発生器
３，３Ａ 多相クロック使用部
３Ｍ 多相同期化回路
５，５Ａ 多相クロック発生部
５Ｍ 多相クロックＰＬＬ回路
７，７Ａ，７Ｍ 出力端子
８Ｂ レーザ・コントローラ
９Ｂ 書き込み用レーザ
２４〜２８ パルス発生器回路
３０Ａ 遅延タッピング回路
３２Ａ，３２Ｂ パルス合成器
３０１Ａ、３０１Ｃ，３０１Ｄ 入力レジスタ
３０３Ｄ 遅延設定レンジ拡張部
３０４Ａ，３０４Ｃ，３０４Ｄ タイミング調整用レジスタ
３０６Ａ，３０６Ｃ，３０６Ｄ，３０６Ｍ 上位レジスタ群
３０８Ａ，３０８Ｃ，３０８Ｄ，３０８Ｍ 下位レジスタ群
３１０Ａ，３１０Ｃ，３１０Ｄ，３１０Ｍ デコーダ
３１２Ａ，３１２Ｃ，３１２Ｄ，３１２Ｍａ，３１２Ｍｂ 選択回路
３１５Ｍ 出力レジスタ
３１６Ｍ 選択レジスタ
５２０ 位相比較回路
５２２ 分周回路
５２４ ループ・フィルタ
５２６ リングオシレータ部
Claims (8)
- 記録媒体に記録する書き込みデータに応答して、複数の部分パルスを含む書き込みパルスを発生する書き込みパルス生成回路であって、
参照クロック信号に基づいてそれぞれ所定の位相差を持つ複数のクロック信号を多相クロック信号として生成する多相クロック信号発生器と、
上記多相クロック信号の中の 1 つのクロック信号を入力し、書き込みデータと記録媒体のフォーマット仕様とに対応するパルス信号を複数の部分パルスとして並列的に発生するパルス発生部と、
上記多相クロック信号に応じて上記パルス発生部から出力される各部分パルスにそれぞれ遅延を与える遅延部と、
上記遅延部から出力される各遅延部分パルスを合成して書き込みパルスを生成するパルス合成器と、
を含み、
上記遅延部が、上記各部分パルスの立ち上がり及び立ち下がりにそれぞれ対応する複数の遅延回路を含み、
上記各遅延回路が、上記部分パルスの立ち上がり又は立ち下がりに対して上記多相クロック信号の中の 1 つのクロック信号に応じた遅延を与える、
書き込みパルス生成回路。 - 上記パルス信号が、初期パルスと中間パルスと最終パルスとを含み、
上記パルス発生部が、上記初期パルスを発生する初期パルス発生器と、上記中間パルスを発生する中間パルス発生器と、上記最終パルスを発生する最終パルス発生器と、上記各パルス発生器に対してパルスの構造を指示すると共に上記各遅延回路に対して遅延量を指示するフォーマッタとを含む、
請求項 1 に記載の書き込みパルス生成回路。 - 上記多相クロック信号が、それぞれ (2 π )/n の位相差を持つ n 個のクロック信号を含む、
請求項 2 に記載の書き込みパルス生成回路。 - 上記遅延回路が、 n 個のフリップフロップと、上記 n 個のフリップフロップの出力の 1 つを選択する選択回路とを含み、
上記多相クロック信号の n 個のクロック信号が、それぞれ対応する上記 n 個のフリップフロップのクロック入力端に供給され、
上記部分パルスの立ち上がり又は立ち下がりが、上記 n 個のフリップフロップの信号入力端に供給され、
上記選択回路から、遅延された立ち上がり又は遅延された立ち下がりが出力される、
請求項 3 に記載の書き込みパルス生成回路。 - 上記遅延回路が、更に、上記遅延量を示す選択信号をデコードするデコーダを含み、
上記デコーダのデコード結果に基づいて上記選択回路が上記 n 個のフリップフロップの中の 1 つの出力を選択する、
請求項 4 に記載の書き込みデータ生成回路。 - 上記パルス合成器が、上記部分パルスの遅延立ち上がりをセット端子に入力し、上記部分パルスの遅延立ち下がりをリセット端子に入力する複数の SR フリップフロップと、上記 SR フリップフロップの出力信号を入力して書き込みパルスを出力する論理和回路とを含む、
請求項 1 乃至 5 の何れかに記載の書き込みパルス生成回路。 - 上記部分パルスの立ち上がりと立ち下がりに異なる遅延量を与えることにより、部分パルスのパルス幅を調整する、
請求項 1 乃至 6 の何れかに記載の書き込みパルス生成回路。 - 上記参照クロック信号が、ウォブル信号である、
請求項 1 乃至 7 の何れかに記載の書き込みパルス生成回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002303964A JP4159338B2 (ja) | 2002-10-18 | 2002-10-18 | 書き込みパルス生成回路 |
| US10/687,722 US20040081053A1 (en) | 2002-10-18 | 2003-10-17 | Event timing adjustment method and device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002303964A JP4159338B2 (ja) | 2002-10-18 | 2002-10-18 | 書き込みパルス生成回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004139678A JP2004139678A (ja) | 2004-05-13 |
| JP2004139678A5 JP2004139678A5 (ja) | 2005-12-08 |
| JP4159338B2 true JP4159338B2 (ja) | 2008-10-01 |
Family
ID=32105095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002303964A Expired - Fee Related JP4159338B2 (ja) | 2002-10-18 | 2002-10-18 | 書き込みパルス生成回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20040081053A1 (ja) |
| JP (1) | JP4159338B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI233263B (en) * | 2004-04-30 | 2005-05-21 | Mediatek Inc | Multiphase waveform generator capable of phase calibration and related phase calibration method |
| JP4561459B2 (ja) * | 2004-04-30 | 2010-10-13 | ヤマハ株式会社 | Ｄ級増幅器 |
| US7376562B2 (en) * | 2004-06-22 | 2008-05-20 | Florida Atlantic University | Method and apparatus for nonlinear frequency analysis of structured signals |
| JP4607707B2 (ja) * | 2004-08-26 | 2011-01-05 | 三星電子株式会社 | ギガヘルツ周波数に効率的な遅延同期ループを有する多重位相クロック発生器を備える光学駆動回路 |
| KR101030768B1 (ko) * | 2004-08-26 | 2011-04-27 | 삼성전자주식회사 | 소비전력이 적고 고주파 동작이 가능한 광범위 지연동기루프 회로 및 이를 구비하는 광학 구동 시스템 |
| WO2006051654A1 (ja) * | 2004-11-11 | 2006-05-18 | Matsushita Electric Industrial Co., Ltd. | 書き込み補正回路、書き込み補正信号生成方法 |
| DE602005005002T2 (de) * | 2005-01-05 | 2008-08-28 | Axalto Sa | Vorrichtung zur Datenkommunikation |
| DE102005032375A1 (de) * | 2005-07-08 | 2007-04-12 | Deutsche Thomson-Brandt Gmbh | Demodulation eines Abtastsignals eines Speichermediums |
| JP2008136030A (ja) * | 2006-11-29 | 2008-06-12 | Matsushita Electric Ind Co Ltd | クロックタイミング調整方法及び半導体集積回路 |
| JP4539747B2 (ja) * | 2008-03-31 | 2010-09-08 | ソニー株式会社 | レーザ駆動回路およびその記録補償方法、並びに光ディスク装置 |
| US8816780B2 (en) * | 2010-07-27 | 2014-08-26 | Mediatek Inc. | Apparatus and method for calibrating timing mismatch of edge rotator operating on multiple phases of oscillator |
| JP5834213B2 (ja) * | 2010-07-29 | 2015-12-16 | パナソニックＩｐマネジメント株式会社 | 無線通信装置 |
| JP5856684B2 (ja) * | 2011-10-31 | 2016-02-10 | フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン | イベントを順序付けるための装置および方法 |
| JP6292860B2 (ja) * | 2013-12-17 | 2018-03-14 | キヤノン株式会社 | 光干渉断層計 |
| WO2021261712A1 (en) * | 2020-06-26 | 2021-12-30 | Sunbio, Inc. | Hemoglobin derivative co-conjugated with fatty acid-linked peg and alkoxy peg as a blood substitute |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5070492A (en) * | 1988-03-03 | 1991-12-03 | Mitsubishi Denki Kabushiki Kaisha | Signal decoding apparatus and method |
| JP3691861B2 (ja) * | 1994-09-14 | 2005-09-07 | 株式会社東芝 | 光ディスク用光パルス幅制御装置 |
| CN1249054A (zh) * | 1997-03-25 | 2000-03-29 | 三洋电机株式会社 | 信息再生装置和信息记录装置及基准标识检测电路 |
| JP3658252B2 (ja) * | 1999-10-01 | 2005-06-08 | シャープ株式会社 | 光ディスク記録再生装置 |
| JP2001209958A (ja) * | 2000-01-24 | 2001-08-03 | Sony Corp | 記録装置 |
| US6775217B1 (en) * | 2000-05-18 | 2004-08-10 | Cirrus Logic, Inc. | Multi-stage ring oscillator for providing stable delays on EFM data pulses for recording CD-R and CD-RW medium |
-
2002
- 2002-10-18 JP JP2002303964A patent/JP4159338B2/ja not_active Expired - Fee Related
-
2003
- 2003-10-17 US US10/687,722 patent/US20040081053A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20040081053A1 (en) | 2004-04-29 |
| JP2004139678A (ja) | 2004-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4159338B2 (ja) | 書き込みパルス生成回路 | |
| US6721114B1 (en) | Precompensation circuit for magnetic recording | |
| JP3863522B2 (ja) | ディジタルｖｃｏ、ｖｃｏ回路、ｐｌｌ回路、情報記録装置及び同期クロック信号生成方法 | |
| US7881172B1 (en) | Flexible optical write strategy | |
| JP5120321B2 (ja) | レーザ駆動装置、レーザ駆動方法、光学ユニット、光装置 | |
| JP2004159161A (ja) | 遅延信号生成装置及び記録パルス生成装置 | |
| JP4102289B2 (ja) | 情報記録方法、情報記録装置及び評価装置 | |
| JP3547984B2 (ja) | パルス幅制御回路及びディスク記録制御回路 | |
| EP1434355B1 (en) | Parallel/serial conversion circuit, optical output control circuit, and optical recording apparatus | |
| JP4607707B2 (ja) | ギガヘルツ周波数に効率的な遅延同期ループを有する多重位相クロック発生器を備える光学駆動回路 | |
| JP3547983B2 (ja) | パルス幅制御回路及びディスク記録制御回路 | |
| JP2556725Y2 (ja) | シンメトリ装置 | |
| JP2003209468A (ja) | Ｖｃｏ回路、ｐｌｌ回路、及び、情報記録装置 | |
| US20040130985A1 (en) | High-speed optical recording apparatus | |
| US6172951B1 (en) | CD encode device for optical disk drive | |
| JP3778554B2 (ja) | 記録パルス発生装置 | |
| JP3737023B2 (ja) | パルス幅制御回路 | |
| JP3640407B2 (ja) | 電圧制御発振器およびディスク装置 | |
| JP4395988B2 (ja) | パルス幅制御回路及びこのパルス幅制御回路を用いた光ディスク用記録補償回路 | |
| US7184231B1 (en) | Precompensation circuit for magnetic recording | |
| JP2007519131A (ja) | 光記録装置 | |
| JP2008294492A (ja) | 多相クロック生成回路 | |
| JP3843103B2 (ja) | パルス幅制御回路 | |
| JPH09161411A (ja) | 再生クロック位相補正回路 | |
| KR20040082397A (ko) | 증가된 타이밍 해상도를 갖는 타이밍 신호를 발생하는수단을 포함하는 광 기록매체 기록장치 및 기록방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051018 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051018 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080414 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080425 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080620 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080714 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080715 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120725 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120725 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130725 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |