WO2006082674A1 - 周波数シンセサイザおよびこれに用いるチャージポンプ回路 - Google Patents

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WO2006082674A1
WO2006082674A1 PCT/JP2005/018825 JP2005018825W WO2006082674A1 WO 2006082674 A1 WO2006082674 A1 WO 2006082674A1 JP 2005018825 W JP2005018825 W JP 2005018825W WO 2006082674 A1 WO2006082674 A1 WO 2006082674A1
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circuit
signal
output
phase comparator
charge pump
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PCT/JP2005/018825
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English (en)
French (fr)
Inventor
Takeshi Ikeda
Hiroshi Miyagi
Original Assignee
Niigata Seimitsu Co., Ltd.
Ricoh Co., Ltd.
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Publication date
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators

Definitions

  • the present invention relates to a frequency synthesizer and a champine circuit used therefor.
  • a frequency synthesizer using a PLL Phase Locked Loop
  • Fig. 2 is a diagram showing the configuration of a conventional frequency synthesizer using ⁇ LL.
  • the frequency synthesizer consists of a crystal oscillation circuit 1, a reference frequency divider TO 2, a phase comparator 3, and a charge pump.
  • Circuit 4 low pass filter (LPF) 5, voltage controlled oscillator (VCO) 6, variable frequency divider 7
  • the crystal oscillation circuit 1 generates a signal having a predetermined frequency. »Quasi-frequency divider 2 is
  • the frequency of the signal output from the crystal oscillation circuit 1 is divided by a fixed division ratio.
  • the phase comparator 3 detects the phase difference between the reference signal output from the frequency divider 2 force and the feedback signal output from the variable frequency divider 7, and in accordance with the result, the logic ⁇ LJ Or, output a “H” signal from the U p and D 0 wn terminals.
  • the champ circuit 4 performs a charge operation or a discharge operation based on the signal output from the Up and Dow n terminals of the phase comparator 3.
  • a signal proportional to the phase difference detected by phase comparator 3 is output.
  • LPF 5 removes the high-frequency component of the signal output from charge pump circuit 4 and outputs it to VC 06.
  • VC 0 6 is output from LPF 5 It oscillates at a frequency proportional to the voltage of the signal and outputs it as a local oscillation signal to the outside of the frequency synthesizer and to the variable divider 7.
  • the variable frequency divider 7 divides the output frequency of VC o 4 by a specified division ratio, and feeds the result back to the phase comparator 3 as a feedback signal.
  • Phase comparison 3 detects the phase difference between the reference signal output from the reference frequency divider 2 and the feedback signal output from the variable frequency divider.
  • phase comparison is performed when a logic low signal with a pulse width corresponding to the phase difference is output from the U insulator of phase comparator 3.
  • the signal “ ⁇ ” is output to the D own terminal of device 3.
  • phase of the fidock signal advances from the phase of the reference signal
  • a logic “L” signal having a pulse width corresponding to the phase difference is output from the Down terminal force of phase comparison 3.
  • the “H” signal is output to the Up pin of phase comparison 3.
  • the signal “ ⁇ ” is output from both the UP and D o w n terminals of the phase comparator 3.
  • the charge pump circuit 4 includes a transistor (switching element) in which the UP terminal of the phase comparator 3 and the D wn element are connected to the gate, and a constant current source circuit connected to the transistor. ing .
  • a logic “L” signal is received from the U ⁇ terminal of phase comparator 3, it operates to charge itself using a constant current source.
  • D own end-mosquito phase comparator 3 ⁇ 1 et Sarashiri "L” to work to his discharge electricity using a constant current source.
  • the frequency of the feedback signal is smaller than the frequency of the reference signal (the phase of the feedback signal is delayed from the phase of the reference signal.
  • the VC 0 6 Since the output frequency decreases, the frequency of the feed and back signals decreases, and the phase difference from the reference signal becomes smaller, so the frequency of the local oscillation signal output from VCO 6 is proportional to the frequency of the reference signal. Approaching the desired frequency
  • the frequency synthesizer is the frequency of the feedback signal
  • Patent Document 1 Japanese Patent Laid-Open No. 10-24-242-12
  • Patent Document 2 Japanese Patent Application Laid-Open No. 6-2840 069
  • a power input is provided in the phase comparator, and output from the D 0 W n terminal and the U p element of the phase comparator when a power signal is input.
  • the chain pump circuit is made to have eight impedance states (F D — Ting state), and the current flowing in the ⁇ runance evening is reduced. I am doing it.
  • the present invention has been made to solve such a problem, and does not use a control signal from the outside such as a signal or an intermittent signal.
  • a control signal from the outside such as a signal or an intermittent signal.
  • the present invention detects whether or not the frequency synthesizer is in an on-state based on a signal output from the phase comparison.
  • the frequency synthesizer is in the ⁇ state
  • the charge pump circuit is
  • the constant current circuit is disconnected by the switching circuit. Do not use the control signal from ⁇ s that flows into the charge pump circuit when in the impedance state.
  • FIG. 1 is a diagram illustrating a configuration example of the charge pump circuit according to the present embodiment.
  • Figure 2 shows an example of the overall configuration of a frequency synthesizer.
  • FIG. 3 is a diagram showing another configuration example of the charge pump circuit according to the present embodiment.
  • FIG. 4 is a diagram showing another configuration example of the charge pump circuit according to the present embodiment.
  • BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
  • FIG. 1 is a diagram illustrating a configuration example of a charge pump circuit 4 according to the present embodiment. This chi
  • the overall configuration of the frequency synthesizer using the pump circuit 4 is the same as in FIG.
  • the charge pump circuit 4 of the present embodiment includes a first power lens / mirror circuit 11, a second current / mirror circuit 12, and these current mirror circuits 11. , 1 and 2 are connected to first and second constant current source circuits 14 and 15.
  • the first current mirror circuit 1 1 is configured by connecting three M 0 S ⁇ ranges T rl to T r 3 in a current and is output from the Up pin of the phase comparator 3. Based on the signal, charge operation is performed using the first constant current source circuit 14. Second force reno mirror circuit
  • 1 2 consists of three nMOSs ⁇ Runges T r 4 to T r 6 in force-rent mirror connection, and the second constant based on the signal output from the D own terminal of phase comparator 3 Discharge operation using current source circuit 15
  • Inverter circuit 1 3 is provided to invert the logic level of the input signal, and the output node of inverter circuit 1 3 is This is connected to the gate of the PMOS transistor T r 1 constituting the first current / mirror circuit 11. p MO S Rungis evening T r
  • the source of 1 is connected to the power supply terminal, and the drain is connected to the gates of two PMs transistors T r 2 and T r 3 that are connected to the current collector.
  • the sources of transistors T r 2 and T r 3 are both connected to the source terminal, and the drain of p M O S transistor T r 2 is the first constant current source circuit
  • the drain of p M Os transistor T r 3 is a chain pump circuit.
  • the gate of 4 is connected to D 0 W n «1000 of the phase comparator 3.
  • the source of M ⁇ S range T r 4 is connected to the ground, and the H line is connected to the power n ⁇ mirror connected to the n n M 0 S ran sis T r 5 and T r 6 gates
  • the source of ⁇ n M 0 S h ranstar T r 5, ⁇ r 6 is connected to the ground terminal, and the drain of n M 0 S ⁇ Rungis T r 5 is the second constant current source circuit 1 5
  • the drain of n M 0 S h ransis T r 6 is ⁇ at the output terminal 0 U t of the charge pump circuit 4
  • a loop fill 16 is provided between the first and second current circuit 1 1 1 2 and the output terminal O u t of the channel pump circuit 4.
  • the loop filter 16 is provided with a capacitor C.
  • the change pump circuit 4 of this embodiment is based on the signal output from the UP element and the D own terminal of the phase comparator 3, and By performing operation or discharge operation on the condenser C, a signal proportional to the phase difference detected in phase comparison 3 ⁇ 453 is output.
  • the charge pump circuit 4 of the present embodiment further includes an AND circuit 17 and two p MOS transistors 1 8 19.
  • a N D circuit 1 7 takes the signal output from the U p terminal of phase comparator 3 and D o w n repulsive force as two inputs, and outputs the product of the logical levels.
  • the A N D circuit 17 outputs a logic “H” signal only when both the signals output from the U p terminal and the Dow n terminal of the phase comparator 3 are logic “H” signals.
  • the charge pump circuit 4 is in the eight impedance state, that is, the frequency synthesizer is in the locked state. Therefore, the AND circuit 17 is It functions as a lock detection circuit that detects whether or not the frequency synthesizer is locked based on the signal output from the phase comparator 3.
  • the output node of AND circuit 1 7 has two p MOS ⁇ Runges 1 8 1 Connected to 9 gates.
  • the first pMOS transistor 18 is connected between the first constant current source circuit 14 and the ground terminal.
  • the second p MOS transistor 19 is connected between the second constant current source circuit 15 and the second force lens mirror circuit 12.
  • These two p MOS transistors 1 8 and 1 9 are turned on when a logic “L” signal is output from the AND circuit 17, and turned off when a logic “H” signal is output. That is, the p MO S transistors 1 8 and 1 9 are turned on when the frequency synthesizer is unlocked and turned off when the frequency synthesizer is locked. In this way, the two pMOS transistors 18 and 19 are switching circuits that switch the connection of the constant current circuits 14 and 15 according to the detection result of the lock state by the AND circuit 17. Functions as a road.
  • the phase comparator 3 detects the phase difference between the reference signal output from the reference frequency divider 2 and the feedback signal output from the variable frequency divider 7. When the phase of the feedback signal is delayed from the phase of the reference signal, a logic “L” signal having a pulse width corresponding to the phase difference is output from the Up pin of the phase comparator 3.
  • a logic “H” signal is output to the D 0 wn terminal of the phase comparator 3 .
  • the first constant current source circuit 14 is used to charge the capacitor C of the loop filter 16 using the first constant current source circuit 14. That is, the logic level of the logic “L” signal output from the Up terminal of the phase comparator 3 is inverted by the inverting circuit 1 3.
  • a signal of logic “H” is output to the gate of the p MOS transistor T rl constituting the first current mirror circuit 1 1. Entered. Therefore, PM 0 S ⁇ Rungis evening T r 1 becomes off.
  • the logic “H” signal output from the DOW nm element of the phase comparator 3 is connected to the gate of the n M 0 S ⁇ Rungis evening T r 4 that forms the second current mirror circuit 1 2.
  • the n MOS transistor T r 4 is turned on.
  • the signal of ⁇ L is input to the two n M 0 S ⁇ Rungis evening T r 5 T r 6 gates connected to Karen ⁇ mirror. Therefore, n MOS transistor evenings T r 5 and T r 6 are off.
  • the terminal voltage of the capacitor C is When the voltage (output terminal voltage of charge pump circuit 4) rises, the oscillation frequency of VC 06 rises. Therefore, the frequency of the signal fed back from VC06 to phase comparator 3 via variable frequency divider 7 increases. As a result, the frequency of the feedback signal, which was lower than the frequency of the reference signal, approaches the frequency of the reference signal. As a result, the frequency of the local oscillation signal output from VCO 6 approaches a desired frequency proportional to the frequency of the reference signal.
  • phase of the feedback signal advances from the phase of the reference signal
  • a “L” signal with a pulse width corresponding to the phase difference is output from the Dow n terminal of the phase ratio comparator 3.
  • the phase comparator 3 Up pin output signal “H” is output.
  • the charge pump circuit 4 receives the logic “: LJ” signal from the D own terminal of the phase comparator 3. It operates to lighten the capacitor C of the loop 16 using the constant current source circuit 2 of 2.
  • the logic “L” signal output from D own 3 ⁇ 4 of the phase comparator 3 is input to the gates of the n MO S transistors 4 1 to 4 constituting the second current mirror circuit 1 2.
  • the n M O S transistor T r 4 is turned off.
  • the “H” signal is input to the gates of the two n MOS transistors in the current mirror connection T r 5 and T r 6 n M 0 S ⁇ Rungis evening T r 5
  • T r 6 is turned on.
  • a constant current I 2 flows toward the ground terminal through T r 5.
  • the logic level of the signal of logic “H” output from the U p terminal of the phase comparator 3 is inverted by the inverting circuit 1 3.
  • a signal of logic “L” is input to the gate of the pMOS transistor Tr 1 constituting the first force rent mirror circuit 11. Therefore, the p MO S transistor T rl is turned on.
  • p MO S transistor T rl is turned on, a high signal is input to the gates of the two p MOS transistors T r 2 and T r 3 connected to the current mirror.
  • the transistors T r 2 and T r 3 are turned off.
  • the p MO S transistors T r 2 and T r 3 of the first current mirror circuit 11 are turned off and the n MO S transistor T r 5 of the second current mirror circuit 12 is turned off.
  • T r 6 is turned on, resulting in a constant current I 2 flowing through the n MO S transistor T r 5, and to the ground terminal via the n MO S transistor T r 6 connected to the current mirror.
  • the constant current I D flows so as to be drawn from the capacitor C of the loop filter 1 6, and the capacitor C is discharged.
  • the oscillation frequency of V C 0 6 decreases. Therefore, the frequency of the signal fed back from V C 06 to the phase comparator 3 via the variable frequency divider 7 decreases. As a result, the frequency of the feedback signal that is larger than the frequency of the reference signal approaches the frequency of the reference signal. As a result, the frequency of the local oscillation signal output from V C 06 approaches a desired frequency proportional to the frequency of the reference signal.
  • the frequency synthesizer finally operates so that the frequency of the feedback signal approaches the frequency of the reference signal, regardless of whether the frequency of the feedback signal is larger or smaller than the frequency of the reference signal. It Therefore, the oscillation frequency of VC06 is locked to a constant frequency. In this locked state, that is, when the phase of the feedback signal is synchronized with the phase of the reference signal, the signal output from the phase comparator 3 is represented by Up ii insulator and D
  • Both O W n terminals are logic “H” signals.
  • the charge pump circuit 4 When the charge pump circuit 4 receives a logic “H” signal from both the U p terminal and the D 0 wn child of the phase comparator 3, the charge pump circuit 4 becomes an eight-impedance state. That is, when both the U p child and the D own terminal are set to “H”, the p MOS of the first current mirror circuit 11 1 ⁇ the lanes T r 1 and the n MOS of the second current mirror circuit 1 2 ⁇ Rungis evening T r 4 is turned on. As a result, p MoS ⁇ Rungis evening T r 2, T r 3 of the first current mirror circuit 11 1 and n of the second force lens mirror circuit 1 2
  • the no-impedance state of the charge bump circuit 4 is detected by the AND circuit 17, and the first and second pMOS transistors 1 8, 19 are detected in the 8-impedance state. ⁇ current circuit 1 4 1 5 is disconnected, so that the current I 1 I 2 flowing in charge pump circuit 4 is
  • 1 AND circuit 1 7 is connected in common to PM 0 s
  • this invention is not limited to this.
  • a pair of two AND circuits 2 1 2 2 and two 0 R circuits 2 3 2 4 may be provided as a lock detection circuit.
  • the first AND circuit 2 1 includes the phase comparator 3
  • the signal output from the U P terminal and D o w n child force is taken as two inputs, and the product of the logical levels is output.
  • the first 0R circuit 23 has two inputs, the signal output from the Up terminal of the phase comparator 3 and the signal output from the first AND circuit 21, and the sum of the logic levels. To output.
  • the output node of the first 0 R circuit 2 3 is the first p M O S transistor
  • 1 is connected to 8 gates.
  • the second NAND circuit 2 2 takes the signals output from the Up and D wn terminals of the phase comparator 3 as two inputs and outputs the product of the logical levels.
  • the second OR circuit 24 has two inputs, the signal output from the D own terminal of the phase comparator 3 and the signal output from the second AND circuit 22, and the sum of the logic levels is calculated. And output.
  • the output node of the second OR circuit 24 is connected to the gate of the second PMOS Runges 19.
  • 1 OR circuit 2 3 is logic “L” signal 2nd O circuit 2 4 outputs logic “HJ signal respectively. Evening 19 turns off, and only the first pMOS ⁇ Runges evening 18 is turned on, eliminating the current I 2 flowing in the charge pump circuit 4 even in the unlocked state; The m-flow can be reduced.
  • a signal of logic ⁇ L '' is output from the DRH terminal of the pRH logic ⁇ HJ from the U p terminal of the phase comparator 3.
  • the first and second AND circuits 2 1 and 2 2 both output a logic “L” signal.
  • the first OR circuit 23 is a logic “HJ signal
  • the second OR circuit 24 is a logic. Output 1e of “L” respectively. As a result, the first PMOS transistor 18 is turned off, and the second p
  • both the first and second signals are output.
  • the second AND circuit 2 1 2 2 outputs a logic “H” signal.
  • both the first and second OR circuits 2 3 2 4 also output a logic “H” signal. O
  • both the first and second p MOS transistors 1 8 1 9 are turned off. . Therefore, in the locked state, both the current I and I 2 flowing in the charge pump circuit 4 can be eliminated, and the current consumption can be greatly reduced.
  • the example in which the first and second constant current circuits 14 15 are provided for charging and discharging, respectively but the present invention is not limited thereto.
  • One constant current circuit may be used for both power and discharge. In this case, for example
  • the second constant current circuit 1 5 and the second PM 0 S ⁇ Runges evening 1 9 are not required, and the rain of the n MO S transistor T r 5 constituting the second power range mirror circuit 1 2 is It is possible to connect to the PMOS ⁇ ranstar 1 8.
  • the D-pack detection circuit is the charge pump circuit 4 Although the example provided inside has been described, it may be provided outside the charge pump circuit 4. For example, a lock detection circuit may be provided inside the phase comparator 3.
  • the present invention is useful for a technique for reducing current consumption by eliminating current flowing in a charge pump circuit in a frequency synthesizer and a charge pump circuit used therefor.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　位相比較器のＵｐ端子およびＤｏｗｎ端子より出力される信号に基づいて周波数シンセサイザがロック状態か否かを検出するＡＮＤ回路１７と、ＡＮＤ回路１７の出力信号に応じて、チャージポンプ回路４を構成する定電流回路１４，１５の接続の有無を切り替えるスイッチング回路１８，１９とを備え、チャージポンプ回路４のハイインピーダンス状態がＡＮＤ回路１７によって検出されたときに、スイッチング回路１８，１９によって定電流回路１４，１５の接続を切ることにより、パワーカット信号や間欠信号といった外部からの制御信号を用いることなく、チャージポンプ回路４の中に流れる電流をなくすことができるようにする。

Description

明 細 書 周波数シンセサイザおよびこれに用いるチャージポンプ回路 技術分野
本発明は、 周波数シンセサイザおよびこれに用いるチャ一シ ンプ回 路に関するものである。 背景技術
一般に、 無線通信機では、 局部発振回路として、 P L L (Phas e Locke d Loop) を用いた周波数シンセサイザが用いられる。 図 2 は 、 Ρ L Lを 用いた従来の周波数シンセサィザの構成を示す図である 図 2 に示すよ うに、 周波数シンセサイザは 、 水晶発振回路 1、 基準分周 TO 2、 位相比 較器 3、 チャージポンプ回路 4、 ローパスフィルタ （ L P F ) 5 、 電圧 制御発振器 （ V C O ) 6、 可変分周器 7 を備えて構成されている
水晶発振回路 1 は 、 所定の周波数の信号を発生する。 »準分周器 2 は
、 水晶発振回路 1から出力される信号の周波数を固定の分周比で分周し
、 基準周波数の基準信号を発生する。 位相比較器 3 は、 分周器 2力、 ら出力される基準信号と、 可変分周器 7から出力されるフィ一ドバック 信号との位相差を検出し、 その結果に応じて、 論理 「L J または 「H」 の信号を U p端子および D 0 w n端子より出力する。 チャ一ン ンプ回 路 4は、 位相比較器 3の U p端子および D o w n端子よ Ό出力される信 号に基づいてチヤ一ジ動作またはディスチャージ動作を行 ことにより
、 位相比較器 3 にて検出された位相差に比例した信号を出力する。
L P F 5は、 チャージポンプ回路 4から出力される信号の高周波成分 を除去して V C 0 6 に出力する。 V C 0 6は、 L P F 5から出力される 信号の電圧に比例した周波数で発振し、 局部発振信号として周波数シン セサイザの外部に出力するとともに、 可変分周器 7 に出力する。 可変分 周器 7は、 V C o 4の出力周波数を指定された分周比で分周し 、 その結 果をフイー ドパ、ック信号として位相比較器 3にフイー ドバックする 次に 、 このように構成された従来の周波数シンセサイザの動作を説明9 る。 位相比較 3は、 基準分周器 2から出力される基準信号と、 可変 分周器 ， か ら出力されるフィードバック信号との位相差を検出する 。 フ イードバック信号の位相が基準信号の位相より遅れると、 その位相差に 応じたパルス幅を有する論理 「L」 の信号が位相比較器 3 の U Ρ顺子か ら出力される のとき位相比較器 3 の D o w n端子には 理 「 Η」 の信号が出力されている。
一方、 フィ ドノ ック信号の位相が基準信号の位相より進むと 、 その 位相差に応じたパルス幅を有する論理 「 L」 の信号が位相比較 3の D o w n端子力、ら出力される。 このとき位相比較 3 の U p端子に ょ 卿 理 「H」 の信号が出力されている。 また、 フィ ドバック信号の位相が 基準信号の位相と同期すると、 位相比較器 3の U P端子および D o w n 端子の両方から Μ理 「 Η 」 の信号が出力される
チャージポンプ回路 4は、 位相比較器 3 の U P端子および D ο w n « 子がゲー トに接続された トランジスタ （スイツチング素子） と 当該ト ランジス夕に接続された定電流源回路とを備えて構成されている 。 そし て、 位相比較器 3 の U ρ端子から論理 「 L」 の信号を受けると 定電流 源を利用して自ら充電するように動作する。 また 、 位相比較 3の D o w n端 ~ カ^1ら晒理 「 L」 の信号を受けると、 定電流源を利用して自ら放 電するように 作する。
チャージポンプ回路 4がチャージ動作をする とによって出力端子電 圧が上昇すると、 V C 0 6 の発振周波数は上昇する。 ンプ回路 4がデイスチヤ ージ動作をすることによつて出力端子電圧が下 降すると V C 0 6 の発振周波数は下降する V C O 6より出力される 局部発振信号は、 可変分周器 7 を介して位相比較器 3 にフィー バック される。
フィ一 ドノ 'ック信号の周波数が基準信号の周波数より も小さい 口 ( フィー ドバック信号の位相が基準信号の位相より も遅れている塲 α ノ は
、 上述のように V C 0 6の出力周波数が上昇するので、 フィー ド、バック 信号の周波数は上昇し 、 基準信号との位相差が小さくなる れによ Ό V c o 6 より出力される局部発振信号の周波数は、 基準信号の周波数 に比例した所望の周波数に近づいていく。
また、 フィー ドバック信号の周波数が基準信号の周波数より も大きい 場合 （フイー ドノ、'ック信号の位相が基準信号の位相より も進んでいる場 合） は、 上述のように V C 0 6 の出力周波数が下降するので、 フィ ド、 バック信号の周波数は下降し、 基準信号との位相差が小さくなる れ により、 V C O 6より出力される局部発振信号の周波数は、 基準信号の 周波数に比例した所望の周波数に近づいてい
このように、 周波数シンセサイザは、 フィ ドバック信号の周波数 (
V C O 6 の出力周波数に比例した周波数） が基準信号の周波数より大ぎ くても小さくても、 最終的には、 フィードバック信号の周波数が基準信 号の周波数に近づく うに動作し、 それによつて V C o 6 の発振周波数 は一定周波数に口ックされる。 このロック状態のときに 、 位相比較器 3 から出力される信号は U p端子および D o w n端子の両方と nfm理 Γ
H」 の信号とされる
従来、 このように構成された周波数シンセサイザにおいて、 その消費 電力を低減するための試みが成され、 いくつかの手法が提案されている
(例えば 、 特許文献 1 2参日 s ) 特許文献 1 ： 特開平 1 0 — 2 2 4 2 1 2号公報
特許文献 2 ： 特開平 6 — 2 8 4 0 6 9号公報
特許文献 1 に記載の技術では 、 位相比較器にパヮ 力ヅ 卜入力端子を 設け、 パ ―力ッ ト信号が入力したとさに位相比較器の D 0 W n端子お よび U p 子から出力される信号を共に 制的に論理 Γ H J とすること により、 チャ―ンポンプ回路を八イインピ ダンス状能 (フ D —ティ ン グ状態） にして 、 その中の 卜ランンス夕に流れる電流をな <すようにし ている。
また、 特許文献 2 に記載の技術では 待ち受け時における間欠信号が オフになつたときに、 基準分周器、 可変分周器およびプ Uスケ ラの動 作を停止させて低消費電流状態にし、 チャ —ジポンプ回路を八イイ ンピ ダンス状態にして、 その出力電圧を周波数シンセサィザの Pック時に おける値に保持させるようにしている 発明の開示
しかしながら、 上記特許文献 1 , 2 に記載の技術では、 パワーカッ ト 信号や間欠信号といった制御信号を外部で生成し、 それを周波数シンセ サイザに入力する必要がある。 そして、 外部より入力した制御信号に従 つてチャージポンプ回路をハイインピ一ダンス状態にする必要が'ある。 そのため、 いったん制御信号を入力してハイインピーダンス状態にする と、 その後で制御信号が切り替わらない限りハイインピーダンス状態が 維持されてしまい、 その間に基準信号とフィー ドバック信号の位相がず れても、 P L Lのロック状態を解除することができないという問題があ つた。
本発明は、 このような問題を解決するために成されたものであり、 パ ヮ一カツ 卜信号や間欠信号といった外部からの制御信号を用いることな < 、 チャー ン小ンプ回路の中にある定電流回路の動作をス夕ンバィ状態 にして 、 卜ランジス夕に流れる電流をなくす とによつて消費 ¾流の低 減を図ることができるようにする とを目的とする。
上 した課題を解決するために 、 本発明では 、 位相比較 より出力さ れる信号に基づいて周波数シンセサィザが Π ク状態か否かを検出する
Π ック検出回路と、 πック検出回路による oック状態の検出結果に応じ て、 チャージポンプ回路を構成する定電流回路の接続の有 を切り替え るスィ ッチング回路とを備える。
上記のように構成した本発明によれば、 周波数シンセサ ザが □ック 状態になり、 チヤ一ジポンプ回路が八イインピ一ダン 台匕
ス状 、になつたこ とが ック検出回路によつて検出されると 、 スィ ッチング回路によって 定電流回路の接続が切られることとなるので 、 パヮ一力ッ 卜信号や間欠 信号といつた外部からの制御信号を用いることな < 、 八ィィンピ一ダン ス状態のときにチヤージポンプ回路の中に流れる s 、)お
¾ ί/ILをな <すことがで さ、 消 電流を低減することがでさる。 図面の簡単な説明
図 1 は、 本実施形態によるチャージポンプ回路の構成例を示す図であ る。
図 2 は、 周波数シンセサイザの全体構成例を示す図である。
図 3 は、 本実施形態によるチャージポンプ回路の他の構成例を示す図 である。
図 4は、 本実施形態によるチャージポンプ回路の他の構成例を示す図 である。 発明を実施するための最良の形態 以下、 本発明の一実施形態を図面に基づいて説明する 図 1 は、 本実 施形態によるチャージポンプ回路 4の構成例を示す図である 。 このチヤ
—ン 、、ホンプ回路 4を用いた周波数シンセサイザの全体構成は 、 図 2 と同 様である。
図 1 に示すように、 本実施形態のチャージボンプ回路 4は 、 第 1 の力 レン 卜ミラ一回路 1 1 と、 第 2のカ レン 卜ミ ラー回路 1 2 と 、 これらの カレン トミラー回路 1 1 , 1 2 に接続された第 1および第 2の定電流源 回路 1 4， 1 5 とを備えている 。 第 1 のカレン トミ ラ一回路 1 1 は、 3 つの M 0 S 卜ランジス夕 T r l〜T r 3 をカレン 卜 ラ一接続して構 成され 、 位相比較器 3 の U p端子より出力される信号に基づき第 1 の定 電流源回路 1 4を利用して充電動作を行う。 第 2の力レノ ミ ラ一回路
1 2は 、 3つの n M O S 卜ランジス夕 T r 4〜T r 6 を力レン トミラー 接 '¾¾して構成され、 位相比較器 3 の D o w n端子よ Ό出力される信号に 基づき第 2の定電流源回路 1 5 を利用して放電動作を行
第 1 のカレン 卜ミ ラ一回路 1 1 の前段 （位相比較器 3の U P端子と第
1 の力 レン卜ミ ラー回路 1 1 との間） には、 入力される信号の論理レべ ルを反転して出力する反転回路 1 3が設けられている 反転回路 1 3の 出カノードは、 第 1 のカレン 卜ミ ラー回路 1 1 を構成する P M O S トラ ンンス夕 T r 1 のゲー トに接続されている。 p MO S ランジス夕 T r
1 のソースは電源端子に接続され、 ドレインはカレン 卜 ラ一接続され た 2つの P M〇 S トランジス夕 T r 2 , T r 3のゲ一卜に接続されてい る。 Ρ M 0 S 卜ランジスタ T r 2 , T r 3のソースは共に 源端子に接 続され 、 p M O S トランジス夕 T r 2 の ドレイ ンは第 1 の定電流源回路
1 4に 、 p M O S トランジス夕 T r 3 の ドレインはチャ ―ンポンプ回路
4の出力端子〇 u t に接続されている。
第 2のカレン トミ ラ —回路 1 2 を構成する n MO S 卜ランジス夕 T r 4 のゲ トは、 位相比較器 3 の D 0 W n «千に接続されている。 当該 n
M 〇 S ラ ンジス夕 T r 4 のソ スは接地 子に接 され Hレイ ンは 力レン 卜ミ ラー接続された 2 の n M 0 S ランシス夕 T r 5 , T r 6 のゲー卜に接続されてい Ό n M 0 S hランンスタ T r 5 , τ r 6 のソ スは共に接地端子に接 れ n M 0 S 卜ランジス夕 T r 5の ド レイ ンは第 2の定電流源回路 1 5 に n M 0 S hランシス夕 T r 6の ドレイ ンはチャージポンプ回路 4 の出力端子 0 U t に Ιτπ れている
第 1および第 2 のカレン 卜 ラ 回路 1 1 1 2 とチャ ンポンプ回 路 4の出力端子 O u t との間には、 ル ―プフィル夕 1 6が設けられてい る 。 ル プフィルタ 1 6はコンデンサ Cを備えている 本実施形態のチ ャ ―ンポンプ回路 4は、 位相比較器 3 の U P 子および D o w n端子よ り出力される信号に基づいてル ―プフィル夕 1 6 のコンァンサ Cに対し 動作または放電動作を行う ことにより 位相比較 ¾5 3にて検出さ れた位相差に比例した信号を出力するよ Όになつている
本実施形態のチャージポンプ回路 4はさらに A N D回路 1 7 と 2つ の p M O S トランジスタ 1 8 1 9 とを備えている。 A N D回路 1 7 は 、 位相比較器 3 の U p端子および D o w n 亍力 ら出力される信号を 2 入力とし、 その論理レベルの積をとつて出力する
A N D回路 1 7 は、 位相比較器 3 の U p端子および D o w n端子カゝら 出力される信号の双方が論理 「H」 の信号のときにのみ、 論理 「 H」 の 信号を出力する。 U p端子および D o w n端子の信号が双方とも 「H」 の場合とは、 チャージポンプ回路 4が八イインピ ダンスの状態 、 つま り周波数シンセサイザがロック状態の場合である したがって、 A N D 回路 1 7 は、 位相比較器 3より出力される信号に づいて周波数シンセ サイザがロック状態か否かを検出するロック検出回路として機能する。
A N D回路 1 7 の出力ノー ドは、 2つの p M O S 卜ランジス夕 1 8 1 9 のゲー トに接続されている。 第 1 の p M O S トランジスタ 1 8 は、 第 1 の定電流源回路 1 4 と接地端子との間に接続されている。 また、 第 2の p MO S トランジスタ 1 9 は、 第 2の定電流源回路 1 5 と第 2 の力 レン 卜ミ ラー回路 1 2 との間に接続されている。
これら 2つの p MO S トランジスタ 1 8 , 1 9 は、 AND回路 1 7か ら論理 「 L」 の信号が出力されたときにはオンし、 論理 「 H」 の信号が 出力されたときにはオフとなる。 すなわち、 p MO S トランジスタ 1 8 , 1 9 は、 周波数シンセサイザが非ロック状態のときにはオンとなり、 ロック状態のときにはオフとなる。 このように、 2つの p MO S トラン ジス夕 1 8 , 1 9は、 A N D回路 1 7 によるロック状態の検出結果に応 じて、 定電流回路 1 4 , 1 5 の接続の有無を切り替えるスイッチング回 路として機能する。
次に、 図 1 のように構成したチヤ一ジポンプ回路 4およびこれを含む 図 2 のような周波数シンセサイザの動作を説明する。 位相比較器 3 は、 基準分周器 2から出力される基準信号と、 可変分周器 7から出力される フィー ドバック信号との位相差を検出する。 フィー ドバック信号の位相 が基準信号の位相より遅れると、 その位相差に応じたパルス幅を有する 論理 「L」 の信号が位相比較器 3の U p端子から出力される。 このとき 位相比較器 3 の D 0 w n端子には、 論理 「H」 の信号が出力されている チャージポンプ回路 4は、 位相比較器 3の U p端子から論理 「L」 の 信号を受けると、 第 1 の定電流源回路 1 4を利用してループフィルタ 1 6のコンデンサ Cを充電するように動作する。 すなわち、 位相比較器 3 の U p端子から出力された論理 「L」 の信号は、 反転回路 1 3 によって 論理レベルが反転される。 これにより、 第 1 のカレン トミラー回路 1 1 を構成する p MO S トランジスタ T r l のゲー トに論理 「H」 の信号が 入力される。 そのため、 P M 0 S 卜ランジス夕 T r 1 はォフとなる。 p
M O S 卜ランジス夕 T r 1 がォフになると、 カ レント ラ 接続された
2つの p M 0 S 卜ランジスタ T r 2 T r 3のゲートには論理 「： L」 の 信号が入力されるので、 P M 0 S 卜ランジス夕 T r 2 Τ r 3 はオンと な 。
一方、 位相比較器 3 の U P W子か ΒΠΗ理 「 L」 の信号が出力されてい るので、 A N D回路 1 7 の出力は 「 L」 となり、 第 1 の Ρ M O S 卜ラン ジス夕 1 8はオンとなる これによ Ό 電源端子から P Μ O S 卜ランジ ス夕 T r 2、 第 1 の定電流源回路 1 4 第 1 の p M 0 S hランジス夕 1
8 を通じて接地端子に向かつて At電流 I カ 流れる。
また、 位相比較器 3 の D O W n m子から出力された 理 「 H 」 の信号 は、 第 2 のカレン 卜ミ ラ 回路 1 2 を構成する n M 0 S 卜ランジス夕 T r 4のゲ —卜に入力される れによ り n M O S トランジス夕 T r 4 はオンとなる。 n M〇 S 卜ランジス夕 T r 4がオンになると、 カレン 卜 ミ ラー接続された 2つの n M 0 S 卜ランジス夕 T r 5 T r 6のゲー ト には Γ L 」 の信号が入力されるので n M O S トランンス夕 T r 5 , T r 6 はォフとなる。
以上のように、 第 1 の力レン 卜 ラ 回路 1 1 の P Μ o S 卜ランシス 夕 T r 2 T r 3がオンに ¾るとともに 、 第 2 のカレン h 5ラ 回路 1
2の n M O S トランジス夕 T r 5 T r 6がオフになる とにより、 P
M O S トランジスタ T r 2 を流れる定電流 I iに起因して、 これにカ レン トミラー接続された p M O S トランジスタ T r 3からチャージポンプ回 路 4の出力端子 O u t に向かって定電流 I cが流れる。 そして、 このよう に出力端子〇 u t に向かって吐き出すように流れる定電流 I cによって、 ループフィル夕 1 6 のコンデンサ Cが充電される。
このようなコンデンサ Cの充電によって、 当該コンデンサ Cの端子電 圧 （チャージポンプ回路 4の出力端子電圧） が上昇すると、 V C 0 6の 発振周波数は上昇する。 そのため、 V C〇 6から可変分周器 7 を介して 位相比較器 3 にフィー ドバックされる信号の周波数が上昇する。 これに より、 基準信号の周波数よりも小さかったフィー ドバック信号の周波数 が、 当該基準信号の周波数に近づいていく。 その結果、 V C O 6 より出 力される局部発振信号の周波数は、 基準信号の周波数に比例した所望の 周波数に近づいていく。
一方、 フィー ドバック信号の位相が基準信号の位相よ り進むと、 その 位相差に応じたパルス幅を有する 冊理 「 L 」 の信号が位相比拿父器 3の D o w n端子から出力される。 このとさ位相比較器 3の U p端子 ί 理 「H 」 の信号が出力されている チャ―ジポンプ回路 4は 、 位相比較 器 3 の D o w n端子から論理 「： L J の信号を受けると、 第 2の定電流源 回路 1 5を利用してル —プフィル夕 1 6 のコンデンサ Cを放雷するよう に動作する。
すなわち、 位相比較器 3の D o w n ¾子から出力された論理 「 L」 の 信号は、 第 2のカレン トミラ―回路 1 2 を構成する n MO S トランジス タ Τ 1- 4のゲー トに入力される 。 これにより n M O S トランジスタ T r 4はオフとなる。 n MO S hランジス夕 T r 4がオフになると、 カレ ン トミラー接続された 2つの n M O S 卜ランジス夕 T r 5 , T r 6のゲ 卜には 「 H」 の信号が入力されるので n M 0 S 卜ランジス夕 T r 5
, T r 6はオンとなる。
一方、 位相比較器 3の D 0 w n端子か 理 「 L 」 の信号が出力され ているので、 A N D回路 1 7の出力は 「 L」 となり 、 第 2の p MO S ト ランジス夕 1 9はオンとなる <TLにより、 電源端子から第 2 の定電流 源回路 1 5、 第 2の p M〇 S hランジス夕 1 9 n M O S トランジスタ
T r 5を通じて接地端子に向かって定電流 I 2が流れる。 また、 位相比較器 3の U p端子から出力された論理 「 H」 の信号は、 反転回路 1 3 によって論理レベルが反転される。 これにより、 第 1 の力 レン トミ ラ一回路 1 1 を構成する p MO S トランジスタ T r 1 のゲー ト に論理 「L」 の信号が入力される。 そのため、 p MO S トランジスタ T r l はオンとなる。 p MO S トランジスタ T r lがオンになると、 カレ ン トミ ラ一接続された 2つの p M O S トランジスタ T r 2 , T r 3 のゲ 一トには 「H」 の信号が入力されるので、 p M O S トランジスタ T r 2 , T r 3 はオフとなる。
以上のように、 第 1 のカレン トミ ラー回路 1 1 の p MO S トランジス 夕 T r 2， T r 3がオフになるとともに、 第 2 のカレン トミラ一回路 1 2の n MO S トランジスタ T r 5 , T r 6がオンになることにより、 n MO S トランジスタ T r 5 を流れる定電流 I 2に起因して、 これにカレン トミ ラー接続された n MO S トランジスタ T r 6 を介して接地端子に向 かってループフィルタ 1 6 のコンデンサ Cから引き込むように定電流 I D が流れ、 コンデンサ Cが放電される。
このようなコンデンサ Cの放電によって、 当該コンデンサ Cの端子電 圧 （チャージポンプ回路 4の出力端子電圧） が下降すると、 V C 0 6 の 発振周波数は下降する。 そのため、 V C 0 6から可変分周器 7 を介して 位相比較器 3 にフィードバックされる信号の周波数が下降する。 これに より、 基準信号の周波数より も大きかったフィードバック信号の周波数 が、 当該基準信号の周波数に近づいていく。 その結果、 V C 0 6 より出 力される局部発振信号の周波数は、 基準信号の周波数に比例した所望の 周波数に近づいていく。
このように、 周波数シンセサイザは、 フィー ドバック信号の周波数が 基準信号の周波数より大きくても小さくても、 最終的には、 フィー ドバ ック信号の周波数が基準信号の周波数に近づく ように動作し、 それによ つて V C〇 6 の発振周波数は一定周波数に口ックされる。 このロック状 態のとき、 すなわち、 フィ ドバック信号の位相が基準信号の位相と同 期したときに、 位相比較器 3から出力される信号は、 U p ii耑子および D
O W n端子の両方とも論理 「 H」 の信号とされる。
チャージポンプ回路 4は 、 位相比較器 3の U p端子および D 0 w n 子の両方から論理 「 H」 の信号を受けると、 八ィイ ンピーダンスの状 になる 。 すなわち、 U p 子および D o w n端子の両方とも 「H」 にな ると 第 1 のカレン トミラ 回路 1 1 の p M O S 卜ランジス夕 T r 1 お よび第 2のカレン 卜ミラ 回路 1 2 の n M O S 卜ランジス夕 T r 4はせ にォンとなる。 これにより 、 第 1 のカレン トミラー回路 1 1 の p M o S 卜ランジス夕 T r 2 , T r 3および第 2の力レン トミ ラー回路 1 2 の n
M 0 S トランジスタ T r 5 , T r 6 は何れもオフとなり、 定電流 I c '
Dの何れも流れないハイインピーダンスの状態となる。
このとさ、 位相比較器 3の U p端子および D o w n端子から出力され た論理 「H J の信号が A N D回路 1 7 に入力されることにより A N D 回路 1 7の出力は Γ H」 となり、 第 1 および第 2の p M O S ランジス 夕 1 8 , 1 9は共にオフとなる。 これにより、 電源端子から接地端子に 向かう定電流 I 1 ' I 2が何れも流れなくなる。
このように 本実施形態では、 チャージボンプ回路 4のノ、ィインピー ダンス状態を A N D回路 1 7 によって検出し、 八ィイ ンピ ダンス状態 のときは第 1および第 2の p M O S トランジスタ 1 8 , 1 9 によって疋 電流回路 1 4 1 5 の接続の切るようにしているので、 八ィィンビーダ ンス状態のときにチヤージポンプ回路 4の中に流れる電流 I 1 I 2をな
<すことができ 消費電流を低減することがでさるようになる
なお _t pL実施形態では、 第 1 の p M O S トランジス夕 1 8 と第 2 の
P M 0 s 卜ランンス夕 1 9 とに対して 1つの A N D回路 1 7 を共通に接 続しているが、 本発明はこれに限定されない。 例えば、 図 3 に示すよう に ロック検出回路として 2つの A N D回路 2 1 2 2 と 2つの 0 R回 路 2 3 2 4 との組を設けるようにしてち良い。
図 3 に示す構成において、 第 1 の A N D回路 2 1 は、 位相比較器 3の
U P端子および D o w n 子力 ら出力される信号を 2入力とし、 その論 理レベルの積をとつて出力する。 また、 第 1 の 0 R回路 2 3は、 位相比 較器 3 の U p端子から出力される信号および第 1 の A N D回路 2 1から 出力される信号を 2入力とし、 その 昍理レベルの和をとつて出力する。 の第 1 の 0 R回路 2 3 の出カノ一ドは 第 1 の p M O S トランジスタ
1 8のゲートに接続されている。
一方、 第 2 の A N D回路 2 2は 位相比較器 3 の U p端子および D w n端子から出力される信号を 2入力とし その論理レベルの積をとつ て出力する。 また、 第 2 の O R回路 2 4は 位相比較器 3の D o w n端 子から出力される信号および第 2 の A N D回路 2 2力、ら出力される信号 を 2入力とし、 その論理レベルの和をとつて出力する。 この第 2 の O R 回路 2 4の出力ノー ドは、 第 2の P M O S hランジス夕 1 9のゲートに 接 されている。
フイードバック信号の位相が基準信号の位相より遅れ 、 位相比較器 3 の U p端子から論理 「 L」 の信号 D o w n端子から論理 「H」 の信号 が出力されると、 第 1および第 2 の A N D回路 2 1 , 2 2 は共に論理 「
L J の信号を出力す , 1 の O R回路 2 3は論理 「 L」 の信号 第 2の〇 R回路 2 4は論理 「 H J の信号をそれぞれ出力する。 これに よ 、 第 2の p M O S 卜ランジス夕 1 9はォフとなり、 第 1 の p M O S 卜ランジス夕 1 8だけがオンとなる て 、 非ロック状態のときでも チャ一ジポンプ回路 4の中に流れる電流 I 2をなくす ;二とができ、 消 m流を低減することができるようになる また、 フィー ドバック信号の位相が基 '準 1S号の位相より進み、 位相比 較器 3 の U p端子から pRH理 Γ H J の信号 D o w n端子から論理 「 L」 の信号が出力されると 、 第 1および第 2の A N D回路 2 1 , 2 2は共に 理 「 L 」 の信号を出力する o また、 第 1 の O R回路 2 3は論理 「 H J の信号、 第 2 の O R回路 2 4は論理 「L 」 の 1e をそれぞれ出力する。 れにより、 第 1 の P M O S ランジス夕 1 8 はオフとなり、 第 2の p
Μ Ο S hランジス夕 1 9だけがオンとなる o よつて、 非ロック状態のと さでち、 チヤ一ジポンプ回路 4の中に流れる電流 I iをなくすことができ 消 流を低減することができるようになる。
また、 フィー ドバック信号の位相が基準信号の位相と同期し、 位相比 較 3 の U p端子および D ο W n端子の双方から論理 「 H」 の信号が出 力されると、 第 1お び第 2 の A N D回路 2 1 2 2は共に論理 「 H」 の信号を出力する。 また、 第 1 および第 2 の O R回路 2 3 2 4 も共に 贿理 「H 」 の信号を出力する o これにより、 第 1および第 2の p M O S 卜ランンス夕 1 8 1 9は共にオフとなる。 よつて、 ロック状態のとき には 、 チャ一ジポンプ回路 4の中に流れる電流 I い I 2を共になくすこ とができ 、 消費電流を大幅に低減することができ
また、 上記実施形態では 充電用および放電用にそれぞれ第 1および 第 2 の定電流回路 1 4 1 5 を設ける例について説明したが、 本発明は れに限定されない 例えば 図 4に示すように 、 充電用および放電用 に 1つの定電流回路を兼用するようにしても良い 。 この場合、 例えば第
2の定電流回路 1 5 と第 2の P M 0 S 卜ランジス夕 1 9 とを不要とし、 第 2の力レン卜ミラ 回路 1 2 を構成する n M〇 S トランジスタ T r 5 の レインを第 1 の P M O S 卜ランンスタ 1 8 に接続するようにするこ とが可能 ある。
また、 上記実施形態では Dック検出回路がチャージポンプ回路 4の 内部に備えられる例について説明したが、 チャージポンプ回路 4の外部 に設けても良い 例えば、 ロック検出回路を位相比較器 3の内部に ΓιΧけ るようにしてち良い。
また、 上記実施形態では 、 第 1 の力レン 卜ミ ラー回路 1 1 を構成する p M 0 S 卜ランンスタ T r 1 のゲー hに論理 「 L」 の U p信号が入力さ れたときに P M O S 卜ランジス夕 T r 1がオンとなり 、 第 2のカレン 卜 ミ ラ一回路 1 2 を構成する n M O S 卜ランジス夕 T r 4のゲートに 理
「 H」 の D o w n信号が入力されたとさに n M O S 卜ランジス夕 T r 4 がオンとなる例について説明したが 、 れとは逆論理の回路によつてチ ヤー ン XT ンプ回路を構成することも可能であり、 その場合にも本発明を 適用することが可能である
その他、 上記実施形態は 、 何れも本発明を実施するにあたっての具体 化の一例を示したものに過ぎず、 これによって本発明の技術的範囲が限 定的に解釈されてはならないものである 。 すなわち、 本発明はその Is神
、 またはその主要な特徴から逸脱する となく、 様々な形で実施するこ とができる 産業上の利用可能性
本発明は 、 周波数シンセサイザおよびこれに用いるチャージボンプ回 路において 、 チャ —ジポンプ回路の中の 卜ランジス夕に流れる電流をな くすことによ て消費電流を低減するための技術に有用である。

Claims

請 求 の 範 囲
1 . 位相比較器より出力される信号に基づき定電流源を利用して充電動 作または放電動作を行ラ しとにより、 上記位相比較器にて検出された位 相差に比例した信号を出力するチヤ一ジポンプ回路を備えた周波数シン セサイザにおいて、
上記チャージポンプ回路は、 上記充電動作または放電動作を行うため のカレントミ ラー回路と 、 上記力レン トミ ラー回路に接続された定電流 源回路とを備えて構成され 、
上記位相比較器より出力される信号に基づいて周波数シンセサイザが ロック状態か否かを検出するロック検出回路と、
上記ロック検出回路によるロック状態の検出結果に応じて 、 上 Li Ab ¾ 流回路の接続の有無を切り替えるスィ ツチング回路とを備えたことを特 徴とする周波数シンセサィザ。
2 . 位相比較器よ り出力される信号に基づき定電流源を利用し 乙； el動 作または放電動作を行 Όためのカレン トミ ラー回路と 、 _t pD力レン卜ミ ラー回路に接続された定 流源回路とを備えて構成されたチャ一ジポン プ回路であって、
上記位相比較器より出力される信号に基づいて周波数シンセサイザが ロック状態か否かを検出するロック検出回路と、
上記ロック検出回路によるロック状態の検出結果に応じて、 上記定電 流回路の接続の有無を切 Ό替えるスィ ツチング回路とを備えたことを特 徴とするチャージボンプ回路'。
3 . 上記ロック検出回路は 、 上記位相比較器の 2つの出力端子から出力 される信号を 2入力とし 、 その論理レベルの積をとって出力する A N D 回路により構成される とを特徴とする請求の範囲第 2項に記載のチヤ 一ジポンプ回路 ο
4 上記ロック検出回路は 、 上記位相比較器の 2つの出力端子から出力 される信号を 2入力とし 、 その論理レベルの禾貝をとつて出力する第 1 の
A Ν D回路と 、
上記位相比較器の 2つの出力端子から出力される信号を 2入力とし 、 その論理レベルの積をとつて出力する第 2の A N D回路と 、
上記位相比較器の一方の出力端子から出力される信号と上記第 1 の A
N D回路から出力される信号とを 2入力とし 、 その nf!H レベルの和をと て出力する第 1 の 〇 R回路と、
上記位相比較器の他方の出力端子から出力される信号と上記第 2 の A
Ν D回路から出力される信号とを 2入力とし 、 その Rfifl理レベルの和をと て出力する第 2の 〇 R回路とにより構成されることを特徴とする請求 の 囲第 2項に言己 ¾のチャ一ジポンプ回路。
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