JP2006246266A

JP2006246266A - データ転送回路

Info

Publication number: JP2006246266A
Application number: JP2005061703A
Authority: JP
Inventors: Atsushi Iwata; 穆岩田; Yoshitaka Murasaka; 佳隆村坂; Toshibumi Imamura; 俊文今村
Original assignee: AR TECH KK
Current assignee: AR TECH KK
Priority date: 2005-03-07
Filing date: 2005-03-07
Publication date: 2006-09-14

Abstract

【課題】
単一の伝送路でデータと同期クロックを同時に転送するためのデータ転送回路を提供する。
【解決手段】
ｍチャネル、ｎビット（ｍ，ｎ：正整数）のデータ転送を行うために、データ転送部に送信回路１内のＰＷＭエンコーダ３で生成した多値（２のｍ乗×ｎ個以上）のパルス幅を持つパルス幅信号（ＰＷＭ信号５）を用い、受信回路２内のＰＷＭデコーダ４でＰＷＭ信号５をｍチャネル、ｎビットのデータにデコードすることで、データと同期クロック情報を同時に転送することを可能とする。
【選択図】
図３

Description

１本の伝送路でデータとクロックを同時に転送する方式と回路に関するものであり、光通信、光カプラー、無線通信、有線通信に広く適用可能である。

データ転送回路で従来利用されているエンコード方式として、差分符号（図１）や、マンチェスタ符号（図２）などがある。

差分符号は、バイナリデジタルデータが“１”から“０”、 “０”から“１”に変化する時のみパルスを発生する方式である。そのため、クロック情報を送ることができないという欠点を持つ。

マンチェスタ符号は、バイナリデジタルデータが“１”の場合にはパルスの立ち上がり、“０”の場合にはパルスの立ち下がりというように、パルスの遷移方向をデータに対応させる方式である。この方式では、同期クロック情報をパルスの立ち上がりと、立ち下がりの両方を用いて送るので、光パルスの立ち上がりと、立ち下がりのタイミングがそろっていないと、受信回路で再生した同期クロックにジッターが発生する。例えば、伝送路として光カプラーを用いる場合には、ＬＥＤの経時変化、光の強度による受信回路の応答特性変動などのため、光パルスの立ち上がりと、立ち下がりの特性を安定にそろえることが難しい。

また、マンチェスタ符号等を利用し、単一の伝送路でデータ転送する場合、複数チャネル・複数ビットのバイナリデジタルデータを送る際にはフレーム同期情報が必要となる。
特開平０６−６１８６５号公報

単一の伝送路でバイナリデジタルデータを転送する場合、差分符号（図１）・ＲＺ(Return to Zero)符号・ＮＲＺ(Non-Return to Zero)符号などで転送する方法があるが，いずれも同時にクロック情報を転送することができない。

マンテェスタ符号（図２）は遷移点でクロック情報を送り，遷移方向でデータの“１”，“０”を送るが、遷移点のタイミングが遷移方向に依存して変動するという問題がある。また、複数チャネル、複数ビットのデータ転送を行うためには、フレーム同期情報が必要である。

伝送路の数は出来るだけ減らした方がコストやサイズの点で有利であるため、単一の伝送路でデータと同期クロックを転送する方式と回路が必要である。

本発明は、データ転送部にパルス幅信号(ＰＷＭ信号、PWM:Pulse Width Modulation)を用いることで、上述した課題を解決することを目的とする。

ｍチャネル、ｎビット(ｍ，ｎ：正整数)のデータ転送を行うために、多値(２のｍ乗×ｎ個以上)のパルス幅を持つパルス幅信号を用いることで、同期用のフレームを用いることなくデータと同期クロック情報を同時に転送することを可能とする。

１本の伝送路でデータと同期クロックを同時に転送可能である。

簡単な回路で有線伝送，光伝送，光カプラー伝送，トランス結合伝送，容量結合伝送，電磁波伝送などのあらゆる伝送手段に適用可能である。

多値のＰＷＭ信号を利用することで、同期用のフレームを利用することなく、データと同期クロック情報を同時に転送可能である。

立ち上がりで同期クロック情報を送るので、光を用いる場合には、発光素子に要求される特性を緩和することが可能である。

図３に２チャネルの１ビットバイナリデジタルデータを転送する場合のブロック図を示す。

送信回路１では、２チャネル分の１ビットバイナリデジタルデータとクロック信号を入力とし、ＰＷＭエンコーダ３によりＰＷＭ信号５を出力する。

受信回路２では、ＰＷＭ信号５を入力とし、ＰＷＭデコーダ４により２チャネル分の１ビットバイナリデジタルデータと、クロック信号を出力する。

クロック周期をＴとした場合のエンコーダ３の動作を示す（図４）。図４の左側にエンコーダ回路の真理値表を示し、右側にエンコード結果に対応するＰＷＭ波形を示す。エンコーダ３では、クロック信号の５倍の周波数の信号を利用して、入力のバイナリデジタルデータの組み合わせを表現するために必要な４種類のパルス幅を持つ多値のＰＷＭ信号５を生成する。それらのＰＷＭ信号５の中から入力のバイナリデジタルデータの組み合わせに対応する１種類を選択し、立ち上がりをクロック信号の立ち上がりに同期させて出力する。

このようにして、ＰＷＭエンコーダ３によりエンコードされたＰＷＭ信号５は、立ち上がりのタイミングにクロック情報(周期：Ｔ)、時間軸方向のパルス幅に２チャネルの１ビットバイナリデジタルデータ情報(“０”，“１”)を持つことができる。

受信回路２では、伝送路で転送された図４に示すＰＷＭ信号５に含まれる時間軸方向の情報を抽出する。図４に示すＰＷＭ信号５の場合、周期：Ｔの間に○で示す３点６，７，８でＰＷＭ信号５が“Ｌ”か“Ｈ”かを検出し、図４左の真理値表との対応によりＰＷＭ信号５を２チャネルの１ビットバイナリデジタルデータに変換することができる。

ＰＷＭ信号５を検出するタイミングを生成するためには、ＰＷＭ信号５に同期した信号を生成する必要がある。そのために、通常チップ外部のクロック信号に同期したチップ内部のクロック信号を生成するために利用されるＤＬＬ(Delay Locked Loop)やＰＬＬ(Phase Locked Loop)を用いる。

図５に同期回路にＤＬＬを利用した場合のデコーダのブロック図を示す。ＤＬＬは周波数位相比較器(ＰＦＤ９：Phase Frequency Detector)、チャージポンプ回路(ＣＰ１０：Charge Pump)、電圧制御遅延回路(ＶＣＤＬ１１：Voltage Controled Delay Line)、ロック検出回路(ＬＤ１２：Lock Detector)で構成される。

ＤＬＬを動作させるためには、入力信号のデューティ比が５０％であることが望ましい。そこで、ＰＷＭパルス入力(Sig_enc)を１／２分周器１３に通し、デューティ比５０％の信号(Sig_in)を生成する。したがって、図６に示すようにSig_inの１周期はSig_encの２周期分の時間（２Ｔ）と一致する。そのため、ＤＬＬのロックに用いるSig_inの１周期の間には、Sig_encの２周期分の信号を含む。

ＶＣＤＬ１１は複数の差動遅延回路の継続接続で構成される。ここで、Sig_inが単相信号である場合は、Sig_inを元にインバータを利用してSig_inと逆相のSig_in_を生成し、Sig_inとSig_in_を差動信号としてＶＣＤＬ１１に入力する。ＶＣＤＬ１１内部では、差動インバータ等で構成される差動遅延回路を１段通過する毎に一定の遅延を持った差動信号が生成される。最終段の差動インバータを通過した差動信号を差動シングル変換しSig_inが遅延したSig_vcdlout(＝ＤＭ)を生成する。また、各遅延回路を通過した後の差動信号を差動シングル変換したものをＤｎ(ｎ：１〜Ｍ(Ｍ：総遅延段数))とする。

ＰＦＤ９及びＣＰ１０は、Sig_inとSig_vcdloutの周波数及び位相差が等しくなる制御電圧（ＶＣＴＲＬ）をＶＣＤＬ１１に供給するよう帰還がかかった状態で動作する。

ＬＤ１２では、Ｄｎを利用して、ＤＬＬが正常にロックしていることを検出する。そして、ＶＣＤＬ１１の遅延量が小さすぎる場合には、ＰＦＤ９の出力結果に依らず遅延量を増加させるＶＣＴＲＬをＶＣＤＬ１１に供給するようにＣＰ１０を制御する。また、ＶＣＤＬ１１の遅延量が大きすぎる場合には、ＰＦＤ９の出力結果に依らず遅延量を減少させるＶＣＴＲＬをＶＣＤＬ１１に供給するようにＣＰ１０を制御する。

ＤＬＬがロックすると、Sig_inとSig_vcdloutの周波数及び位相差が等しくなる。この場合、Sig_vcdoutはSig_inに対し１周期分遅延した信号となる。また、各遅延段での遅延量をΔＴとすると、Ｄｎは、Sig_inをΔＴ×ｎだけ遅延した信号となる。例えば、Ｄ（Ｍ／２）はSig_inに対し全遅延量(ＤＬＬがロックしている場合にはＴ)の半分の時間（Ｔ／２）だけ遅延した信号である。

ここで、Ｍ＝２０と仮定すると、Ｄ３，Ｄ５，Ｄ７の立ち上がりのタイミング６，７，８でSig_encを判定し、図４左の真理値表との対応により、Sig_inの１周期に含まれる１番目のデータをデコードできる。また、Ｄ１３，Ｄ１５，Ｄ１７の立ち上がりのタイミング６，７，８でSig_encを判定し、同様にSig_inの１周期に含まれる２番目のデータをデコードできる。

図６にデコーダ回路のタイムチャートを示す。Ｄ５の値によって、Sig_inの１周期に含まれる１番目（Sig_inが"H"の期間）のデータをデコードするか、２番目（Sig_inが"L"の期間）のデータをデコードするかをスイッチ１５により選択する。１番目のデータをデコードする際には、Ｄ３，Ｄ５，Ｄ７の立ち上がりのタイミング６，７，８でのSig_encの判定結果を利用するため、ｂ０，ｂ１，ｂ２を出力するＤＦＦ１４をＤＦＦ０１，ＤＦＦ１１，ＤＦＦ２１と接続する。２番目のデータをデコードする際には、Ｄ１３，Ｄ１５，Ｄ１７の立ち上がりのタイミング６，７，８でのSig_encの判定結果を利用するためｂ０，ｂ１，ｂ２を出力するＤＦＦ１４をＤＦＦ０２，ＤＦＦ１２，ＤＦＦ２２と接続する。

Sig_encの判定結果は、図６に示すようにSig_encの立ち上がりのタイミングで、ｂ０，ｂ１，ｂ２を出力するＤＦＦでラッチする。ラッチした３ビットのデータを、図５の下に示す論理回路で構成するＤＥＣＯＤＥブロック１６へ送り、２チャネルの１ビットバイナリデジタルデータに変換する。

このようにして、ＤＬＬを用いることでエンコードされたＰＷＭ信号５をデコードしてエンコード前のデータを出力できる。

また、Sig_encの立ち上がりでクロック信号（ｃｌｋ）を立ち上げ、Ｄ５及びＤ１５の立ち上がりでｃｌｋを立ち下げることで、デューティ比が５０％で周期がＴのクロック信号を出力できる。

実施例１のＰＷＭデコーダ回路内のＤＬＬをＰＬＬに置き換えた場合の実施例を示す。

図７に同期回路にＰＬＬを利用した場合のＰＷＭデコーダ４のブロック図を示す。ＰＬＬは、周波数位相比較器(ＰＦＤ９：Phase Frequency Detector)、チャージポンプ回路(ＣＰ１０：Charge Pump)、ループフィルタ(LoopFilter１７)、電圧制御発振器(ＶＣＯ１８：Voltage Controlled Oscillator)、分周器(Divider１９)で構成される。

ＶＣＯ１８は、複数のインバータ２０を利用したリングオシレータにより構成される。リングオシレータでは、インバータ２０を１段通過する毎にＶＣＴＲＬにより決定される一定の遅延を持った信号が生成される。その各インバータ２０の出力をＤｎ(ｎ：１〜Ｍ(Ｍ：総遅延段数))とする。

ＰＦＤ９、ＣＰ１０及びLoopFilter１７は、Sig_encとSig_pllout（＝ＤＭ）の周波数及び位相差が等しくなる制御電圧（ＶＣＴＲＬ）をＶＣＯ１８に供給するよう帰還がかかった状態で動作する。

分周器１９の分周率を1とする。

ＰＬＬがロックすると、Sig_encとSig_plloutの周波数及び位相差が等しくなる。この場合、ＶＣＯ１８内部の各インバータ２０での遅延量をΔＴとすると、Ｄｎの立ち上がりは、Sig_encの立ち上がりからΔT×ｎだけ遅延する。例えば、Sig_encの周期をＴとすると、Ｄ（Ｍ／２）はSig_encの立ち上がりから半周期（Ｔ／２）分だけ立ち上がりが遅延した信号である。

ここで、Ｍ＝１０と仮定するとＤ３，Ｄ５，Ｄ７の立ち上がりのタイミング６，７，８でSig_encを判定し、図４左の真理値表との対応により、データをデコードできる。

図８にＰＬＬを利用したデコーダ回路のタイムチャートを示す。Ｄ３，Ｄ５，Ｄ７の立ち上がりのタイミング６，７，８でSig_encの値をＤＦＦ１４でラッチし、ＤＦＦ０，ＤＦＦ１，ＤＦＦ２へ出力する。ＤＦＦ０，ＤＦＦ１，ＤＦＦ２の値は、次の周期のSig_pllout（＝ｃｌｋ）の立ち上がりのタイミング６，７，８でＤＦＦ１４でラッチし、ｂ０，ｂ１，ｂ２へ出力する。ラッチした３ビットのデータ（ｂ０，ｂ１，ｂ２）を、図７の下に示す論理回路で構成されるＤＥＣＯＤＥブロック１６へ送り、２チャネルの１ビットバイナリデジタルデータに変換する。

このようにして、ＰＬＬを利用することにより、エンコードされたＰＷＭ信号５をデコードしてエンコード前のデータを出力することが可能となる。

また、Sig_pllout（＝ＤＭ）を用いることで、Sig_encと周期が等しいクロック信号を出力することが可能である。

実施例１および実施例２を拡張し、ｍチャネル、ｎビットのバイナリデジタルデータを転送する場合には、図４左に示す真理値表の組み合わせを(２のｎ乗×ｍ)個にすることで、各入力データの組み合わせに対して、多値のパルス幅信号を１対１に対応させることが可能である。デコーダ回路についても同様に信号を判定するタイミングを(２のｎ乗×ｍ)個にすることで実現可能である。

ある入力データの組み合わせに対して、２つ以上のパルス幅信号を対応させることも可能であり、その場合には、真理値表の組み合わせを(２のｎ乗×ｍ)個以上にすることで実現可能である。デコーダ回路についても同様に信号を判定するタイミングを(２のｎ乗×ｍ)個以上にすることで実現可能である。

このようにして、多値のパルス幅信号を用いることで、同期フレームを利用することなくｍチャネルのｎビットバイナリデジタルデータ(ｍ，ｎ：正整数)と同期クロック情報の単一伝送路による送受信回路間での転送を実現可能である。

差分符号化の説明図。マンチェスタ符号化の説明図。実施例で用いられる構成例を示す図。実施例で用いるエンコード方法を示す図。実施例１で用いるデコーダ回路の構成例を示す回路図。図５の回路動作を示すタイムチャート。実施例２で用いるデコーダ回路の構成例を示す回路図。図７の回路動作を示すタイムチャート。

符号の説明

１送信回路
２受信回路
３送信回路内のＰＷＭエンコーダ
４受信回路内のＰＷＭデコーダ
５送受信回路間を転送するＰＷＭ信号
６〜８ＰＷＭ信号の“Ｌ”，“Ｈ”を判定するタイミング
９ＰＦＤ
１０ＣＰ
１１ＶＣＤＬ
１２ＬＤ
１３Ｔ−ＦＦ
１４ＤＦＦ
１５スイッチ
１６ＤＥＣＯＤＥブロック
１７ＬｏｏｐＦｉｌｔｅｒ
１８ＶＣＯ
１９Ｄｉｖｉｄｅｒ
２０ＶＣＯを構成するインバータ

Claims

ｎビット（ｎ＝正整数）のバイナリデジタル信号を、多値(２のｎ乗個以上)のパルス幅信号に変換し，立ち上がりあるいは立ち下がりのタイミングを基準クロックに同期させた多値パルス幅列を生成し，これを送信する送信回路と，受信したパルス列の幅情報をバイナリデジタル信号に変換するとともに，パルスの立ち上がりあるいは立ち下がりのタイミングからクロックを再生する受信回路を有することを特徴とするデータ転送回路。
送信回路において、ｍ個のチャネル（ｍ＝正整数）のnビットバイナリデジタル信号を多値(２のｎ乗×ｍ個以上)のパルス幅信号に変換して，受信回路において多値のパルス幅信号をｍ個のチャネルのｎビットバイナリデジタル信号に変換することを特徴とする第１項記載のデータ転送回路。
送信回路において、送信クロックの周期を（（２のｎ乗×ｍ)＋１)個以上に分割するタイミングを生成し、パルスの立ち上がりのタイミングを送信クロックに同期させ、立ち下がりのタイミングをバイナリデジタル信号に応じて(2のｎ乗×ｍ)個以上の中から選択することで、ｍ個のチャネルのｎビットバイナリデジタル信号を多値のパルス幅信号に変換する機能を有し、受信回路において、受信した多値のパルス幅信号の立ち上がりのタイミングに同期する回路を用いて、多値のパルス幅信号の立ち下がりのタイミングの中間のタイミングを生成し、そのタイミングでパルス幅信号のレベルを検出することで、多値のパルス幅信号をｍ個のチャネルのｎビットバイナリデジタル信号に変換する機能を有することを特徴とする第１項および第２項記載のデータ転送回路。
受信回路において、パルス幅信号に同期する回路として、ディレイロックトループを利用する第３項記載のデータ転送回路。
受信回路において、パルス幅信号に同期する回路として、フェーズロックトループを利用する第３項記載のデータ転送回路。
受信回路において、受信した多値のパルス幅信号を元にパルス幅が一定の信号を生成し、パルス幅信号に同期する回路への入力信号とする第４項および第５項記載のデータ転送回路。
受信回路において、受信した多値のパルス幅信号を元にパルス幅が一定の信号を生成する方法として、受信したパルス幅信号を１／ｋ(ｋは２以上の整数)に分周する回路を用いることを特徴とする第６項記載のデータ転送回路。