CN100538830C - 具有多相时钟发生器的光驱动器 - Google Patents

具有多相时钟发生器的光驱动器 Download PDF

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Abstract

一种光(盘)驱动***，包括基于DLL的多相时钟发生器电路，能够从具有800MHz或更高的频率的输入时钟产生32个不同相位。所述多相时钟发生器包括延迟锁定环(DLL)，DLL具有分频器，用于向在反馈环内的第一组的M个压控延迟单元输出N分频的时钟，并且DLL还包括在反馈环的外部的相同的一组M个压控延迟单元，用于延迟未划分的时钟，并且用于输出M个多相时钟。一种光驱动***的光学驱动器电路，和一种用于实现写入策略的方法，所述写入策略用于防止在光盘上的相邻凹槽上写入的标记的“重叠”。所述电路和方法产生以在千兆频率范围内的高分辨率(例如T/32)转换的多个写入策略波形(信道)。

Description

具有多相时钟发生器的光驱动器
技术领域
本发明涉及一种光学介质盘驱动器电路，具体涉及一种具有多相时钟发生器的光驱动器电路，所述多相时钟发生器包括延迟锁定环(DLL)电路。
背景技术
一次性记录数据的DVD±R盘通过使用在盘上的光敏材料的反射率中的变化来存储数据。所述***向DVD的表面上照射紧密聚焦的、相对较高功率的、650纳米(nm)的红色激光束。所述光引起在盘的表面的反射率的永久改变。然后可以通过利用低功率的激光照射盘的表面来恢复信息。检测器接收所反射的激光，并且所述***使用变化的反射率来以高度的完整性来重建原始数据。DVD±RW盘利用在沉积于盘表面上的非常薄的合金层中的温度诱发的相位变化。所述材料被设计为具有两个稳定的固体状态。因为这些状态具有不同的反射率特性，因此所述盘可以存储数据。所述***以与一次写入盘相同的方式来恢复数据。
用于向诸如致密盘播放器(CDP)、数字视频盘播放器(DVDP)、CD-RW(可重写致密盘)、CD-ROM(致密盘只读存储器)、CD-R(可记录致密盘)、DVD-RAM或DVD-ROM等之类的光存储介质执行写入的驱动电路一般使用PLL(锁相环)电路或DLL(延迟锁定环)电路，用于产生多个时钟信号(以下称为“多相时钟”)，以用于数据调制/解调和用于高速同步/串行化数据。
锁相环或延迟锁定环(PLL)电路通常被用作用于产生多相时钟信号的多相时钟发生器。PLL电路使用电压控制器和相位比较器。类似地，DLL电路使用延迟单元和相位比较器电路来产生多相时钟信号。一般，包括DLL的电路比包括PLL的电路具有更好的抖动特征。
随着对于更高的光盘烧灼(burning)(和读取)速度的增长的需求，已经难于满足高速延迟锁定环(DLL)的要求。例如，不容易将在DLL中包括的压控延迟器(非反相缓冲器)的频率提高到接近或大于GHz级的高频率(因为所产生的这样的延迟单元的传播延迟受到制造工艺的限制)。
当以高速发送或接收串行数据时，需要多相时钟信号。所产生的多相时钟信号与输入的时钟(同步)信号同步。每个多相时钟信号具有(相对于输入时钟(同步)信号的)相差和与输入时钟(同步)信号之间的间隔相同的间隔(周期)。
图1是图解被用作多相时钟发生器的传统匮乏电流(starved-current)(压控)反相器类型的DLL的电路方框图。图1的传统DLL产生和输出与800MHz频率同步的M个多相时钟(例如用于在接收器电路中采样字符(M＝32码元比特))。所述接收器需要32相的时钟信号。从在800MHz的输入时钟操作，所述32相的时钟以32×800MHz或以25.6千兆比特/秒工作。因此，一个“步长”延迟(在连续的多相时钟之间)是39.06微微秒(1/(32×800[MHz])＝39.06[微微秒])。
匮乏电流(压控)反相器类型的DLL使用多个延迟单元，所述延迟单元通常具有小于50微微秒的传播延迟(“低到高”或“高到低”)。为了减小在每个单元的延迟，所述延迟锁定环电路的总功耗增加，并且电路尺寸可能会增加。因此，传统的延迟锁定环电路对于需要在800MHz或更高(例如千兆赫频率)的高频操作的光驱动***是不适合的。
图1的传统DLL电路具有延迟链(11)、相位检测器(13)、电荷泵(15)和环路滤波器(17)。延迟链(11)包括M个延迟单元(111，112，113，...，11M)，它们每个响应于控制电压(VCON)而延迟输入时钟信号(CLKIN)。每个延迟单元(111至11M)分别具有对应于T/M(其中T是输入时钟信号(CLKIN)的周期)的延迟时间(Δ)。例如，如果输入时钟信号(CLKIN)的频率(f)是800MHz并且延迟单元(111至11M)的数量是32(即M＝32)，则每个延迟单元(111至11M)的延迟时间(Δ)是39.06微微秒(1/(f×M)＝1/(800×106×32)＝39.06×10-12秒)。
图2是图解从图1的DLL电路产生的多个时钟信号的时序图。时钟信号(CLK<1>到CLK<M>)分别具有M个不同的相位(其中M是大于1的整数)，并且分别从所述M个延迟单元(111至11M)输出。
参见图1，相位检测器(13)产生对应于所检测的在输出时钟信号之间的相差的UP信号或DOWN信号。电荷泵(15)提供(source)或吸收(sink)到输出单元的预定电流。环路滤波器(17)通过过滤电荷泵(15)输出来产生控制电压(VCON)。
因此，如果提供到延迟单元(111至11M)的电流增加，则每个延迟单元的延迟时间(Δ)减小，相反，如果提供到延迟单元(111至11M)的电流减小，则每个延迟单元的延迟时间(Δ)增加。于是，DLL电路主要使用匮乏电流反相器类型来作为延迟单元(111至11M)。难于制造具有小于50微微秒的延迟时间的延迟单元，这是因为对于一般的半导体制造工艺，传播延迟时间是大约50微微秒。当大幅度增加提供到延迟单元的“内部电流”时，在DLL电路中的总功耗增加。
因此，传统的DLL电路不适合于用作在需要800MHz或更高的高频操作的光驱动***中的多相时钟发生器。
激光二极管用于向光盘(例如CD-R或DVD-RW)“写入”数据，激光二极管功率(LDP)信号(电流)在低电平(空白：逻辑0)和高电平(标记：逻辑1)之间交替。激光二极管驱动器(LDD)是用于将电压转换为电流的基于电的器件，激光二极管随后将电流转换为光脉冲以向光盘上烧灼信息。激光二极管功率信号(LDP)的“高”(“写入”，“全”)功率电平产生“标记”，而“低”(“擦除”)电平在光盘上产生“空白”。不幸的是，CD播放器的光盘的分辨率不足以直接地读取彼此跟随过于紧密的1或0的序列，如111111。另一个限制是给定标记或空白(凹坑或平台)的最大长度，以便为时钟(同步)数据腾出空间。因此，约定在两个1之间保持至少两个0，并且将标记(凹坑)的最大长度限制为在一行中10个比特。因为CD播放机的激光如此检测在CD上的1和0，因此当存储数字信息时不存在连续的一。这个问题的解决方案被称为八到十四调制(EFM)。在八到十四转换***中，每个8用户比特字节被转换为14信道比特调制代码(EFM代码)。因此，信息的8比特块被转换为14“信道”比特。而且，三个零的合并比特被添加在每个14比特块上。
以从T3(1001)到T11(100000000001)的九个不同的长度向光学介质上写入EFM代码标记和空白。“4X DVD”***的T是9.56纳秒。激光二极管功率(LDP)信号被调制为通/断(例如作为EFM代码)，它要被激光二极管写入到光学介质。第一CD驱动器每秒重放75个块(每秒176400信道比特)，每秒75个块被转换为等于大约0.15MB/秒的数据传送率“1X”。
图15是示出在传统的光驱动***中加宽数据凹槽的激光二极管功率(LDP)的时序图。在激光二极管功率(LDP)信号被恒定地保持处于固定的高电平“通(ON)”(例如T11标记：逻辑1)时，被写入到光盘的数据凹槽宽度会从适当的窄宽度向不适当的宽宽度增加。这一般是由于“热力蠕变(thermalcreep)”。
如果诸如在写入长“标记”(例如T11)时将LD功率(通过激光二极管的电流)保持在恒定(固定)的高电平，则将被写入到光盘的凹槽宽度增加到较宽的宽度。于是，被写入一个数据凹槽中的标记会变得与在相邻的数据凹槽中的数据重叠，从而因为相邻的数据凹槽重叠而引起数据读取错误。
发明内容
本发明的第一实施例提供了基于DLL并且由多个延迟单元组成的多相时钟发生器，每个延迟单元具有Nד目标延迟时间(Δ)”的延迟时间；其中，N是大于1的奇数，“目标延迟时间(Δ)”可以是T或T的一部分(例如T/M，其中，M是延迟单元的整数数量，并且是多相时钟信号(CLK<N>到CLK<MN>)的整数数量)。因此，容易制造具有例如(N×Δ)的适当小的延迟时间和适当小的功耗的延迟单元。所公开的基于DLL的多相时钟发生器可以工作在更高的频率(例如M×f)，并且具有比传统DLL(图1)低的功耗。于是，按照本发明的包括基于DLL的多相时钟发生器电路的光驱动***也可以工作在800[MHz]或更高频率，并且具有降低的功耗。
本发明的第二实施例提供了一种光驱动***的光学驱动器电路和一种用于实现写入策略的方法，所述写入策略用于防止在光盘上的相邻凹槽上写入的标记的“重叠”。所述电路和方法可以实现高分辨率脉冲写入策略、块写入策略或高分辨率混合写入策略(组合脉冲写入和块写入策略的特征)，如图16所示。光学驱动器电路可以包括上述的多相时钟发生器(基于DLL并且由延迟单元组成，每个延迟单元具有Nד目标延迟时间(Δ)”的延迟时间)，用于产生在千兆赫范围内以高分辨率(例如T/32)转换的写入策略波形(信道)。
图16图解了高分辨率混合写入策略以及产生的在光盘的记录轨道上的暗和亮区域(标记和空白)的图案。混合写入策略组合两种方法的特征：脉冲写入策略或块写入策略。
对于脉冲写入策略，光驱动***通过将激光迅速地从高(例如全通)向低电平转换而控制激光二极管功率电平。在期望的标记位置刚刚通过后触发一个初始的较长脉冲。这使得自然的正向均热(forward heat soak)位于期望区域内。类似地，必须将横向均热(sideways heat soak)保持在最小以防止对于相邻数据凹槽(轨道)的干扰。所述脉冲显示出有特点的尾部，它表示激光二极管的到全功率的上升时间和材料的加热。在初始脉冲后，多个很短的脉冲将平均功率再次降低到在期望的标记的结尾之前的低“冷却”电平以允许热力蠕变。注意这种方法仅仅需要三个功率电平：写入、擦除和冷却。块写入策略增加了第四功率电平“维持”，它在多个长脉冲上保持温度而没有过量的热扩散。
混合写入策略以大于T/2的分辨率组合多个可变长度脉冲和多个功率电平(例如包括第四功率电平“维持”)。在图6至14和17所示的本发明的例证实施例中，所述电路和方法实现了具有T/32的分辨率的写入策略。本发明的更高频率的实施例可以支持提供到数字(激光驱动器)电路的更高分辨率的“成形写入策略”(shaped-write strategies)，以产生高分辨率的“成形”波形，所述高分辨率的“成形”波形近似和类似模拟信号而不是一系列“步长(step)”或“块”功能。可以对于每种不同长度的标记(例如T3至T11)定制不同的成形写入策略。在光盘的数据凹槽上记录的暗和亮区域(标记和空白)的产生的图案将接近标记的“理想”延长形状，有效地使得在其数据凹槽的边界之外没有(热)扩展。
在现有的光盘标准中，平台的宽度(在相邻数据凹槽之间的未使用的宽度)比数据凹槽本身的宽度更宽。因此，消除在数据凹槽的边界之外的标记的扩展的结果将继而允许在数据凹槽之间的距离(平台的宽度)的减少或者第二轨道(数据凹槽)的空隙***，以大致地加倍现有的光盘(例如DVD)介质的数据承载容量。精确成形(例如高分辨率)的写入策略的另一个结果将是保存需要由激光二极管输出以写入标记(或读取标记)的能量。这可以允许低功率、低门限电流和便宜的器件(例如激光二极管)用于按照本发明的实施例的光学存储盘驱动器的制造中。
本发明的其他实施例提供了一种多相时钟发生器，它基于DLL，并且具有低功耗和高频范围。
本发明的其他实施例提供包括具有低功耗和高频率范围的DLL电路的光驱动***。
DLL电路被提供来通过使用作为基本延迟步长的N×(目标延迟步长(例如50微微秒))而产生在高频区域的多相时钟。
按照本发明的实施例的多相时钟发生器包括两个延迟链，用于接收具有两个不同频率的输入时钟信号，所述两个不同频率具有N:1的频率比。
第一(主)延迟链工作在N分之一的输入时钟频率(f)，并且通过在检测到在f/N频率时钟和DLL输出时钟之间的相差时向输出控制电压的滤波器发送UP或DOWN充电信号而保持锁相环。
第二(副)延迟链工作在输入时钟频率(f)，并且输出(具有M个不同相位的)多相时钟，以及接收第一(主)延迟链的控制电压。
附图说明
通过参照附图详细说明本发明的例证实施例，本领域的普通技术人员可以明白本发明，其中，由相同的附图标号来表示相同的元件，所述例证实施例仅仅被提供来用于说明，因此不限制本发明的范围：
图1是图解被用作多相时钟发生器的传统匮乏电流(压控)反相器类型DLL的电路方框图；
图2是由图1的DLL产生的M个多相时钟信号的时序图；
图3是图解按照本发明的一个实施例的包括匮乏电流(压控)反相器类型DLL的多相时钟发生器的电路方框图；
图4是图解由图3的多相时钟发生器产生的M个多相时钟信号的时序图；
图5是图解当N＝3和M＝32时从图3的多相时钟发生器产生的M个时钟信号的时序图；
图6是图解按照本发明的第二实施例的、包括图3的多相时钟发生器的多标准格式光(盘)驱动***的电路方框图；
图7是图解图6的多标准格式光(盘)驱动***的输入/输出信号的时序图；
图8是图解在图6中的脉冲发生器的详细电路图；
图9是图解图8的脉冲发生器的操作的时序图；
图10是图解在图6中的数据同步器的详细电路图；
图11是图解图10的数据同步器的操作的时序图；
图12是图解在图6中的串行化电路的详细电路图；
图13是图解图12中的串行化电路的操作的时序图；
图14是图解图6的光驱动***的操作的时序图；
图15是在传统光驱动***中导致加宽数据凹槽的交流(alternating)激光功率电平的时序图；
图16是图解高分辨率混合写入策略和在光盘上产生的标记和空白的图案的时序图；以及
图17是图解按照本发明的一个实施例的、根据要写入的标记的长度来调制通过激光二极管的写入电流的一般方法的流程图。
具体实施方式
图3是图解按照本发明的一个实施例的DLL电路的电路方框图。将结合图4和图5来说明图3的DLL电路，图4和图5是说明由图3的DLL电路产生的M个时钟信号(例如当输入时钟信号CLKIN频率是800MHz，N＝3和M＝32时)的时序图。
基于图3的DLL电路的多相时钟发生器具有分频器(31)、第一(主)延迟链(32)、第二(副)延迟链(33)和用于发送控制电压(VCON)的控制电路(34)与线路。由第一(主)延迟链(32)形成的反馈环以及控制电路(34)和控制电压(VCON)形成传统的DLL，它被锁定到由分频器(31)输出的被划分的时钟信号(CLKIN-NT，具有频率f/N和周期N×T)。图3的多相时钟发生器(DLL电路)另外包括分频器(31)(向主延迟链提供划分的输入时钟信号CLKIN-NT)和第二(副)延迟链，第二(副)延迟链以运行方式连接到控制电压(VCON)(发送控制电压(VCON)的线路)，用于延迟未划分的输入时钟信号CLKIN。
分频器(31)将输入时钟信号(CLKIN，具有频率f和周期T)(的频率f)除以N(例如N是大于1的奇数)以输出被划分的时钟信号(CLKIN-NT，具有频率f/N和周期N×T)。
主延迟链(32)包括M(M是整数)个延迟单元(321至32M)。
主延迟链(32)工作在用于接收从分频器(31)输出的时钟信号(CLKIN-NT)的频率f/N(f是输入时钟信号CLKIN的频率)，并且按照控制电压(VCON)来延迟分频器输出的时钟信号(CLKIN-NT)。
主延迟链(32)与在DLL反馈环中的控制电路(34)一起执行锁相操作。控制电路(34)具有相位检测器(341)、电荷泵(342)和环路滤波器(343)，它们每个都象在图1的传统DLL中的对应部分那样起作用。相位检测器(341)产生UP/DOWN信号，UP/DOWN信号对应于在分频器输出的时钟信号(CLKIN-NT)和主延迟链(32)的输出时钟信号之间的相差。电荷泵(342)按照UP/DOWN信号来向输出单元提供/吸收规定的电流。环路滤波器(343)通过过滤电荷泵(342)的输出而产生控制电压(VCON)。
副延迟链(33)包括彼此串联的M个延迟单元(非反相缓冲器331至33M)。副延迟链(33)接收(未划分的)输入时钟信号(CLKIN)，并且通过按照控制电压(VCON)延迟输入的时钟信号(CLKIN)而从其产生具有不同相位的M个时钟信号(CLK<N>到CLK<MN>)。
按照本发明的、在主延迟链(32)中和在副延迟链(33)中的每个延迟单元(非反相缓冲器：321至32M和331至33M)的“步长”延迟时间是N×Δ(其中，N是整数；Δ是“目标延迟时间”)，用于产生对应于在多个(M个)延迟时钟信号之间的最小相差的目标延迟。所述目标延迟时间(Δ)是T/M(其中T是输入的时钟信号(CLKIN)的周期)，这是因为它对应于在M个时钟信号(CLK<N>到CLK<MN>)之间的最小相差。因此，主延迟链(32)和副延迟链(33)的每个由多个延迟单元(分别是321至32M和331至33M)组成，每个延迟单元具有延迟时间N×△Δ(其中Δ＝T/M)。
下面的说明解释为什么在按照本发明的实施例的基于DLL的多相时钟发生器中优选使用两个延迟链(主延迟链(32)和副延迟链(33))而不是象在传统DLL中那样使用仅仅一个延迟链。
副延迟链(33)包括M个延迟单元，每个具有延迟时间N×Δ(＝N×T/M＝1步长延迟(step delay))。因此，副延迟链(33)的总延迟时间变为N×T(它长于输入的时钟信号(CLKIN)的周期T)。
于是，难于通过仅仅使用副延迟链(33)来检测在输入的时钟信号(CLKIN)和副延迟链(33)的最后输出时钟信号之间的相位误差，这是由于其包括M个延迟单元，每个延迟单元具有延迟时间N×Δ。因此，主延迟链(32)被独立地用于建立锁相环(通过检测在输入的时钟信号(CLKIN)和副延迟链(33)的最后输出时钟信号之间的相位误差)。具有周期N×T的分频器输出时钟信号(CLKIN-NT)被输入到主延迟链(32)(的第一延迟单元321)。控制电路(34)响应于在分频器输出时钟信号(CLKIN-NT)和(由最后一个延迟单元32M输出的)主延迟链(32)的输出时钟信号之间的相差而产生控制电压(VCON)。控制电压(VCON)被反馈回主延迟链(32)(的第二输入端)和副延迟链(33)(的第二输入端)。
图5是图解当输入的时钟信号(CLKIN)频率是800MHz并且N＝3和M＝32时分别从图3的多相时钟发生器(DLL电路)的延迟单元331至33M产生的多个(M＝32个)时钟信号(例如CLK<3>、CLK<6>、...、CLK<32>)的时序图。在这种情况下，分别通过每个延迟单元(321至32M；331至33M)的延迟时间(3Δ)是117.18微微秒(3×Δ＝3×(39.06×10-12)秒＝3×1/(800×106×32)秒)。
如图3和图5所示，在副延迟链(33)中的第一延迟单元(331)产生具有相对于CLKIN延迟3Δ的延迟时间的CLK<3>；并且在副延迟链(33)中的第二延迟单元(332)产生具有相对于CLK<3>延迟3Δ的延迟时间的CLK<6>。以这种方式，产生相对于每个在前的延迟单元的输出具有3Δ的延迟时间的多个时钟信号，它们不彼此重叠，一个接一个地通过延迟单元。在(CLKIN)通过副延迟链(33)的最后一个延迟单元<33M>后，从时钟信号(CLKIN)产生最后的时钟信号(例如CLK<32>，其中M＝32)。因此，产生具有M个(例如M＝32)不同相位的M个时钟信号。当以实时发生的顺序排列所述M个时钟信号(例如，CLK<1>，然后CLK<2>，然后CLK<3>，...，然后CLK<M-1>，最后CLK<M>)时，在它们之间建立等于“目标延迟时间”Δ的延迟。因此，可以通过使用具有延迟时间N×Δ(例如3×Δ)的多个延迟单元来容易地产生其间具有目标延迟时间Δ的多相时钟信号。
如上所述，传统的多相时钟发生器(由一个延迟锁定环完全构成)使用M个延迟单元来产生具有M个不同相位的M个时钟信号(CLK<1>到CLK<M>)，每个延迟单元具有“步长”延迟时间Δ(Δ＝T/M，其中T是输入时钟信号周期)，所述M个不同相位相隔T/M，同步到输入的时钟信号(CLKIN)。相反，按照本发明的图3的多相时钟发生器使用M个(以运行方式连接到延迟锁定环的)延迟单元来产生具有M个不同相位的M个时钟信号(CLK<1>到CLK<M>)，每个延迟单元具有“步长”延迟时间N×Δ(＝N×T/M)，所述M个不同相位相隔T/M，同步到输入的时钟信号(CLKIN)。因此，按照本发明的图3的多相时钟发生器可以容易地被制造，并且具有低功耗(因为可以使用与图1的传统多相时钟发生器(DLL)类型相比较具有较大的“步长”延迟时间余量的延迟单元来制造图3中的DLL电路)。因此，在使用与图1的传统DLL相同的制造工艺的情况下，图3的多相时钟发生器可以工作在更高的频率上。图3的多相时钟发生器也可以用于需要高频操作(例如800MHz)的光(盘)驱动***中。
图6图解了按照本发明的第二实施例的例证多标准格式光(盘)驱动***。图6的光驱动***包括高频多相时钟发生器(例如图3的)，并且实现写入策略方法，用于向诸如CD、DVD、DVD-RW、DVD-RAM等的光盘写入数据，而不重叠标记。
图6的多标准格式光(盘)驱动***包括写入策略发生器(61)、DLL电路(62)、脉冲发生器(63)、四个数据同步器(在数据同步器单元64中的641至644)、四个串行化器(在串行化器单元65中的651至654)。在本发明的替代实施例中(例如其中***使用多于四个偏置信道时)，所述多标准格式光(盘)驱动***可以包括在数据同步器单元64中的G个数据同步器(641至64G)、在串行化器单元65中的G个串行化器(651至65G)，其中，G是指示信道数量和写入策略数据线路的组的数量和(同步器和串行化器)电路的数量的整数。G等于要被施加于光存储介质的激光二极管功率(LDP)的偏置电平的数量。在此处示出例证实施例的图(例如图6和7)中，G等于4。
图14图解了图6的光驱动***的操作的时序图。以四个偏置电平(峰值，Biasl，Bias2，Bias3)来控制激光二极管功率(LDP)电平，如图6和7所示。因此，用于向光盘写入调制数据(例如，用于CD的EFM调制数据和用于DVD的EFM+调制数据)的图6的例证光驱动***需要四个(G＝4)激光功率输出信道，每个信道具有一个二进制(通/断)操作，用于控制LD功率(LDP)信号的四个偏置电平(峰值，Biasl，Bias2，Bias3)(见图7)。因此，图6的多标准格式光驱动***提供了4个信道，用于提供激光二极管功率(LDP电流)。图7是图解图6的多标准格式光(盘)驱动***的输入/输出信号的时序图。
所述4个激光控制信号是光驱动***的最后输出(串行化的DATAOUT1、串行化的DATAOUT2、串行化的DATAOUT3、串行化的DATAOUT4)。
在接收/解码来自EFM编码器(未示出)的串行调制(例如EFM，8到14调制)数据(SDATA)和比特时钟(BITCLK)时，写入策略发生器(61)在四个信道的每个中输出比特时钟(BITCLK)的每个周期T的M个(例如M＝32)比特的写入策略数据(DATAIN1<32:1>、DATAIN2<32:1>、DATAIN3<32:1>、DATAIN4<32:1>)。写入策略数据的四个信道对应于要通过激光二极管组合的激光二极管电流的四个信道。
写入策略发生器(61)还包括传统的调制数据解码器(611)(例如现有技术的EFM解码器)和四个信道解码器(612至615)。调制数据(例如EFM)解码器(611)在接收到串行(EFM)数据(SDATA)和比特时钟信号(BITCLK)后，通过确定激光二极管功率信号(LDP)(例如见图7)的标记长度和空白长度而按照操作模式来解码串行(EFM)数据(SDATA)和比特时钟信号(BITCLK)。(EFM)调制数据解码器611在接收到来自编码器(EFM，未示出)的串行EFM数据(SDATA)和BITCLOCK后，通过按照操作模式来检测标记/空白长度而产生写入策略信息。四个信道解码器(612至615)可以使用在RAM或寄存器中存储的、以标记/空白长度为索引的LUT(查找表)来将解码的写入策略信息转换为四个信道的写入策略数据。如果通过寄存器而提供第一/最后脉冲边沿的标称值，则可以对于在LUT中存储的标称值加上/或减去所述延迟时间。
在图7中，激光二极管功率信号(LDP)包括峰值电平(PP)、偏置电平1(PB1)、偏置电平2(PB2)和偏置电平3(PB3)。需要4个偏置电平控制信号来通过偏置电平的通/断来建立所要的LDP信号。从按照本发明的光驱动***产生的输出数据(串行化的DATAOUT1到串行化的DATAOUT4)对应于所述4个偏置电平控制信号。
可以在激光(二极管)驱动器LD的输出处对由所述4个信道控制的四个激光功率电流求和。当使用激光二极管向光盘数据写入EFM代码标记时，如图7所示，可以根据偏置电流的4个信道的组合(即串行化的数据输出)来调制激光二极管功率信号(LDP)。因此，图6的光(盘)驱动***可以灵活地实现写入策略，它对于不同的光盘格式(例如CD-R、DVD-R、DVD-RW)具有T/32的分辨率。
多相时钟发生器(62)(例如图3的多相时钟发生器)接收输入的时钟信号(CLKIN)，并且从其产生具有M个(例如M＝32)不同相位的M个(例如M＝32)时钟信号(CLK<32:1>，表示CLK<1>到CLK<32>)。
脉冲生成器(63)接收M个时钟信号(CLK<32:1>)，并且从其分别产生M个脉冲信号(DLL_CLK<32:1>)，它们分别对应于32个时钟信号(CLK<32:1>)的每个上升沿。参见图9的脉冲信号的形状和序列(例如DLL_CLK<1>、DLL_CLK<2>、...、DLL_CLK<32>)。
由四个数据同步器(641至644)组成的数据同步器单元64在接收32比特数据(DATAIN1<32:1>到DATAIN4<32:1>)后，通过依序同步到在32个脉冲信号中选择的四个(相等地间隔)脉冲信号(例如DLL_CLK<20>、DLL_CLK<28>、DLL_CLK<4>、DLL_CLK<12>)而输出同步的写入策略数据。
由对应于所述四个信道的四个串行化器(651至654)组成的串行化器单元65在从对应于32个脉冲信号(DLL_CLK<32:1>)的四个同步器(641至644)采样同步数据(SYNC_DATA1<32:1>到DATAIN4<32:1>)后，输出四个信道的串行化数据(串行化的DATAOUT1、串行化的DATAOUT2、串行化的DATAOUT3、串行化的DATAOUT4)。
图8是图解在图6中的脉冲发生器(63)的详细电路图；图9是图解脉冲发生器(63)的操作的时序图。
在图8中，脉冲发生器(63)包括多个(例如M＝32)与门(例如A1至A6)和多个(例如M＝32)反相器(例如I1至I6)。由脉冲发生器(63)输出的脉冲信号(DLL_CLK<32:1>)对应于所述M个多相时钟信号(CLK<32:1>)的上升沿。每个与门通过将第一时钟信号与反相的第二(随后的)时钟信号进行与操作来产生脉冲。所述M个反相器(例如I1至I6)输出反相的第二(随后的)时钟信号。
例如，与门(A1)通过将第一时钟信号(CLK<1>)和由反相器(I1)输出的反相的第二时钟信号(CLK<5>)两者进行与操作来产生脉冲信号(DLL_CLK<1>)。反相器(I1)将第二时钟信号(CLK<5>)反相。以这种方式，从与门(A1至A6)输出预定数量的预定周期(脉冲长度)的脉冲信号(DLL_CLK<32:1>)。
图10是图解在图6中的数据同步器单元(64)的详细电路图。图11是图解图10的数据同步器单元64的操作的时序图。
数据同步器单元64(包括同步器641至644)包括(2L-1)个触发器块(101至107)，并且每个触发器块包括M/L个(例如8个)触发器。L表示要在每个信道并行输出的比特组的数量。如图11所示，写入策略数据(DATAIN<32:1>)的(每个T)的32个比特被以每8个比特锁存，并且并行输出作为同步数据(SYNC_DATA1<8:1>、SYNC_DATA2<16:9>、SYNC_DATA3<24:17>、SYNC_DATA4<32:25>)，如图11的时序图中所示。
图12是图解在图6中的串行化器电路(例如串行化器1)的详细电路图。图13是图解图12中的串行化器电路的操作的时序图。
所述串行化器电路包括M个与门(例如A11到A18)和多个以运行方式级联的或门(例如O11到O16)。每个与门(例如A11)组合写入策略数据(例如由数据同步器单元64输出的SYNC_DATA1<1>)的一个(锁存)比特和一个脉冲(例如由脉冲发生器63输出的DLL_CLK<1>)。因此，在任何时间，在给定脉冲(例如DLL_CLK<1>)的有效周期期间，写入策略数据的一个对应的比特被采样，并且被级联的或门输出作为SERIALIZED DATAOUT(串行化的数据输出)。因此，每个串行化器(例如651)的SERIALIZED DATAOUT输出是表示写入策略数据的一个(偏置)信道的二进制值的序列，用于控制激光二极管功率(LDP)。
如图13所示，由数据同步器(641至644)输出到串行化器(651至654)的同步数据(SYNC_DATA1<32;1>)在响应于脉冲信号(DLL_CLK<32:1>)而被依序采样后被依次输出作为串行化的输出数据(串行化的DATAOUT)。
数据同步器(641至644)和串行化器(651至654)因此一起工作来作为可变延迟元件，用于同步写入策略数据的四个信道。
图17是图解按照本发明的一个实施例、用于根据要写入的标记的长度来调制通过激光二极管的写入电流的例证方法的流程图。在步骤S10开始——此时接收具有频率f和周期T(f＝1/T)的BitClock(见图6)以及要写入的EFM代码标记——后，然后，并行执行两个步骤(步骤S20和步骤S30)。
在步骤S20中，从具有周期T和频率f(f＝1/T)的BitClock(与具有周期T和频率f(f＝1/T)的BitClock同步地)产生具有M个不同相位的M个多相时钟。M可以等于或大于2(例如M＝32，如图3、6所示)。在并行步骤S30，测量(检测，确定)要写入到光(盘)介质的标记的长度(以比特时钟周期T为单位)。因而所检测的标记长度基于在步骤S40用于将那个标记写在光(盘)介质上的写入策略的选择。
在步骤S50中，(例如并行)产生G个(例如G＝4，如图6所示)信道的M比特/周期T的写入策略数据。这个步骤可以由在图6的解码器块61中的四个解码器(612至615)执行，其中G＝4。然后，在步骤S60，G个信道(例如G＝4，如图6所示)的每个的写入策略数据被(例如由在图6和10中的同步器块64中的每个同步器中的采样和保持锁存器101至107)同步为M比特/周期T的并行数据。接着，在步骤S70中，G个(例如G＝4，如图6所示)信道的每个的并行(同步)写入策略数据被串行化为M比特/周期T的串行数据(例如在脉冲频率M×f＝M/T)。这个步骤可以由在图6和12中的串行化器块65中的时钟(与)门执行。
在步骤S80中，将G个信道的每个的写入策略数据的串行化比特转换为写入电流(写入电流波形)(例如以控制激光二极管的偏置电流)。最后，在步骤S90，所述G个写入电流被组合(为一个脉冲宽度和电流幅度调制的写入电流)并且流过激光二极管，激光二极管向光(盘)介质上发出写入策略调制光以烧灼标记。
虽然已经说明了本发明的例证实施例，但是应当明白由所附的权利要求限定的本发明不被上述说明中给出的具体细节限制，因为在不脱离所附权利要求保护的精神和范围的情况下，本发明的许多明显的改变是可能的。在所附的权利要求中，G、L、M和N是整数。

Claims (16)

1.一种光驱动器电路，包括：
解码器，用于将调制数据转换为写入策略数据的比特，所述写入策略数据用于控制要施加到光学存储介质的激光功率，以及所述解码器用于以每周期T有M个比特输出写入策略数据，其中M是大于1的整数；
多相时钟发生器，用于接收具有周期T的输入时钟信号，并且由此产生具有M个不同相位的M个时钟；
数据同步器，用于同步所述写入策略数据；以及
串行化器，用于串行输出被同步的写入策略数据，以用于调制要被施加到所述光学存储介质的激光功率，
其中，多相时钟发生器是延迟锁定环电路，所述延迟锁定环电路具有位于所述延迟锁定环的反馈环中的第一组M个延迟单元，每个延迟单元具有N×D的步长延迟，其中N是奇数，D是由控制电压控制的目标延迟时间；和位于延迟锁定环的反馈环外的第二组M个延迟单元，每个延迟单元具有N×D的步长延迟，以及所述延迟锁定环电路用于输出具有M个相位的M个时钟。
2.按照权利要求1的光驱动器电路，其中，所述解码器输出在G个分组中的解码数据，G等于要施加到光学存储介质的功率的偏置电平的数量。
3.按照权利要求1的光驱动器电路，其中，所述同步器包括G个分组的锁存器，G等于要施加到光学存储介质的功率的偏置电平的数量。
4.按照权利要求3的光驱动器电路，其中，每个锁存器由所述M个时钟的对应的一个来计时。
5.按照权利要求1的光驱动器电路，其中，所述串行化器包括用于接收M个同步的解码数据的M个与门，M个与门的每个也接收M个时钟的对应的一个以执行逻辑操作。
6.按照权利要求5的光驱动器电路，其中，M个与门被划分为G个分组，每个分组被连接到多个级联的逻辑或门，G等于要施加到光学存储介质的功率的偏置电平的数量。
7.一种延迟锁定环电路，包括：
第一系列的M个第一延迟单元，位于反馈环中，每个第一延迟单元提供N×D的延迟，其中，其中M是大于1的整数，N是奇数，D是由控制电压控制的目标延迟时间；以及
第二系列的M个第二延迟单元，位于反馈环外，每个具有N×D的延迟，用于根据输入时钟而产生分别具有M个不同相位的M个时钟。
8.一种驱动器电路，包括：
多相时钟发生器，用于输出具有M个不同相位的M个时钟，其中M是大于1的整数；
解码器，用于解码调制的数据，以及以M比特来输出解码数据，所述调制数据表示要施加到光学存储介质的功率的指定值；
数据同步器，用于同步对应于具有M个不同相位的所述M个时钟的以M比特的解码数据；以及
串行化器，用于串行组合所述同步的解码数据，并且输出驱动数据，所述驱动数据表示要施加到光学存储介质的功率的修改的指定值，
其中，所述多相时钟发生器包括：延迟锁定环，该延迟锁定环包括位于反馈环中的第一系列的M个第一延迟单元，每个第一延迟单元提供N×D的延迟；以及位于反馈环外的第二系列的M个第二延迟单元，每个具有N×D的延迟，用于根据输入时钟而输出分别具有M个不同相位的M个时钟，其中，N是奇数，D是由控制电压控制的目标延迟时间。
9.按照权利要求8的电路，其中，所述解码器输出G个分组中的解码数据，G等于要施加到光学存储介质的功率的偏置电平的数量。
10.按照权利要求8的电路，其中，所述同步器包括G个分组的锁存器，G等于要施加到光学存储介质的功率的偏置电平的数量。
11.按照权利要求10的光驱动器电路，其中，每个锁存器由所述M个时钟的对应的一个来计时。
12.按照权利要求8的光驱动器电路，其中，所述串行化器包括M个与门，用于接收所述M个同步的解码数据，所述M个与门的每个也接收M个时钟的对应的一个以执行逻辑操作。
13.按照权利要求12的光驱动器电路，其中，所述M个与门被划分为G个分组，每个分组被连接到多个级联的逻辑或门，G等于要施加到光学存储介质的功率的偏置电平的数量。
14.按照权利要求8的光驱动器电路，其中，由在所述延迟锁定环中的滤波器产生所述控制电压。
15.一种电路，包括：
延迟锁定环电路，该延迟锁定环电路包括：
位于反馈环中的第一系列的M个第一延迟单元，每个第一延迟单元提供N×D的延迟，其中，其中M是大于1的整数，N是奇数，D是由控制电压控制的目标延迟时间；以及
位于反馈环外的第二系列的M个第二延迟单元，每个具有N×D的延迟，用于根据输入时钟而产生分别具有M个不同相位的M个时钟。
16.一种多相时钟发生器，包括：
第一M个压控延迟元件，用于递增地延迟被划分的输入基准时钟信号，其中M是大于1的整数；
分频器，用于将输入基准时钟信号的频率除以N，并且向所述第一多个压控延迟元件输出所述被划分的输入基准时钟信号，其中N是奇数；
第二M个压控延迟元件，用于递增地延迟输入基准时钟信号，并且用于输出M个多相时钟；
环路滤波器，用于产生控制信号电压以调整所述第一和第二多个压控延迟元件的每个压控延迟元件的步长延迟。
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