KR20050102763A

KR20050102763A - 입력 신호에 따라 자동적으로 동작 주파수 범위를가변시키는 지연 동기 루프를 구비한 듀티 싸이클 보정회로 및 그 방법

Info

Publication number: KR20050102763A
Application number: KR1020040027775A
Authority: KR
Inventors: 박원기
Original assignee: 삼성전자주식회사
Priority date: 2004-04-22
Filing date: 2004-04-22
Publication date: 2005-10-27

Abstract

입력 신호에 따라 자동적으로 동작 주파수 범위를 가변시키는 지연 동기 루프를 구비한 듀티 싸이클 보정 회로 및 그 방법이 개시된다. 상기 듀티 싸이클 보정 회로는 지연 동기 루프에 모드 검출기를 구비하여, 입력 클럭 신호의 주파수에 따라 자동적으로 동작 주파수 범위를 가변시킨다. 이에 따라, 상기 듀티 싸이클 보정 회로는 입력 클럭 신호의 주파수가 변하더라도 고주파 영역까지 듀티 싸이클을 정확히 보정한 출력 클럭 신호를 생성할 수 있다.

Description

입력 신호에 따라 자동적으로 동작 주파수 범위를 가변시키는 지연 동기 루프를 구비한 듀티 싸이클 보정 회로 및 그 방법{Duty cycle correction circuit having a delay locked loop correcting automatically operation frequency range according to input signal and method thereof}

본 발명은 듀티 싸이클(duty cycle) 보정 회로에 관한 것으로, 특히 동작 주파수 범위를 넓게한 듀티 싸이클 보정 회로 및 그 방법에 관한 것이다.

RDRAM(Rambus Dynamic Random Access Memory), DDR(Double Data Rate) 메모리와 같은 반도체 메모리 장치, 비디오 신호, 오디오 신호를 처리하는 시스템, 또는 통신 시스템 등 대부분의 시스템에는, 정확한 클럭 신호를 만들기 위하여 DLL(Delay Locked Loop)를 이용하는 듀티 싸이클 보정 회로가 채용되어 있다. 듀티 싸이클 보정 회로는 입력 클럭 신호를 처리하여 일정 듀티 계수(duty factor)를 가지는 새로운 클럭 신호를 생성한다. 듀티 계수는 어떤 클럭 신호에 대하여 논리 하이 상태의 펄스 폭이 가지는 시간을 클럭 신호의 주기로 나눈 값을 백분율(%)로 나타낸 값이다. 일반적으로 시스템에서 필요한 클럭은 듀티 계수 50%이지만, 특정 회로에는 다른 듀티 계수를 가지는 클럭 신호가 사용되기도 한다. 시스템의 정상적인 동작 보장을 위하여, 듀티 싸이클 보정 회로가 생성하는 새로운 클럭 신호의 듀티 계수는 일정해야 한다.

일반적인 듀티 싸이클 보정 회로는 지연 동기 루프(DLL:delay locked loop)와 위상 합성기(phase mixer)를 구비한다. 지연 동기 루프(DLL)에서는 입력 클럭 신호로부터 서로 다른 위상을 가지는 다수의 기준 클럭 신호들을 생성하고, 이에 따라 위상 합성기는 상기 다수의 기준 클럭 신호들을 이용하여 듀티 계수 50%인 새로운 클럭 신호를 생성한다.

일반적인 듀티 싸이클 보정 회로에서, 지연 동기 루프(DLL)는 일정 주파수 대역에서 동작한다. 즉, 지연 동기 루프는 일정 주파수 이내의 입력 클럭 신호에 대하여, 입력 클럭 신호를 보정한 기준 클럭 신호들을 정상적으로 생성한다. 따라서, 일반적인 듀티 싸이클 보정 회로에서는, 입력 클럭 신호에 대한 록킹 범위(locking range)의 제약을 받으므로, 입력 클럭 신호의 주파수가 그 범위 이상으로 입력될 때, 듀티 계수 50%인 정상적인 클럭 신호를 생성할 수 없다는 문제점이 있다.

따라서 본 발명이 이루고자하는 기술적 과제는, 입력 신호에 따라 자동적으로 동작 주파수 범위를 가변시키는 지연 동기 루프를 구비한 듀티 싸이클 보정 회로 및 그 방법을 제공하는 데 있다.

상기의 기술적 과제를 달성하기 위한 본 발명에 따른 듀티 싸이클 보정 회로는, 지연 동기 루프, 및 위상 합성 회로를 구비하는 것을 특징으로 한다. 상기 지연 동기 루프는 입력 클럭 신호의 주파수에 따라 정해지는 위상차 범위 내에서 위상이 서로 다른 다수의 지연 신호들을 생성한다. 상기 위상 합성 회로는 상기 지연 신호들을 이용하여 상기 입력 클럭 신호의 듀티 싸이클을 보정한 출력 클럭 신호를 생성한다. 상기 위상 합성 회로는, 듀티 계수가 50%인 출력 클럭 신호를 생성하는 것을 특징으로 한다.

상기 지연 동기 루프는, 다수의 지연 셀들, 위상 검출기, 카운터, 디지털-아날로그 변환기, 및 모드 검출기를 구비하는 것을 특징으로 한다. 상기 다수의 지연 셀들은 전류 제어 신호 및 모드 제어 신호에 응답하여 상기 입력 클럭 신호를 소정 시간씩 지연시켜 상기 지연 신호들 각각을 생성한다. 상기 위상 검출기는 상기 지연 신호들 중 어느 하나와 상기 입력 클럭 신호 간의 위상차를 검출하여, 그에 대응하는 위상차 신호를 생성한다. 상기 카운터는 상기 위상차 신호에 응답하여 상기 위상차에 비례하는 디지털 카운트 값을 생성한다. 상기 디지털-아날로그 변환기는 상기 디지털 카운트 값을 아날로그 신호로 변환하고, 상기 변환 결과를 상기 전류 제어 신호로서 출력한다. 상기 모드 검출기는 상기 디지털 카운트 값의 LSB(least significant bit)를 체크하여 상기 모드 제어 신호를 출력한다. 상기 입력 클럭 신호, 상기 지연 신호들, 및 상기 출력 클럭 신호 각각은, 반전 신호를 포함하는 세트 신호인 것을 특징으로 한다.

상기 다수의 지연 셀들 각각은, 딜레이 회로, 및 차동 증폭기를 구비하는 것을 특징으로 한다. 상기 딜레이 회로는 상기 입력 클럭 신호 또는 상기 지연 신호들 중 어느 하나의 세트 신호를 입력 세트 신호로서 수신하여, 상기 입력 세트 신호를 일정 시간 딜레이시켜 출력한다. 상기 차동 증폭기는 상기 입력 세트 신호 및 상기 딜레이된 입력 세트 신호를 이용하여, 상기 모드 제어 신호의 논리 상태에 따라 서로 다른 위상차 범위 내에서 상기 지연 신호들 각각을 생성한다. 상기 차동 증폭기는 상기 모드 제어 신호가 제1 논리 상태이면, 상기 입력 클럭 신호의 저주파 영역에서 상기 지연 신호를 생성하고, 상기 모드 제어 신호가 제2 논리 상태이면, 상기 입력 클럭 신호의 고주파 영역에서 상기 지연 신호를 생성하는 것을 특징으로 한다.

상기 카운터는 상기 위상차가 상기 지연 셀들에 의한 위상차 범위의 한계치에 도달할 때, LSB가 제1 논리 상태 또는 제2 논리 상태 중 어느 하나인 디지털 카운트 값을 생성하는 것을 특징으로 한다. 상기 모드 검출기는, 상기 디지털 카운트 값의 LSB가 연속적으로 상기 입력 클럭 신호의 N 싸이클 동안 제1 논리 상태를 가질 때, 제2 논리 상태 값의 모드 제어 신호를 생성하고, 상기 디지털 카운트 값의 LSB가 연속적으로 상기 입력 클럭 신호의 N 싸이클 동안 제2 논리 상태를 가질 때, 제1 논리 상태의 모드 제어 신호를 생성하는 것을 특징으로 한다. 상기 N은, 3인 것을 특징으로 한다.

상기 모드 검출기는, 제1 DQ 플립플롭, 제2 DQ 플립플롭, 제3 DQ 플립플롭, NAND 로직, NOR 로직, PMOSFET, NMOSFET, 제1 인버터, 및 제2 인버터를 구비하는 것을 특징으로 한다. 상기 제1 DQ 플립플롭은 상기 입력 클럭 신호에 따라 상기 디지털 카운트 값의 LSB를 수신하여 출력한다. 상기 제2 DQ 플립플롭은 상기 입력 클럭 신호에 따라 상기 제1 DQ 플립플롭의 출력을 수신하고 출력한다. 상기 제3 DQ 플립플롭은 상기 입력 클럭 신호에 따라 상기 제2 DQ 플립플롭의 출력을 수신하고 출력한다. 상기 NAND 로직은 상기 제1 DQ 플립플롭, 상기 제2 DQ 플립플롭, 및 상기 제3 DQ 플립플롭의 출력들을 수신하여, NAND 로직 수행하고, 그 결과를 출력한다. 상기 NOR 로직은 상기 제1 DQ 플립플롭, 상기 제2 DQ 플립플롭, 및 상기 제3 DQ 플립플롭의 출력들을 수신하여, NOR 로직 수행하고, 그 결과를 출력한다. 상기 PMOSFET는 게이트 단자는 상기 NAND 로직 수행 결과를 수신하고, 소스 단자는 제1 전원에 연결되며, 드레인 단자는 출력 노드에 연결된다. 상기 NMOSFET는 게이트 단자는 상기 NOR 로직 수행 결과를 수신하고, 소스 단자는 제2 전원에 연결되며, 드레인 단자는 상기 출력 노드에 연결된다. 상기 제1 인버터는 상기 출력 노드의 신호를 반전시켜 상기 모드 제어 신호를 출력한다. 상기 제2 인버터는 상기 제1 인버터의 출력을 반전시켜 상기 출력 노드에 전달한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 클럭 신호의 듀티 싸이클 보정 방법은, 입력 클럭 신호의 주파수에 따라 정해지는 위상차 범위 내에서 위상이 서로 다른 다수의 지연 신호들을 생성하는 단계; 및 상기 지연 신호들을 이용하여 상기 입력 클럭 신호의 듀티 싸이클을 보정한 출력 클럭 신호를 생성하는 단계를 구비하는 것을 특징으로 한다. 상기 출력 클럭 신호는, 듀티 계수가 50%인 것을 특징으로 한다.

상기 다수의 지연 신호들 생성 단계는, 상기 지연 신호들 중 어느 하나와 상기 입력 클럭 신호 간의 위상차를 검출하여, 그에 대응하는 위상차 신호를 생성하는 단계; 상기 위상차 신호에 응답하여 상기 위상차에 비례하는 디지털 카운트 값을 생성하는 단계; 상기 디지털 카운트 값을 아날로그 신호로 변환하고, 상기 변환 결과를 전류 제어 신호로서 출력하는 단계; 상기 디지털 카운트 값의 LSB를 체크하여 모드 제어 신호를 출력하는 단계; 및 상기 전류 제어 신호 및 상기 모드 제어 신호에 응답하여 상기 입력 클럭 신호를 소정 시간씩 지연시켜 상기 지연 신호들 각각을 생성하는 단계를 포함하는 것을 특징으로 한다. 상기 입력 클럭 신호, 상기 지연 신호들, 및 상기 출력 클럭 신호 각각은, 반전 신호를 포함하는 세트 신호인 것을 특징으로 한다.

상기 지연 신호들 각각의 생성 단계는, 상기 입력 클럭 신호 또는 상기 지연 신호들 중 어느 하나의 세트 신호를 입력 세트 신호로서 수신하여, 상기 입력 세트 신호를 일정 시간 딜레이시켜 출력하는 단계; 및 상기 입력 세트 신호 및 상기 딜레이된 입력 세트 신호를 이용하여, 상기 모드 제어 신호의 논리 상태에 따라 서로 다른 위상차 범위 내에서 상기 지연 신호들 각각을 생성하는 단계를 포함하는 것을 특징으로 한다.

상기 모드 제어 신호가 제1 논리 상태이면, 상기 입력 클럭 신호의 저주파 영역에서 상기 지연 신호가 생성되고, 상기 모드 제어 신호가 제2 논리 상태이면, 상기 입력 클럭 신호의 고주파 영역에서 상기 지연 신호가 생성되는 것을 특징으로 한다. 상기 위상차가 상기 지연 셀들에 의한 위상차 범위의 한계치에 도달할 때, LSB가 제1 논리 상태 또는 제2 논리 상태 중 어느 하나인 디지털 카운트 값이 생성되는 것을 특징으로 한다.

상기 디지털 카운트 값의 LSB가 연속적으로 상기 입력 클럭 신호의 N 싸이클 동안 제1 논리 상태를 가질 때, 제2 논리 상태 값의 모드 제어 신호가 생성되고, 상기 디지털 카운트 값의 LSB가 연속적으로 상기 입력 클럭 신호의 N 싸이클 동안 제2 논리 상태를 가질 때, 제1 논리 상태의 모드 제어 신호가 생성되는 것을 특징으로 한다. 상기 N은 3인 것을 특징으로 한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일실시예에 따른 듀티 싸이클 보정 회로(100)를 나타내는 블록도이다. 도 1을 참조하면, 상기 듀티 싸이클 보정 회로(100)는 지연 동기 루프(DLL)(110), 및 위상 합성 회로(phase mixing circuit)(120)를 구비한다.

상기 지연 동기 루프(110)는 입력 클럭 신호(K0, K0B)를 지연시켜서 위상이 서로 다른 다수의 지연 신호들(K1/K1B~K4/K4B)을 생성한다. 특히, 상기 지연 동기 루프(110)는 입력 클럭 신호(K0, K0B)의 주파수에 따라 정해지는 위상차 범위 내에 있는 다수의 지연 신호들(K1/K1B~K4/K4B)을 생성한다. 예를 들어, 입력 클럭 신호(K0, K0B)의 저주파 영역에서의 위상차 범위의 한계치와 고주파 영역에서의 위상차 범위의 한계치가 서로 다르고, 상기 지연 동기 루프(110)는 입력 클럭 신호(K0, K0B)의 저주파 영역과 고주파 영역을 구분하여 다수의 지연 신호들(K1/K1B~K4/K4B)을 생성한다. 상기 입력 클럭 신호(K0, K0B) 및 상기 지연 신호들(K1/K1B~K4/K4B)은, 도 1에 도시된 바와 같이, 반전 신호를 포함하는 세트 신호인 것으로 가정한다. 즉, K0B는 K0의 반전 신호이고, K1B는 K1의 반전 신호이다. 나머지 지연 신호들(K2/K2B~K4/K4B)도 마찬가지이다. 상기 지연 동기 루프(110)의 동작에 대해서는 도 2에서 자세히 설명된다.

상기 위상 합성 회로(120)는 상기 지연 신호들(K1/K1B~K4/K4B)을 이용하여 상기 입력 클럭 신호(K0, K0B)의 듀티 싸이클을 보정한 출력 클럭 신호(CKO, CKOB)를 생성한다. 즉, 상기 위상 합성 회로(120)는, 듀티 계수 50%인 출력 클럭 신호(CKO, CKOB)를 생성한다. 상기 출력 클럭 신호(CKO, CKOB)도 반전 신호를 포함한다. 즉, CKOB는 CKO의 반전 신호이다.

도 2는 도 1의 지연 동기 루프(110)의 구체적인 블록도이다. 도 2를 참조하면, 상기 지연 동기 루프(110)는 지연부(210), 위상 검출기(220), 카운터(counter)(230), 디지털-아날로그 변환기(digital-analog converter)(240), 및 모드 검출기(250)를 구비한다.

상기 지연부(210)는 다수의 지연 셀들(211~214)을 구비하여, 디지털-아날로그 변환기(240)로부터 입력되는 전류 제어 신호 및 모드 검출기(250)로부터 입력되는 모드 제어 신호(MODCNT)에 응답하여 상기 입력 클럭 신호(K0, K0B)를 소정 시간(δ)씩 지연시켜 상기 지연 신호들(K1/K1B~K4/K4B) 각각을 생성한다. 상기 다수의 지연 셀들(211~214)의 개수는 4개인 것으로 도시되어 있으나, 이에 한정되지 않으며, 회로의 목적에 따라 다른 개수로 설계될 수 있다. 상기 다수의 지연 셀들(211~214)의 개수는 4개인 경우에, 상기 지연 신호들(K1/K1B~K4/K4B)간의 위상차(δ)는, 도 3에 도시된 바와 같이, T/8에 해당한다. 여기서, T는 입력 클럭 신호(K0, K0B)의 한 싸이클 타임(주기)이다.

상기 모드 제어 신호(MODCNT)의 제어를 받는 상기 다수의 지연 셀들(211~214)의 동작에 의하여, 입력 클럭 신호(K0, K0B)의 저주파 영역에서의 상기 지연 신호들(K1/K1B~K4/K4B)의 위상차 범위의 한계치와 고주파 영역에서의 상기 지연 신호들(K1/K1B~K4/K4B)의 위상차 범위의 한계치가 달라진다. 이에 대해서는 상기 다수의 지연 셀들(211~214)의 구체적인 회로를 나타내는 도 4에서 좀더 자세히 설명된다.

상기 위상 검출기(220)는 상기 지연 신호들(K1/K1B~K4/K4B) 중 어느 하나와 상기 입력 클럭 신호(K0, K0B) 간의 위상차를 검출하여, 그에 대응하는 위상차 신호를 생성한다. 특히, 도 3에 도시된 바와 같이, 상기 위상 검출기(220)는 마지막 지연 신호 중 K4B와 상기 입력 클럭 신호(K0, K0B) 중 K0 간의 위상차를 검출한다. 정상적인 동작의 경우에 이 두 신호들은 위상이 같기 때문이다.

상기 카운터(230)는 상기 위상차 신호에 응답하여 상기 위상차에 비례하는 디지털 카운트 값을 생성한다. 상기 카운터(230)는 8 비트 카운터(230) 일 수 있고, 회로 목적에 따라 다른 비트 수의 카운터(230)일 수 있다.

상기 디지털-아날로그 변환기(240)는 상기 디지털 카운트 값을 아날로그 신호로 변환하고, 상기 변환 결과를 상기 전류 제어 신호로서 출력한다. 상기 카운터(230)는 8 비트 카운터(230)인 경우에 상기 디지털-아날로그 변환기(240)는 8비트 디지털 신호를 아날로그 신호로 변환한다.

상기 모드 검출기(250)는 상기 디지털 카운트 값의 LSB(least significant bit)를 체크하여 상기 모드 제어 신호(MODCNT)를 출력한다. 상기 위상차가 상기 지연 셀들(211~214)에 의한 위상차 범위의 한계치에 도달할 때, 상기 카운터(230)는 LSB가 제1 논리 상태(논리 로우 상태) 또는 제2 논리 상태(논리 하이 상태) 중 어느 하나인 디지털 카운트 값을 생성한다. 상기 모드 검출기(250)는 이를 체크하여 입력 클럭 신호(K0, K0B)의 저주파 영역에 해당하는 제1 모드 및 입력 클럭 신호(K0, K0B)의 저주파 영역에 해당하는 제2 모드를 나타내기 위한 상기 모드 제어 신호(MODCNT)를 생성하여 출력한다. 상기 모드 검출기(250)의 동작에 대해서는 도 5에서 좀더 자세히 설명된다.

도 4는 도 2의 지연 셀들(211~214)의 구체적인 회로도이다. 도 4를 참조하면, 상기 지연 셀들(211~214) 각각은 딜레이 회로(215), 및 차동 증폭기(216)를 구비한다.

도 2의 지연 셀들(211~214) 중 211에 구비되는 상기 딜레이 회로(215)는 상기 입력 클럭 신호(K0, K0B)의 세트 신호 K0, K0B를 입력 세트 신호(IN, INB)로서 수신하여, 상기 입력 세트 신호 각각을 일정 시간(δ) 딜레이시켜 출력한다. 도 2의 지연 셀들(211~214) 중 212 내지 214 각각에 구비되는 상기 딜레이 회로(215)는 전단의 딜레이 셀에서 출력되는 지연 신호를 입력 세트 신호로서 수신하여, 상기 입력 세트 신호를 일정 시간(δ) 딜레이시켜 출력한다. 상기 지연 셀들(211~214) 각각에서 입력 세트 신호를 일정 시간(δ) 딜레이시키는 것은, 상기 차동 증폭기(216)와의 상호 동작에 의하여 상기 지연 신호들(K1/K1B~K4/K4B)간의 위상차(δ)가 T/8이 되도록 하기 위함이다.

도 2의 지연 셀들(211~214) 각각에 구비되는 상기 차동 증폭기(216)는 상기 입력 세트 신호 및 상기 딜레이된 입력 세트 신호(DIN, DINB)를 이용하여, 상기 지연 신호들(K1/K1B~K4/K4B) 각각을 생성한다. 도 4에 도시된 바와 같이, 상기 차동 증폭기(216)는 두개의 증폭기가 혼합된 구조를 가진다. 즉, 상기 차동 증폭기(216)는 상기 딜레이된 입력 세트 신호(DIN, DINB)를 입력으로 받아 동작하는 N형 MOSFET(metal-oxide-semiconductor)들(M4, M5, M6)로 구성된 증폭기의 출력 노드(OUT, OUTB)와 상기 입력 세트 신호(IN, INB)를 입력으로 받아 동작하는 N형 MOSFET(metal-oxide-semiconductor)들(M1, M2, M3) 및 저항 R, R2로 구성된 증폭기의 출력 노드(OUT, OUTB)가 공유되는 구조를 가진다. 여기서, M3 및 M6은 소정 바이어스 전압(BIAS1, BIAS2)에 의하여 전류량이 결정되는 전류원(current source)으로 동작하고, 상기 저항 R1, R2는 N형 또는 P형 MOSFET의 게이트 전극에 일정 전압을 인가한 구조로 형성될 수 있다. 상기 차동 증폭기(216)는 상기 입력 세트 신호(IN, INB)가 입력될 때, T/8 만큼 딜레이된 상기 딜레이된 입력 세트 신호(DIN, DINB)의 딜레이된 전압에 의하여 상기 입력 세트 신호(IN, INB)와 T/8 만큼 위상차를 가지는 출력 세트 신호(OUT, OUTB)를 생성한다.

특히, 상기 차동 증폭기(216)는 상기 모드 제어 신호(MODCNT)를 입력 받는 N형 MOSFET들(M7, M8, M9)을 더 구비한다. 이에 따라, 상기 차동 증폭기(216)는 상기 모드 제어 신호(MODCNT)의 논리 상태에 따라 서로 다른 위상차 범위 내에서 상기 지연 신호들(K1/K1B~K4/K4B) 각각을 생성한다.

도 5는 도 2의 모드 검출기(250)의 구체적인 회로도이다. 도 5를 참조하면, 상기 모드 검출기(250)는 제1 DQ 플립플롭(flip-flop)(251), 제2 DQ 플립플롭(252), 제3 DQ 플립플롭(253), NAND(부정 논리곱) 로직(254), NOR(부정 논리합) 로직(255), PMOSFET(P형 MOSFET)(256), NMOSFET(N형 MOSFET)(257), 제1 인버터(inverter)(258), 및 제2 인버터(259)를 구비한다. 여기서, 직렬 연결되는 플립플롭들(251~253)은 3개 인 것이 바람직하지만, 회로 설계자의 목적에 따라 그 개수는 다양하게 N개의 수로 설계될 수 있다.

상기 제1 DQ 플립플롭(251), 제2 DQ 플립플롭(252), 및 제3 DQ 플립플롭(253)은, 일반적인 DQ 플립플롭의 동작과 마찬가지로, 상기 입력 클럭 신호(K0, K0B)의 싸이클마다 라이징 에지(rising edge)에서 입력되는 신호의 논리 상태를 출력한다. 즉, 상기 제1 DQ 플립플롭(251)은 상기 입력 클럭 신호(K0, K0B)에 따라 상기 카운터(230)로부터 입력되는 디지털 카운트 값의 LSB를 수신하여 출력한다. 상기 제2 DQ 플립플롭(252)은 상기 입력 클럭 신호(K0, K0B)에 따라 상기 제1 DQ 플립플롭(251)의 출력을 수신하고 출력한다. 상기 제3 DQ 플립플롭(253)은 상기 입력 클럭 신호(K0, K0B)에 따라 상기 제2 DQ 플립플롭(252)의 출력을 수신하고 출력한다. 상기 NAND 로직(254)은 상기 제1 DQ 플립플롭(251), 상기 제2 DQ 플립플롭(252), 및 상기 제3 DQ 플립플롭(253)의 출력들을 수신하여, NAND 로직 수행하고, 그 결과를 출력한다. 상기 NOR 로직(255)은 상기 제1 DQ 플립플롭(251), 상기 제2 DQ 플립플롭(252), 및 상기 제3 DQ 플립플롭(253)의 출력들을 수신하여, NOR 로직 수행하고, 그 결과를 출력한다. 상기 PMOSFET(256)는 게이트(gate) 단자는 상기 NAND 로직 수행 결과를 수신하고, 소스(source) 단자는 제1 전원(VDD)에 연결되며, 드레인(drain) 단자는 출력 노드에 연결된다. 상기 NMOSFET(257)는 게이트 단자는 상기 NOR 로직 수행 결과를 수신하고, 소스 단자는 제2 전원(VSS)에 연결되며, 드레인 단자는 상기 출력 노드에 연결된다. 상기 제1 인버터(258)는 상기 출력 노드의 신호를 반전시켜 상기 모드 제어 신호(MODCNT)를 출력한다. 상기 제2 인버터(259)는 상기 제1 인버터(258)의 출력을 반전시켜 상기 출력 노드에 전달한다.

도 5와 같은 모드 검출기(250) 구조에 의하여, 상기 모드 제어 신호(MODCNT)는 상기 디지털 카운트 값의 LSB가 연속적으로 상기 입력 클럭 신호(K0, K0B)의 N(3) 싸이클 동안 제1 논리 상태를 가질 때, 제2 논리 상태 값을 가진다. 또한, 상기 모드 제어 신호(MODCNT)는 상기 디지털 카운트 값의 LSB가 연속적으로 상기 입력 클럭 신호(K0, K0B)의 N(3) 싸이클 동안 제2 논리 상태를 가질 때, 제1 논리 상태 값을 가진다.

상기 위상 검출기(220)에서 검출한 상기 위상차가 상기 지연 셀들(211~214)에 의한 위상차 범위의 한계치에 도달할 때, 도 2의 상기 카운터(230)에서 출력되는 디지털 카운트 값의 LSB는 적어도 상기 입력 클럭 신호(K0, K0B)의 N(3) 싸이클 동안 제1 논리 상태 또는 제2 논리 상태 중 어느 하나의 값을 유지한다. 상기 위상차가 상기 지연 셀들(211~214)에 의한 위상차 범위의 한계치에 도달하지 않으면, 상기 카운터(230)에서 출력되는 디지털 카운트 값은 제1 논리 상태와 제2 논리 상태가 교대로 생성되고, 상기 입력 클럭 신호(K0, K0B)의 N(3) 싸이클 동안 어느 한 상태를 유지하지 않는다. 도 5와 같이 구성되는 상기 모드 검출기(250)는 이를 체크하여 입력 클럭 신호(K0, K0B)의 저주파 영역에 해당하는 제1 모드 및 입력 클럭 신호(K0, K0B)의 저주파 영역에 해당하는 제2 모드를 나타내기 위한 상기 모드 제어 신호(MODCNT)를 생성하여 출력한다.

도 6은 지연 셀들(211~214)의 동작 설명을 위한 도면이다. 도 6을 참조하면, 도 5의 상기 모드 제어 신호(MODCNT)의 제1 논리 상태 값에 해당하는 제1 모드의 경우에는 도 2의 지연 셀들(211~214)은 저주파 영역에서 동작한다. 또한, 도 5의 상기 모드 제어 신호(MODCNT)의 제2 논리 상태 값에 해당하는 제2 모드의 경우에는 도 2의 지연 셀들(211~214)은 고주파 영역에서 동작한다. 즉, 도 4의 상기 차동 증폭기(216)는 상기 모드 제어 신호(MODCNT)가 제1 논리 상태일 때, 상기 입력 클럭 신호(K0, K0B)의 저주파 영역에서 상기 지연 신호를 생성하고, 상기 모드 제어 신호(MODCNT)가 제2 논리 상태일 때에는, 상기 입력 클럭 신호(K0, K0B)의 고주파 영역에서 상기 지연 신호를 생성한다.

예를 들어, 도 6에서, 상기 지연 셀들(211~214)이 제1 모드에서 동작할 때, 위상차 범위가 t1~t2 사이이고, 최저 한계치(t1)에 도달하면, 상기 카운터(230)는 디지털 카운트 값으로 "00000000"을 출력하여 고주파 영역에 해당함을 알린다. 이와 같은 디지털 카운트 값이 N(3) 싸이클 이상 유지되면, 상기 모드 제어 신호(MODCNT)는 제2 논리 상태 값을 가지고, 이에 따라, 도 4의 M7, M8, M9가 액티브 상태로 되어, 상기 지연 셀들(211~214)은 제2 모드에서 동작한다. 제2 모드에서, 상기 지연 셀들(211~214)은 위상차 범위가 t3~t4 사이에서 동작하고, 이는 도 6과 같이, 제1 모드에서 보다 Δt 만큼 작아진 딜레이 양에서 동작함을 나타낸다. 제2 모드에서, 최고 한계치(t4)에 도달하면, 상기 카운터(230)는 디지털 카운트 값으로 "11111111"을 출력하여 저주파 영역에 해당함을 알린다. 이에 따라, 디지털 카운트 값의 LSB가 제2 논리 상태인 상태로 N(3) 싸이클 이상 유지되면, 상기 모드 제어 신호(MODCNT)는 제1 논리 상태 값을 가지고, 이에 따라, 도 4의 M7, M8, M9가 오프(off) 상태로 되어, 상기 지연 셀들(211~214)은 제1 모드에서 동작한다.

이상에서와 같이 본 발명의 일실시예에 따른 듀티 싸이클 보정 회로(100)는, 지연 동기 루프(110)에 모드 검출기(250)를 구비하여, 입력 클럭 신호(K0, K0B)의 주파수에 따라 자동적으로 동작 주파수 범위를 가변시킨다. 이에 따라, 상기 듀티 싸이클 보정 회로(100)는 입력 클럭 신호(K0, K0B)의 주파수가 변하더라도 고주파 영역까지 듀티 싸이클을 정확히 보정한 출력 클럭 신호(CKO, CKOB)를 생성할 수 있다.

이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 듀티 싸이클 보정 회로는 입력 클럭 신호의 고주파수 영역에서도 듀티 싸이클을 정확히 보정한다. 따라서, 반도체 메모리 장치, 비디오/오디오 시스템, 또는 통신 시스템 등에 적용하는 경우 시스템의 안정적인 동작에 기여할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 본 발명의 일실시예에 따른 듀티 싸이클 보정 회로를 나타내는 블록도이다.

도 2는 도 1의 지연 동기 루프의 구체적인 블록도이다.

도 3은 도 2의 신호들의 파형을 나타내는 일 예이다.

도 4는 도 2의 지연 셀들의 구체적인 회로도이다.

도 5는 도 2의 모드 검출기의 구체적인 회로도이다.

도 6은 지연 셀들의 동작 설명을 위한 도면이다.

Claims

입력 클럭 신호의 주파수에 따라 정해지는 위상차 범위 내에서 위상이 서로 다른 다수의 지연 신호들을 생성하는 지연 동기 루프; 및

상기 지연 신호들을 이용하여 상기 입력 클럭 신호의 듀티 싸이클을 보정한 출력 클럭 신호를 생성하는 위상 합성 회로를 구비하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 1항에 있어서, 상기 지연 동기 루프는,

전류 제어 신호 및 모드 제어 신호에 응답하여 상기 입력 클럭 신호를 소정 시간씩 지연시켜 상기 지연 신호들 각각을 생성하는 다수의 지연 셀들;

상기 지연 신호들 중 어느 하나와 상기 입력 클럭 신호 간의 위상차를 검출하여, 그에 대응하는 위상차 신호를 생성하는 위상 검출기;

상기 위상차 신호에 응답하여 상기 위상차에 비례하는 디지털 카운트 값을 생성하는 카운터;

상기 디지털 카운트 값을 아날로그 신호로 변환하고, 상기 변환 결과를 상기 전류 제어 신호로서 출력하는 디지털-아날로그 변환기; 및

상기 디지털 카운트 값의 LSB(least significant bit)를 체크하여 상기 모드 제어 신호를 출력하는 모드 검출기를 구비하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 2항에 있어서, 상기 입력 클럭 신호, 상기 지연 신호들, 및 상기 출력 클럭 신호 각각은, 반전 신호를 포함하는 세트 신호인 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 3항에 있어서, 상기 다수의 지연 셀들 각각은,

상기 입력 클럭 신호 또는 상기 지연 신호들 중 어느 하나의 세트 신호를 입력 세트 신호로서 수신하여, 상기 입력 세트 신호를 일정 시간 딜레이시켜 출력하는 딜레이 회로; 및

상기 입력 세트 신호 및 상기 딜레이된 입력 세트 신호를 이용하여, 상기 모드 제어 신호의 논리 상태에 따라 서로 다른 위상차 범위 내에서 상기 지연 신호들 각각을 생성하는 차동 증폭기를 구비하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 4항에 있어서, 상기 차동 증폭기는,

상기 모드 제어 신호가 제1 논리 상태이면, 상기 입력 클럭 신호의 저주파 영역에서 상기 지연 신호를 생성하고, 상기 모드 제어 신호가 제2 논리 상태이면, 상기 입력 클럭 신호의 고주파 영역에서 상기 지연 신호를 생성하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 2항에 있어서, 상기 카운터는,

상기 위상차가 상기 지연 셀들에 의한 위상차 범위의 한계치에 도달할 때, LSB가 제1 논리 상태 또는 제2 논리 상태 중 어느 하나인 디지털 카운트 값을 생성하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 2항에 있어서, 상기 모드 검출기는,

상기 디지털 카운트 값의 LSB가 연속적으로 상기 입력 클럭 신호의 N 싸이클 동안 제1 논리 상태를 가질 때, 제2 논리 상태 값의 모드 제어 신호를 생성하고, 상기 디지털 카운트 값의 LSB가 연속적으로 상기 입력 클럭 신호의 N 싸이클 동안 제2 논리 상태를 가질 때, 제1 논리 상태의 모드 제어 신호를 생성하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 7항에 있어서, 상기 N은,

3인 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 2항에 있어서, 상기 모드 검출기는,

상기 입력 클럭 신호에 따라 상기 디지털 카운트 값의 LSB를 수신하여 출력하는 제1 DQ 플립플롭;

상기 입력 클럭 신호에 따라 상기 제1 DQ 플립플롭의 출력을 수신하고 출력하는 제2 DQ 플립플롭;

상기 입력 클럭 신호에 따라 상기 제2 DQ 플립플롭의 출력을 수신하고 출력하는 제3 DQ 플립플롭;

상기 제1 DQ 플립플롭, 상기 제2 DQ 플립플롭, 및 상기 제3 DQ 플립플롭의 출력들을 수신하여, NAND 로직 수행하고, 그 결과를 출력하는 NAND 로직;

상기 제1 DQ 플립플롭, 상기 제2 DQ 플립플롭, 및 상기 제3 DQ 플립플롭의 출력들을 수신하여, NOR 로직 수행하고, 그 결과를 출력하는 NOR 로직;

게이트 단자는 상기 NAND 로직 수행 결과를 수신하고, 소스 단자는 제1 전원에 연결되며, 드레인 단자는 출력 노드에 연결된 PMOSFET;

게이트 단자는 상기 NOR 로직 수행 결과를 수신하고, 소스 단자는 제2 전원에 연결되며, 드레인 단자는 상기 출력 노드에 연결된 NMOSFET;

상기 출력 노드의 신호를 반전시켜 상기 모드 제어 신호를 출력하는 제1 인버터; 및

상기 제1 인버터의 출력을 반전시켜 상기 출력 노드에 전달하는 제2 인버터를 구비하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
제 1항에 있어서, 상기 위상 합성 회로는,

듀티 계수가 50%인 출력 클럭 신호를 생성하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
입력 클럭 신호의 주파수에 따라 정해지는 위상차 범위 내에서 위상이 서로 다른 다수의 지연 신호들을 생성하는 단계; 및

상기 지연 신호들을 이용하여 상기 입력 클럭 신호의 듀티 싸이클을 보정한 출력 클럭 신호를 생성하는 단계를 구비하는 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 11항에 있어서, 상기 다수의 지연 신호들 생성 단계는,

상기 지연 신호들 중 어느 하나와 상기 입력 클럭 신호 간의 위상차를 검출하여, 그에 대응하는 위상차 신호를 생성하는 단계;

상기 위상차 신호에 응답하여 상기 위상차에 비례하는 디지털 카운트 값을 생성하는 단계;

상기 디지털 카운트 값을 아날로그 신호로 변환하고, 상기 변환 결과를 전류 제어 신호로서 출력하는 단계;

상기 디지털 카운트 값의 LSB를 체크하여 모드 제어 신호를 출력하는 단계; 및

상기 전류 제어 신호 및 상기 모드 제어 신호에 응답하여 상기 입력 클럭 신호를 소정 시간씩 지연시켜 상기 지연 신호들 각각을 생성하는 단계를 포함하는 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 12항에 있어서, 상기 입력 클럭 신호, 상기 지연 신호들, 및 상기 출력 클럭 신호 각각은, 반전 신호를 포함하는 세트 신호인 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 13항에 있어서, 상기 지연 신호들 각각의 생성 단계는,

상기 입력 클럭 신호 또는 상기 지연 신호들 중 어느 하나의 세트 신호를 입력 세트 신호로서 수신하여, 상기 입력 세트 신호를 일정 시간 딜레이시켜 출력하는 단계; 및

상기 입력 세트 신호 및 상기 딜레이된 입력 세트 신호를 이용하여, 상기 모드 제어 신호의 논리 상태에 따라 서로 다른 위상차 범위 내에서 상기 지연 신호들 각각을 생성하는 단계를 포함하는 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 14항에 있어서, 상기 모드 제어 신호가 제1 논리 상태이면, 상기 입력 클럭 신호의 저주파 영역에서 상기 지연 신호가 생성되고, 상기 모드 제어 신호가 제2 논리 상태이면, 상기 입력 클럭 신호의 고주파 영역에서 상기 지연 신호가 생성되는 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 12항에 있어서, 상기 위상차가 상기 지연 셀들에 의한 위상차 범위의 한계치에 도달할 때, LSB가 제1 논리 상태 또는 제2 논리 상태 중 어느 하나인 디지털 카운트 값이 생성되는 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 12항에 있어서, 상기 디지털 카운트 값의 LSB가 연속적으로 상기 입력 클럭 신호의 N 싸이클 동안 제1 논리 상태를 가질 때, 제2 논리 상태 값의 모드 제어 신호가 생성되고, 상기 디지털 카운트 값의 LSB가 연속적으로 상기 입력 클럭 신호의 N 싸이클 동안 제2 논리 상태를 가질 때, 제1 논리 상태의 모드 제어 신호가 생성되는 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 17항에 있어서, 상기 N은,

3인 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.
제 11항에 있어서, 상기 출력 클럭 신호는,

듀티 계수가 50%인 것을 특징으로 하는 클럭 신호의 듀티 싸이클 보정 방법.