CN109687860B - 一种多相时钟串行器及信号转换*** - Google Patents

一种多相时钟串行器及信号转换*** Download PDF

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Abstract

本申请涉及一种多相时钟串行器及信号转换***，所述多相时钟串行器，应用在具有单一频率的信号转换***中，包括多路并行数据预处理电路、等宽连续脉冲信号产生电路和多路复用电路；通过多路并行数据预处理电路对多路并行数据进行预处理，得到多个预处理串行数据，同时为后续的串行提供充足的建立时间；而所述等宽连续脉冲信号产生电路能够产生多个等宽脉冲信号，使得多路复用电路能够根据多个等宽时钟脉冲将多路预处理串行数据进行最终的串行处理，从而得到串行数据流。等宽脉冲信号的产生无需使用分频器，从而简化了多相时钟串行器的结构。

Description

一种多相时钟串行器及信号转换***
技术领域
本发明涉及信号转换技术领域，尤其涉及一种多相时钟串行器及信号转换***。
背景技术
串行器(serializers)是高速数据通信***中重要的接口电路，用于将多路并行数据转化为高速串行数据流。目前有三种结构的串行器：移位寄存器结构(shift-registertype)、树型(tree type)结构和多相时钟结构(multi-phase type)。
多相时钟结构的串行器设计简单、功耗低，被广泛应用于中低速接口电路。该结构需要时钟分频器(frequency divider)产生相位相差均匀的多相位时钟，且多相位时钟的相位差要控制在一个数据位宽内。
随着串行规模的增加，该结构需要更多的分频多相位时钟信号，且这些多相位时钟的相位差要控制在一个数据位宽范围内，增加了分频器设计难度和规模，甚至需要引入锁相环等复杂的时钟控制电路。另外还需要引入若干个延时缓冲器来保证时钟和数据的相位裕度，这就造成多相时钟串行器的结构较为复杂。
发明内容
有鉴于此，本发明提供一种多相时钟串行器，以解决现有技术中的多相时钟串行器在串行规模增加的情况下，涉及到的时钟控制电路较为复杂的问题。
为实现上述目的，本发明提供如下技术方案：
一种多相时钟串行器，应用在具有单一频率的信号转换***中，所述多相时钟串行器包括：
多路并行数据预处理电路、等宽连续脉冲信号产生电路和多路复用电路；
所述多路并行数据预处理电路接收多路并行数据的输入和初始时钟信号；
所述等宽连续脉冲信号产生电路接收所述初始时钟信号，并对所述初始时钟信号进行延迟，得到多个延迟时钟信号，相邻两个所述延迟时钟信号的延迟时间相同；对相邻的两个所述延迟时钟信号进行逻辑运算产生多个高电平宽度相同，且在时间轴上连续的多个等宽时钟脉冲；
所述多路并行数据预处理电路根据所述初始时钟信号和多个延迟时钟信号对所述多路并行数据进行至少一级串行处理，得到多路预处理串行数据；
所述多路复用电路根据所述多个等宽时钟脉冲将所述多路预处理串行数据进行串行处理，得到串行数据流。
优选地，所述多路并行数据预处理电路包括：
采样电路和多个2:1多路复用电路；
所述采样电路在所述初始时钟信号下降沿触发时采样所述多路并行数据中的部分路数据，得到多路采样输出数据；
每个所述2:1多路复用电路接收所述多路并行数据中剩余部分中的一路数据；并在一个所述延迟时钟信号的作用下，输出一路所述预处理串行数据。
优选地，所述采样电路包括多个D触发器；
每个所述D触发器的一个输入端接收所述初始时钟信号；另一个输入端接收所述多路并行数据中部分数据中的一路数据；
所述D触发器用于在所述初始时钟信号下降沿时，对另一个输入端接收的一路数据进行采样，得到采样输出数据。
优选地，所述等宽连续脉冲信号产生电路包括：
多个延迟单元和多个异或门；
所述延迟单元接收所述初始时钟信号和调节值信号，根据所述调节值信号改变所述初始时钟信号的延迟时间，并输出多个所述延迟时钟信号；
每个所述异或门与相邻的两个延迟单元的输出端相连，用于对接收的相邻两个延迟时钟信号进行异或逻辑运算，得到多个所述等宽时钟脉冲。
优选地，所述多路复用电路包括多个多路复用器，所述多个多路复用器组成(m+1):1多路复用电路，其中所述(m+1)的值与所述异或门的数量相同。
优选地，所述多路并行数据的数量大于或等于8，且为2的多次方。
优选地，还包括时钟信号发生器，用于输出所述初始时钟信号。
本发明还提供一种信号转换***，包括上面任意一项所述的多相时钟串行器，用于将多路并行数据转换为串行数据流。
经由上述的技术方案可知，本发明提供的多相时钟串行器，应用在具有单一频率的信号转换***中，多相时钟串行器包括多路并行数据预处理电路、等宽连续脉冲信号产生电路和多路复用电路；通过多路并行数据预处理电路对多路并行数据进行预处理，得到多路预处理串行数据，同时为后续的串行提供充足的建立时间；而所述等宽连续脉冲信号产生电路能够产生多个等宽脉冲信号，使得多路复用电路能够根据多个等宽时钟脉冲将多路预处理串行数据进行最终的串行处理，从而得到串行数据流。
由于本发明中提供的多相时钟串行器仅采用以上三个模块实现将多路并行数据转换成串行数据流，而等宽连续脉冲信号产生电路能够产生多个延迟时钟信号，以及多个等宽时钟脉冲，从而避免了采用现有技术中带有锁相环、分频器等复杂元器件的时钟控制电路，进而简化了多相串行器的结构。同时，由于多路并行数据预处理电路能够为后续串行提供建立时间，保证了时钟和数据的相位裕度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中的串行器结构示意图；
图2为图1所示串行器的时序图；
图3为本发明实施例提供的一种多相时钟串行器结构示意图；
图4为本发明实施例提供的一种多路并行数据预处理电路结构示意图；
图5为本发明实施例提供的一种等宽连续脉冲信号产生电路结构示意图；
图6为本发明实施例提供的一种多路复用电路结构示意图；
图7为8:1串行器的结构示意图；
图8为图7串行器对应的时序图。
具体实施方式
正如背景技术部分所述，现有技术中的多相时钟串行器，需要引入锁相环等复杂的时钟控制电路，有的甚至还需要引入若干个延时缓冲器来保证时钟和数据的相位裕度，这就造成了时钟控制电路结构较为复杂的问题。
具体地，如图1和图2所示，其中，图1为现有技术中提供的一种多相时钟串行器结构示意图，图2为图1所示的多相时钟串行器对应的时序图；如图1和图2中所示，D0-D3是输入的四路并行数据，CLK是输入时钟，且频率要求为串行数据速率f0。时钟信号CLK经过分频器L0分出一个半频时钟信号C0，半频时钟信号C0的频率为时钟信号CLK频率的一半，也即f0/2；时钟信号CLK经过分频器L1分出另一个半频时钟信号C1，半频时钟信号C1的频率为f0/2，与半频时钟信号C0的相位相差π/2。
D0和D2两路并行数据经过第一选择开关SEL1在半频时钟信号C0的作用下，输出第一级串行数据D5；D1和D3两路并行数据经过第二选择开关SEL2在半频时钟信号C1的作用下，输出第一级串行数据D6；第一级串行数据D5和D6，由于半频时钟信号C0和半频时钟信号C1相位相差π/2，请参见图2中所示，因此，D5和D6相位相差π/2。电路中还需要添加若干个延时缓冲器(delay buffer)对时钟信号CLK进行延时得到延时时钟信号C2(频率为f0)，以保证D5和D6输入第三选择开关SEL3中时，时钟和数据的相位裕度。
从图1可以看出，为了得到半频时钟信号C0和C1，需要通过分频器实现；而为了得到延时时钟信号C2，需要添加设置延时缓冲器，以保证时钟和数据的相位裕度。而图1所示结构，仅为将四路并行数据转换为串行数据时的串行器结构。若串行规模增加，则还需要得到更多的半频时钟信号，以及满足更严格的相位裕度，从而需要更多分频器和延时缓冲器去实现。这就造成串行器结构复杂化。
基于此，本发明提供一种多相位时钟串行器，应用在具有单一频率的信号转换***中，所述多相时钟串行器包括：
多路并行数据预处理电路、等宽连续脉冲信号产生电路和多路复用电路；
所述多路并行数据预处理电路接收多路并行数据的输入和初始时钟信号；
所述等宽连续脉冲信号产生电路接收所述初始时钟信号，并对所述初始时钟信号进行延迟，得到多个延迟时钟信号，相邻两个所述延迟时钟信号的延迟时间相同；对相邻的两个所述延迟时钟信号进行逻辑运算产生多个高电平宽度相同，且在时间轴上连续的多个等宽时钟脉冲；
所述多路并行数据预处理电路根据所述初始时钟信号和多个延迟时钟信号对所述多路并行数据进行至少一级串行处理，得到多路预处理串行数据；
所述多路复用电路根据所述多个等宽时钟脉冲将所述多路预处理串行数据进行串行处理，得到串行数据流。
本发明提供的多相时钟串行器，应用在具有单一频率的信号转换***中，多相时钟串行器包括多路并行数据预处理电路、等宽连续脉冲信号产生电路和多路复用电路；通过多路并行数据预处理电路对多路并行数据进行预处理，得到多路预处理串行数据，同时为后续的串行提供充足的建立时间；而所述等宽连续脉冲信号产生电路能够产生多个等宽脉冲信号，使得多路复用电路能够根据多个等宽时钟脉冲将多路预处理串行数据进行最终的串行处理，从而得到串行数据流。
由于本发明中提供的多相时钟串行器仅采用以上三个模块实现将多路并行数据转换成串行数据流，而等宽连续脉冲信号产生电路能够产生多个延迟时钟信号，以及多个等宽时钟脉冲，从而避免了采用现有技术中带有锁相环、分频器等复杂元器件的时钟控制电路，进而简化了多相串行器的结构。同时，由于多路并行数据预处理电路能够为后续串行提供建立时间，保证了时钟和数据的相位裕度。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图3，图3为本发明实施例中提供的一种多相时钟串行器，包括：多路并行数据预处理电路1、等宽连续脉冲信号产生电路2和多路复用电路3；
所述多路并行数据预处理电路1接收多路并行数据D0-Dn的输入和初始时钟信号clk；
所述等宽连续脉冲信号产生电路2接收所述初始时钟信号clk，并对所述初始时钟信号clk进行延迟，得到多个(m+2个)延迟时钟信号(clk0-clk(m+1)，m大于或等于1)，相邻两个所述延迟时钟信号的延迟时间相同；对相邻的两个所述延迟时钟信号进行逻辑运算产生多个高电平宽度相同，且在时间轴上连续的多个(m+1个)等宽时钟脉冲(p0-pm)；
所述多路并行数据预处理电路1根据所述初始时钟信号clk和多个(m个)延迟时钟信号(clk0-clk(m-1))对所述多路并行数据D0-Dn进行至少一级串行处理，得到多路预处理串行数据(q0-qm)；
所述多路复用电路3根据所述多个(m+1个)等宽时钟脉冲(p0-pm)将所述多路预处理串行数据(q0-qm)进行串行处理，得到串行数据流sout。
需要说明的是，等宽连续脉冲信号产生电路2是将相邻两个延迟时钟信号进行逻辑运算得到一个等宽时钟脉冲的，因此，本实施例中延迟时钟信号的个数需要比等宽脉冲多一个。
另外，本实施例中多路并行数据预处理电路可以对多路并行数据进行第一级串行处理，也可以进行多级串行处理，本实施例中对此不作限定。可以如现有技术图1中所示，将四路并行数据进行第一级串行的处理，得到两路串行数据，然后经过多路复用电路将两路串行数据再进行第二级串行处理，得到最终的一路串行数据流。当并行数据比较多时，还可以进行至少一级串行处理，如两级，或者四级，比如，将8路并行数据经过预处理，所述预处理包括两级串行处理，从而得到2路串行数据，2路串行数据再输入至多路复用电路中，进行最后串行处理，得到串行数据流。由于需要2路串行数据(q0和q1)，则对应需要2个等宽时钟脉冲(p0和p1)，则对应需要三个延时时钟脉冲信号(clk0-clk2)。
为清楚说明本发明实施例中提供的多相时钟串行器的工作原理，本实施例中以8路并行数据为例进行说明，在所述多路并行数据预处理电路对8路并行数据进行第一级串行处理，得到4路串行预处理数据。
具体请参见图4所示，多路并行数据预处理电路结构包括：采样电路11和多个2:1多路复用电路12；所述采样电路11在所述初始时钟信号clk下降沿触发时采样所述多路并行数据中的部分路数据(D<4>-D<7>)，得到多路采样输出数据(dout<4>-dout<7>)；每个所述2:1多路复用电路12接收所述多路并行数据中剩余部分中的一路数据(D<0>-D<3>中的一路)；并在一个所述延迟时钟信号(clk0-clk3中的一个)的作用下，输出一路所述预处理串行数据(q0-q3中的一路)。
本实施例中不限定采样电路的结构，如图4中所示，本实施例中采样电路包括多个D触发器(DFF)；每个所述D触发器的一个输入端接收所述初始时钟信号clk；另一个输入端接收所述多路并行数据中部分数据(D<4>-D<7>)中的一路数据；所述D触发器用于在所述初始时钟信号clk下降沿时，对另一个输入端接收的一路数据(D<4>-D<7>)进行采样，得到采样输出数据(dout<4>-dout<7>)。
本发明实施例中提供的多路并行数据预处理电路在实现第一级串行的同时，为下一级串行提供了充足的建立时间和相位裕度。
本实施例中所述等宽连续脉冲信号产生电路，用于产生连续的多个等宽脉冲信号，如图5中所示，所述等宽连续脉冲信号产生电路包括：
多个延迟单元(DELAY CELL)和多个异或门(XOR)；
所述延迟单元(DELAY CELL)接收所述初始时钟信号clk和调节值信号(trm)，根据所述调节值信号改变所述初始时钟信号clk的延迟时间，并输出多个所述延迟时钟信号(clk0-clk4)；clk0～clk4中间为均匀相位差。其中延迟单元是可trim的，通过改变trim信号可以改变输入信号的延迟时间。本实施例中可以利用测试模式找到合适的trim值，使多相时钟延迟关系满足要求。
每个所述异或门(XOR)与相邻的两个延迟单元(DELAY CELL)的输出端相连，用于对接收的相邻两个延迟时钟信号进行异或逻辑运算，得到多个所述等宽时钟脉冲(p0-p3)。
本实施例中等宽时钟脉冲p0-p3的宽度相同，且在时间轴上连续，也即从时间轴上，脉冲p0高电平结束，紧接着p1高电平开始，p1高电平结束，p2高电平开始，依次类推，所以说是连续的。因为这些脉冲信号高电平时间相等，所以是等宽。
本实施例中多路复用电路包括多个多路复用器，所述多个多路复用器组成(m+1):1多路复用电路，其中所述(m+1)的值与所述异或门的数量相同。也即，多路复用器组成的多路复用电路实现最后一级的串行处理，将多路并行数据预处理电路得到的m路预处理串行数据进行串行处理，得到一路串行数据流sout。
请参见图6，图6为本发明实施例提供的4:1多路复用电路(MUX电路)结构示意图；其包括5个多路复用器，前面四个多路复用器分别接收4路预处理串行数据(q0-q3)以及4路等宽时钟脉冲(p0-p3)，输出的值再输入值后面的一个多路复用器中，实现将4路数据合并为一路数据的目的，从而输出串行数据流sout。
需要说明的是，本实施例中不限定多路并行数据的数量，可以是2的多次方路并行数据，由于本申请提供的多相时钟串行器能够处理更多路并行数据，因此，可选的，所述多路并行数据的数量大于或等于8路。另外，本实施例中不限定初始时钟信号的来源，可选的，本实施例中多相时钟串行器还可以包括时钟信号发生器，用于输出所述初始时钟信号。
综上所述，本发明实施例提供一种多相时钟串行器，通过利用延迟单元产生等宽连续时钟脉冲信号，依次选通多路并行数据，以产生一路高速串行数据流。其中延迟单元是可配置的，通过改变延迟单元输入的trim值，可以改变输入信号的延迟时间。当依次递增延迟单元的trim值时，可得到若干个等间隔的延迟时钟信号，相邻信号进行异或运算产生等宽连续时钟脉冲，其中时钟脉冲的宽度等于延迟单元的trim step，通过调整延迟单元的驱动能力和级数，可以保证trim step的精度，进而保证时钟脉冲宽度的精度。且时钟脉冲的宽度等于串行数据速率。
本发明中同时利用延迟单元产生的若干个延迟时钟信号设计了多路并行数据预处理电路，该预处理电路在实现第一级串行的同时，为下一级串行提供了充足的建立时间。
本发明提供的多相时钟串行器结构简单，容易实现，不需要时钟分频器等复杂的时钟控制电路，且通过利用内部产生的延迟时钟信号可以保证充足的建立时间和保持时间，适用于工作在单一频率的信号转换***中，本实施例中不限定所述信号转换***，可选的，所述信号转换***可以是存储器***，所述存储器***内具有测试模式，可以利用测试模式找到合适的调整值(trim值)，从而使得等宽时钟脉冲的获得更加容易，不需要锁相环来保证。
需要说明的是，以产生四个(或m+1个)等宽连续时钟脉冲为例，该电路需要五个(或m+2)相同的延迟单元delay cell，且延迟单元delay cell的trim值为3bit(或者>log2(m+2))。当trim值从000递增到101时，可以依次产生5个等间隔的延迟时钟信号clk0,clk1,clk2,clk3,clk4。相邻信号进行异或运算得到等宽连续时钟脉冲p0,p1,p2,p3。
时钟脉冲的宽度等于延迟单元delay cell的trim step，通过调整延迟单元的驱动能力和级数，可以保证trim step的精度，进而保证时钟脉冲宽度的精度。
请参见图7和图8，图7为8:1串行器的结构示意图，图8为对应的时序图。
以8:1的串行器为例，设计时需要先将8路数据转化为4路并行数据，再将4路并行数据转化为1路。在两次转化过程中，为保证合理的时间裕度，设计了如图7中上半部分所示的多路并行数据预处理电路1。clk是输入时钟，D<7:0>是输入的8路并行数据，首先引入D触发器在clk的下降沿分别对四路数据D<7:4>采样，然后采样输出dout<7:4>和d<3:0>输入到不同延迟信号控制的MUX电路。
其中，D<0>和dout<4>输入到时钟clk控制的mux电路，当clk为高时，输出数据q0等于D<0>，反之，q0等于dout<4>。同理D<1>和dout<5>输入到延迟时钟clk0控制的mux电路中，D<2>和dout<6>输入到延迟时钟clk1控制的mux电路，D<3>和dout<7>输入到延迟时钟clk2控制的mux电路中。clk0，clk1，clk2是等宽连续时钟脉冲产生电路中产生的延迟信号。
该电路在实现将8路数据转化为4路并行数据的同时，为下一级4：1的MUX提供了充足的建立时间和保持时间。
8:4多路并行数据预处理电路1产生的四路数据q0,q1,q2,q3，和等宽连续时钟脉冲产生电路2产生的四路时钟脉冲p0,p1,p2,p3会被同时送入如图7所示的4:1的mux电路3。四路时钟脉冲会依次选择四路数据，最终生成串行数据流sout。
如图8所示，等宽时钟脉冲p0-p3是由clk0-clk4异或产生，clk0-clk4是由clk延迟产生，且相邻时钟之间的延迟等于Tstep,也等于sout的周期Tbit。D<7:4>在clk的下降沿被采样，以提供足够的时间裕度给第一级8:4mux电路。第一级mux电路通过采用不同时钟控制,保证了第二级4:1mux电路的时间裕度。数据q1-q3对应的建立时间为Tbit,保持时间为2Tbit，数据q0的建立时间为delay cell的本征延迟时间Tint。
本发明提供的多相时钟串行器，应用在具有单一频率的信号转换***中，多相时钟串行器包括多路并行数据预处理电路、等宽连续脉冲信号产生电路和多路复用电路；通过多路并行数据预处理电路对多路并行数据进行预处理，得到多路预处理串行数据，同时为后续的串行提供充足的建立时间；而所述等宽连续脉冲信号产生电路能够产生多个等宽脉冲信号，使得多路复用电路能够根据多个等宽时钟脉冲将多路预处理串行数据进行最终的串行数据，从而得到串行数据流。
由于本发明中提供的多相时钟串行器仅采用以上三个模块实现将多路并行数据转换成串行数据流，而等宽连续脉冲信号产生电路能够产生多个延迟时钟信号，以及多个等宽时钟脉冲，从而避免了采用现有技术中带有锁相环、分频器等复杂元器件的时钟控制电路，进而简化了多相串行器的结构。同时，由于多路并行数据预处理电路能够为后续串行提供建立时间，保证了时钟和数据的相位裕度。
基于相同的发明构思，本发明实施例还提供一种信号转换***，包括上面实施例中所述的多相时钟串行器，用于将多路并行数据转换为串行数据流。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种多相时钟串行器，其特征在于，应用在具有单一频率的信号转换***中，所述多相时钟串行器包括：
多路并行数据预处理电路、等宽连续脉冲信号产生电路和多路复用电路；
所述多路并行数据预处理电路接收多路并行数据的输入和初始时钟信号；
所述等宽连续脉冲信号产生电路接收所述初始时钟信号，并对所述初始时钟信号进行延迟，得到多个延迟时钟信号，相邻两个所述延迟时钟信号的延迟时间相同；对相邻的两个所述延迟时钟信号进行逻辑运算产生多个高电平宽度相同，且在时间轴上连续的多个等宽时钟脉冲；
所述多路并行数据预处理电路根据所述初始时钟信号和多个延迟时钟信号对所述多路并行数据进行至少一级串行处理，得到多路预处理串行数据；
所述多路复用电路根据所述多个等宽时钟脉冲将所述多路预处理串行数据进行串行处理，得到串行数据流。
2.根据权利要求1所述的多相时钟串行器，其特征在于，所述多路并行数据预处理电路包括：
采样电路和多个2:1多路复用电路；
所述采样电路在所述初始时钟信号下降沿触发时采样所述多路并行数据中的部分路数据，得到多路采样输出数据；
每个所述2:1多路复用电路接收所述多路并行数据中剩余部分中的一路数据；并在一个所述延迟时钟信号的作用下，输出一路所述预处理串行数据。
3.根据权利要求2所述的多相时钟串行器，其特征在于，所述采样电路包括多个D触发器；
每个所述D触发器的一个输入端接收所述初始时钟信号；另一个输入端接收所述多路并行数据中部分数据中的一路数据；
所述D触发器用于在所述初始时钟信号下降沿时，对另一个输入端接收的一路数据进行采样，得到采样输出数据。
4.根据权利要求1所述的多相时钟串行器，其特征在于，所述等宽连续脉冲信号产生电路包括：
多个延迟单元和多个异或门；
所述延迟单元接收所述初始时钟信号和调节值信号，根据所述调节值信号改变所述初始时钟信号的延迟时间，并输出多个所述延迟时钟信号；
每个所述异或门与相邻的两个延迟单元的输出端相连，用于对接收的相邻两个延迟时钟信号进行异或逻辑运算，得到多个所述等宽时钟脉冲。
5.根据权利要求4所述的多相时钟串行器，其特征在于，所述多路复用电路包括多个多路复用器，所述多个多路复用器组成(m+1):1多路复用电路，其中所述(m+1)的值与所述异或门的数量相同。
6.根据权利要求1所述的多相时钟串行器，其特征在于，所述多路并行数据的数量大于或等于8，且为2的多次方。
7.根据权利要求1所述的多相时钟串行器，其特征在于，还包括时钟信号发生器，用于输出所述初始时钟信号。
8.一种信号转换***，其特征在于，包括权利要求1-7任意一项所述的多相时钟串行器，用于将多路并行数据转换为串行数据流。
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