KR100826987B1 - Ｍｏｓ 트랜지스터를 포함하는 반도체 장치의 레이아웃방법 - Google Patents

Ｍｏｓ 트랜지스터를 포함하는 반도체 장치의 레이아웃방법 Download PDF

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Abstract

본 발명은 MOS 트랜지스터를 포함하는 반도체 장치의 레이아웃 방법에 관한 것으로서, 액티브 영역에 대응되는 최소한 하나의 게이트 라인을 형성하는 단계; 및 상기 액티브 영역의 외곽 중 상부 레이어의 배선과 컨택을 위한 영역에 상기 게이트 라인과 일체로 된 게이트 패드를 형성하는 단계;를 포함하며, 상기 게이트 패드는 상기 게이트 라인의 일측 에지의 연장선을 기준으로 상기 게이트 라인과 같은 면에 배치되면서 그의 일변이 상기 연장선에 접하게 정렬됨을 특징으로 한다.

Description

ＭＯＳ 트랜지스터를 포함하는 반도체 장치의 레이아웃 방법{LAYOUT METHOD OF SEMICONDUCTOR DEVICE INCLUDING MOS TRANSISTOR}
도 1a는 종래의 MOS 트랜지스터의 레이아웃 구조를 나타내는 도면.
도 1b 및 도 1c는 종래의 직렬 연결되는 둘 이상의 MOS 트랜지스터의 레이아웃 구조를 나타내는 도면.
도 2는 종래의 MOS 트랜지스터들을 포함하는 반도체 장치의 레이아웃 구조를 나타내는 도면.
도 3a는 본 발명에 따른 MOS 트랜지스터의 레이아웃 구조를 나타내는 도면.
도 3b 및 도 3c는 본 발명에 따른 직렬 연결되는 둘 이상의 MOS 트랜지스터의 레이아웃 구조를 나타내는 도면.
도 3d 및 도 3e는 본 발명에 따른 병렬 연결되는 둘 이상의 MOS 트랜지스터의 레이아웃 구조를 나타내는 도면.
도 4는 본 발명에 따른 MOS 트랜지스터들을 포함하는 반도체 장치의 레이아웃 구조를 나타내는 도면.
도 5는 도 4의 레이아웃 구조에서 게이트 더미 패턴(50,52)이 추가 형성된 구조를 나타내는 도면.
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 MOS 트랜지스터를 포함하는 반도체 장치의 레이아웃 방법에 관한 것이다.
일반적으로, 반도체 장치에 구비되는 MOS 트랜지스터들은 게이트 패드를 포함하는 게이트를 갖는다. 여기서, 게이트 패드란 트랜지스터의 게이트와 메탈 레이어(metal layer) 간을 전기적으로 연결하기 위한 게이트 콘택을 포함하여 게이트 오버랩 마진(overlap margin)을 고려한 사각형 형태로 레이아웃된 부분을 의미한다.
이러한 게이트 패드를 포함하는 MOS 트랜지스터들은 종래에 도 1a 내지 도 1c에 도시된 바와 같이, 평면적으로 액티브 영역(10)에서 연장된 게이트 라인(GL)의 일측에서 사각 형상으로 돌출된 게이트 패드(12)를 포함한다.
즉, 도 1a를 참조하면, 액티브 영역(10) 상에 게이트(G)가 형성되고, 액티브 영역(10) 내에서 게이트(G)의 양쪽으로 소오스 영역과 드레인 영역이 형성된다. 여기서, 게이트(G)는 바(bar) 형상의 게이트 라인(GL)과 게이트 패드(12)가 일체형으로 구성되며, 게이트 패드(12)는 액티브 영역(10)에서 연장된 게이트 라인(GL)의 일측에서 사각 형상으로 돌출된 부분을 의미한다.
그리고, 소오스 영역과 드레인 영역 상에는 소오스 및 드레인 영역과 상부 메탈 라인과의 전기적 연결을 위한 콘택(BLC1)들이 각각 형성되고, 게이트 패드(12) 상에는 게이트(G)와 상부 메탈 라인과의 전기적 연결을 위한 콘택(BLC2)들 이 형성된다.
도 1b 및 도 1c는 동일 액티브 영역(10) 상에 게이트(G)가 둘 이상 형성된 종래의 MOS 트랜지스터들의 레이아웃 구조를 보여주며, 마찬가지로 각 게이트(G)는 각 액티브 영역(10)에서 연장된 게이트 라인(GL)의 일측에서 동일 방향으로 게이트 패드(12)가 돌출된 형상을 갖는다.
도 1a 내지 도 1c에서 알 수 있듯이, 종래에는 각 게이트 패드(12)가 게이트 라인(GL)의 일측에서 동일 방향으로 돌출된 사각 형상을 갖는다. 이러한 형상의 게이트 패드(12)를 포함하는 게이트(G)가 형성되면, 도 2와 같은 레이아웃 구조에서 MOS 트랜지스터 간의 배선 연결이 최소화되어 레이아웃 면적을 줄일 수 있는 효과가 있다.
구체적으로, 도 2를 참조하면, 소정 MOS 트랜지스터들이 모여 하나의 회로를 구성하는 경우, 종래의 반도체 장치는 액티브 가드(20)에 의해 한정된 하나의 웰 영역(22) 내에 상기 회로를 구성하는 MOS 트랜지스터들 중 동일한 타입의 MOS 트랜지스터들이 일렬로 배치된 구조를 가질 수 있다. 이때, 웰 영역(22)이 P타입인 경우 웰 영역(22)에는 NMOS 트랜지스터들이 형성될 수 있다.
여기서, 각 게이트 패드(12)는 MOS 트랜지스터 간의 연결 관계에 따라 각 게이트 라인(GL)의 일측에 사각형으로 형성되거나, 또는 게이트 라인(GL)의 끝단에서 다른 인접 액티브 영역(10)으로 직각으로 꺾여지게 형성되며, 각 액티브 영역(10)도 MOS 트랜지스터 간의 연결 관계에 따라 웰 영역(22) 내에 서로 다른 위치에 형성된다.
일 예로, 웰 영역(22)의 가운데에 배치되는 두 MOS 트랜지스터(TR1,TR2)를 살펴보면, MOS 트랜지스터(TR1)의 액티브 영역(10)이 MOS 트랜지스터(TR2)의 액티브 영역(10)보다 평면적으로 상부에 배치된다. 그리고, MOS 트랜지스터(TR2)의 게이트 패드(12)는 게이트 라인(GL)의 끝단에서 트랜지스터(TR1) 방향으로 꺾여 평면상 트랜지스터(TR1)의 드레인(또는 소오스) 영역의 하부에 콘택들(BLC2)이 배치되는 형상을 갖는다.
이와 같이 두 트랜지스터(TR1,TR2)가 배치되면, 트랜지스터(TR1)의 드레인(또는 소오스) 영역과 트랜지스터(TR2)의 게이트(G)가 전기적으로 연결되는 경우 연결 배선의 길이가 최소화될 수 있다.
하지만, 종래와 같이 게이트 패드 영역(12)의 일부분이 액티브 영역(10)에서 연장된 게이트 라인(GL)의 일측 연장선상에 접하게 형성되면, 게이트(G)가 직각으로 꺾이는 부분, 즉, 크리티컬(critical)한 부분이 많아질 수 있다. 이러한 크리티컬 포인트가 많아지면, 공정 마진이 줄어들고 레이아웃상 저항이 커져 회로 특성이 저하될 수 있는 문제점이 있다.
또한, 트랜지스터 간의 배선 연결을 최소화하기 위해 도 2와 같이 액티브 영역들(10)이 불규칙적으로 배치되고 각 게이트 라인(GL)의 일측 연장선상의 끝 부분에 게이트 패드 영역(12)이 배치되면, 'GT1' 내지 'GT4'와 같이 각 트랜지스터의 게이트 패드 영역(12)과 액티브 가드(20) 사이의 거리가 서로 다르고, 'AT1' 및 'AT2'와 같이 각 트랜지스터의 액티브 영역(10)과 액티브 가드(20) 사이의 거리가 서로 달라진다.
이와 같이 불규칙한 액티브 영역들(10)의 배열과 정형화되지 않은 게이트 패드 영역들(12)로 인하여 마주보는 두 게이트 전극(G) 사이의 공간이 각각 도 2의 'a', 'b', 및 'c'와 같이 달라짐에 따라 각 트랜지스터의 게이트 크리티컬 디맨젼(critical dimension) 변화가 달라질 수 있다.
그리고, 각 트랜지스터의 게이트 크리티컬 디맨젼 변화가 서로 다르면, 회로의 원하지 않는 특성을 발생시킬 수 있는 원인이 될 수 있으며, 아울러, 게이트 크리티컬 디맨젼을 확보하기 위한 OPC(Optical Proximity Correction) 작업이 용이하기 어려운 문제점이 있다.
본 발명의 목적은 게이트 패드의 크리티컬 포인트 수를 줄이고자 함에 있다.
본 발명의 다른 목적은 게이트 크리티컬 디맨젼 균일성을 향상시키고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 MOS 트랜지스터의 레이아웃 방법은, 액티브 영역에 대응되는 최소한 하나의 게이트 라인을 형성하는 단계; 및 상기 액티브 영역의 외곽 중 상부 레이어의 배선과 컨택을 위한 영역에 상기 게이트 라인과 일체로 된 게이트 패드를 형성하는 단계;를 포함하며, 상기 게이트 패드는 상기 게이트 라인의 일측 에지의 연장선을 기준으로 상기 게이트 라인과 같은 면에 배치되면서 그의 일변이 상기 연장선에 접하게 정렬됨을 특징으로 한다.
여기서, 상기 게이트 패드는 직사각형으로 형성됨이 바람직하다.
그리고, 동일한 상기 액티브 영역에 대하여 상기 게이트 라인이 두 개 형성되고, 상기 각 게이트 라인의 길이 쪽으로 동일 방향 단부에 대응하여 상기 게이트 패드들이 형성되며, 서로 다른 게이트 라인에 대응되는 상기 게이트 패드들이 서로 대칭되는 방향으로 형성됨이 바람직하다.
또한, 동일한 상기 액티브 영역에 대하여 상기 게이트 라인이 세 개가 형성되고, 서로 인접한 게이트 라인에 대응되는 상기 게이트 패드들은 상기 액티브 영역을 기준으로 상기 게이트 라인의 길이 방향으로 엇갈리게 형성되며, 양측에 형성되는 각 게이트 라인에 대응되는 상기 게이트 패드들은 서로 대칭되는 방향으로 형성됨이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 반도체 장치의 레이아웃 방법은, 다수의 액티브 영역을 형성하는 단계; 상기 각 액티브 영역에 대응되는 최소한 하나의 게이트 라인을 형성하는 단계; 및 상기 액티브 영역의 외곽 중 상부 레이어의 배선과 컨택을 위한 영역에 상기 게이트 라인과 일체로 된 게이트 패드를 형성하는 단계;를 포함하며, 상기 각 게이트 라인에 대응되는 상기 게이트 패드들의 일측 에지가 일직선을 갖는 소정 경계면에서 동일한 간격을 두고 정렬됨을 특징으로 한다.
여기서, 상기 각 게이트 패드는 상기 게이트 라인의 일측 에지의 연장선을 기준으로 상기 게이트 라인과 같은 면에 배치되면서 그의 일변이 상기 연장선에 접하게 정렬됨이 바람직하다.
또한, 상기 각 게이트 패드는 직사각형으로 형성됨이 바람직하다.
그리고, 상기 일직선을 갖는 소정 경계면은 상기 다수의 액티브 영역을 둘러싸는 액티브 가드의 일측임이 바람직하다.
아울러, 상기 각 게이트 패드의 길이가 모두 동일함이 바람직하며, 상기 각 액티브 영역의 일측과 상기 일직선을 갖는 소정 경계면 사이의 간격이 모두 일정함이 바람직하다.
상기 다수의 액티브 영역 중 최소한 하나에서, 동일한 상기 액티브 영역에 대하여 상기 게이트 라인이 두 개 형성되고, 상기 각 게이트 라인의 길이 쪽으로 동일 방향 단부에 대응하여 상기 게이트 패드들이 형성되며, 서로 다른 게이트 라인에 대응되는 상기 게이트 패드들이 서로 대칭되는 방향으로 형성이 바람직하다.
또한, 상기 다수의 액티브 영역 중 최소한 하나에서, 동일한 상기 액티브 영역에 대하여 상기 게이트 라인이 세 개가 형성되고, 서로 인접한 게이트 라인에 대응되는 상기 게이트 패드들은 상기 액티브 영역을 기준으로 상기 게이트 라인의 길이 방향으로 엇갈리게 형성되며, 양측에 형성되는 각 게이트 라인에 대응되는 상기 게이트 패드들은 서로 대칭되는 방향으로 형성됨이 바람직하다.
한편, 길이가 서로 다른 상기 게이트 라인이 둘 이상 형성될 경우 상대적으로 짧은 게이트 라인의 연장선상에 게이트 더미 패턴이 추가 형성됨이 바람직하며, 인접한 두 게이트 패드 사이에는 게이트 더미 패턴이 추가 형성됨이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 반도체 장치는 소정 웰 영역 내에 일렬로 정렬되는 다수의 MOS 트랜지스터를 포함하며, 상기 각 MOS 트랜지스터의 게이트는 일체로 된 게이트 라인과 게이트 패드로 구성되고, 게이트 패드가 게이트 라인의 일측 에지의 연장선을 기준으로 게이트 라인과 같은 면에 배치되면서 그의 일변이 상기 연장선에 접하게 정렬된 형상을 갖는다.
구체적으로, 본 발명의 반도체 장치는 소정의 MOS 트랜지스터를 포함하며, 상기 MOS 트랜지스터의 게이트는 액티브 영역 상에 형성되는 게이트 라인과, 상부 레이어의 메탈 라인과의 전기적 연결을 위한 게이트 패드가 일체로 된 구조를 갖는다. 여기서, 게이트는 도 3a 내지 도 3e와 같은 형상을 가질 수 있다.
우선, 도 3a를 참조하면, 액티브 영역(30) 상에 게이트(G)가 형성되고, 게이트(G)와 오버랩되는 액티브 영역(30)에는 채널 영역이 형성된다. 그리고, 액티브 영역(30) 내에서 채널 영역의 양쪽에는 드레인 영역과 소오스 영역이 형성된다.
또한, 액티브 영역(30)에서 연장되는 게이트(G)의 양 끝단 중 어느 하나에는 게이트 패드(32)가 위치한다. 이때, 게이트 패드(32)는 게이트 라인(GL)의 일측 에지의 연장선을 기준으로 게이트 라인(GL)과 같은 면에 배치되면서 그의 일변이 상기 연장선에 접하게 정렬되며, 게이트 라인(GL)과의 접합부를 포함하여 정방형을 갖는 것이 바람직하다.
그리고, 드레인 영역과 소오스 영역 상에는 상부 레이어의 메탈 라인과의 전기적 연결을 위한 콘택들(BLC1)이 형성되고, 게이트 패드(32) 상에는 상부 레이어의 메탈 라인과의 전기적 연결을 위한 콘택들(BLC2)이 형성된다.
다음, 도 3b 내지 도 3e를 참조하면, 도 3b 내지 도 3e는 동일한 액티브 영역(30) 상에 둘 이상의 게이트(G)가 형성될 때, 게이트 패드(32)를 포함하는 각 게이트(G)의 구조를 보여준다.
도 3b 및 도 3d에서 알 수 있듯이, 동일한 액티브 영역(30)에 대하여 게이트 라인(GL)이 두 개가 형성되는 경우, 각 게이트 라인(GL)의 길이 쪽으로 동일 방향 단부에 대응하여 게이트 패드들(32)이 형성되며, 서로 다른 게이트 라인(GL)에 대응되는 게이트 패드들(32)이 서로 대칭되는 방향으로 형성될 수 있다.
그리고, 도 3c 및 도 3e에서 알 수 있듯이, 동일한 액티브 영역(30)에 대하여 게이트 라인(GL)이 세 개가 형성되는 경우, 서로 인접한 게이트 라인(GL)에 대응되는 게이트 패드들(32)은 액티브 영역(30)을 기준으로 게이트 라인(GL)의 길이 방향으로 엇갈리게 형성되며, 양측에 형성되는 각 게이트 라인(GL)에 대응되는 게이트 패드들(32)은 서로 대칭되는 방향으로 형성될 수 있다.
이와 같이, 본 발명의 반도체 장치에 구비되는 MOS 트랜지스터는 게이트 라인(GL)과 게이트 패드(32)가 일체로 된 게이트(G)를 구비하며, 게이트 패드(32)가 게이트 라인(GL)의 일측 에지의 연장선을 기준으로 게이트 라인(GL)과 같은 면에 배치되면서 그의 일변이 상기 연장선에 접하게 정렬된 구조를 갖는다.
따라서, 게이트의 일측이 일직선으로 형성되어 꺾이는 부분이 종래보다 줄어들므로, 공정 마진이 증가하고 레이아웃상 저항이 감소하여 회로 특성 저하가 방지될 수 있는 효과가 있다.
한편, 이러한 레이아웃 구조를 갖는 트랜지스터들은 웰 영역 내에 도 4와 같 이 배치될 수 있다.
도 4를 참조하면, 소정의 액티브 가드(40)에 의해 웰 영역(42)이 한정되고, 웰 영역(42) 내에 다수의 액티브 영역(44)이 소정 간격을 두고 일렬로 형성된다. 여기서, 다수의 액티브 영역(44)의 일측이 일직선상에 정렬되도록 배치됨이 바람직하다.
그리고, 각 액티브 영역(44) 상에 최소한 하나의 게이트(G)가 형성되며, 게이트(G)의 양 끝단 중 어느 하나에는 게이트 패드(46)가 위치한다.
여기서, 게이트 패드(46)는 동일한 길이로 형성되며, 게이트 라인(GL)과의 접합부를 포함하여 정방형으로 정형화되는 것이 바람직하다.
또한, 게이트(G)가 인접한 다른 드레인(또는 소오스) 영역과 전기적으로 연결되는 경우, 게이트 패드(46)는 게이트 라인(GL)과의 접합부를 포함하여 상기 인접한 다른 드레인(또는 소오스) 영역 방향으로 돌출된 정방 형상을 가져, 콘택들(BLC2)이 상기 인접한 다른 드레인(또는 소오스) 영역의 콘택들(BLC1)의 연장선상에 위치하도록 배치될 수 있다.
이와 같이 다수의 액티브 영역(44)의 일측이 일직선상에 정렬되면, 정렬된 액티브 영역들(44)의 일측과 액티브 가드(40) 사이의 거리, 즉, 'AT11' 내지 'AT18'로 표기된 간격이 동일하게 된다.
또한, 게이트 패드들(46)이 정형화되고, 모두 동일한 길이를 가지게 되면, 게이트 패드(46)의 일측과 액티브 가드(40) 사이의 거리, 즉, 'GT11' 내지 'GT19'로 표기된 간격이 모두 동일하게 되고, 'GT21'과 'GT22'로 표기된 간격이 서로 동 일하게 된다.
따라서, 마주보는 두 게이트(G) 사이의 간격이 일정해지므로, 각 트랜지스터의 게이트 크리티컬 디맨젼 변화도 일정한 규칙을 가질 수 있다. 즉, 도 4에 표기된 'd'와 'e'와 같이, 인접한 두 게이트(G) 사이의 공간과 평면적으로 길이가 동일한 두 게이트(G) 사이의 공간이 각각 일정해지므로, 게이트 크리티컬 디맨젼 균일성이 향상되는 효과가 있다.
그리고, 트랜지스터의 게이트 크리티컬 디맨젼이 균일해지면, 회로의 특성 저하를 방지할 수 있으며, 아울러, 게이트 크리티컬 디맨젼을 확보하기 위한 OPC(Optical Proximity Correction) 작업이 용이할 수 있는 효과가 있다.
한편, 인접한 두 게이트(G) 간의 간격을 일정하게 하기 위해서는, 도 4와 동일한 레이아웃 구조에서, 도 5에 도시된 바와 같이, 평면적으로 인접한 두 게이트(G)의 길이가 서로 다른 경우 상대적으로 길이가 짧은 게이트(G)의 연장선상에 게이트 더미 패턴(50)을 배치할 수 있다.
또한, 인접한 두 게이트 패드(46) 간의 간격이 크게 떨어져 있는 경우, 상기 두 게이트 패드(46) 사이에 게이트 더미 패턴(52)을 배치할 수 있다. 이때, 게이트 더미 패턴(52)은 평면적으로 상기 두 게이트 패드(46) 사이에 배치되는 게이트(G)의 연장선상에 배치됨이 바람직하다.
따라서, 마주보는 두 게이트(G) 사이의 공간이 도 5에 표기된 'd'로 일정해짐에 따라, 게이트 크리티컬 디맨젼 균일성이 더 향상될 수 있는 효과가 있다.
본 발명은 게이트 패드가 정방형으로 정형화됨에 따라 게이트 패드의 크리티컬 포인트를 줄일 수 있으므로, 공정 마진이 증가하고 레이아웃상 저항이 감소하여 회로 특성 저하가 방지될 수 있는 효과가 있다.
또한, 본 발명은 액티브 영역들을 규칙적으로 배열하고 게이트 패드들을 정형화함으로써 게이트 크리티컬 디맨젼 균일성을 향상시킬 수 있고, 그에 따라, 회로의 특성 저하를 방지할 수 있으며, OPC 작업도 용이하게 수행할 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (14)

  1. 액티브 영역에 대응되는 최소한 하나의 게이트 라인을 형성하는 단계; 및
    상기 액티브 영역의 외곽 중 상부 레이어의 배선과 컨택을 위한 영역에 상기 게이트 라인과 일체로 된 게이트 패드를 형성하는 단계;를 포함하며,
    상기 게이트 패드는 상기 게이트 라인의 일측 에지의 연장선을 기준으로 상기 게이트 라인과 같은 면에 배치되면서 그의 일변이 상기 연장선에 접하게 정렬됨을 특징으로 하는 MOS 트랜지스터의 레이아웃 방법.
  2. 제 1 항에 있어서,
    상기 게이트 패드는 직사각형으로 형성됨을 특징으로 하는 MOS 트랜지스터의 레이아웃 방법.
  3. 제 1 항에 있어서,
    동일한 상기 액티브 영역에 대하여 상기 게이트 라인이 두 개 형성되고, 상기 각 게이트 라인의 길이 쪽으로 동일 방향 단부에 대응하여 상기 게이트 패드들이 형성되며, 서로 다른 게이트 라인에 대응되는 상기 게이트 패드들이 서로 대칭되는 방향으로 형성됨을 특징으로 하는 MOS 트랜지스터의 레이아웃 방법.
  4. 제 1 항에 있어서,
    동일한 상기 액티브 영역에 대하여 상기 게이트 라인이 세 개가 형성되고, 서로 인접한 게이트 라인에 대응되는 상기 게이트 패드들은 상기 액티브 영역을 기준으로 상기 게이트 라인의 길이 방향으로 엇갈리게 형성되며, 양측에 형성되는 각 게이트 라인에 대응되는 상기 게이트 패드들은 서로 대칭되는 방향으로 형성됨을 특징으로 하는 MOS 트랜지스터의 레이아웃 방법.
  5. 다수의 액티브 영역을 형성하는 단계;
    상기 각 액티브 영역에 대응되는 최소한 하나의 게이트 라인을 형성하는 단계; 및
    상기 액티브 영역의 외곽 중 상부 레이어의 배선과 컨택을 위한 영역에 상기 게이트 라인과 일체로 된 게이트 패드를 형성하는 단계;를 포함하며,
    상기 각 게이트 라인에 대응되는 상기 게이트 패드들의 일측 에지가 일직선을 갖는 소정 경계면에서 동일한 간격을 두고 정렬됨을 특징으로 하는 반도체 장치의 레이아웃 방법.
  6. 제 5 항에 있어서,
    상기 각 게이트 패드는 상기 게이트 라인의 일측 에지의 연장선을 기준으로 상기 게이트 라인과 같은 면에 배치되면서 그의 일변이 상기 연장선에 접하게 정렬됨을 특징으로 하는 반도체 장치의 레이아웃 방법.
  7. 제 5 항에 있어서,
    상기 각 게이트 패드는 직사각형으로 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.
  8. 제 5 항에 있어서,
    상기 일직선을 갖는 소정 경계면은 상기 다수의 액티브 영역을 둘러싸는 액티브 가드의 일측임을 특징으로 하는 반도체 장치의 레이아웃 방법.
  9. 제 5 항에 있어서,
    상기 각 게이트 패드의 길이가 모두 동일함을 특징으로 하는 반도체 장치의 레이아웃 방법.
  10. 제 5 항에 있어서,
    상기 각 액티브 영역의 일측과 상기 일직선을 갖는 소정 경계면 사이의 간격이 모두 일정함을 특징으로 하는 반도체 장치의 레이아웃 방법.
  11. 제 5 항에 있어서,
    상기 다수의 액티브 영역 중 최소한 하나에서, 동일한 상기 액티브 영역에 대하여 상기 게이트 라인이 두 개 형성되고, 상기 각 게이트 라인의 길이 쪽으로 동일 방향 단부에 대응하여 상기 게이트 패드들이 형성되며, 서로 다른 게이트 라 인에 대응되는 상기 게이트 패드들이 서로 대칭되는 방향으로 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.
  12. 제 5 항에 있어서,
    상기 다수의 액티브 영역 중 최소한 하나에서, 동일한 상기 액티브 영역에 대하여 상기 게이트 라인이 세 개가 형성되고, 서로 인접한 게이트 라인에 대응되는 상기 게이트 패드들은 상기 액티브 영역을 기준으로 상기 게이트 라인의 길이 방향으로 엇갈리게 형성되며, 양측에 형성되는 각 게이트 라인에 대응되는 상기 게이트 패드들은 서로 대칭되는 방향으로 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.
  13. 제 5 항에 있어서,
    길이가 서로 다른 상기 게이트 라인이 둘 이상 형성될 경우 상대적으로 짧은 게이트 라인의 연장선상에 게이트 더미 패턴이 추가 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.
  14. 제 5 항에 있어서,
    인접한 두 게이트 패드 사이에는 게이트 더미 패턴이 추가 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.
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