KR20060128352A - 액티브 영역의 면적을 감소시킨 반도체 메모리 장치 - Google Patents

액티브 영역의 면적을 감소시킨 반도체 메모리 장치 Download PDF

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KR20060128352A
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Abstract

입출력 패드에 연결되는 ESD(Electro-Static Discharge) 보호회로 및 드라이버 회로의 레이아웃(layout)을 개선하여, 커패시터스 성분을 감소시키고 액티브 영역의 레이아웃 면적을 감소시킬 수 있는 반도체 메모리 장치가 개시된다. 상기 반도체 메모리 장치는, 입출력 패드, 게이트 전극과, 반도체 기판의 액티브 영역상에 형성되며 상기 입출력 패드에 연결되는 드레인 영역, 상기 액티브 영역상에 형성되며 접지전압에 연결되는 소스 영역을 구비하는 ESD 보호회로 및 소정의 저항성분을 구비하고, 상기 입출력 패드에 연결되어 상기 입출력 패드를 통해 전달되는 신호를 제어하는 하나 이상의 트랜지스터 소자를 포함하는 드라이버 회로를 구비한다. 또한, 상기 드라이버 회로에 구비되는 상기 저항성분은, 상기 ESD 보호회로에 구비되는 상기 액티브 영역을 이용하여 형성되는 액티브 저항으로 이루어지는 것을 특징으로 한다.

Description

액티브 영역의 면적을 감소시킨 반도체 메모리 장치{Semiconductor memory device having low active area size}
도 1은 종래의 반도체 메모리 장치의 ESD 보호회로 및 드라이버 회로를 나타내는 회로도이다.
도 2는 도 1의 회로를 구현하기 위한 반도체 메모리 장치의 레이아웃(layout)을 나타내는 도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 레이아웃(layout)을 나타내는 도이다.
도 4a,b는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 레이아웃(layout) 및 저항의 등가회로를 나타내는 도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 레이아웃(layout)을 나타내는 도이다.
도 6a,b는 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 레이아웃(layout) 및 저항의 등가회로를 나타내는 도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10: 입출력 패드 20: ESD 보호회로
21: 액티브 영역 22a: 제1 도전성 라인
22b: 제2 도전성 라인 22c: 액티브 저항
23: 소스 영역 24: 게이트 전극
30: 드라이버 회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 상세하게는 입출력 패드에 연결되는 ESD(Electro-Static Discharge) 보호회로 및 드라이버 회로의 레이아웃(layout)을 개선한 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 정전기 방전(ESD, Electro-Static Discharge) 보호회로를 구비한다. 상기 ESD란, 물체간의 마찰 등에 의해 발생된 정전기가 방전되는 현상을 말한다. 반도체 메모리 장치에 있어서도, 전자 제품들의 제조 과정이나 사용 과정에서 발생되는 정전기가 반도체 메모리 장치를 통해 순간적으로 방전되어 상기 반도체 메모리 장치의 내부 소자를 파괴하는 문제점이 야기될 수 있다.
한편, 상기 반도체 메모리 장치는 다양한 용도에 따라 저항을 포함하는 회로를 구비하는데, 상기 저항을 만드는 방법으로 일반적으로 폴리(poly)를 이용한다. 예를 들면, 셀 플레이트(Cell Plate)를 만드는 플레이트 폴리(Plate Poly)를 저항으로 이용할 수 있으며, 또는 저항 전용 레이어(Resister Poly)를 저항으로 이용할 수 있다.
그러나, 원가를 절감하기 위하여 상기 저항을 액티브 또는 게이트 폴리(Gate Poly)를 이용하여 구현할 수 있는데, 특히 상기 액티브로 이루어지는 액티브 저항은 일반적으로 커패시턴스가 커지게 된다.
상술한 ESD 보호회로 및 소정의 저항성분을 포함하는 회로에 대하여 도 1을 참조하여 설명한다.
도 1은 종래의 반도체 메모리 장치의 ESD 보호회로 및 드라이버 회로를 나타내는 회로도이다. 반도체 메모리 장치는 일반적으로 복수 개의 입출력 패드를 구비하며, 각 입출력 패드(1)에는 하나 이상의 ESD 보호회로(T1) 및 하나 이상의 드라이버 회로들을 구비한다.
상기 도 1에는 일반적인 MOS 트랜지스터를 이용한 ESD 보호회로(T1)가 도시되어 있다. 상기 ESD 보호회로(T1)의 일전극은 상기 입출력 패드(1)에 연결되며, 타전극은 소정의 기준전압에 연결된다. 상기 소정의 기준전압으로서 접지전압(GND)가 적용된 경우가 도시된다.
특히 도 1에 도시된 상기 ESD 보호회로(T1)는, 게이트 전극이 접지된 NMOS 트랜지스터(GGNMOS, Grounded Gate NMOS)가 적용된 경우를 나타내며, 상기 GGNMOS 트랜지스터는, 일반적인 NMOS 트랜지스터와 같이 채널형성에 의해 턴온되어 동작하는 것이 아니라 브레이크 다운(breakdown) 현상에 의해 내부 NPN 구조가 BJT처럼 동작하여 대량의 전류가 흐르도록 만들어진 소자이다.
상술한 바와 같이 구성됨으로써 ESD 펄스가 인가될 때 하나 이상의 ESD 보호회로가 동시에 턴온되어 큰 전류를 한꺼번에 통과시킴으로써 ESD 보호기능을 수행 하게 된다.
한편, 상기 입출력 패드(1)에는 상기 ESD 보호회로(T1)와 별도로 하나 이상의 드라이버 회로가 연결되어진다. 각 드라이버 회로는 소정의 저항성분을 구비하며, 상기 입출력 패드(1)를 통해 전달되는 신호를 제어하는 하나 이상의 트랜지스터 소자를 구비한다.
상기 도 1에는 저항성분 R1 및 트랜지스터 소자(T2)를 구비하는 드라이버 회로와, 저항성분 R2 및 트랜지스터 소자(T3)를 구비하는 드라이버 회로가 도시되어 있다. 상기 각 드라이버 회로의 트랜지스터 소자의 일전극은 저항성분을 거쳐 상기 입출력 패드(1)와 연결되며, 상기 트랜지스터 소자의 타전극은 접지전압(GND)에 연결되어 있다.
상기 입출력 패드(1)에 연결된 드라이버 회로들은 출력 드라이버류(Dout driver)로서, 그 일예로 OCD(Off Chip Driver) 또는 ODT(On-Die Termination) 드라이버 등이 적용될 수 있다.
상술한 입출력 패드(1) 및 이에 연결되는 ESD 보호회로와 드라이버 회로를 구현하는 반도체 메모리 장치의 레이아웃(layout)을 도 2를 참조하여 설명하면 다음과 같다.
도 2는 도 1의 회로를 구현하기 위한 반도체 메모리 장치의 레이아웃(layout)을 나타내는 도이다. 도시된 바와 같이 입출력 패드(1)에는 ESD 보호회로(2)와 소정의 드라이버 회로(3)가 연결된다.
상기 ESD 보호회로(2)는, 반도체 기판의 액티브 영역(2a)상에 형성되며 상기 입출력 패드(1)에 연결되는 드레인 영역(2b)과, 상기 액티브 영역(2a)상에 형성되며 소정의 기준전압에 연결되는 소스 영역(2c)을 구비한다. 상기 소정의 기준전압은 접지전압(GND)으로 이루어지는 것이 바람직하다.
또한, 상기 소스 영역(2c)과 연결된 게이트 전극(2d)을 더 구비하는데, 상기 게이트 전극(2d)이 그라운드 전압(GND)에 연결되도록 하여, 상술한 바와 같은 GGNMOS 트랜지스터를 구현한다.
한편, 소정의 저항성분을 포함하는 드라이버 회로(3)는 하나 이상의 트랜지스터 소자를 구비하며, 상기 트랜지스터 소자는 액티브 영역(3a) 상에 형성된 드레인 영역(3b) 및 소스 영역(3c)을 구비한다. 또한, 게이트 전극(3d)으로 소정의 제어신호를 인가하는 제어라인(3e)이 연결되어, 상기 제어신호에 응답하여 트랜지스터 소자의 온/오프를 제어한다.
도 2에서는 상기 드라이버 회로(3)에 구비되는 소정의 저항성분으로서 액티브 저항을 이용한 경우를 나타낸다. 도시된 바와 같이 상기 드라이버 회로(3)에 구비되는 트랜지스터의 드레인 영역과 입출력 패드(1) 사이에 존재하는 액티브 영역(3f)이 저항으로서 작용하게 된다.
그러나, 상술하였던 종래의 반도체 메모리 장치의 경우에는, 각 드라이버 회로마다 별도의 액티브 저항을 사용함으로써 액티브 영역이 증가하게 되며, 이에 따라 상기 입출력 패드의 입력 커패시턴스 값이 저항 전용 레이어(Resister Poly)를 사용할 때보다 커지게 되는 문제가 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 입출력 패드에 연결되는 ESD(Electro-Static Discharge) 보호회로 및 드라이버 회로의 레이아웃(layout)을 개선함으로써, 입출력 패드의 입력 커패시턴스 증가에 따른 문제를 개선할 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치는, 입출력 패드와, 게이트 전극, 반도체 기판의 액티브 영역상에 형성되며 상기 입출력 패드에 연결되는 드레인 영역, 상기 액티브 영역상에 형성되며 접지전압에 연결되는 소스 영역을 구비하는 ESD 보호회로 및 소정의 저항성분을 구비하고, 상기 입출력 패드에 연결되어 상기 입출력 패드를 통해 전달되는 신호를 제어하는 하나 이상의 트랜지스터 소자를 포함하는 드라이버 회로를 구비하며, 상기 드라이버 회로에 구비되는 상기 저항성분은, 상기 ESD 보호회로에 구비되는 상기 액티브 영역을 이용하여 형성되는 액티브 저항으로 이루어지는 것을 특징으로 한다.
상기 ESD 보호회로는, 상기 입출력 패드와 상기 드레인 영역을 연결하는 제1 도전성 라인, 상기 드라이버 회로에 구비되는 상기 트랜지스터의 일전극과 상기 드레인 영역을 연결하는 제2 도전성 라인 및 상기 제1 도전성 라인과 상기 드레인 영역의 접합 노드와 상기 제2 도전성 라인과 상기 드레인 영역의 접합 노드간의 액티브 저항을 더 구비할수 있다.
또는, 상기 ESD 보호회로는, 상기 입출력 패드와 연결되고 상기 드레인 영역 과 복수 개의 접합 노드들을 통해 연결되는 제1 도전성 라인, 병렬로 연결되는 상기 복수 개의 접합 노드들간의 액티브 저항들 및 상기 드라이버 회로에 구비되는 상기 트랜지스터의 일전극과 상기 복수 개의 액티브 저항들 중 하나 이상의 액티브 저항을 연결시키는 제2 도전성 라인을 더 구비할 수 있다.
한편, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 입출력 패드, 게이트 전극과, 반도체 기판의 액티브 영역상에 형성되며 상기 입출력 패드에 연결되는 드레인 영역, 상기 액티브 영역상에 형성되며 접지전압에 연결되는 소스 영역을 구비하는 ESD 보호회로 및 소정의 저항성분을 구비하고, 상기 입출력 패드에 연결되어 상기 입출력 패드를 통해 전달되는 신호를 제어하는 하나 이상의 트랜지스터 소자를 포함하는 드라이버 회로를 구비하며, 상기 드라이버 회로에 구비되는 상기 트랜지스터 소자의 드레인 영역은, 상기 ESD 보호회로에 구비되는 드레인 영역을 공유하는 형태로 배치되는 것을 특징으로 한다.
상기 저항성분은, 상기 ESD 보호회로에 구비되는 액티브 영역을 이용하여 형성되는 액티브 저항으로 이루어지도록 하는 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 레이아웃(layout)을 나타내는 도이다. 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 메모리 장치는, 입출력 패드(10), ESD 보호회로(20) 및 드라이버 회로(30)를 구비한다. 상기 입출력 패드(10), ESD 보호회로(20) 및 드라이버 회로(30) 등은 바람직하게 복수 개가 구비되나, 상기 도 3에서는 편의상 하나만을 도시한다.
상기 ESD 보호회로(20)는, 반도체 기판의 액티브 영역(21)상에 형성되며 상기 입출력 패드(10)에 연결되는 드레인 영역, 상기 액티브 영역(21)상에 형성되며 소정의 전원전압에 연결되는 소스 영역(23) 및 상기 소스 영역(23)과 연결된 게이트 전극(24)을 구비한다.
상기 소스 영역(23)에 연결되는 소정의 기준전압은 접지전압(GND)으로 이루어지는 것이 바람직하다. 또한, 상기 게이트 전극(24)은 상기 소스 영역(23)에 연결되도록 하여, 상기 게이트 전극(24)으로 접지전압(GND)이 인가되도록 한다. 이에 따라 상기 ESD 보호회로(20)로 사용되는 트랜지스터를 GGNMOS 트랜지스터로 구현한다.
또한, 상기 ESD 보호회로(20)는, 제1 도전성 라인(22a), 제2 도전성 라인(22b) 및 액티브 저항(22c)을 더 구비하는 것이 바람직하다. 상기 제1 도전성 라인(22a)은 상기 입출력 패드(10)와 상기 드레인 영역을 연결하며, 상기 제2 도전성 라인(22b)은 상기 드라이버 회로(30)에 연결된다. 또한, 상기 액티브 저항(22c)은, 상기 제1 도전성 라인(22a)과 상기 드레인 영역의 접합 노드와, 상기 제2 도전성 라인(22b)과 상기 드레인 영역의 접합 노드간의 액티브 영역에 의해 형성된다.
한편, 상기 드라이버 회로(30)는, 소정의 저항성분 및 하나 이상의 트랜지스터 소자를 구비한다. 도 3에서는 하나의 트랜지스터 소자를 도시하고 있으며, 상기 트랜지스터 소자는 일전극으로서 액티브 영역(31) 상에 형성되는 드레인 영역(32)을 구비하며, 타전극으로서 상기 액티브 영역(31) 상에 형성되며 소정의 기준전압이 인가되는 소스 영역(33)을 구비한다. 또한, 게이트 전극(34)으로 소정의 제어신호를 인가하는 제어라인(35)이 연결되어, 상기 제어신호에 응답하여 트랜지스터 소자의 온/오프를 제어한다.
상기 드라이버 회로(30)는 소정의 저항성분 및 트랜지스터 소자를 구비하며, 상기 트랜지스터 소자는 상기 입출력 패드(10)에 연결되어 상기 입출력 패드(10)를 통해 전달되는 신호를 제어하는데, 본 발명의 목적을 달성하기 위하여 상기 드라이버 회로(30)의 저항성분은 상기 ESD 보호회로(20)의 액티브 영역(21)을 이용하며, 상기 트랜지스터 소자의 드레인 영역(32)은 상기 ESD 보호회로(20)의 드레인 영역과 연결되도록 한다.
상술한 바와 같이 동작하도록 하기 위하여, 본 발명에 따른 반도체 메모리 장치를 레이아웃(layout) 하는데 있어서, 상기 ESD 보호회로(20)의 제2 도전성 라인(22b)은, 상기 드라이버 회로(30)의 드레인 영역(32)과 상기 ESD 보호회로(20)의 드레인 영역을 연결하도록 한다. 도시된 바와 같이 상기 드라이버 회로(30)는 그 일전극이, 제2 도전성 라인(22b), 액티브 저항(22c) 및 제1 도전성 라인(22a) 통해 상기 입출력 패드(10)와 연결되어진다.
또한, 상기 드라이버 회로(30)에 구비되는 소정의 저항성분은, 상기 ESD 보 호회로(20)의 드레인 영역에 형성되는 액티브 저항(22c)을 이용하게 되므로, 상기 드라이버 회로(30)에 별도의 저항을 구비하기 위해 추가적인 액티브 영역을 필요로 하지 않는다. 따라서 전체적으로 액티브 영역을 감소시킬 수 있으므로 상기 입출력 패드(10)의 입력 커패시턴스 값을 감소시킬 수 있게 된다.
도 4a,b는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 레이아웃(layout) 및 저항의 등가회로를 나타내는 도이다. 도 4a의 경우, 도 3에 도시된 반도체 메모리 장치에서 ESD 보호회로의 드레인 영역상에 도전성 라인과 액티브 영역간의 접합 노드의 개수가 줄어드는 점을 보강할 수 있다.
상기 도 4a에 도시된 바와 같이 본 발명의 제2 실시예에 따른 반도체 메모리 장치는, 입출력 패드(10), ESD 보호회로(50) 및 드라이버 회로(30)를 구비한다. 상기 ESD 보호회로(50)는 액티브 영역(51)상에 형성되는 드레인 영역 및 소스 영역(53)을 구비하며, 게이트 전극(54)는 상기 소스 영역(53)에 연결된다. 또한, 상기 소스 영역(53)이 접지전압(GND)에 연결됨은 상술하였던 경우와 동일하다.
특히 본 실시예의 특징에서, 상기 ESD 보호회로(50)는 상기 입출력 패드(10)와 연결되고 상기 드레인 영역과 복수 개의 접합 노드들을 통해 연결되는 제1 도전성 라인(52a)과, 상기 복수 개의 접합 노드들간에 형성되는 액티브 저항들(52b)을 구비한다. 상기 도 4a에 도시된 바와 같이, 상기 제1 도전성 라인(52a)과 상기 드레인 영역의 접합 노드간의 액티브 저항들(52b)은 서로 병렬로 연결되는 것이 바람직하다.
또한, 상기 반도체 메모리 장치에는 제2도전성 라인(60)을 더 구비하며, 상 기 제2 도전성 라인(60)은, 상기 드라이버 회로(30)에 구비되는 트랜지스터 소자의 드레인 영역(32)과 상기 복수 개의 액티브 저항들(52b) 중 하나 이상의 액티브 저항을 연결시킨다.
상기 도 4a와 같이 구성됨에 따라, 상기 ESD 보호회로(50)의 드레인 영역의 도전성 라인을 보강할 수 있으며, 상기 도전성 라인과 드레인 영역간에 접합 노드의 개수를 보강할 수 있다. 또한, 상기 드라이버 회로(30)의 드레인 영역(32)은, 상기 제2 도전성 라인(60), 액티브 저항들(52b) 및 제1 도전성 라인(52a) 등을 통해 상기 입출력 패드(10)와 연결된다. 이에 따라, 상기 드라이버 회로(30)에 추가적인 액티브 영역을 필요로 하지 않고 소정의 저항성분의 구현이 가능하다.
도 4b는 상기 도 4a에 도시된 저항성분을 등가회로도로 나타낸 것이다. 도시된 바와 같이, 입출력 패드(10)와 연결된 제3 도전성 라인을 통해 복수 개의 저항들이 병렬로 연결된다. 특히 4R의 저항값을 갖는 네 개의 액티브 저항이 서로 병렬로 연결되어진다.
한편, 드라이버 회로에 구비되는 트랜지스터 소자(T20)은 제2 도전성 라인을 통해 상기 저항들과 연결되며, 이 경우 상기 저항들의 합성 저항값은 R이 된다. 따라서, 상기 드라이버 회로에 구비되는 저항성분의 저항값을 R로 유지하면서, 상기 ESD 보호회로(50)의 도전성 라인 및 접합 노드의 수를 보강할 수 있다.
도 5는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 레이아웃(layout)을 나타내는 도이다. 도시된 바와 같이 본 발명의 제3 실시예에 따른 반도체 메모리 장치는, 입출력 패드(10)와 연결된 ESD 보호회로(70) 및 드라이버 회로 (80)를 구비한다.
상기 ESD 보호회로(70)는 액티브 영역(71)상에 형성되는 드레인 영역 및 소스 영역(73)을 구비하며, 상기 소스 영역(73)은 접지전압(GND)에 연결된다. 또한, 게이트 전극(74)이 상기 소스 영역(73)에 연결된다.
또한, 상기 드라이버 회로(80)는 액티브 영역(81) 상에 형성되는 소스 영역(83) 및 게이트 전극(84)을 구비하며, 상기 게이트 전극(84)은 제어라인(85)에 연결되어 상기 제어라인(85)으로부터 소정의 제어신호를 인가받는다.
특히 상기 ESD 보호회로(70) 및 드라이버 회로(80)의 드레인 영역이, 액티브 영역과 소정 개수의 접합 노드를 통해 연결되는 도전성 라인으로 이루어지는 점에 착안하여, 상기 드라이버 회로(80)의 드레인 영역이 상기 ESD 보호회로(70)의 드레인 영역을 공유하는 형태로 배치될 수 있다.
상기 도 5는 상술한 바와 같이 상기 드라이버 회로(80)의 드레인 영역이 상기 ESD 보호회로(70)의 드레인 영역을 공유하는 형태로 레이아웃(layout)되는 반도체 메모리 장치를 도시하고 있다. 상기 ESD 보호회로(70)는, 상기 입출력 패드(10)와 상기 ESD 보호회로(70)의 드레인 영역을 연결하는 제1 도전성 라인(72a), 상기 드라이버 회로(80)에 구비되는 상기 트랜지스터 소자와 드레인 영역을 공유하는 영역에 형성되는 제2 도전성 라인(72b) 및 상기 제1 도전성 라인(72a)과 상기 드레인 영역의 접합노드와 상기 제2 도전성 라인(72b)과 상기 드레인 영역의 접합노드간의 액티브 저항(72c)으로 이루어진다.
상술한 바와 같이 구성됨에 따라 상기 드라이버 회로(80)의 드레인 영역 및 소정의 저항성분은, 상기 ESD 보호회로(70)의 드레인 영역 및 액티브 저항을 이용하여 형성되므로, 액티브 영역의 감소 및 이에 따른 입출력 패드(10)의 입력 커패시턴스를 감소할 수 있다.
한편, 도 6a,b는 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 레이아웃(layout) 및 저항의 등가회로를 나타내는 도이다. 도 6a에 도시된 반도체 메모리 장치는, 도 5의 경우와는 달리 접합 노드의 개수를 보강하기 위하여, 상기 액티브 저항을 병렬로 구성한 경우를 나타낸다.
상기 도 6a에 도시된 바와 같이 본 발명의 제4 실시예에 따른 반도체 메모리 장치는, 입출력 패드(10), ESD 보호회로(90) 및 드라이버 회로(80)을 구비한다. 상기 ESD 보호회로(90)에 구비되는 액티브 영역(91), 소스 영역(93) 및 게이트 전극(94)의 배치 및 기능은 앞서 언급한 바와 동일하다.
상기 ESD 보호회로(90)는, 상기 입출력 패드(10)와 연결되는 제1 도전성 라인(92a)을 구비한다. 상기 제1 도전성 라인(92a)은 상기 드레인 영역과 복수 개의 접합 노드들을 통해 연결된다.
또한, 상기 ESD 보호회로(90)는, 상기 드레인 영역과 접합 노드를 통해 연결되는 제2 도전성 라인(92b)을 더 구비한다. 또한, 상기 제1 도전성 라인(92a)과 상기 드레인 영역의 접합 노드들과, 상기 제2 도전성 라인(92b)과 상기 드레인 영역의 접합노드간에 형성되는 복수 개의 액티브 저항들(92c)을 더 구비한다.
상기 복수 개의 액티브 저항(92c)들은 서로 병렬로 연결된다. 상기 도 6a에 도시된 바와 같이 제1 도전성 라인(92a)은 드레인 영역과 복수 개의 접합노드들을 통해 연결된다. 별도로 도시되지는 않았으나, 도면상 상하에 도시되는 제1 도전성 라인(92a)은 서로 연결되도록 레이아웃(layout)함으로써, 상기 제1 도전성 라인(92a)과 상기 드레인 영역간의 접합 노드들이 서로 공통노드가 되도록 한다. 이에 따라 상기 복수 개의 액티브 저항(92c)들은 서로 병렬로 연결할 수 있다.
도 6b는 상기 도 6a에 도시된 저항성분을 등가회로도로 나타낸 것이다. 도시된 바와 같이, 2R의 저항값을 갖는 두 개의 액티브 저항들이 병렬로 연결된다. 또한 드라이버 회로의 저항성분은 상기 병렬로 연결되는 두 개의 액티브 저항들로 이루어진다. 도시된 트랜지스터(T10)은 ESD 보호회로(90)의 등가회로, 트랜지스터(T21)은 상기 드라이버 회로에 구비되는 트랜지스터 소자를 나타낸다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상기한 바와 같은 본 발명의 따르면, 소정의 드라이버 회로에 구비되는 저항성분 또는 트랜지스터 소자의 일부를 ESD(Electro-Static Discharge) 보호회로와 공유하도록 하므로, 필요로 하는 액티브 영역을 감소시킬 수 있으며 이에 따라 입출력 패드의 입력 커패시턴스를 감소시킬 수 있는 효과가 있다.

Claims (11)

  1. 입출력 패드;
    게이트 전극과, 반도체 기판의 액티브 영역상에 형성되며 상기 입출력 패드에 연결되는 드레인 영역, 상기 액티브 영역상에 형성되며 접지전압에 연결되는 소스 영역을 구비하는 ESD 보호회로; 및
    소정의 저항성분을 구비하고, 상기 입출력 패드에 연결되어 상기 입출력 패드를 통해 전달되는 신호를 제어하는 하나 이상의 트랜지스터 소자를 포함하는 드라이버 회로를 구비하며,
    상기 드라이버 회로에 구비되는 상기 저항성분은, 상기 ESD 보호회로에 구비되는 상기 액티브 영역을 이용하여 형성되는 액티브 저항으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 ESD 보호회로는,
    상기 입출력 패드와 상기 드레인 영역을 연결하는 제1 도전성 라인;
    상기 드라이버 회로에 구비되는 상기 트랜지스터 소자의 일전극과 상기 드레인 영역을 연결하는 제2 도전성 라인; 및
    상기 제1 도전성 라인과 상기 드레인 영역의 접합 노드와 상기 제2 도전성 라인과 상기 드레인 영역의 접합 노드간의 액티브 저항을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 제2 도전성 라인과 상기 트랜지스터 소자의 드레인 영역이 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 ESD 보호회로는,
    상기 입출력 패드와 연결되고 상기 드레인 영역과 복수 개의 접합 노드들을 통해 연결되는 제1 도전성 라인;
    병렬로 연결되는 상기 복수 개의 접합 노드들간의 액티브 저항들; 및
    상기 드라이버 회로에 구비되는 상기 트랜지스터의 일전극과 상기 복수 개의 액티브 저항들 중 하나 이상의 액티브 저항을 연결시키는 제2 도전성 라인을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서, 상기 제2 도전성 라인은,
    상기 복수 개의 액티브 저항들 중 하나 이상의 액티브 저항과, 상기 트랜지스터 소자의 드레인 영역을 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1항에 있어서, 상기 ESD 보호회로는,
    상기 게이트 전극과 상기 소스 영역이 서로 연결되는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  7. 입출력 패드;
    게이트 전극과, 반도체 기판의 액티브 영역상에 형성되며 상기 입출력 패드에 연결되는 드레인 영역, 상기 액티브 영역상에 형성되며 접지전압에 연결되는 소스 영역을 구비하는 ESD 보호회로; 및
    소정의 저항성분을 구비하고, 상기 입출력 패드에 연결되어 상기 입출력 패드를 통해 전달되는 신호를 제어하는 하나 이상의 트랜지스터 소자를 포함하는 드라이버 회로를 구비하며,
    상기 드라이버 회로에 구비되는 상기 트랜지스터 소자의 드레인 영역은, 상기 ESD 보호회로에 구비되는 드레인 영역을 공유하는 형태로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서, 상기 저항성분은,
    상기 ESD 보호회로에 구비되는 상기 액티브 영역을 이용하여 형성되는 액티브 저항으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8항에 있어서, 상기 ESD 보호회로는,
    상기 입출력 패드와 상기 드레인 영역을 연결하는 제1 도전성 라인;
    상기 드라이버 회로에 구비되는 상기 트랜지스터 소자와 드레인 영역을 공유하는 영역에 형성되는 제2 도전성 라인; 및
    상기 제1 도전성 라인과 상기 드레인 영역의 접합 노드와 상기 제2 도전성 라인과 상기 드레인 영역의 접합 노드간의 액티브 저항을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8항에 있어서,
    상기 ESD 보호회로는, 상기 입출력 패드에 연결되고 상기 드레인 영역과 복수 개의 접합 노드들을 통해 연결되는 제1 도전성 라인; 상기 드레인 영역과 접합 노드를 통해 연결되는 제2 도전성 라인; 및 상기 제1 도전성 라인과 상기 드레인 영역의 접합 노드들과, 상기 제2 도전성 라인과 상기 드레인 영역의 접합노드간에 형성되어 각각 병렬로 연결되는 복수 개의 액티브 저항들을 구비하며,
    상기 드라이버 회로의 저항성분은 상기 병렬로 연결되는 복수 개의 액티브 저항들로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 7항에 있어서, 상기 ESD 보호회로는,
    상기 게이트 전극과 상기 소스 영역이 서로 연결되는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
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