KR101035611B1 - 모스 트랜지스터 및 그 제조 방법 - Google Patents

모스 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

MOS 트랜지스터 및 그 제조 방법이 제공된다. 상기 MOS 트랜지스터는 반도체 기판 상에 형성된 게이트 폴리 라인들, 상기 게이트 폴리 라인들 양측의 반도체 기판에 형성되는 소스 영역들 및 드레인 영역들, 상기 게이트 폴리 라인들, 상기 드레인 영역들, 및 상기 소스 영역들이 형성된 반도체 기판 상에 형성된 층간 절연막, 상기 소스 영역들에 대응하여 상기 층간 절연막 내에 형성된 제1 비아 콘택들, 및 상기 제1 비아 콘택들이 형성된 층간 절연막 상에 형성된 다수의 적층된 금속층들과 상기 다수의 금속층들 각각의 사이에 다수의 제2 비아 콘택들이 형성된 절연막을 포함하는 스택 구조의 금속 소스 라우팅부를 포함한다.
MOSFET(metal-oxide semiconductor field effect transistor)

Description

모스 트랜지스터 및 그 제조 방법{Metal-oxide semiconductor field effect transistor and method of manufacturing the same }
본 발명은 반도체 소자의 제조 장치에 관한 것으로, 보다 상세하게는 RF MOSFET(Radio Frequency Metal-Oxide Semiconductor Field Effect Transistor)에 관한 것이다.
RF(Radio Frequency) MOS 트랜지스터(MOSFET, metal-oxide semiconductor field effect transistor)에서는 최대 발진 주파수(Fmax)를 증가시키거나 게이트 저항에 의한 노이즈(Noise)를 줄이기 위하여 단일 게이트보다는 다중 게이트를 활용하는 멀티 핑거(Multi-finger) 게이트 구조가 사용된다.
일반적으로 멀티 핑거 구조를 갖는 RE MOS 트랜지스터의 레이 아웃(layout)d은 반도체 기판, 상기 반도체 기판의 활성 영역 상에 형성된 멀티 핑거 구조의 게이트 폴리 라인, 상기 게이트 폴리 라인들 일측의 반도체 기판 상에 형성된 소스 영역들, 및 상기 게이트 폴리 라인들 타측의 반도체 기판 상에 형성된 드레인 영역, 드레인 영역들 각각의 일단이 상호 접속되는 드레인 라우팅부, 상기 게이트 폴리 라인들 각각의 일단이 상호 접속하는 게이트 라우팅부, 및 상기 소스 영역들 각 각의 일단이 상호 접속하는 소스 라우팅부를 포함한다.
이러한 멀티 핑거 구조의 단위 게이트 폴리 라인(즉, 단위 핑거)의 폭에 대하여 흐르는 드레인 전류가 감소(degradation)되는 현상이 나타난다. 드레인 전류가 감소됨에 따라 RF MOS 트랜지스터의 모델링을 위하여 Generic logic의 core 모델 사용시 DC 데이터 및 AC 파라미터의 오차가 유발될 수 있고, 이득(gain) 감소로 인한 성능 저하가 발생될 수 있다. 드레인 전류가 감소되는 현상에 대한 정확한 원인은 명확하지 않으나, 멀티 핑거 구조의 단위 게이트 폴리 라인의 개수가 증가함에 따라 드레인 전류가 감소할 수 있고, 소스 영역들을 모두 연결하는 금속 소스 라우팅의 폭이 감소할 때 소스 영역들의 저항이 증가하고, 이로 인하여 드레인 전류가 감소될 수 있다.
도 1은 일반적인 멀티 핑거의 개수 및 단위 핑거의 폭에 따른 드레인 전류의 감소율을 나타내는 그래프이다. 도 2의 종축은 감소율(%)을 나타내며, 횡축은 단위 핑거의 개수를 나타낸다. 여기서 단위 핑거의 폭은 양의 실수인 W1 ~ W4일 수 있고, W1<W2<W3<W4일 수 있다.
금속 소스 라우팅의 폭을 증가함에 따라 드레인 전류의 감소를 개선할 수 있으나, 소스와 드레인 간의 기생 커패시턴스가 증가하여 최대 발진 주파수가 감소하는 단점이 있고, 금속인 소스 라우팅의 폭을 증가시키는 것에는 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 소스 라우팅에 의한 드레인 전류의 감소를 개선할 수 있는 MOS 트랜지스터 및 그 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 MOS 트랜지스터는 반도체 기판 상에 형성된 게이트 폴리 라인들, 상기 게이트 폴리 라인들 양측의 반도체 기판에 형성되는 소스 영역들 및 드레인 영역들, 상기 게이트 폴리 라인들, 상기 드레인 영역들, 및 상기 소스 영역들이 형성된 반도체 기판 상에 형성된 층간 절연막, 상기 소스 영역들에 대응하여 상기 층간 절연막 내에 형성된 제1 비아 콘택들, 및 상기 제1 비아 콘택들이 형성된 층간 절연막 상에 형성된 다수의 적층된 금속층들과 상기 다수의 금속층들 각각의 사이에 다수의 제2 비아 콘택들이 형성된 절연막을 포함하는 스택 구조의 금속 소스 라우팅부를 포함한다.
상기 스택 구조의 금속 소스 라우팅부는 상기 제1 비아 콘택들과 전기적으로 연결되도록 상기 층간 절연막 상에 형성된 제1 금속층, 상기 제1 금속층 상에 형성된 소스 라우팅 절연층, 상기 소스 라우팅 절연층 상에 형성된 제2 금속층, 및 상기 제1 금속층 및 상기 제2 금속층을 연결하도록 상기 소스 라우팅 절연층 내부에 형성된 상기 다수의 제2 비아 콘택들을 포함할 수 있다. 이때 상기 제2 금속층은 상기 제1 금속층과 동일한 단면적을 갖도록 상기 제1 금속층에 대응하여 상기 소스 라우팅 절연층 상부에 형성될 수 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 MOS 트랜지스터의 제조 방법은 반도체 기판 상에 멀티 핑커 구조의 게이트 폴리 라인들을 형성하는 단계, 게이트 폴리 라인들 양측의 반도체 기판에 소스 영역 및 드레인 영역을 형성하는 단계, 상기 게이트 폴리 라인들, 상기 드레인 영역들, 및 상기 소스 영역들이 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계, 상기 소스 영역들에 대응하여 상기 층간 절연막 내에 제1 비아 콘택들을 형성하는 단계, 및 상기 제1 비아 콘택들이 형성된 층간 절연막 상에 다수의 적층된 금속층들을 형성하되, 상기 다수의 금속층들 각각의 사이에 다수의 제2 비아 콘택들을 포함하는 절연막을 형성하는 스택 구조의 소스 라우팅 형성 단계를 포함한다.
상기 스택 구조의 소스 라우팅 형성 단계는 상기 제1 비아 콘택들과 전기적으로 연결되도록 상기 층간 절연막 상에 제1 금속층을 형성하는 단계, 상기 제1 금속층 상에 소스 라우팅 절연층을 형성하는 단계, 상기 소스 라우팅 절연층에 상기 제1 금속층과 연결된 다수의 제2 비아 콘택들을 형성하는 단계, 및 상기 다수의 제2 비아 콘택들이 형성된 소스 라우팅 절연층 상에 제2 금속층을 형성하는 단계를 포함한다. 이때 상기 제2 금속층을 형성하는 단계는 상기 제1 금속층과 동일한 단면적을 갖도록 상기 제1 금속층에 대응하여 상기 소스 라우팅 절연층 상에 형성될 수 있다.
본 발명의 실시 예에 따른 MOS 트랜지스터 및 그 제조 방법은 스택 구조의 소스 라운팅부를 적용하여 라우팅에 의한 소스 저항을 감소시킴으로써 드레인 전류의 감소를 개선시킬 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2a는 본 발명의 실시 예에 따른 RF MOS 트랜지스터의 레이 아웃을 나타낸다. 도 2a를 참조하면, 상기 RF MOS 트랜지스터의 레이 아웃은 반도체 기판(100), 멀티 핑거 구조의 게이트 폴리 라인들(G1,G2,G3,및 G4), 소스 영역들(S1, S2, 및 S3), 드레인 영역들(D1 및 D2), 더미 패턴들(110,112,114,116), 드레인 라우딩부(120), 게이트 라우팅부(130), 및 소스 라우팅부(140)를 포함한다.
일반적으로 RF MOS 트랜지스터는 듀얼 링(dual ring) 구조(102, 105)의 반도체 기판(100) 상에 형성될 수 있다.
상기 게이트 폴리 라인들(G1,G2,G3,및 G4)은 멀티 핑거 구조를 가지며, 상기 반도체 기판(110)의 활성 영역에 형성된다. 예컨대, 제1 게이트 폴리 라인(G1) 내지 제4 게이트 폴리 라인(G4)는 막대 모양을 가지며, 각각의 게이트 폴리 라인들은 일정한 간격 이격되어 상기 활성 영역 상에 형성될 수 있다.
상기 소스 영역들(S1 ~ S3) 및 상기 드레인 영역들(D1 ~ D2)은 상기 반도체 기판(100)의 활성 영역에 형성되고, 소스 영역(예컨대, S1)은 게이트 폴리 라인(예컨대, G1)의 일측의 활성 영역에 형성될 수 있다. 드레인 영역(예컨대, D1)은 상기 게이트 폴리 라인(예컨대, G1)의 타측의 활성 영역에 형성될 수 있다.
즉 게이트 폴리 라인들(G1~G4) 각각을 기준으로 일측에는 소스 영역이 형성 되고, 타측에는 드레인 영역이 형성되는데, 소스 영역 또는 드레인 영역이 교번하여 형성될 수 있다. 예컨대, 제1 게이트 폴리 라인(G1)을 기준으로 좌측의 인접한 반도체 기판에는 제1 소스 영역(S1)이 형성되고, 우측의 인접한 반도체 기판에는 제1 드레인 영역(D1)이 형성되고, 제2 게이트 폴리 라인(G2)을 기준으로 좌측의 반도체 기판에는 제1 드레인 영역(D1)이 형성되고, 우측의 반도체 기판에는 제2 소스 영역(S2)이 형성될 수 있다.
따라서 소스 영역(예컨대, S1), 게이트 폴리 라인(G1), 및 드레인 영역(D1)이 일련의 RF MOS 트랜지스터의 레이 아웃을 형성할 수 있다. 일련의 RF MOS 트랜지스터의 레이 아웃 양측의 활성 영역에 더미 패턴들(110,112,114,116)이 형성된다.
상기 드레인 라우팅부(120)는 상기 드레인 영역들(S1 ~ S3) 각각의 일단을 상호 접속한다. 상기 게이트 라이팅부(130)는 상기 게이트 폴리 라인들(G1 ~ G4) 각각의 일단을 상호 접속한다.
그리고 상기 소스 라우팅부(140)는 상기 소스 영역들(S1, S2, 및 S3) 상부에 위치하며, 상기 소스 영역들(S1, S2, 및 S3) 각각을 상호 접속한다.
상기 소스 라우팅부의 구성에 대하여는 도 2b에 도시된 단면도를 통하여 구체적으로 설명한다. 도 2b는 도 2a에 도시된 RF MOS 트랜지스터의 레이 아웃을 AB 방향으로 절단한 단면도를 나타낸다.
도 2b를 참조하면, 상술한 바와 같이 반도체 기판(110) 상에 멀티 핑거 구조의 게이트 폴리 라인들(G1 ~ G4), 드레인 영역들(D1, D2), 소스 영역들(S1, S2, S3)이 형성된다.
예컨대, 반도체 기판(100) 상에 폴리 실리콘을 증착한 후 포토 리쏘그라피 공정 및 식각 공정을 통하여 상기 폴리 실리콘을 패터닝하여 멀티 핑거 구조의 게이트 폴리 라인들(G1 ~ G4)을 형성할 수 있다.
상기 게이트 폴리 라인들 각각의 양측의 반도체 기판(100)에 선택적으로 불순물 이온을 주입을 하여 상기 드레인 영역들(D1 ~ D2) 및 상기 소스 영역들((S1, S2, S3)이 형성될 수 있다.
상기 멀티 핑거 구조의 게이트 폴리 라인들(G1 ~ G4), 드레인 영역들(D1, D2), 소스 영역들(S1, S2, S3)이 형성된 반도체 기판(100) 전면에 층간 절연막(310)이 형성된다.
상기 소스 영역들(S1, S2, S3) 각각에 대응하는 비아 콘택(via contact, 311,314,318)이 상기 층간 절연막(310) 내에 형성된다. 상기 층간 절연막(310)은 다층의 절연막들(미도시)일 수 있으며, 상기 소스 영역들(S1, S2, S3) 각각에 대응하는 적어도 하나의 비아 콘택(예컨대, 311, 314, 318) 및 적어도 하나의 금속 배선(312,316)을 포함할 수 있다.
상기 층간 절연막(310)은 일반적인 증착 방법을 사용하여 형성할 수 있고, 상기 비아 콘택 형성은 일반적인 콘택홀 형성 및 콘택 플러그 형성 방법에 의하여 형성될 수 있다.
상기 층간 절연막(310) 상부에는 상기 비아 콘택(311,314,318)과 전기적으로 접속하는 제1 금속층(320, 이를 "제1 소스 라우팅부"라 한다)이 형성된다. 상기 소 스 영역들은 상기 제1 소스 라우팅부(320)에 의하여 서로 접속될 수 있다.
상기 제1 소스 라우팅부(320) 상에 절연층(330, 예컨대, 산화층 또는 질화층)이 형성된다. 상기 절연층(330) 내에 다수의 비아 콘택들(335)을 형성한다.
다수의 비아 콘택들(335)들이 형성된 상기 절연층(330) 상에 제2 금속층(340, 이를 "제2 소스 라우팅부"라 한다)을 형성한다. 상기 제2 소스 라우팅부(340)는 상기 비아 콘택들(335)을 통하여 상기 제1 소스 라우팅부(320)와 접속된다.
일반적으로 MOSFET의 포화 드레인 전류는 소스 저항 및 드레인 저항, 특히 소스 저항에 큰 영향을 받는다. 즉 소스 저항이 감소하면 상기 포화 드레인 전류 감소율이 개선될 수 있다. 예컨대, RF MOS 트랜지스터의 레이 아웃에서 소스 영역들이 상호 접속된 소스 라우팅부의 저항을 감소시키면 RF MOS 트랜지스터의 드레인 전류 감소(drain current degradation rate) 현상이 개선될 수 있다.
본 발명의 실시 예에서는 RF MOS 트랜지스터의 레이 아웃의 소스 라우팅부의 저항을 감소시키기 위하여 스택 구조의 소스 라우팅부를 제안한다.
도 2b에 도시된 바와 같이, 먼저 반도체 기판(100) 상에 멀티 핑커 구조의 게이트 폴리 라인들(예컨대, G1 ~ G4)을 형성한다. 상기 게이트 폴리 라인들(예컨대, G1 ~ G4) 양측의 반도체 기판(100)에 소스 영역(예컨대, S1~S3) 및 드레인 영역(예컨대, D1,D2)을 형성한다. 이어서 상기 게이트 폴리 라인들(예컨대, G1 ~ G4), 상기 드레인 영역들(예컨대, D1,D2), 및 상기 소스 영역들(예컨대, S1~S3)이 형성된 반도체 기판 상에 층간 절연막(310)을 형성한다.
다음으로 상기 소스 영역들(예컨대, S1~S3)에 대응하여 접속하도록 상기 층간 절연막(310) 내에 제1 비아 콘택들(311, 314, 318)을 형성한다. 이때 상기 제1 비아 콘택들(311, 314, 318)은 상기 층간 절연막(310) 내에 형성된 금속 배선들(312, 316)과 연결될 수 있다.
상기 제1 비아 콘택들(311, 314, 318)이 형성된 층간 절연막(310) 상에 다수의 적층된 금속층들(예컨대, 320 및 340)을 형성하되, 상기 다수의 금속층들(320,340) 각각의 사이에 다수의 제2 비아 콘택들(335)을 포함하는 소스 라우팅 절연층(330)을 형성한다.
예컨대, 상기 제1 비아 콘택들(311, 314, 318)과 전기적으로 연결되도록 상기 층간 절연막(310) 상에 제1 금속층(320)을 형성하고, 상기 제1 금속층(320) 상에 소스 라우팅 절연층(330)을 형성한다.
상기 다수의 제2 비아 콘택들(335)은 비아 홀 내부에 형성된 금속 플러그일 수 있다. 그러나 상기 다수의 제2 비아 콘택들(335)은 상기 소스 라우팅 절연층 내에 형성된 트랜치(미도시) 내부에 금속이 매립된 트랜치 형태의 콘택(미도시)일 수 있다.
소스 라우팅부를 상술한 바와 같이 스택 구조로 형성하는 경우 소스 저항이 감소할 수 있다. 예컨대, 상기 제1 소스 라우팅부(320)만으로 RF MOS 트랜지스터의 소스 라우팅부를 구현하는 경우에 비하여, 상기 제1 소스 라우팅부(320), 상기 절연층(330), 상기 다수의 비아 콘택들(335), 및 상기 제2 소스 라우팅부(340)를 포함하는 스택 구조의 소스 라우팅부을 구현하는 경우가 소스 영역들의 전체 저항이 감소하게 된다.
따라서 도 2b에 도시된 스택 구조의 소스 라우팅부를 RF MOS 트랜지스터의 레이 아웃에 적용할 경우 라우팅에 의한 소스 영역의 저항이 감소하므로 드레인 전류의 감소가 개선될 수 있다. 또한 스택 구조를 사용하므로 소스 라우팅부의 단면적에는 변화가 없기 때문에 소스 영역과 드레인 영역 사이에 기생 커패시턴스에는 영향을 미치지 않는다. 따라서 스택 구조의 소스 라우팅부를 사용하더라도 RF MOSFET의 최대 발진 주파수에는 영향이 없다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 멀티 핑거의 개수 및 단위 핑거의 폭에 따른 드레인 전류의 감소율을 나타내는 그래프이다.
도 2a는 본 발명의 실시 예에 따른 RF MOS 트랜지스터의 레이 아웃을 나타낸다.
도 2b는 도 2a에 도시된 RF MOS 트랜지스터의 레이 아웃을 AB 방향으로 절단한 단면도를 나타낸다.
<도면 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 110,112,114,116: 더미 패턴들,
120: 드레인 라우팅부, 130: 게이트 라우팅부,
310: 층간 절연막, 320: 제1 금속층,
311,314,318: 제1 비아 콘택들, 330: 소스 라우팅 절연층,
335: 제2 비아 콘택들, 340:제2 금속층.

Claims (6)

  1. 반도체 기판 상에 형성된 게이트 폴리 라인들;
    상기 게이트 폴리 라인들 양측의 반도체 기판에 형성되는 소스 영역들 및 드레인 영역들;
    상기 게이트 폴리 라인들, 상기 드레인 영역들, 및 상기 소스 영역들이 형성된 반도체 기판 상에 형성된 층간 절연막;
    상기 소스 영역들에 대응하여 접속하도록 상기 층간 절연막 내에 형성된 제1 비아 콘택들;
    상기 제1 비아 콘택들 각각과 전기적으로 연결되도록 상기 층간 절연막 상에 형성된 제1 금속층;
    상기 제1 금속층 상에 형성된 소스 라우팅 절연층;
    상기 소스 라우팅 절연층 상에 형성된 제2 금속층; 및
    각각이 상기 제1 금속층 및 상기 제2 금속층을 연결하도록 상기 소스 라우팅 절연층 내부에 형성된 다수의 제2 비아 콘택들을 포함하는 것을 특징으로 하는 MOS 트랜지스터.
  2. 삭제
  3. 제1항에 있어서, 상기 제2 금속층은,
    상기 제1 금속층과 동일한 단면적을 갖도록 상기 제1 금속층에 대응하여 상기 소스 라우팅 절연층 상부에 형성되는 것을 특징으로 하는 MOS 트랜지스터.
  4. 반도체 기판 상에 멀티 핑커 구조의 게이트 폴리 라인들을 형성하는 단계;
    게이트 폴리 라인들 양측의 반도체 기판에 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 게이트 폴리 라인들, 상기 드레인 영역들, 및 상기 소스 영역들이 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 소스 영역들에 대응하여 접속하도록 상기 층간 절연막 내에 제1 비아 콘택들을 형성하는 단계;
    상기 제1 비아 콘택들 각각과 전기적으로 연결되도록 상기 층간 절연막 상에 제1 금속층을 형성하는 단계;
    상기 제1 금속층 상에 소스 라우팅 절연층을 형성하는 단계;
    상기 소스 라우팅 절연층에 상기 제1 금속층과 연결된 다수의 제2 비아 콘택들을 형성하는 단계; 및
    상기 소스 라우팅 절연층 상에 상기 제2 비아 콘택들 각각과 전기적으로 연결되는 제2 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  5. 삭제
  6. 제4항에 있어서, 상기 제2 금속층을 형성하는 단계는,
    상기 제1 금속층과 동일한 단면적을 갖도록 상기 제1 금속층에 대응하여 상기 소스 라우팅 절연층 상에 형성되는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
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