KR100432835B1 - 반도체 장치와 그 제조 방법 - Google Patents

반도체 장치와 그 제조 방법 Download PDF

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료덴 세미컨덕터 시스템 엔지니어링 (주)
미쓰비시덴키 가부시키가이샤
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Abstract

입력 보호용 제너 다이오드의 기생 저항을 작게 하여 제너 다이오드의 게이트 절연막 보호 기능을 높인다.
제너 다이오드의 배치 영역에서의 절연막(103)은 제너 다이오드를 구성하는 각 반도체 영역의 연장 방향 D1로 순차적으로 배열한 복수의 홈부(108)를 갖는다. 각 홈부(108)는 각 반도체 영역의 폭 방향 D2로 연장되어 있어 깊이 T3을 갖는다. 각 반도체 영역은 절연막(103) 상면(111S) 상에 배치되어 있다. 이 때문에, 각 반도체 영역은 연장 방향 D1에 배열한 복수의 요철 형상을 갖게 되어, 제너 다이오드는 가로 방향 D1뿐만아니라 세로 방향 D3에도 주위 길이를 가지고 제너 다이오드 내의 pn 접합 면적이 증대한다.

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 MOS 구조 디바이스의 입력 보호 회로를 구성하기 위해 유효한 기술에 관한 것이다.
파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 또는 IGBT(Insulated Gate Bipolor Transistor) 등에 대표되는 게이트 산화막을 갖는 MOS 구조 반도체 소자는 기지한 바와 같이, 서지(surge) 전류 또는 정전기로부터 동 반도체 소자를 보호하기 위한 입력 보호 회로를 필요로 한다. 즉, MOS 구조 반도체 소자의 게이트 전극에 서지 전류 또는 정전기가 유입되었을 때에는, MOS 구조 반도체 소자의 게이트 절연막의 정전 특성에 현저한 열화가 야기되기 쉽다. 이 때문에, 종래로부터, 도 39의 등가 회로에 도시한 바와 같이, 파워 MOSFET의 게이트 전극과 소스 전극 간에 양 방향의 제너 다이오드가 상기 입력 보호 회로로서 설치되어 있다. 이와 같은 대책은, 예를 들면 특개평 7-321305호 공보 내의 [0002] 단락의 기재 및 도 4에도 개시되어 있다.
여기서, 도 40은 복수의 MOS 구조 반도체 소자와 이들의 입력 보호 회로를 갖는 반도체 장치의 레이아웃을 나타내는 상면도로, 후술하는 실시 형태 1 및 그 변형예의 기재에서도 원용되는 도면이다.
또한, 도 41은 상기 반도체 장치의 기저층의 상면 상에 형성되어 있는 영역 내에서, 도 40 중에서 해칭되어 있는 입력 보호용 제너 다이오드 형성 영역을 확대하여 모식적으로 나타낸 상면도이다. 이후, 입력 보호용 제너 다이오드 형성 영역을 제1 영역이라고 칭하고, 한편 게이트 전극과 주전극을 갖는 MOS 트랜지스터 구조가 형성되어 있는 영역을 제2 영역이라고 칭한다. 이들 정의는 후술하는 실시 형태 1, 2 및 이들의 변형예의 기재에서도 타당하다. 도 41에 도시한 바와 같이, 제너 다이오드는 p형 반도체층과 n형 반도체층이 링형으로 교대로 형성됨으로써 구성된다.
또한, 도 42는 도 41에 도시하는 I-II선에 관한 제너 다이오드의 종단면도이다. 또한, 도 43은 도 41에 도시하는 III-IV선에 관한 제너 다이오드의 n형 확산 영역(n형 반도체층)의 종단면도이다.
도 41 내지 도 43에 도시한 바와 같이, 고농도의 n형 불순물을 포함하는 n형 제1 반도체 기판(1) 상에는 저농도의 n형 불순물을 포함하는 n형 제2 반도체 기판(2)이 에피택셜 성장법에 의해 형성되어 있다. 여기서, 양 기판(1, 2)은 n형의 기저 반도체층을 이룬다. 또한, 기저 반도체층(1, 2) 상에는 산화막 등으로 이루어지는 절연막(3)이 형성되어 있다. 이와 같은 기저 반도체층(1, 2)과 절연막(3)으로 이루어지는 기저층 상에는, 다음 같은 제조 방법에 의해서 입력 보호 회로가 형성된다. 즉, 기저층 상에 폴리실리콘층(4)을 형성하고, 그 폴리실리콘층(4) 내에 제너 다이오드 형성 후에 형성되는 게이트 패드를 둘러싸도록, 횡단면 형상 내지는 평면 형상이 사각형의 n형 반도체층(4b1), 횡단면 형상이 링형의 p형 반도체층(4a1), 링형의 n형 반도체층(4b2), 링형의 p형 반도체층(4a2) 및 링형의 n형 반도체층(4b3)이 순차적으로 형성된다. 이에 의해서, 복수의 pn 접합면을 갖는 양 방향의 제너 다이오드가 입력 보호 회로로서 구성된다.
그 후, 층간 절연막(5)을 제너 다이오드 상에 오버코트하고, 링형 제너 다이오드의 최내주부의 n형 반도체층(4b1)의 직상부와 최외주부의 n형 반도체층(4b3)의 직상부에 각각 컨택트홀(6a, 6b)을 설치하여, 컨택트홀(6a, 6b)을 통해, n형 반도체층(4b1) 및 n형 반도체층(4b3)을 각각 게이트 전극층(7a) 및 소스 전극층(7b)에 오믹 접속(ohmic contact)한다. 그 후, 게이트 전극층(7a) 및 소스 전극층(7b) 상에 층간 절연막(도시하지 않음)을 형성하고, 게이트 전극층(7a) 상의 상기 층간 절연막 일부에 개공을 형성함으로써 게이트 전극층(7a)의 일부를 노출시킨다. 이 게이트 전극층(7a)의 노출 부분이 전술한 게이트 패드가 된다.
또한, 상기 제너 다이오드의 역 내압은 제너 다이오드를 형성하는 p형 반도체층 및 n형 반도체층의 수를 조정함으로써 또는 p형 반도체층 및 n형 반도체층의 각 불순물 농도를 조정함으로써, 원하는 값으로 설정된다.
이와 같은 종단면 구조에 상당하는 구조를 갖는 제너 다이오드는, 예를 들면 특개평 7-321305호 공보, 특개평 8-288525호 공보 및 특개평 9-97901호 공보에 개시되어 있다.
이미 상술한 구조를 갖는 입력 보호 회로는, 서지 전류 또는 정전기에 대하여 MOS 구조 반도체 소자의 게이트 절연막을 보호하는 것이다. 그러나, 종래의 입력 보호 회로에 의한 게이트 절연막의 보호 효과는 종래의 입력 보호 회로에서의 다이오드가 갖는 기생 저항치가 장치의 사양 상 또한 무시할 수 없을 정도로 크기 때문에, 아직 충분하다고는 할 수 없는 상황에 있다. 예를 들면, 서지가 발생한 경우를 생각해본다. 이 때, 서지 전류를 게이트 전극으로부터 상기 다이오드를 통해 소스 전극측에 흘린 경우라도, 이 다이오드의 기생 저항치와 서지 전류와의 곱으로 정해지는 전압이 해당 다이오드 양단에 인가되는 결과, 게이트 산화막의 특성에 현저한 열화를 야기하게 되는 경우가 있다. 즉, 다이오드의 기생 저항치가 커지면 커질수록, 동일한 서지 전류가 다이오드에 흐른 경우에서도 게이트 산화막의 특성 열화가 발생하기 쉬워져 다이오드의 입력 보호 회로로서의 기능이 현저하게 손상되게 된다.
이와 같은 문제점은 정전기가 MOS 구조 반도체 소자에 발생하는 경우에 대해서도 생긴다.
그런데, 다이오드의 기생 저항치는 다이오드의 주위 길이(도 41에 도시하는 다이오드 내지는 각 반도체 영역의 주위 방향 PD에서의 길이에 상당)와 pn 접합면에서의 폴리실리콘층의 막 두께에 반비례함과 함께, 다이오드 내의 각 반도체 영역의 폭 치수(주위 방향 PD에 직교하는 방향에서의 길이에 상당)에 비례하는 것은 주지한 바와 같다.
그래서, 다이오드의 주위 길이의 증대화 또는 폴리실리콘층의 막 두께의 증대화 내지는 각 반도체 영역의 폭 치수의 감소화를 도모함으로써, 다이오드의 기생 저항치를 내려 다이오드의 입력 보호 회로로서의 기능을 높이는 것이 생각된다.
그러나, 다이오드의 주위 길이를 단순하게 늘리는 것은 칩 사이즈의 확대화를 초래한다는 새로운 문제점을 야기시키게 된다. 즉, 게이트 패드의 점유 면적을 포함시킨 다이오드 자체가 차지하는 면적이 증대하면, 그에 따라 다이오드의 주위 길이도 증가하지만, 그 만큼 반대로 MOS 트랜지스터의 활성화 영역이 좁아지기 때문에, MOS 트랜지스터의 수를 필요수까지 늘릴 수 없게 된다는 문제점이 생긴다. 특히, 원래의 칩 사이즈가 작은 반도체 장치에서는 그와 같은 문제점의 발생은 심각하다.
또한, 다이오드에 이용되고 있는 폴리실리콘막의 후막화는 제조 능력의 저하를 초래함과 함께, 다이오드 내의 p형 및 n형 불순물의 가로 방향 확산 증가에 대응하기 위해서 각 반도체 영역을 폭 방향으로 길게 형성해야만 한다는 구조 상의 제약이 폴리실리콘막의 후막화에 따라 발생한다.
또한, 다이오드 내의 p형 반도체 영역 및 n형 반도체 영역의 폭 치수를 좁히는 것은 리치 스루(reach-through)에 의한 내압 불량을 야기시키게 되기 때문에, 이 대처안도 또한 바람직한 해결책이라고는 할 수 없다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해서 이루어진 것으로, 입력 보호 회로용 제너 다이오드의 면적 축소를 가능하게 하고 또한 입력 보호 기능을 높일 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시 형태 1에 따른 반도체 장치의 제1 영역에서의 구조를 나타내는 상면도.
도 2는 본 발명의 실시 형태 1에 따른 반도체 장치의 제1 영역에서의 구조를 나타내는 종단면도.
도 3은 본 발명의 실시 형태 1에 따른 반도체 장치의 제1 영역에서의 구조를 나타내는 종단면도.
도 4는 서지 전류의 변화에 따른 게이트 절연막의 전압의 변화를 나타내는 그래프.
도 5는 도 3의 구조의 변형예를 나타내는 종단면도.
도 6은 본 발명의 실시 형태 1의 변형예 1에 따른 반도체 장치의 제1 영역에서의 구조를 나타내는 종단면도.
도 7은 도 6의 구조의 변형예를 나타내는 종단면도.
도 8은 본 발명의 실시 형태 1의 변형예 2에 따른 반도체 장치의 제1 영역에서의 구조를 나타내는 종단면도.
도 9는 도 8의 구조의 변형예를 나타내는 종단면도.
도 10은 본 발명의 실시 형태 1의 변형예 3에 따른 반도체 장치의 제1 영역에서의 구조를 나타내는 종단면도.
도 11은 본 발명의 실시 형태 1의 변형예 3에 따른 반도체 장치의 제1 영역에서의 구조를 나타내는 종단면도.
도 12는 도 10의 구조의 변형예를 나타내는 종단면도.
도 13은 도 10의 구조의 변형예를 나타내는 종단면도.
도 14는 본 발명의 실시 형태 1의 변형예 4에 따른 반도체 장치의 제1 영역에서의 구조를 나타내는 상면도.
도 15는 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 16은 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 17은 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 18은 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 19는 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 20은 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 21은 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 22는 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 23은 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 24는 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 25는 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 26은 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 27은 본 발명의 실시 형태 2의 변형예 1에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 28은 본 발명의 실시 형태 2의 변형예 1에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 29는 본 발명의 실시 형태 2의 변형예 1에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 30은 본 발명의 실시 형태 2의 변형예 1에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 31은 본 발명의 실시 형태 2의 변형예 1에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 32는 본 발명의 실시 형태 2의 변형예 1에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 33은 본 발명의 실시 형태 2의 변형예 2에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 34는 본 발명의 실시 형태 2의 변형예 2에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 35는 본 발명의 실시 형태 2의 변형예 3에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 36은 본 발명의 실시 형태 2의 변형예 3에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 37은 본 발명의 실시 형태 2의 변형예 3에 따른 반도체 장치의 제조 공정을 나타내는 종단면도.
도 38은 본 발명의 실시 형태 2의 변형예 4에 따른 반도체 장치의 제1 영역에서의 구조를 나타내는 종단면도.
도 39는 게이트 전극과 소스 전극 간에 접속된 입력 보호용 제너 다이오드를 갖는 파워 MOS 트랜지스터를 나타내는 회로도.
도 40은 입력 보호용 제너 다이오드를 포함하는 반도체 장치의 레이아웃을 나타내는 상면도.
도 41은 종래의 입력 보호용 제너 다이오드를 나타내는 상면도.
도 42는 종래의 입력 보호용 제너 다이오드를 나타내는 종단면도.
도 43은 종래의 입력 보호용 제너 다이오드를 나타내는 종단면도.
<도면의 주요 부분에 대한 부호의 설명>
50, 100, 200 : 반도체 장치
1, 101 : 반도체 기판
2, 102 : 에피택셜층
3, 103, 103a, 103b : 산화막(절연막)
104 : 폴리실리콘층
4a, 104a, 104a1, 104a2 : p형 확산 영역
4b, 104b, 104b1, 104b2, 104b3 : n형 확산 영역
5, 105 : 층간 산화막(절연막)
6a, 6b, 106a, 106b : 컨택트홀
7a, 107a : 게이트 전극층
7b, 107b : 소스 전극층
108, 108A, 108B, 201, 301 : 홈부
109 : 드레인 전극
131, 132, 133, 134, 135 : 레지스트 패턴
120, 401 : p 베이스 확산 영역
121 : n+형 소스 확산 영역
본 발명은 기저층과, 상기 기저층의 상면 상에 배치된 다이오드를 구비하고, 상기 다이오드는 그 각각이 제1 방향으로 연장하고 또한 상기 제1 방향과 직교하는제2 방향에서 순차적으로 pn 접합을 이루는 복수의 반도체 영역을 구비하고 있고, 상기 다이오드의 상기 복수의 반도체 영역 내에서 상기 제2 방향에서의 제1 단측에 위치하는 제1 반도체 영역의 도전형은 상기 제1 단에 대향하는 제2 단측에 위치하는 제2 반도체 영역의 도전형과 동일하고, 상기 기저층의 상기 상면 내에서 상기 기저층과 상기 다이오드와의 계면은 상기 제1 방향과 상기 제2 방향과 직교하는 제3 방향으로 깊이를 갖고, 상기 제2 방향으로 연장하고 있음과 함께, 상기 제1 방향으로 순차적으로 배열한 복수의 홈부를 구비하는 것을 특징으로 한다.
본 발명의 반도체 장치에 있어서, 상기 다이오드의 상기 복수의 반도체 영역 중 적어도 하나는 상기 계면의 상기 복수의 홈부에 의해서 만들어진 요철 형상을 갖는 요철부를 구비하는 것을 특징으로 한다.
본 발명의 반도체 장치에 있어서, 상기 다이오드의 상기 복수의 반도체 영역 중 적어도 하나는 상기 계면의 상기 복수의 홈부 각각의 저면에 상기 제3 방향에 있어서 대향하는 평탄 부분을 갖는 상면을 구비하는 것을 특징으로 한다.
본 발명의 반도체 장치에 있어서, 상기 기저층은, 소정의 도전형의 기저 반도체층과, 상기 기저 반도체층의 상면 상에 배치된 절연막을 구비하고, 상기 절연막은 상기 기저 반도체층과 상기 절연막과의 계면에 상기 제3 방향에 있어서 대향함과 함께, 상기 기저층과 상기 다이오드와의 상기 계면에 해당하는 상면을 구비하는 것을 특징으로 한다.
본 발명의 반도체 장치에 있어서, 상기 복수의 홈부의 각각은 제1 홈부라고 정의되어, 상기 기저 반도체층과 상기 절연막과의 상기 계면은 그 각각이 상기 제1홈부와 대향하는 복수의 제2 홈부를 구비하는 것을 특징으로 한다.
본 발명의 반도체 장치에 있어서, 상기 복수의 제2 홈부 내에서 서로 인접하는 두개의 제2 홈부에 사이에 둔 상기 기저 반도체층과 상기 절연막과의 상기 계면 부분 상에 배치되어 있는 상기 절연막의 상기 제3 방향에서의 제1 두께는 상기 복수의 제2 홈부 각각의 저면 상에 배치되어 있는 상기 절연막의 상기 제3 방향에서의 제2 두께보다도 큰 것을 특징으로 한다.
본 발명의 반도체 장치에 있어서, 상기 기저 반도체층의 상기 소정의 도전형은 제1 도전형으로, 상기 기저층은 상기 기저 반도체층과 상기 절연막과의 상기 계면 내에서, 상기 복수의 홈부 각각의 저면의 하측에 위치하는 부분에서부터 상기 기저 반도체층 내에 연장된 제2 도전형의 복수 반도체 웰 영역을 더 구비하는 것을 특징으로 한다.
본 발명의 반도체 장치에 있어서, 상기 기저층의 상기 상면 내에서 상기 다이오드가 배치되어 있는 부분을 제1 영역이라고 정의하면, 상기 반도체 장치는 상기 기저층의 상기 상면 내의 제2 영역 상에 배치된 게이트 전극과 주전극을 구비하는 MOS 트랜지스터 구조를 더 구비하고 있고, 상기 제1 반도체 영역은 상기 게이트 전극과 전기적으로 접속되어 있고, 상기 제2 반도체 영역은 상기 주 전극과 전기적으로 접속되어 있는 것을 특징으로 한다.
본 발명은 반도체 기판 상에 절연막을 형성하는 공정과, 상기 절연막에 요철부를 형성하는 공정과, 상기 요철부를 구비하는 상기 절연막 상에 반도체막을 형성하는 공정과, 상기 반도체막 내에 p형 반도체 영역과 n형 반도체 영역을 소정의 순서로 교대로 형성하여 다층 구조의 다이오드를 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명은 반도체 기판에 요철부를 형성하는 공정과, 상기 요철부를 구비하는 상기 반도체 기판의 표면 상에 절연막을 형성하는 공정과, 상기 절연막 상에 반도체막을 형성하는 공정과, 상기 반도체막 내에 p형 반도체 영역과 n형 반도체 영역을 소정의 순서로 교대로 형성하여 다층 구조의 다이오드를 형성하는 공정을 포함하는 것을 특징으로 한다.
<발명의 실시 형태>
[실시 형태 1]
본 실시 형태에서는, 도 40의 레이아웃에서의 제1 영역 상에는, 폴리실리콘을 모재로 하는 제너 다이오드가 후술하는 MOS 트랜지스터 구조의 입력 보호 회로로서 형성되어 있고, 한편 제2 영역 상에는 종형 파워 MOSFET 중 하나인 DMOSFET(플래너형 MOSFET)로 이루어지는 MOS 트랜지스터 구조가 형성되어 있다. 그리고, 제너 다이오드와 기저층과의 계면은 후술하는 제1 방향과 제2 방향과 직교하는 제3 방향으로 깊이를 가지며, 상기 제2 방향으로 연장하고 있음과 함께, 상기 제1 방향으로 순차적으로 배열한 복수의 홈부를 가지고 있다. 이 때문에, 다이오드를 구성하는 각 반도체 영역 내지는 각 확산 영역은 상기 계면의 각 홈부에 의해서 만들어진 요철 형상을 가지고 있다. 여기서, 요철 형상이란, 제3 방향으로 우묵하게 들어간 오목부와 제3 방향으로 돌출한 볼록부가 모두 제2 방향으로 연장하고 있고, 또한 오목부와 볼록부가 교대로 제1 방향으로 배열하여 이루어지는 구조를 말한다.이하, 도면을 참조하면서, 본 실시 형태에 따른 MOS 트랜지스터 구조와 그 입력 보호 회로를 갖는 반도체 장치의 특징적 구조를 기재한다.
도 1은 본 실시 형태에 따른 반도체 장치(100) 내에서, 도 40에 있어서 해칭으로써 나타난 입력 보호 회로를 구성하는 부분(제1 영역 구조)을 확대하여 모식적으로 그린 상면도이다. 여기서, 도 1의 홈(108)은 본래는 상면측으로부터는 보이지 않는 부분이지만, 기재의 편의상, 실선으로써 표시되어 있다. 또한, 도 2는 도 1에 도시하는 I-II선에 관한 제너 다이오드 및 그 바로 아래의 기저층(101, 102, 103)의 종단면도이다. 또한, 도 3은 도 1에 도시하는 III-IV선에 관한 제너 다이오드를 구성하는 5개의 반도체 영역 내에서 중간 위치에 배치되어 있는 n형 반도체 영역(104b3) 및 그 바로 아래의 기저층(101, 102, 103)의 종단면도이다. 또한, 도 3에 도시하는 구조는 제너 다이오드를 구성하는 것 외의 4개의 반도체 영역(104b1, 104a1, 104a2, 104b2) 각각과 그 바로 아래의 기저층(101, 102, 103)과의 구조에도 적합하다.
이하, 도 1 내지 도 3을 참조하여 제너 다이오드 및 그 바로 아래의 기저층(101, 102, 103)의 구조를 기재한다.
우선, 제1 영역을 규정하는 기저층(101, 102, 103)의 구조를 기재한다. DMOSFET의 드레인 영역이 되도록, n형 불순물(여기서는, n형을 제1 도전형이라고 칭한다)을 포함하는 고농도의 n+기판인 제1 반도체층(101) 상부에는 에피택셜층인 저농도의 n형 불순물을 포함하는 제2 반도체층(102)이 배치되어 있다. 본 실시 형태에서는 제1 반도체층(101) 및 제2 반도체층(102)으로 이루어지는 반도체 기판을, 제1 도전형(소정의 도전형에 해당)의 기저 반도체층(110)이라고 칭한다. 이 정의는 제2 영역에서의 제1 반도체층(101) 및 제2 반도체층(102)으로 이루어지는 부분에 대해서도 타당하다(후술하는 도 26의 (a) 참조).
또한, 기저 반도체층(110)의 상면(110S) 상에는 절연막(103)이 배치되어 있다. 본 실시 형태에서는 이 절연막(103)과 기저 반도체층(110)으로 이루어지는 부분을 기저층(111)으로 칭한다. 그리고, 절연막(103)은 i) 절연막(103)의 주요부를 이루고 또한 균일한 막 두께 T1을 갖는 제1 부분(103b)과, ii) 이들의 각 부분이 하나의 홈부(108)를 절연막(103) 내에 형성함과 함께, 막 두께 T1보다도 작은 균일한 막 두께 T2를 갖는 복수의 제2 부분(103a)으로 이루어진다. 따라서, 인접하는 두개의 제2 부분(103a)에 사이에 둔 제1 부분(103b)은 제3 방향 D3으로 돌출하는 볼록부를 이룬다. 이 볼록부(103b)의 상면(103bS)의 제2 부분(103a)의 상면(103aS)으로부터의 높이는 막 두께 T1보다도 작고 또한 막 두께 T2보다도 큰 홈부(108)의 깊이 T3이다. 여기서, 제2 부분(103a)의 상면(103aS)은 기저 반도체층(110)과 절연막(103)과의 계면(110S)에 제3 방향 D3에 있어서 대향하는 면이다. 본 실시 형태에서는 각 제2 부분(103a)의 상면(103aS)과, 각 볼록부를 이루는 각 제1 부분(103b)의 상면(103bS)과, 각 홈부(108)의 측벽면과, 상기 볼록부 이외의 평탄부를 이루는 제1 부분(103b)의 상면(103bS)이 기저층(111)의 상면(111S)을 구성하고 있다.
본 실시 형태에서는, 복수의 홈부(108)의 구성에 특징이 있다. 즉, 도 1 내지 도 3에 도시한 바와 같이, 각 홈부(108)는 제2 방향 D2로 연장하고 있다. 이 제2 방향 D2란, 후술하는 제너 다이오드(이하, 단순히 다이오드라고 칭한다)를 구성하는 n형 반도체 영역과 p형 반도체 영역이 소정의 순서로 교대로 배열되는 방향 내지는 다이오드 내의 pn 접합면이 배열되는 방향에 해당한다. 그리고, 본 실시 형태에서는 각 홈부(108)는 다이오드를 구성하는 모든 반도체 영역이 해당 홈부(108)내를 매립할 수 있는 범위에까지 미쳐서, 제2 방향 D2로 연장하고 있다. 게다가, 복수의 홈부(108)는 제2 방향 D2와 직교하는 제1 방향 D1을 따라 일정한 간격 W1로 순차적으로 배열하고 있다. 그리고, 각 홈부(108)의 저면(103aS)의 제1 방향 D1에서의 폭 W2는 상호 같다. 여기서, 제1 방향 D1이란, 다이오드를 구성하는 각 반도체 영역이 연장하고 있는 방향에 해당하고, 즉 다이오드의 주위 방향에 상당하고 있다. 또한, 제3 방향 D3이란, 제1 방향 D1 및 제2 방향 D2에 직교하는 방향으로, 같은 방향 D3은 기저 반도체층(110)의 두께 방향에 해당한다.
다음에, DMOSFET의 게이트-소스 간에 설치되는 입력 보호 회로인 다이오드의 구성에 대하여 기재한다. 즉, 기저층(111)의 상면(111S) 내지는 절연막(103)의 상면 상에 다이오드가 배치되어 있다. 이 다이오드는 폴리실리콘층(104)을 모재로 하여 형성되어 있고, 도 1 및 도 2에 도시한 바와 같이 본 다이오드는 npnpn 구조를 갖는 양 방향의 제너 다이오드를 이루고 있다. 또한, 다이오드는 n형 불순물 및 p형 불순물이 폴리실리콘층(104) 내에 교대로 또한 게이트 패드를 둘러싸도록 링형으로 도핑됨으로써 형성된 복수의 반도체 영역으로 이루어진다. 즉, 본 다이오드는 본 다이오드의 중앙 부분에 위치하고 있고 또한 횡단면 형상 내지는 평면 형상이 사각형의 n형 반도체 영역(104b1), n형 반도체 영역(104b1)의 외주를 따라 형성되어 있고 또한 횡단면 형상이 링형의 p형 반도체 영역(104a1), p형 반도체 영역(104a1)의 외주를 따라 형성되어 있고 또한 횡단면 형상이 링형의 n형 반도체 영역(104b3), n형 반도체 영역(104b3)의 외주를 따라 형성되어 있고 또한 횡단면 형상이 링형의 p형 반도체 영역(104a2) 및 p형 반도체 영역(104a2)의 외주를 따라 형성되고 있고 또한 횡단면 형상이 링형의 n형 반도체 영역(104b2)으로 구성되어 있다. 더 상술하면, 도 1에 도시하는 다이오드에 있어서, 지면의 상측 부분, 우측 부분, 하측 부분 및 좌측 부분의 각 사이드 부분에 위치하는 복수의 반도체 영역(104b1, 104a1, 104b3, 104a2, 104b2) 각각은 제1 방향 D1으로 연장하고 있고, 또한, 제2 방향 D2에 순차적으로 pn 접합을 형성하고 있다. 덧붙여, 제2 방향 D2에서의 제1 단측에 위치하는 제1 반도체 영역(104b1)의 도전형은 상기 제1 단에 대향하는 제2 단측에 위치하는 제2 반도체 영역(104b2)의 도전형과 동일하다. 또한, 본 실시 형태에서는 각 반도체 영역(104b1, 104a1, 104b3, 104a2, 104b2)의 두께 TD는 제1 방향 D1에 대략 균일하며 또한 상호 같다. 이와 같이, 본 다이오드는 링형의 복수의 반도체 영역으로 구성되어 있어 다이오드의 주위 방향 D1에서의 주위 길이를 길게 설정할 수 있다.
또한, 이미 상술한 바와 같이, 각 사이드 부분에 위치하는 복수의 반도체 영역(104b1, 104a1, 104b3, 104a2, 104b2) 각각의 바로 아래에 위치하는 절연막(103)은 제1 방향 D1에 배열된 복수의 홈부(108) 내지는 복수의 홈부(108)에 의해서 형성되는 복수의 요철 형상으로 이루어지는 요철부를 가지고 있다. 이 때문에, 각사이드 부분에서의 각 반도체 영역(104b1, 104a1, 104b3, 104a2, 104b2)은 상기 요철부 상에 직접 배치되어 있고, 그 결과, 각 반도체 영역(104b1, 104a1, 104b3, 104a2, 104b2)의 제1 방향 D1에서의 형상은 도 3에 예시한 바와 같이, 절연막(103)의 요철 형상에 대응한 요철 형상이 된다.
또한, 다이오드가 배치되어 있지 않은 절연막(103) 상면(111S) 상과 다이오드의 상면 상 및 측면 상에는 층간 산화막 내지는 층간 절연막(105)이 배치되어 있다. 또한, 횡단면 형상이 링형이 아니라 사각형(도 1 참조)의 제1 반도체 영역(104b1) 상면의 내에서 pn 접합면측 집합의 부분 상에 위치하는 층간 절연막(105)에는 제1 컨택트홀(106a)이 형성되어 있다. 마찬가지로, 횡단면 형상이 4개의 각부를 갖는 링 형상의 제2 반도체 영역(104b2)의 상면 내에서 pn 접합면측 집합의 부분 상에 위치하는 층간 절연막(105)에는 제2 컨택트홀(106b)이 형성되어 있다. 그리고, 제1 반도체 영역(104b1)은 제1 컨택트홀(106a)을 매립하는 알루미늄 배선 내지는 게이트 전극층(107a)과 전기적으로 접속되어 있고, 마찬가지로, 제2 반도체 영역(104b2)은 제2 컨택트홀(106b)을 매립하는 알루미늄 배선 내지는 소스 전극층(주전극층 ; 107b)과 전기적으로 접속되어 있다.
또한, 게이트 전극층(107a) 및 소스 전극층(107b)의 상면 상에는 층간 절연막(도시하지 않음)이 배치되어 있고, 또한 제1 반도체 영역(104b1)의 상면 내에서 중앙 영역의 상측에 위치하는 상기 층간 절연막 부분에 개공(도시하지 않음)이 형성되어 있다. 그리고, 이 개공의 저면에 해당하는 소스 전극층(107b)의 노출 상면이 이미 상술한 게이트 패드에 해당한다.
이와 같은 구성의 입력 보호 회로에서는, 다이오드의 역 내압은 상기 다이오드의 pn 접합면의 수에 의해 설정될 수 있다. 예를 들면, 하나의 pn 접합면의 역 내압이 8V이면, 상기 다이오드는 역 바이어스 상태에 있는 2개의 pn 접합면을 갖기 때문에 전체의 역 내압은 16V가 된다.
이상과 같이, 기저층(111)의 상면(111S) 내에서 기저층(111)과 다이오드와의 계면 내지는 절연막(103) 상면 내에서 절연막(103)과 다이오드와의 계면은 부분적으로, 제3 방향 D3에 소정 깊이 T3을 가지며, 제2 방향 D2를 따라 제1 반도체 영역(104b1)으로부터 제2 반도체 영역(104b2)에 이르기까지의 범위 내에 연장되어 있음과 함께, 제1 방향 D1에 순차적으로 배열한 복수의 홈부(108)를 구비하고 있다.
그 결과, 다이오드의 각 반도체 영역(104b1, 104a1, 104b3,104a2, 104b2)은 그 주위 방향 D1에 대하여 직각인 방향 D2로 연장된 홈부(108) 상에 직접 배치되어 요철 형상을 나타내게 된다. 이 때문에, 제너 다이오드 내지는 각 반도체 영역(104b1, 104a1, 104b3, 104a2, 104b2)은 가로 방향(주위 방향 D1)뿐만 아니라, 세로 방향(제3 방향 D3)에도 주위 길이를 갖게 되어, 세로 방향의 주위 길이의 증가분만큼 다이오드 내의 각 pn 접합면의 면적이 커져서, 서지 전류가 흐르는 경로의 단면적이 증가하는 결과, 다이오드 내의 기생 저항이 작아진다.
이와 같이 입력 보호 회로를 구성하는 제너 다이오드의 기생 저항치가 작아지면, 이하와 같은 효과가 얻어진다. 즉, 서지 전류가 게이트 전극으로부터 소스 전극에 흐르는 경우, 다이오드의 기생 저항치와 서지 전류의 곱에 따른 전압이 발생한다. 따라서, 게이트 절연막에 더해지는 모든 전압(항복 전압)은 (항복 전압)=(초기 내압+항복 전류×기생 저항치)의 관계식에 의해서 결정된다. 그러나, 본 실시 형태에 따른 입력 보호 회로에서는 서지 전류가 흐르는 pn 접합면의 면적이 가로 방향에만 주위 길이를 갖는 종래 기술의 경우보다도 커지기 때문에, 그 만큼 상기 기생 저항치가 작아진다. 이 때문에, 도 4에 도시한 바와 같이 서지 전류가 커진 경우에 본 실시 형태에서의 게이트 절연막에 더해지는 전압(도 4 중 점선)은 종래 구조의 입력 보호 회로에서의 게이트 절연막에 더해지는 전압(도 4 중 실선)에 비하여 작아지고, 본 실시 형태에 따른 다이오드의 클램프 효과가 높아지고 게이트 절연막을 보호하는 기능이 높아진다.
(부기)
(1) 도 1 내지 도 3의 예에서는 각 홈부(108)의 폭 W2는 동일하지만, 각 홈부(108)의 폭이 상호 다르게 설정해도 되며 또는 각 홈부(108)의 폭을 임의 값으로 설정해도 된다.
(2) 도 1 내지 도 3의 예와 같이, 각 홈부(108)의 배열 피치 W1을 항상 동일하게 설정해 둘 필요성은 없고, 홈부(108)의 각 배열 피치를 다르게 설정해도 된다(임의의 값).
(3) 각 홈부(108)의 깊이 T3을 반드시 동일하게 설정해 둘 필연성도 없다.
(4) 제너 다이오드의 각 반도체 영역(104b1, 104a1, 104b3, 104a2, 104b2) 내 중 적어도 하나의 반도체 영역의 바로 아래의 절연막 상면에 복수의 홈부(108)를 설치하도록 해도 된다. 이 때에는, 적어도 하나의 반도체 영역만이 주위 방향D1에 대하여 요철 형상을 갖게 된다.
(5) 복수의 홈부(108) 대신에, 하나의 홈부(108)만을 절연막(103)과 다이오드와의 계면에 설치해도 된다.
(6) 도 1의 상측에서부터 링형의 제너 다이오드를 바라보았을 때의 해당 다이오드의 상측 부분, 우측 부분, 하측 부분 및 좌측 부분 내 중 적어도 1 사이드 부분의 바로 아래에 위치하는 절연막(103)의 상면(111S)에만, 복수의 홈부(108)를 설치하도록 해도 된다.
(7) 도 3의 종단면도에 상당하는 도 5에 예시한 바와 같이, 다이오드의 각 반도체 영역(104b1, 104a1, 104b3, 104a2, 104b2) 상면 내에서 절연막(103)의 제2 부분(103a)의 상면(103aS) 내지는 홈부(108) 저면에 제3 방향 D3에 관하여 대향하는 부분이 대략 평탄해지도록, 각 반도체 영역(104b1, 104a1, 104b3, 104a2, 104b2)의 제1 방향 D1에서의 두께를 설정해도 된다. 이 때에는, 각 반도체 영역(104b1, 104a1, 104b3, 104a2, 104b2)의 하면(계면)측 부분에 요철부가 생기므로, 각 반도체 영역(104b1, 104a1, 104b3, 104a2, 104b2)은 동일하게 세로 방향에도 주위 길이를 갖게 되며 마찬가지의 효과를 얻을 수 있다.
(실시 형태 1의 변형예 1)
도 1 내지 도 3에 도시하는 실시 형태 1의 주요예에서는 복수의 홈부(108)를 갖는 절연막(103)의 상면 상에 제너 다이오드가 배치되어 있었다. 즉, 절연막(103)이 복수의 홈부(108)를 갖는 기저층(111)의 표면부를 구성하고 있고, 기초 반도체층(110)의 상면(110S)은 평탄면이었다.
이 대신에, 본 변형예에서는 기저 반도체층(110)의 상면(110S) 내에서 기저 반도체층(110)과 절연막(103)과의 계면이 복수의 홈부를 갖는 기저층(111)의 표면부를 실질적으로 만드는 구성을 채용하고 있다. 즉, 기저 반도체층(110)의 상면(계면 ; 110S)이 이미 상술한 복수의 홈부(108)와 마찬가지의 구성을 갖는 복수의 제2 홈부[후술한 홈부(201)]를 가지고 있고, 기저 반도체층(110)의 상면(110S) 상에 균일한 막두께를 갖는 절연막(103)이 배치되어 있다. 따라서, 각 제2 홈부(201)의 저면 상 및 측벽면 상에 배치되어 있는 절연막[103 ; 제2 부분(103a)]의 각 상면(103aS)은 해당 제2 홈부(201)와 대향하고 또한 해당 제2 홈부(201)의 형상에 따른 오목 형상을 갖는 제1 홈부(108A)를 형성한다. 따라서, 절연막(103) 상면(111S) 상에 배치되는 다이오드의 각 반도체 영역도 또한 복수의 제2 홈부(201) 형상에 기초하여 정해지는 요철 형상을 갖는다. 이하, 도 1을 원용하여 또한 도 6을 참조하면서 본 변형예의 특징을 상술한다.
도 6은 도 3에 대응하는 도면으로, 본 변형예에 따른 다이오드와 기저층(111)을 나타내는 종단면도이다. 또한, 도 1의 I-II선에 관한 종단면 구조는 도 2에 상당한다[단지, 절연막(103)의 두께가 다르다].
도 6에 도시한 바와 같이, 제1 영역에서의 에피택셜층(102)의 상면은 요철 형상을 형성하는 복수의 홈부(201)를 가지고 있다. 복수의 홈부(201) 각각은 도 1 및 도 3에 예시한 홈부(108)와 마찬가지로, 제3 방향 D3에 소정의 깊이 T4를 구비하고 또한 제2 방향 D2를 따라 제1 반도체 영역(104b1)으로부터 제2 반도체 영역(104b2)에 이르기까지의 범위 내로 연장하고 있다. 그리고, 각 홈부(201)는 제1 방향 D1에 순차적으로 배열하고 있다. 이와 같은 요철 형상을 부분적으로 형성하는 에피택셜층(102)의 상면(110S) 상에는 균일한 막 두께 T2를 갖는 절연막(103)이 형성되어 있다. 따라서, 본 변형예에서는 에피택셜층(102)의 볼록부 상에 배치되어 있는 절연막(103)의 제1 부분(103b)의 막 두께와, 에피택셜층(102)의 오목부(홈부 ; 201) 상에 배치되어 있는 제2 부분(103a)의 막 두께와는 서로 같다. 그리고, 절연막(103)의 상면(111S)은 복수의 홈부(201)에 대응한 복수의 홈부(108A)를 갖는다. 이 절연막(103)의 상면(111S) 상에 제너 다이오드가 배치되어 있는 점은 실시 형태 1의 경우와 마찬가지이다.
본 구조를 이용함으로써, 실시 형태 1의 경우와 마찬가지의 효과가 얻어지는 것은 당연하다. 특히 본 변형예에 따르면, 주위 방향 D1에 대하여 직각인 방향 D2를 따라 다이오드 내에 생성되는 단차부의 깊이 내지는 홈부(108A)의 깊이 T3A를 실시 형태 1과 마찬가지로 산화막 등의 절연막(103)의 홈부(108)만으로써 다이오드 내에 설치되는 단차(요철 형상)의 깊이 T3보다도 용이하게 크게 하는 것이 가능해진다. 이 때문에, 제너 다이오드의 주위 길이(특히 세로 방향의 길이)를 보다 한층 길게 할 수 있어 기생 저항을 한층 더 저감할 수 있다.
그러므로, 본 변형예에서는 절연막(103)과 비교하여 원래 훨씬 두꺼운 에피택셜층(102)에 대하여 홈부(201)를 형성하고 있으므로, 절연막(103)의 상면(111S)이 갖는 홈부(108)의 깊이 T3(도 3)보다도 깊은 홈부(201)를 용이하게 에피택셜층(102)의 상면(110S) 내에 형성할 수 있다.
또한, 본 변형예에 대해서도 실시 형태 1에서 이미 상술한 부기의 (1) 내지(7)의 각각이 타당하다. 특히, 부기의 (7)을 본 변형예에 적용했을 때의 III-IV선(도 1 참조)에 관한 종단면도를 도 7에 나타낸다.
(실시 형태 1의 변형예 2)
본 변형예는 실시 형태 1에서 이미 상술한 특징과 실시 형태 1의 변형예 1에서 이미 상술한 특징을 조합하여 제1 영역 구조를 실현하고 있는 점에 그 특징을 갖는다. 이하, 본 변형예의 제1 영역에서의 구성을 III-IV선(도 1 참조)에 관한 종단면도에 기초하여 기재한다.
도 8에 도시한 바와 같이, 절연막(103)과 에피택셜층(102)과는 모두, 그 각각이 제3 방향 D3에 깊이 T4, T3B를 가지고 또한 제2 방향 D2로 연장함과 함께, 제1 방향 D1에 소정의 피치로 배열한 복수의 홈부(301, 108B)를 가지고 있다. 즉, 제1 영역에서의 기저 반도체층(110)의 상면(110S)은 제1 방향 D1에 피치 내지는 간격 W2를 유지하면서 배열한 복수의 홈부(301)를 가지고 있다. 그리고, 제3 방향 D3에 깊이 T4를 갖는 각 홈부(301)는 제2 방향 D2를 따라 연장하고 또한 도 1에 도시하는 반도체 영역(104b1, 104a1, 104b3, 104a2, 104b2)의 하측에 위치하고 있다. 이와 같은 구조를 갖는 각 홈부(제2 홈부 ; 301)의 배치에 대응하여 제1 홈부를 이루는 각 홈부(108B)가 배치되어 있다. 즉, 기저 반도체층(110) 상면(110S) 상에는 절연막(103)이 배치되어 있지만, 각 홈부(301)의 저면 상에 위치하는 각 제2 부분(103a)의 두께(제2 두께) T2보다도 인접하는 홈부(301)에 끼워진 볼록부의 정상면 상에 위치하는 각 제1 부분(103b)의 두께(제1 두께) T3쪽이 크다. 단지, 두께 T3은 깊이 T4보다도 작다. 이 때문에, 각 홈부(108B)의 저면(103aS)으로부터의높이 내지는 깊이 T3B는 변형예 1의 각 홈부(108A)의 깊이 T3A보다도 커진다.
그리고, 본 변형예에서도 제1 방향 D1에 대략 균일한 막 두께 TD를 갖는 각 반도체 영역(104b1, 104a1, 104b3, 104a2, 104b2)이 복수의 홈부(108B)에 의해 생성되는 연속한 단차 구조 내지는 요철 구조를 갖는 절연막(103)의 상면(111S) 상에 배치되어 있다.
이와 같은 구조를 갖는 본 변형예에 따르면, 주위 방향 D1에 대하여 직각인 방향 D2를 따라 다이오드 내에 생성되는 요철부의 깊이 내지는 홈부(108B)의 깊이 T3B를 실시 형태 1 및 그 변형예 1에서의 요철부의 깊이 T3, T3A 중 어느 하나보다도 용이하게 크게 설정할 수 있어 제너 다이오드의 주위 길이를 더욱 한층 길게 하여 기생 저항을 한층 더 저감할 수 있다.
또한, 본 변형예에서도, 실시 형태 1에서 이미 상술한 부기의 (1) 내지 (7) 각각이 타당하다. 특히, 부기의 (7)을 본 변형예에 적용했을 때의 III-IV선(도 1 참조)에 관한 종단면도를 도 9에 도시한다.
(실시 형태 1의 변형예 3)
실시 형태 1의 제너 다이오드에서는 제1 영역에서의 에피택셜층(102)은 n형 불순물만을 포함하는 반도체층이었다.
이에 대하여, 본 변형예에서는 n형 불순물을 포함하는 n형(제1 도전형)의 기저 반도체층은 기저 반도체층과 절연막과의 계면 내에서 각 홈부의 저면의 하측에 위치하는 부분에서부터 기저 반도체층 내에 연장된 복수의 p형(제2 도전형)의 웰 영역 내지는 보디 영역을 갖는다. 이하, 도 1의 III-IV선에 관한 종단면도인 양도 10, 도 11에 기초하여, 본 변형예의 특징을 실시 형태 1의 제1 영역에 적용한 경우를 기재한다.
도 10에 도시한 바와 같이, 에피택셜층(102) 내에, p형 불순물을 포함하는 복수의 p 베이스 영역(401 ; p형 반도체 웰 영역)이 형성되어 있다. 더구나, 각 p 베이스 영역(401)은 대응하는 홈부(108)의 바로 아래에 배치되어 있고 또한 해당 홈부(108)의 제2 방향 D2의 연장 범위 내에 한해서 제2 방향 D2로 연장되어 있다. 따라서, 각 p 베이스 영역(401)의 제2 방향 D2의 제1 반도체 영역(108B1)측 단부는 게이트 패드의 바로 아래에 위치하는 제1 반도체 영역(108B1) 부분에는 미치지 않는다.
이와 같은 복수의 p 베이스 영역(401)을 설치하여도 실시 형태 1에서 얻어지는 효과와 동일한 효과가 얻어진다.
더구나, 본 구조를 이용하는 경우에는, 도 11에 도시한 바와 같이, DMOSFET의 소스-드레인 간에 주내압이 인가되었을 때, 인접하는 p 베이스 영역(401)이 상호 공핍층(도 11의 점선 부분)에 의해서 서로 결합하므로, DMOSFET의 내압 즉 제2 영역(DMOS 트랜지스터 구조 영역)에서의 제2 반도체층(102)과 동층(102) 내에 형성되어 있는 p형 웰 영역과의 내압을 올릴 수 있다는 효과가 얻어진다(후술하는 도 26의 (a)를 참조). 이 이점은 다음 같은 제조 공정에서의 이점을 초래한다. 즉, 제2 영역에서의 제2 반도체층(102) 내의 p형 웰 영역의 주연부의 곡율이 큰 경우에는, 해당 주연부에서의 전계 강도가 강해지기 때문에 DMOSFET의 내압이 저하하지 않을 수 없다. 이와 같은 문제점을 회피하기 위해서는 제2 영역에서의 제2 반도체층(102) 내의 p형 웰 영역의 주연부를 제1 영역측쪽으로 연장시키면 된다. 이에 의해서, p형 웰 영역의 주연부의 곡율을 작게 할 수 있지만, 그 반면에, 이와 같은 큰 점유 면적을 갖는 1개의 p형 웰 영역을 제2 반도체층(102) 내에 형성하는 공정이 필요해진다. 이에 대하여, 본 변형예에 따르면 복수의 홈부(108)의 제조 시에 복수의 p 베이스 영역(401)을 형성하면 되기 때문에, 제조 공정의 관점에서부터 양자를 비교한 경우에는 본 변형예쪽이 유리하다고 할 수 있다.
또한, 본 변형예의 방식을 실시 형태 1의 변형예 1 및 2 중 어느 하나에도 적용 가능하다. 그와 같은 변형예 1로의 적용예를 도 12에 변형예 2로의 적용예를 도 13에 각각 나타낸다.
(실시 형태 1의 변형예 4)
이상의 각 예에서는 제너 다이오드는 게이트 패드를 둘러싸도록 링형으로 형성되어 있지만, 이 구성 대신에 도 14에 도시한 바와 같이 일직선형으로 형성된 제너 다이오드에 대하여, 실시 형태 1 또는 그 각 변형예 1, 2, 3 중 어느 하나에 있어 제안된 기저층의 구조를 적용할 수 있다. 이와 같은 변형예 4에서도 실시 형태 1 또는 그 각 변형예 1, 2, 3 중 어느 것에서 이미 상술된 효과와 마찬가지의 효과가 얻어진다.
[실시 형태 2]
본 실시 형태는 도 1 내지 도 3에 예시된 제1 영역 구조를 갖는 실시 형태 1에 따른 반도체 장치의 제조 방법에 관한 것이다. 이하, 각 제조 공정을 나타내는 종단면도에 기초하여 제조 방법을 기재한다.
여기서, 도 15의 (a) 내지 도 26의 (a), 도 15의 (b) 내지 도 26의 (b) 및 도 15의 (c) 내지 도 26의 (c)는 실시 형태 1에 따른 반도체 장치의 제조 방법을 나타내는 공정도이다. 이들의 도면 내에서, 도 15의 (a) 내지 도 26의 (a)는 제2 영역에서의 DMOS 트랜지스터의 제조 프로세스를 나타내는 종단면도이고, 도 15의 (b) 내지 도 26의 (b)는 제1 영역에서의 구조의 제조 프로세스를 나타내며 도 1의 I-II선에 관한 종단면도이고, 도 15의 (c) 내지 도 26의 (c)는 제1 영역에서의 구조의 제조 프로세스를 나타내며 도 1의 III-IV선에 관한 종단면도이다.
실시 형태 1에 따른 게이트 보호용 제너 다이오드(100)를 제조하기 위해서는 우선 n+형 불순물을 고농도로 포함하는 실리콘 기판을 준비한다. 이 실리콘 기판이 도 2 및 도 3에 예시된 n+형 반도체층(101)에 상당한다.
다음에, 도 15의 (a), 도 15의 (b), 도 15의 (c)에 도시한 바와 같이, n+형 반도체층(101) 상의 주면 상에 저농도의 n형 반도체층(102)을 에피택셜 성장법을 이용하여 형성한다. 그 결과, 실리콘을 모재로 하는 평판상의 반도체 기판이 완성된다.
다음에, 도 16의 (a), 도 16의 (b), 도 16의 (c)에 도시한 바와 같이, n형 반도체층(102) 상에 절연막인 산화막(103)을 모든 면적에 형성한다.
다음에, 산화막(103)에 단차 내지는 개공부(108H)를 형성하기 위해서, 도 17의 (b) 및 도 17의 (c)에 도시한 바와 같이, 산화막(103)의 상면 상에 사진 제판에 의해서 포토 레지스트 패턴(131)을 선택적으로 형성하고, 포토 레지스트 패턴(131)을 마스크로 하여 산화막(103)을 에칭한다. 이 에칭에 의해서, 산화막(103) 내에 제1 방향으로 배열한 복수의 개공부(108H)가 형성된다. 그 때, DMOS 트랜지스터부에서는 산화막(103)은 불필요하기 때문에, 도 17의 (a)에 도시한 바와 같이, 산화막(103)의 전면 에칭을 실시한다.
다음에, 도 18의 (b) 및 도 18의 (c)에 도시한 바와 같이, 포토 레지스트(131)를 제거하고, 그 후, n형 반도체층(102)의 노출면 내지는 각 개공부(108H)의 저면 상에 절연을 목적으로 하여 재차, 기존의 산화막(103)보다도 박막의 산화막(103a)을 형성한다. 이 공정에 의해서, 산화막[103 ; 산화막(103a)을 포함한다] 상면에, 제1 방향으로 배열한 요철부를 이루는 복수의 홈부(108)가 형성된다. 한편, DMOS 트랜지스터부에서는 이후의 불순물의 이온 주입 공정 시의 마스크용 산화막으로서, 도 18의 (a)에 도시한 바와 같이, 박막의 산화막(103a)을 n형 반도체층(102)의 노출면 상에 모든 면적에 형성한다.
다음에, 도 19의 (a), 도 19의 (b), 도 19의 (c)에 도시한 바와 같이, 제너 다이오드의 모재가 되는 폴리실리콘층(104)을 CVD법을 이용하여 노출면 상에 모든 면적에 증착한다. 이 폴리실리콘층 내지는 반도체막(104)은 비도핑 상태이기 때문에 이 상태에서는 동일 층(104)은 다이오드로서 기능할 수 없다.
다음에, 도 20의 (a), 도 20의 (b), 도 20의 (c)에 도시한 바와 같이, 폴리실리콘층(104)의 상면 상에 모든 면적에 포토 레지스트를 형성하고, 포토 레지스트 내에서 DMOS 트랜지스터부의 활성 영역에 해당하는 부분과 게이트 패드 주변의 제너 다이오드 영역 이외의 부분을 사진 제판에 의해서 제거하여, 폴리실리콘층(104)의 상면 상에 포토 레지스트 패턴(132)을 형성한다. 그 후, 포토 레지스트 패턴(132)을 마스크로 하여, 폴리실리콘층(104)을 드라이 에칭법에 의해서 에칭한다.
다음에, 상기 포토 레지스트(132)를 제거한 뒤에 도 21의 (a), 도 21의 (b) 및 도 21의 (c)에 도시한 바와 같이, 상기 드라이 에칭에 의해서 선택적으로 남겨진 폴리실리콘층(104) 내에 제너 다이오드의 p 영역을 형성하기 위해서 및 DMOS 트랜지스터의 활성 영역 내에 채널이 되는 p 베이스층(120)을 형성하기 위해서, p형 불순물(예를 들면, 붕소)의 이온 주입을 행하고, 그 후 열 처리를 실시한다. 이후, 비도핑층과 구별하기 위해서 p형 불순물을 포함하는 폴리실리콘층(104)을 p형 폴리실리콘층(104a)이라고 칭한다.
다음에, 도 22의 (a), 도 22의 (b) 및 도 22의 (c)에 도시한 바와 같이, 다이오드의 n+영역을 형성할 목적으로 DMOS 트랜지스터 영역의 n+소스 영역(121)을 형성할 목적을 위해서 p형의 폴리실리콘층(104a) 상의 주면 상에 사진 제판에 의해서 포토 레지스트 패턴(133)을 선택적으로 형성한 후에 n형의 고농도의 불순물(예를 들면, 비소)의 이온 주입을 행하고, 포토 레지스트 패턴(133)을 제거한 후, 열 처리를 실시한다. 이후, p형 폴리실리콘층(104a)과 구별하기 위해서 n형 불순물을 포함하는 폴리실리콘층(104)의 영역을 n+형 폴리실리콘층(104b)이라고 칭한다.
다음에, 포토 레지스트 패턴(133)을 제거한 후에, 도 23의 (a), 도 23의 (b) 및 도 23의 (c)에 도시한 바와 같이, 절연을 목적으로서, CVD법에 의한 층간 절연막(PSG 혹은 BPSG ; 105)을 노출면 상에 모든 면적에 형성한다.
다음에, 도 24의 (a), 도 24의 (b) 및 도 24의 (c)에 도시한 바와 같이, 제너 다이오드의 일단을 이루는 n+형 폴리실리콘층(104b)을 게이트 전극과 접속시키기 위한 컨택트홀(106a)과, 제너 다이오드의 타단을 이루는 n+형 폴리실리콘층(104b)을 소스 전극과 접속시키기 위한 컨택트홀(106b)을 얻을 목적으로서, 사진 제판에 의해서 포토 레지스트 패턴(134)을 산화막(105) 상면 상에 선택적으로 형성하고, 포토 레지스트 패턴(134)을 마스크로 하여 에칭을 실시한다. 도 24의 (a)의 DMOS 트랜지스터 영역에서는 산화막(105) 내에서 후술하는 소스 전극층이 p 베이스 영역(120)과 n+소스 영역(121)을 공통으로 오믹 접속할 수 있는 영역 부분 상에 개구를 갖는 포토 레지스트 패턴(134)을 산화막(105) 상에 형성하고, 이 개구를 갖는 포토 레지스트 패턴(134)을 마스크로 하여 개구 바로 아래의 산화막(105)을 에칭함으로써, 소스 영역(121)과 상기 소스 전극층과의 전기적 접속을 가능하게 하는 컨택트홀(106c)을 형성한다. 그 후, 포토 레지스트(134)를 제거한다.
다음에, 도 25의 (a), 도 25의 (b) 및 도 25의 (c)에 도시한 바와 같이, 도전성의 Al-Si를 노출면 상에 모든 면적에 스퍼터링법에 의해 증착하고, 또한 사진 제판에 의해서 Al-Si층의 면 상에 포토 레지스트 패턴(135)을 형성한 뒤에 에칭을 행함으로써, 게이트 전극층(107a)과 소스 전극층(107b)을 형성한다. 그 후, 포토 레지스트 패턴(135)을 제거한다.
다음에, 도 26의 (a), 도 26의 (b) 및 도 26의 (c)에 도시한 바와 같이, n+형 반도체층(101)의 하부 주면 상에 모든 면적에 도전성의 Ti/Ni/Au 합금을 스퍼터링법에 의해서 증착함으로써 드레인 전극(109)을 형성한다.
이상의 공정에 의해서, 게이트 보호용 제너 다이오드(100)가 완성된다.
본 실시 형태의 제조 방법에 따르면, 폴리실리콘으로 형성된 제너 다이오드가 그 주위 방향에 직각인 방향으로 배열한 복수의 요철부 내지는 복수의 홈부(108) 상에 형성되므로, 제너 다이오드가 가로 방향에 뿐만 아니라 세로 방향에도 주위 길이를 갖게 된다. 이 때문에, 제너 다이오드 내의 pn 접합면의 면적이 커져 서지 전류가 흐르는 경로의 단면적이 증가하는 결과, 기생 저항이 충분히 작아진다. 그 때문에, 도 4에 도시한 바와 같이, 입력 보호 회로에서의 제너 다이오드의 클램프 효과가 높아지고 DMOS 트랜지스터의 게이트 절연막을 보호하는 기능이 높아진다.
(실시 형태 2의 변형예 1)
본 변형예는 실시 형태 1의 변형예 1에 따른 반도체 장치의 제조 방법에 관한 것이다. 또한, 이에 기재된 편의상, 이후의 제조 공정의 기재에서는 실시 형태 1의 변형예 1에 따른 게이트 보호용 제너 다이오드의 III-IV 절단선을 따른 종단면 도만을 도시한다. 또한, 도 19의 (c) 내지 도 26의 (c)의 공정도는 본 변형예에 따른 게이트 보호용 제너 다이오드의 제조 공정과 공통된 내용을 개시하고 있기 때문에, 본 변형예에서는 도 19의 (c) 내지 도 26의 (c)와 이들 도면에 관한 설명을원용한다.
본 변형예에 따른 게이트 보호용 제너 다이오드(200)를 제조하기 위해서는 우선, 도 27 및 도 28에 도시한 바와 같이, 실시 형태 2와 마찬가지의 수순에 의해서 n형 반도체층(102)의 상면 상에 절연막인 산화막(103)을 형성한다.
다음에, 도 29에 도시한 바와 같이, 산화막(103) 내에 단차부 내지는 개구부(108H)를 형성하기 위한 패턴을 갖는 포토 레지스트 패턴(131)을 사진 제판에 의해서 산화막(103)의 상면 상에 선택적으로 형성하고, 포토 레지스트 패턴(131)을 마스크로 하여 산화막(103)을 에칭한다. 단지, DMOS 트랜지스터측에서는 산화막(103)을 에칭하지 않고, 도 16의 (a)에 도시하는 구조를 유지해 둔다.
그 후, 포토 레지스트 패턴(131)을 제거하고, 도 30에 도시한 바와 같이, RIE(REACTIVE ION ETCHER)를 이용하여 n형 반도체층(102)의 노출면을 에칭한다. 이에 따라, 에피택셜층(102)의 상면 내에 요철부를 형성하는 복수의 홈부(201)가 형성된다.
다음에, 도 31에 도시한 바와 같이, 산화막(103)을 일단 모든 면적에 제거하고, n형 반도체층(102)의 상면 상에 절연을 목적으로 하여 재차, 산화막(103a)을 형성한다.
다음에, 도 32에 도시한 바와 같이, 제너 다이오드의 모재가 되는 비도핑의 폴리실리콘층 내지는 반도체막(104)을 CVD법을 이용하여 산화막(103a)의 상면 상의 모든 면적에 증착한다.
이후의 제조 공정은 실시 형태 2에 있어서 기재한 도 20의 (c) 이후의 제조공정과 마찬가지이므로 이들의 기재를 생략한다.
본 변형예의 제조 방법에 따르면, 복수의 홈부(201)의 깊이 및 복수의 홈부(108A)의 깊이를 실시 형태 2에서의 복수의 홈부(108)의 깊이보다도 용이하게 커지는 것이 가능해지기 때문에, 제너 다이오드의 주위 길이를 보다 길게 할 수 있어 기생 저항을 보다 저감할 수 있다.
(실시 형태 2의 변형예 2)
본 변형예는 실시 형태 1의 변형예 2에 따른 반도체 장치의 제조 방법에 관한 것이다. 본 변형예의 제조 공정은 실시 형태 2의 변형예 1의 제조 공정의 일부 변경으로써 실현할 수 있기 때문에 그 변경점만을 이하에 기재한다.
도 27 내지 도 30까지의 제조 공정은 실시 형태 1의 변형예 2에 따른 게이트 보호용 제너 다이오드의 제조 공정과 공통되어 있기 때문에, 본 변형예에서는 도 27 내지 도 30까지의 도면과 이들의 설명을 원용한다.
도 30에 도시한 바와 같이, RIE를 이용하여 n형 반도체층(102)을 에칭한 후, 도 33에 도시한 바와 같이, n형 반도체층(102)의 볼록부 상의 산화막(103)을 남긴 채, n형 반도체층(102)의 노출한 상면 상에 절연을 목적으로 하여 재차, 산화막(103)보다도 박막의 산화막(103a)을 형성한다. 이에 따라, 에피택셜층의 상면이 갖는 홈부(301)와, 홈부(301) 상에 형성된 산화막(103)의 상면이 갖는 홈부(108B)가 형성된다.
다음에, 도 34에 도시한 바와 같이, 제너 다이오드의 모재가 되는 비도핑의 폴리실리콘층(반도체막 ; 104)을 CVD법을 이용하여 산화막(103)의 상면 상의 모든 면적에 증착한다.
이후의 제조 공정에 대해서는, 실시 형태 2에 있어서 기재한 도 20의 (c) 이후의 제조 공정과 마찬가지이므로 이들의 기재를 생략한다.
본 변형예의 제조 방법에 따르면, 복수의 홈부(108B)의 깊이를 실시 형태 2에서의 복수의 홈부(108)의 깊이 및 실시 형태 2의 변형예 1에서의 복수의 홈부(108A)의 깊이보다도 용이하게 크게 하는 것이 가능해지기 때문에, 제너 다이오드의 주위 길이를 더욱 길게 할 수 있어 기생 저항을 더욱 저감할 수 있다.
(실시 형태 2의 변형예 3)
본 변형예는 실시 형태 1의 변형예 3에 따른 반도체 장치의 제조 방법에 관한 것이다. 본 변형예의 제조 공정은 실시 형태 2의 제조 공정의 일부 변경으로써 실현할 수 있기 때문에, 그 변경점만을 이하에 기재한다.
또한, 도 15의 (c) 내지 도 18의 (c)의 제조 공정에 대해서는, 실시 형태 1에 따른 게이트 보호용 제너 다이오드의 제조 공정과 공통되어 있기 때문에, 본 변형예에서는 도 15의 (c) 내지 도 18의 (c)의 도면과 이들의 설명을 원용한다.
산화막(103) 내에 형성된 개구부(108H)의 저면 상에, 절연을 목적으로 하여 재차, 산화막(103a)을 형성한다. 이에 따라, 도 35에 도시한 바와 같이 복수의 홈부(108)가 산화막(103) 내에 형성된다. 또한, 본 변형예의 경우, 산화막(103a)은 이온 주입 전의 마스크용 산화막으로서의 기능을 구비한다.
다음에, 도 36에 도시한 바와 같이, p형 불순물(예를 들면, 붕소)의 이온 주입을 행하고, 그 후에 열 처리를 실시함으로써, 복수의 p 베이스 영역(401) 각각을대응하는 각 홈부(108)의 바로 아래에 형성한다. 각 p 베이스 영역(401)은 도 10, 도 11 및 도 36에서는 편의상 분리되어 있지만, p 영역의 가로 방향 확산에 따라 각 p 베이스 영역(401)이 서로 연결되어 있어도 복수의 p 베이스 영역(401)과 마찬가지의 효과를 발휘한다.
다음에, 도 37에 도시한 바와 같이, 제너 다이오드의 모재가 되는 비도핑의 폴리 실리콘층(104)을 CVD법을 이용하여 산화막(103)의 상면 상의 모든 면적에 증착한다.
이후의 제1 영역의 제조 공정은 도 20의 (c) 내지 도 26의 (c)에서 도시하는 제조 공정과 마찬가지로 하기 위해서 이들 공정의 기재를 할애한다.
본 변형예의 제조 방법에 따르면, 실시 형태 1과 마찬가지로 제너 다이오드의 기생 저항 저감의 효과가 얻어짐과 함께, 각 홈부(108)의 하측의 n형 반도체층(102) 상면 내에 p 베이스 영역(401)이 형성되기 때문에, 소스-드레인 간에 내압이 인가되었을 때 각 p 베이스 영역(401)이 상호 공핍층에 의해서 연결되는 결과, DMOSFET의 내압을 향상시킬 수 있다는 효과가 얻어진다.
또한, 실시 형태 1의 변형예 1 내지 2에 따른 반도체 장치의 제1 영역에서의 n형 반도체층(102)의 상면 내에 복수의 p 베이스 영역(401)을 형성하는 경우에는, 도 30의 공정 후에 또는 도 33의 공정 후에 도 36에서 이미 상술한 p형 불순물(예를 들면, 붕소)의 이온 주입을 행하면 된다.
(실시 형태 2의 변형예 4)
실시 형태 2의 변형예 1에서는, RIE에 의해 n형 반도체층(102)을 에칭하여요철부 내지는 홈부(201)를 형성하고 있지만, 본 변형예는 이 점을 변형하는 것이다.
즉, 도 1의 III-IV선에 관한 종단면도인 도 38에 도시한 바와 같이, LOCOS 산화를 이용하여 n형 반도체층(102)의 상면 내에 홈부(제2 홈부 ; 201A)를 형성하고, 홈부(201A)를 포함하는 n형 반도체층(102)의 상면 상에 절연막(103)을 형성함으로써, 절연막(103)의 상면 내에 홈부(제1 홈부 ; 108A)를 형성하도록 해도 된다. 이 경우에는, 각 홈부(201A)의 각부 및 각 홈부(108A)의 각부는 라운딩을 띤 형상으로 이루어진다.
(실시 형태 1 및 2에 공통되는 변형예)
(1) 제너 다이오드에 대하여, 게이트와 접속되는 제1 반도체 영역 및 소스와 접속되는 제2 반도체 영역은 n형 확산 영역이나 또는 p형 확산 영역이라도 상관없다.
또한, 제너 다이오드 내의 pn 접합의 수는 특히 한정되지 않지만, 제너 다이오드는 양 방향 다이오드가 아니면 안되기 때문에, 제너 다이오드는 적어도 npn 구조 또는 pnp 구조를 가질 필요성이 있음과 함께, 양 단의 확산 영역(제1 및 제2 반도체 영역)의 도전형은 동일한 것이 바람직하다.
(2) 이상의 기재예에서는 n 채널형의 파워 MOSFET를 예로 들고 있지만, p 채널형 파워 MOSFET에 대해서도 마찬가지로 본 발명을 실시할 수 있다. 이 경우에도 마찬가지의 효과가 얻어진다.
(3) 이상의 기재예에서는 플래너형 파워 MOSFET를 예로 들고 있지만, 게이트트렌치 구조를 갖는 UMOSFET 또는 VMOSFET에 대해서도 마찬가지로 본 발명을 적용할 수 있다. 또한, IGBT 등의 절연 게이트형 반도체 장치 전반에 대해서도 마찬가지로 본 발명을 적용할 수 있다.
본 발명에 따르면, 위에서부터 본 다이오드가 차지하는 면적은 종래의 경우와 동일해도, 다이오드가 가로 방향 뿐만 아니라 세로 방향에도 주위 길이를 가질 수 있기 때문에 다이오드의 주위 길이가 증가하고, 그 결과, pn 접합면의 면적이 커져서 서지 전류가 흐르는 경로의 단면적이 증가하여 기생 저항이 매우 작아진다. 그 때문에, 다이오드의 클램프 효과가 높아지고 서지 내량이 향상하고 게이트 절연막을 보호하는 기능이 높아진다.
본 발명에 따르면, 다이오드의 기생 저항을 보다 작게 할 수 있어 게이트 절연막의 보호 기능을 더욱 높일 수 있다.
본 발명에 따르면, 다이오드의 기생 저항을 보다 한층 작게 할 수 있어 게이트 절연막의 보호 기능을 한층 더 높일 수 있다.
본 발명에 따르면, 반도체 장치의 내압을 향상시킬 수 있다.

Claims (5)

  1. 반도체 장치에 있어서,
    기저층과,
    상기 기저층의 상면 상에 배치된 다이오드를 포함하고,
    상기 다이오드는,
    그 각각이 제1 방향으로 연장하고 또한 상기 제1 방향과 직교하는 제2 방향에 있어서 순차적으로 pn 접합을 이루는 복수의 반도체 영역을 포함하고 있고,
    상기 다이오드의 상기 복수의 반도체 영역 내에서, 상기 제2 방향에서의 제1 단측에 위치하는 제1 반도체 영역의 도전형은 상기 제1 단에 대향하는 제2 단측에 위치하는 제2 반도체 영역의 도전형과 동일하고,
    상기 기저층의 상기 상면 내에서 상기 기저층과 상기 다이오드와의 계면은,
    상기 제1 방향과 상기 제2 방향에 직교하는 제3 방향으로 깊이를 가지며, 상기 제2 방향으로 연장하고 있음과 함께, 상기 제1 방향으로 순차적으로 배열한 복수의 홈부를 포함하고,
    상기 다이오드의 상기 복수의 반도체 영역 중 적어도 하나는,
    상기 계면의 상기 복수의 홈부의 각각의 저면에 상기 제3 방향에 있어서 대향하는 평탄 부분만으로 이루어지고 오목형 형상을 일체 가지지 않는 평탄한 상면을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 반도체 장치에 있어서,
    기저층과,
    상기 기저층의 상면상에 배치된 다이오드를 구비하고,
    상기 다이오드는,
    그 각각이 제1 방향으로 연장하여 또한 상기 제1 방향과 직교하는 제2 방향에 있어서 순차적으로 pn 접합을 이루는 복수의 반도체 영역을 구비하고 있고,
    상기 다이오드의 상기 복수의 반도체 영역의 내에서, 상기 제2 방향에서의 제1단측에 위치하는 제1 반도체 영역의 도전형은, 상기 제1단에 대향하는 제2단측에 위치하는 제2 반도체 영역의 도전형과 같고,
    상기 기저층의 상기 상면의 내에서 상기 기저층과 상기 다이오드와의 계면은,
    상기 제1 방향과 상기 제2 방향에 직교하는 제3 방향으로 깊이를 지니고, 상기 제2 방향으로 연장하여 있음과 함께, 상기 제1 방향에 순차적으로 배열한 복수의 홈부를 구비하고 있고,
    상기 기저층은,
    소정의 도전형의 기저 반도체층과,
    상기 기저 반도체층의 상면상에 배치된 절연막을 구비하고,
    상기 절연막의 상면은, 상기 기저 반도체층과 상기 절연막과의 계면에 상기 제3 방향에 있어서 대향함과 함께, 상기 기저층과 상기 다이오드와의 상기 계면에 해당하고 있고,
    상기 복수의 홈부의 각각은 제1홈부와 정의되어,
    상기 기저 반도체층과 상기 절연막과의 상기 계면은, 그 각각이 상기 제1홈부와 대향하는 복수의 제2홈부를 구비하고 있고,
    상기 복수의 제2홈부의 내에서 상호 인접하는 2개의 제2홈부에 끼워진 상기 기저 반도체층과 상기 절연막과의 상기 계면의 부분상에 배치되어 있는 상기 절연막의 상기 제3 방향에서의 제1두께는 상기 복수의 제2홈부의 각각의 저면상에 배치되어 있는 상기 절연막의 상기 제3 방향에 있어서 제2두께보다도 큰 것을 특징으로 하는 반도체 장치.
  5. 반도체 장치에 있어서,
    기저층과,
    상기 기저층의 상면상에 배치된 다이오드를 구비하고,
    상기 다이오드는,
    그 각각이 제1 방향으로 연장하고 또한 상기 제1 방향과 직교하는 제2 방향에 있어서 순차적으로 pn 접합을 이루는 복수의 반도체 영역을 구비하고 있고,
    상기 다이오드의 상기 복수의 반도체 영역의 내에서, 상기 제2 방향에서의 제1단측에 위치하는 제1 반도체 영역의 도전형은, 상기 제1단에 대향하는 제2단측에 위치하는 제2 반도체 영역의 도전형과 같고,
    상기 기저층의 상기 상면의 내에서 상기 기저층과 상기 다이오드와의 계면은,
    상기 제1 방향과 상기 제2 방향에 직교하는 제3 방향으로 깊이를 지니고, 상기 제2 방향으로 연장하여 있음과 함께, 상기 제1 방향에 순차적으로 배열한 복수의 홈부를 구비하고 있고,
    상기 기저층은,
    제1 도전형의 기저 반도체층과,
    상기 기저 반도체층의 상면상에 배치되어 있음와 함께, 상기 기저층과 상기 다이오드와의 상기 계면에 해당하는 상면을 갖는 절연막과,
    상기 기저 반도체층과 상기 절연막과의 계면의 내에서, 상기 복수의 홈부의 각각의 저면의 아래쪽에 위치하는 부분으로부터 상기 기저 반도체층 내에 연장되는 제2 도전형의 복수의 반도체 웰 영역을 구비하는 것을 특징으로 하는 반도체 장치.
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