KR102337403B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판, 상기 기판 상에 배치되는 연속 확산 영역(continuous diffusion region), 상기 연속 확산 영역 상에 배치되는 제1 게이트 구조체, 상기 연속 확산 영역 상에 배치되는 제2 게이트 구조체, 상기 제1 및 제2 게이트 구조체 사이에 배치되며, 상기 제1 및 제2 게이트 구조체 모두에 인접하도록 배치되는 분리 게이트 구조체(isolation gate structure), 상기 제1 게이트 구조체와 상기 분리 게이트 구조체 사이에 배치되는 상기 연속 확산 영역의 제1 확산 영역, 상기 제2 게이트 구조체와 상기 분리 게이트 구조체 사이에 배치되는 상기 연속 확산 영역의 제2 확산 영역, 상기 제1 및 제2 확산 영역 상에 배치되는 도전층(conductive layer), 및 상기 분리 게이트 구조체 상에 배치되고, 상기 제1 확산 영역과 전기적으로 절연되는 분리 게이트 컨택(isolation gate contact)을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 구체적으로, 분리 게이트(isolation gates)를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치에 형성된 일반적인 셀 로직 게이트들은 칩의 집적도를 증가시키기 위해 스케일이 조절될 수 있다. 또한, 셀 레이아웃은 칩의 집적도를 증가시키기 위해 다르게 형성되어 이용될 수 있다. 다만, 인접한 트랜지스터들은 서로 전기적으로 분리되어야 한다. 인접한 트랜지스터들을 분리시키기 위해, 확산 영역 내의 더미 게이트 영역(dummy gate region)이 이용될 수 있다. 이러한 구조를 위해 반도체 장치의 컨택 폴리 피치(Contacted Poly Pitch; 이하 CPP)에 대한 한 배 또는 두 배의 이격된 간격이 요구된다. 이렇게 요구되는 간격으로 인해, 트랜지스터들 사이에 필요한 최소 공간에 대한 한계가 생기며, 따라서 셀 사이즈의 감소에도 한계가 생긴다.
본 발명이 해결하려는 과제는, 고 집적도의 로직 셀 레이아웃을 구현하고, 웨이퍼의 이용 면적 및 비용을 감소시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 고 집적도의 로직 셀 레이아웃을 구현하고, 웨이퍼의 이용 면적 및 비용을 감소시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은, 기판, 상기 기판 상에 배치되는 연속 확산 영역(continuous diffusion region), 상기 연속 확산 영역 상에 배치되는 제1 게이트 구조체, 상기 연속 확산 영역 상에 배치되는 제2 게이트 구조체, 상기 제1 및 제2 게이트 구조체 사이에 배치되며, 상기 제1 및 제2 게이트 구조체 모두에 인접하도록 배치되는 분리 게이트 구조체(isolation gate structure), 상기 제1 게이트 구조체와 상기 분리 게이트 구조체 사이에 배치되는 상기 연속 확산 영역의 제1 확산 영역, 상기 제2 게이트 구조체와 상기 분리 게이트 구조체 사이에 배치되는 상기 연속 확산 영역의 제2 확산 영역, 상기 제1 및 제2 확산 영역 상에 배치되는 도전층(conductive layer), 및 상기 분리 게이트 구조체 상에 배치되고, 상기 제1 확산 영역과 전기적으로 절연되는 분리 게이트 컨택(isolation gate contact)을 포함한다.
본 발명의 몇몇 실시예에서, 상기 분리 게이트 컨택과 전기적으로 연결되는 소오스/드레인 컨택을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 소오스/드레인 컨택은 상기 제2 확산 영역과 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 소오스/드레인 컨택은 상기 분리 게이트 컨택과 접할 수 있다.
본 발명의 몇몇 실시예에서, 상기 소오스/드레인 컨택은 상기 분리 게이트 컨택을 향하여 연장되는 부분을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 소오스/드레인 컨택은 연결층(interconnect layer)을 통하여 상기 분리 게이트 컨택과 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 소오스/드레인 컨택은 상기 제2 확산 영역으로부터 전기적으로 절연될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 구조체와 전기적으로 연결되는 신호 게이트 컨택(signal gate contact)을 더 포함하고, 상기 신호 게이트 컨택과 상기 분리 게이트 컨택은, 동일한 구조를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 분리 게이트 구조체는, 상기 제1 게이트 구조체 또는 상기 제2 게이트 구조체보다 높은 문턱 전압(threshold voltage)을 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 구조체와 상기 제2 게이트 구조체의 피치(pitch)는, 상기 반도체 장치의 컨택 폴리 피치(contacted poly pitch)와 동일할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 구조체 상에 배치되는 게이트 컨택을 더 포함하고, 상기 분리 게이트 컨택은 상기 게이트 컨택 보다 가늘고 길게(elongated) 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 확산 영역 상에서 연장되는 제1 소오스/드레인 컨택과, 상기 제2 확산 영역 상에서 연장되는 제2 소오스/드레인 컨택을 더 포함하되, 상기 제1 소오스/드레인 컨택과 상기 제2 소오스/드레인 컨택은, 서로 다른 크기(different amounts)로 각각의 확산 영역 상에서 연장될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은, 기판, 상기 기판 상에 배치되는 연속 확산 영역, 상기 연속 확산 영역 상에 배치되는 제1 게이트 구조체, 상기 연속 확산 영역 상에 배치되는 제2 게이트 구조체, 상기 제1 및 제2 게이트 구조체 사이에 배치되며, 상기 제1 및 제2 게이트 구조체 모두에 인접하도록 배치되는 분리 게이트 구조체, 상기 제1 게이트 구조체와 상기 분리 게이트 구조체 사이에 배치되는 상기 연속 확산 영역의 제1 확산 영역, 상기 제2 게이트 구조체와 상기 분리 게이트 구조체 사이에 배치되는 상기 연속 확산 영역의 제2 확산 영역, 및 상기 분리 게이트 구조체 상에 배치되고, 상기 제1 및 제2 확산 영역과 각각 전기적으로 절연되는 분리 게이트 컨택을 포함한다.
본 발명의 몇몇 실시예에서, 상기 분리 게이트 컨택과 전기적으로 연결되고, 상기 제1 확산 영역 상에서 상기 분리 게이트 컨택으로부터 상기 제1 확산 영역을 넘어서까지 연장되는 연결층을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 연결층은, 상기 분리 게이트 컨택과 다른 분리 게이트 컨택과 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면은, 기판 상에 연속 확산 영역을 형성하고, 상기 연속 확산 영역 상에 분리 게이트 구조체를 형성하고, 상기 분리 게이트 구조체의 일측 상에 도전층을 형성하고, 상기 도전층 상에 소오스/드레인 컨택을 형성하고, 상기 분리 게이트 구조체 상에 분리 게이트 컨택을 형성하는 것을 포함하되, 상기 분리 게이트 컨택은, 적어도 하나의 상기 소오스/드레인 컨택으로부터 전기적으로 절연될 수 있다.
본 발명의 몇몇 실시예에서, 상기 분리 게이트 컨택을 형성하는 것은, 적어도 하나의 상기 소오스/드레인 컨택으로부터 간격(distance)을 갖도록 상기 분리 게이트 컨택을 형성하는 것을 포함하되, 상기 간격은, 상기 분리 게이트 컨택의 구조(formation) 및 상기 소오스/드레인 컨택의 구조 중 적어도 하나에 대한 공정 마진(process margin)보다 크거나 같을 수 있다.
본 발명의 몇몇 실시예에서, 상기 연속 확산 영역은, 핀(fin)구조를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 소오스/드레인 컨택을 형성하는 것은, 상기 분리 게이트 컨택과 연결되는 적어도 하나의 상기 소오스/드레인 컨택을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 연결층을 형성하는 것을 더 포함하고, 상기 분리 게이트 컨택은, 상기 연결층을 통하여 적어도 하나의 상기 소오스/드레인 컨택과 전기적으로 연결될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2 및 도 3은 각각 도 1의 A - A 선과 B - B 선을 따라 절단한 단면도이다.
도 4 내지 도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 7A는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 7B는 도 7A의 C - C 선을 따라 절단한 단면도이다.
도 8A 및 도 8B는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 순서도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2 및 도 3은 각각 도 1의 A - A 선과 B - B 선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는, 기판 상에 배치되는 연속 확산 영역(101)(continuous diffusion region)을 포함한다. 명확한 표현을 위하여, 상기 기판은 도면에 생략하여 도시하였다. 본 발명의 일 실시예에서, 연속 확산 영역(101)는 복수의 핀(102)(multiple fins)을 포함한다. 다만, 본 발명이 이에 한정되는 것은 아니며, 본 발명의 다른 실시예에서, 연속 확산 영역(101)은 다른 구조를 가질 수 있다. 예를 들어, 평면 트랜지스터(planar FETs), 게이트 - 올 - 어라운드 나노와이어 트랜지스터(GAA nanowire FETs), 또는 소오스, 드레인, 게이트 터미널을 갖는 수평 모스펫 채널 구조(horizontal MOSFET channel scheme with source/drain/gate terminals)에 포함된 확산 영역(diffusion regions)이 본 발명의 반도체 장치(100)의 일부가 될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 게이트 구조체(104, 105)는 연속 확산 영역(101) 상에 배치될 수 있다. 제1 및 제2 게이트 구조체(104, 105)는 복수의 적층된 레이어를 포함할 수 있다. 복수의 적층된 레이어(multiple stacked layers)는 게이트 절연막(gate insulating layer), 게이트 전극(gate electrode), 또는 캡핑 패턴(capping pattern) 등을 포함할 수 있다. 예를 들어, 제1 게이트 구조체(104)는 게이트 전극(104a)와 게이트 절연막(104b)를 포함할 수 있다. 제2 게이트 구조체(105)는 게이트 구조체(104)와 유사한 구조를 가질 수 있다. 그러나, 도면에는 상기 레이어를 각각 명확하게 표시하지는 않았다. 제1 및 제2 게이트 구조체(104, 105)는 로직 장치에서 트랜지스터의 게이트가 될 수 있다.
분리 게이트 구조체(110)(isolation gate structure)는 연속 확산 영역(101) 상에 배치될 수 있다. 분리 게이트 구조체(110)는 제1 게이트 구조체(104)와 제2 게이트 구조체(105) 사이에 배치될 수 있다. 분리 게이트 구조체(110)는 제1 게이트 구조체(104)와 및 제2 게이트 구조체(105) 모두에 인접하도록 배치될 수 있다. 분리 게이트 구조체(110)는 제1 및 제2 게이트 구조체(104, 105)와 유사한 레이어 또는 구조를 가질 수 있다. 다만, 본 발명의 다른 실시에에서, 분리 게이트 구조체(110)는 제1 및 제2 게이트 구조체(104, 105)의 적어도 하나와 다를 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 몇몇 실시예에서, 분리 게이트 구조체(110)에서 제1 게이트 구조체(104)까지의 공간(103a) 및 분리 게이트 구조체(110)에서 제2 게이트 구조체(105)까지의 공간(103b) 중 적어도 하나는 실질적으로 반도체 장치(100)의 컨택 폴리 피치(CPP)와 동일할 수 있다. 이때, 컨택 폴리 피치(CPP)는 인접한 게이트들의 최소한의 피치에 해당한다.
트랜지스터의 소오스/드레인 영역은 제1 게이트 구조체(104)의 일측에 배치될 수 있다. 예를 들어, 연속 확산 영역(101)의 제1 확산 영역(109)(diffusion region)은 제1 게이트 구조체(104)와 분리 게이트 구조체(110) 사이에 위치할 수 있다. 연속 확산 영역(101)의 제2 확산 영역(111)은 제2 게이트 구조체(105)와 분리 게이트 구조체(110) 사이에 위치할 수 있다. 제1 확산 영역(109)와 제2 확산 영역(111)는 서로 다른 트랜지스터의 소오스/드레인 영역을 형성할 수 있다.
본 발명의 몇몇 실시예에서, 실리사이드층(106)(silicide layer)은 제1 및 제2 확산 영역(109, 111) 상에 형성될 수 있다. 또한, 실리사이드층(106)은 제1 및 제2 확산 영역(109, 111)의 소오스/드레인(107) 상에 배치될 수 있다. 컨택(108, 112)은 제1 및 제2 확산 영역(109, 111) 내의 실리사이드층(106) 상에 각각 배치될 수 있다. 컨택(108, 112)은 부분적인 컨택(partial contacts)일 수 있다. 따라서, 컨택(108, 112)은 제1 및 제2 확산 영역(109, 111)의 전체를 가로지르도록 연장되지 않을 수 있다. 비록 실리사이드가 사용되는 것을 예를 들어 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 금속 합금을 포함하는 도전층(conductive layer)도 사용될 수 있다.
비록, 소오스/드레인(107)이 도면에서 통합된 다이아몬드 단면(merged diamond cross-section)을 갖도록 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 소오스/드레인(107)은 서로 분리되어 있는 형상을 가질 수 있다. 예를 들어, 소오스/드레인(107)의 단면은 직사각형, 오각형, 육각형, 타원형 등의 형상을 가질 수 있다.
또한, 예를 들어, 소오스/드레인(107)은 통합되지 않을 수 있고, 실리사이드층(106) 또는 금속 합금을 포함하는 도전층은 소오스/드레인(107)의 표면과 접할 수 있다. 이때, 실리사이드층(106) 또는 금속 합금을 포함하는 도전층은, 소오스/드레인(107)의 상부뿐만 아니라, 소오스/드레인(107)의 경계 또는 하부, 통합되지 않은 소오스/드레인(107) 사이에 위치하는 절연 영역에 접할 수 있다. 이를 통해, 모든 소오스/드레인(107)은 연속적인 도전 영역을 형성할 수 있다.
분리 게이트 컨택(114)은 분리 게이트 구조체(110) 상에 배치되고, 제1 및 제2 확산 영역(109, 111) 중 적어도 하나로부터 전기적으로 절연될 수 있다. 본 발명의 몇몇 실시예에서, 분리 게이트 컨택(114)은 제1 확산 영역(109)으로부터 전기적으로 절연될 수 있다. 그러나, 분리 게이트 컨택(114)은 컨택(112)과 전기적으로 연결될 수 있다. 또한, 분리 게이트 컨택(114)는 컨택(112)과 접할 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 컨택(112)의 폭은 컨택(108)의 폭보다 넓을 수 있다. 결과적으로, 전기적 연결은 분리 게이트 컨택(114)와 컨택(112) 사이에 형성될 수 있다. 컨택(112)은 분리 게이트 컨택(114)과 접할 수 있도록 충분히 넓게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 분리 게이트 구조체(110)가 적절히 바이어스(biased)될 때, 제1 및 제2 확산 영역(109, 111)은 전기적으로 분리될 수 있다. 예를 들어, 전원 또는 접지 의 전압은 컨택(112)을 통해 제2 확산 영역(111)에 인가될 수 있다. 이러한 전압은 분리 게이트 구조체(110) 아래에 위치한 채널을 턴 오프(turn off)하기에 적절한 전압일 수 있다. 예를 들어, NMOS의 경우, 전압은 접지(zero potential)에 연결될 수 있고, PMOS의 경우, 파워 서플라이에 연결될 수 있다. 분리 게이트 컨택(114)은 전기적으로 컨택(112)에 연결되고, 따라서, 전압은 분리 게이트 구조체(110)에 인가되어 채널을 턴 오프시킬 수 있다.
비록, 분리 게이트 구조체(110)가 제2 확산 영역(111)에 인접하여 전기적으로 연결되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 분리 게이트 컨택(114)은 제1 및 제2 확산 영역(109, 111) 모두에 전기적으로 절연될 수 있다.
본 발명의 몇몇 실시예에서, 연속 확산 영역(101)은 스트레인 완화(strain relaxation) 또는 랜딩되지 않은 컨택(un-landed contacts)이 발생할 가능성이 감소될 수 있다. 또한, 이러한 조건들은, 싱글 또는 더블 디퓨젼 브레이크(single or double diffusion breaks)를 사용하는 반도체 장치보다 감소될 수 있다.
본 발명의 몇몇 실시예에서, 소오스/드레인을 공유하지 않는 동일한 타입의 트랜지스터들 사이에 위치하는 디퓨턴 브레이크(diffusion breaks)는 감소되어, 생략될 수 있다. 또한, 이는 인접한 트랜지스터들의 소오스/드레인으로써, 연속 확산 영역(101)을 이용함으로써 달성될 수 있다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 소오스/드레인 영역의 각각의 컨택은, 주어진 장치의 복수의 핀(102)과 관련된 모든 소오스/드레인 영역을 가로지르는 트랜치 컨택(trench contact)(즉, 통합 컨택(full contact))을 포함할 수 있다. 셀이 스케일링 될 때, 공정 마진(process margin)은 분리 게이트 구조체(110)와 트랜치 컨택 사이의 의도치 않은 전기적 연결(inadvertent electrical connection)을 예방하기에 충분하지 않을 수 있다. 또한, 라우팅 혼잡도(routing congestion)는 분리 게이트 구조체(110)와 파워 레일(power rail)을 직접 연결하기 더욱 어렵게 만들 수 있다.
따라서, 본 발명의 몇몇 실시예에서, 부분적 컨택(partial contacts)은 모든 제1 및 제2 확산 영역(109, 111)을 덮는 트랜치 컨택을 대신하여 사용될 수 있다. 부분적 컨택은 컨택(108)과 같이 블랭킷 실리사이드 소오스/드레인(blanket silicide source/drain)을 포함할 수 있다. 분리 게이트 구조체(110)와 인접한 제1 및 제2 확산 영역(109, 111) 사이의 의도치 않은 전기적 연결의 가능성을 없애지 않을 경우, 감소되는 MOSFET 장치의 액티브 영역 상에 분리 게이트 구조체(110)의 연결이 형성될 수 있다.
본 발명의 몇몇 실시예에서, 컨택(108)의 길이는 제1 확산 영역(109)의 길이 전체를 따라 연장되지 않을 수 있다. 또한, 컨택(108)은, 요구되는 공정 마진(process margin)보다 크거나 같은 간격(distance)에 의해 컨택의 말단이 분리 게이트 컨택(114)과 이격되도록 연장될 수 있다. 결과적으로, 분리 게이트 컨택(114)와 컨택(108)(또한, 제1 확산 영역(109) 사이의 전기적 연결은 일어나지 않을 수 있다. 도 2의 단면도에서 컨택(108)은 나타나지는 않으나, 컨택(108)과 분리 게이트 컨택(114) 사이의 관계를 나타내기 위해 컨택(108)은 대쉬 라인으로 도시되었다. 이때, 컨택(108)이 분리 게이트 컨택(114) 가까이에 위치하여, 의도하지 않은 컨택이 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 몇몇 실시예에서, 분리 게이트 구조체(110)는 게이트 스택 물질을 포함하고, 이는 제1 및 제2 확산 영역(109, 111)과 이격되는 분리 게이트의 문턱 전압(threshold voltage)의 크기를 증가시킬 수 있다. 따라서, 분리 게이트 구조체(110)는 항상 오프되도록 바이어스될 수 있다. 또한, 불순물 주입 또는 게이트 길이의 증가를 통하여, 분리 게이트 구조체(110)가 일측의 트랜지스터보다 큰 문턱 전압을 갖도록 할 수 있다.
도 4 내지 도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 4를 참조하면, 본 발명의 몇몇 실시예에서, 반도체 장치(200)는 도 1의 반도체 장치(100)와 유사한 구조를 포함할 수 있다. 다만, 분리 게이트 컨택(114)은 핀(102)의 바로 위에 배치되지 않을 수 있다. 여기에서, 분리 게이트 컨택(114)은 복수의 핀(102) 사이에 배치될 수 있다. 또한, 본 발명의 몇몇 실시예에서, 분리 게이트 컨택(114)는 다른 위치에 배치될 수 있다.
도 5를 참조하면, 본 발명의 몇몇 실시예에서, 반도체 장치(300)는 도 1의 반도체 장치(100)와 유사한 구조를 포함할 수 있다. 다만, 연속 확산 영역(101)은 오직 하나의 핀(102)만을 포함할 수 있다. 비록, 핀(102)이 연속 확산 영역(101)의 한 예로서 사용되나, 다른 싱글 확산 영역 구조(single diffusion region structures)가 이용될 수 있다.
도 6을 참조하면, 본 발명의 몇몇 실시예에서, 반도체 장치(400)는 도 1의 반도체 장치(100)와 유사한 구조를 포함할 수 있다. 다만, 컨택(120)은 도1의 컨택(112)을 대신하여 사용될 수 있다. 특히, 컨택(120)은 2차원 형상(two-dimensional shape)을 포함할 수 있다. 컨택(120)은 제1 방향(131)으로 연장될 뿐만 아니라, 제2 방향(132)으로 연장될 수 있다. 여기에서, 제1 방향(131)은 분리 게이트 구조체(110)와 실질적으로 평행한 방향이고, 제2 방향(132)는 제1 방향(131)과 실질적으로 수직일 수 있다. 제1 및 제2 방향(131, 132)은 실질적으로 기판의 상면에 평행할 수 있다.
본 발명의 몇몇 실시예에서, 컨택(120)은 제2 방향(132)으로 분리 게이트 컨택(114)을 향하여 연장되는 부분(120a)을 포함할 수 있다. 그 결과, 분리 게이트 컨택(114)는 작은 너비를 가질 수 있고, 따라서, 제2 방향(132)(예를 들어, 분리 게이트 구조체(110)에 수직한)으로 짧은 길이를 가질 수 있다. 따라서, 컨택(114)과 제1 확산 영역(109) 사이에 발생할 수 있는 의도치 않은 전기적 연결의 가능성은 더 감소될 수 있다.
또한, 컨택(120)의 다른 부분(120b)은 실질적으로 다른 컨택(예를 들어, 컨택(108))과 유사할 수 있다. 그 결과, 부분(120b)를 제외하고, 컨택(120)의 공간 마진(spatial margin)은 다른 컨택과 유사해질 수 있다. 이 때, 컨택(120)은 분리 게이트 컨택(114)과 같은 인접 구조체에 접하도록 형성될 수 있다.
도 7A는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 7B는 도 7A의 C - C 선을 따라 절단한 단면도이다.
도 7A와 도 7B를 참조하면, 본 발명의 몇몇 실시예에서, 반도체 장치(500)는 도 1의 반도체 장치(100)와 유사한 구조를 포함할 수 있다. 다만, 컨택(122)는 도 1의 컨택(112)을 대신하여 이용될 수 있다. 특히, 컨택(122)은 분리 게이트 컨택(114)과 직접 접하지 않을 수 있다. 반대로, 연결층(interconnect layer)은 분리 게이트 컨택(114)와 컨택(122)을 전기적으로 연결하는데 이용되는 연결부(interconnect)(124)를 포함할 수 있다.
도 8A 및 도 8B는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 8A와 도 8B를 참조하면, 본 발명의 몇몇 실시예에서, 반도체 장치(600)는 도 7A의 반도체 장치(500)와 유사한 구조를 포함할 수 있다. 다만, 컨택(126)은 도 7A의 컨택(122)을 대신하여 이용될 수 있다. 컨택(126)은 분리 게이트 컨택(114)과 전기적으로 연결되지 않을 수 있다. 예를 들어, 컨택(126)은 모든 제1 및 제2 확산 영역(109, 111)의 오직 일부 상에서만 연장되는 컨택(108)과 유사할 수 있다. 그 결과, 분리 게이트 구조체(110)는 인접한 제1 및 제2 확산 영역(109, 111) 모두로부터 전기적으로 절연될 수 있다.
또한, 연결부(128)는 도 7A의 연결부(124) 대신에 이용될 수 있다. 특히, 연결부(128)는 반도체 장치(600)의 다른 일부를 향해 연장될 수 있고, 연결부(128)는 분리 게이트 구조체(110)를 바이어스 시키는 전압과 전기적으로 연결될 수 있다. 본 발명의 몇몇 실시예에서, 연결부(128)는 단지 회로 등과 같은 인접한 셀을 향하여 연장될 수 있다. 즉, 연결부(128)는 어떠한 방향으로 연장될 수 있으며, 분리 게이트 구조체(110)와 유사한 다른 게이트 구조체와 연결될 수 있다.
도 8B를 참조하면, 본 발명의 몇몇 실시예에서, 반도체 장치(700)는 도 8A의 반도체 장치(600)와 유사한 구조를 포함할 수 있다. 다만, 여기에서, 연결부(128)는 이격된 확산 영역(113)에 대한 컨택(127)과 전기적으로 연결될 수 있다. 확산 영역(113)은, 동일 셀 또는 인접한 셀 내에 위치할 수 있고, 적절한 전압으로 다음 셀과 연결될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 9를 참조하면, 본 발명의 몇몇 실시예에서, 반도체 장치(800)는 도 1의 반도체 장치(100)와 유사한 구조를 포함할 수 있다. 다만, 도시된 것과 같이 신호 게이트 컨택(signal gate contact)(150)을 더 포함할 수 있다. 신호 게이트 컨택(150)은 제2 게이트 구조체(105)와 접하도록 제2 게이트 구조체(105) 상에 배치될 수 있다. 본 발명의 몇몇 실시예에서, 신호 게이트 컨택(150)과 분리 게이트 컨택(114)은 실질적으로 동일한 구조를 가질 수 있다. 따라서, 신호 게이트 컨택(150)을 형성하기 위한 추가적인 공정은 필요하지 않을 수 있다. 본 발명의 몇몇 실시예에서, 분리 게이트 컨택(114)은 신호 게이트 컨택(150)와 비교하여 가늘게 길게(elongated) 형성될 수 있다. 예를 들어, 분리 게이트 컨택(114)은, 분리 게이트 구조체(110)가 연장되는 방향에 수직한 방향으로, 신호 게이트 컨택(150)보다 길게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 순서도이다.
도 10을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조방법은, 우선 기판 상에 연속 확산 영역을 형성한다(1000 단계). 이어서, 상기 연속 확산 영역 상에 분리 게이트 구조체를 형성한다(1002 단계). 이어서, 상기 분리 게이트 구조체의 일측 상에 도전층을 형성한다(1004 단계). 이어서, 상기 도전층 상에 소오스/드레인 컨택을 형성한다(1006 단계). 이어서, 상기 분리 게이트 구조체 상에 분리 게이트 컨택을 형성한다(1008 단계).
이러한 제조방법을 이용하여, 앞에서 설명한 반도체 장치를 형성할 수 있다. 예를 들어, 1006 단계 및 1008 단계에서, 소오스/드레인 컨택 및 분리 게이트 컨택을 형성하는 단계는, 소오스/드레인 컨택 중 어느 하나와 분리 게이트 컨택 사이를 전기적으로 연결할 수 있다.
이어서, 1010 단계에서, 연결층이 형성된다. 연결층은 분리 게이트 컨택과 소오스/드레인 컨택을 전기적으로 연결하는 연결부를 포함한다. 예를 들어, 앞에서 설명한 것과 같이, 연결부는 인접한 소오스/드레인 컨택, 이격된 소오스/드레인 컨택 또는 이와 유사한 구조와 분리 게이트 컨택을 전기적으로 연결할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 블록도이다.
도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 전자 시스템(1100)은, 포터블 노트북(portable notebook computers), 울트라 모바일 피씨(Ultra-Mobile PCs; UMPC), 태블릿 피씨(Tablet PCs), 서버(servers), 워크 스테이션(workstations), 모바일 통신 장치(mobile telecommunication devices) 등과 같은 다양한 전자 장치에 포함될 수 있다. 예를 들어, 전자 시스템(1100)은 메모리 시스템(memory system)(1112), 프로세서(processor)(1114), 램(RAM)(1116), 및 사용자 인터페이스(user interface)(1118)를 포함할 수 있으며, 메모리 시스템 (1112), 프로세서 (1114), 램(1116), 및 사용자 인터페이스 (1118)는 버스(1120)를 통하여 데이터 통신을 수행할 수 있다.
프로세서(1114)는 마이크로 프로세서 또는 모바일 프로세서(AP)를 포함할 수 있다. 프로세서(1114)는 명확히 도시하지는 않았으나, FPU(floating point unit), ALU(arithmetic logic unit), GPU(graphics processing unit), 디지털 신호 처리 코어(digital signal processing core; DSP Core), 또는 이들의 조합에 해당하는 프로세서 코어(processor core)를 포함할 수 있다. 프로세서(1114)는 프로그램을 수행하고, 전자 시스템(1100)을 제어할 수 있다.
램(1116)은 프로세서(1114)의 동작 메모리로 이용될 수 있다. 또한, 프로세서(1114)와 램(1116)은 단일 패키지 바디(single package body)로 패키징 될 수 있다.
사용자 인터페이스(1118)는 전자 시스템(1100)으로 데이터를 입력하거나 출력하는데 이용될 수 있다. 예를 들어, 사용자 인터페이스(1118)는 터치 스크린, 키보드, 네트워크 인터페이스, 포인팅 장치, 오디오 장치, 햅틱 장치(haptic device) 등을 포함할 수 있다.
메모리 시스템(1112)은 프로세서(1114)의 동작을 위한 코드, 프로세서(1114)에 의해 처리된 데이터, 또는 외부의 입력 데이터를 저장할 수 있다. 메모리 시스템 (1112)은 컨트롤러와 메모리를 포함할 수 있다. 메모리 시스템 (1112)은 컴퓨터 판독 가능 매체(computer readable media)를 위한 인터페이스를 포함할 수 있다. 이러한 컴퓨터 판독 가능 매체는 앞에서 언급한 다양한 동작을 수행하기 위한 명령을 저장하는데 이용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 연속 확산 영역 104: 제1 게이트 구조체
105: 제2 게이트 구조체 110: 분리 게이트 구조체
108, 112: 컨택 114: 분리 게이트 컨택

Claims (23)

  1. 기판;
    상기 기판 상에 배치된 연속 확산 영역(continuous diffusion region)으로서, 상기 연속 확산 영역은 제1 확산 영역 및 제2 확산 영역을 포함하고, 상기 연속 확산 영역은 각각 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 분리된 복수의 핀들을 포함하는 연속 확산 영역;
    상기 연속 확산 영역 상에 배치되고 상기 제2 방향으로 연장되는 제1 게이트 구조체;
    상기 연속 확산 영역 상에 배치되고 상기 제2 방향으로 연장되는 제2 게이트 구조체;
    상기 제1 및 제2 게이트 구조체 사이에 배치되고 상기 제1 방향으로 균일한 폭을 가지며 상기 제2 방향으로 연장되는 분리 게이트 구조체(isolation gate structure)로서, 상기 제1 확산 영역은 상기 제1 게이트 구조체와 상기 분리 게이트 구조체 사이에 배치되고, 상기 제2 확산 영역은 상기 제2 게이트 구조체와 상기 분리 게이트 구조체 사이에 배치되는 분리 게이트 구조체;
    상기 제1 확산 영역에 배치되는 제1 소오스/드레인으로서, 상기 제1 소오스/드레인의 상면은 상기 확산 영역의 상면보다 높게 배치되는 제1 소오스/드레인,
    상기 제2 확산 영역에 배치되는 제2 소오스/드레인;
    상기 제1 소오스/드레인 상에 배치되는 제1 도전층(conductive layer);
    상기 제2 소오스/드레인 상에 배치되는 제2 도전층;
    상기 분리 게이트 구조체 상에 배치되고, 상기 제1 소오스/드레인으로부터 전기적으로 절연되며, 상기 분리 게이트 구조체의 측벽들 중 어느 한쪽을 넘어 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인을 향해 연장되는 분리 게이트 컨택(isolation gate contact); 및
    상기 제2 도전층과 접촉하는 소오스/드레인 컨택을 포함하되,
    상기 소오스/드레인 컨택은 상기 분리 게이트 컨택에 전기적으로 연결되고,
    상기 분리 게이트 컨택의 상면 및 상기 소오스/드레인 컨택의 상면은 상기 연속 확산 영역의 상면으로부터 실질적으로 동일한 높이에 배치되고,
    상기 분리 게이트 구조체는 상기 분리 게이트 컨택 및 소오스/드레인 컨택을 통해 상기 제2 소오스/드레인에 전기적으로 연결되고,
    상기 분리 게이트 구조체는 상기 제1 게이트 구조체의 문턱 전압(threshold voltage) 또는 상기 제2 게이트 구조체의 문턱 전압보다 큰 문턱 전압을 가지고,
    상기 분리 게이트 컨택의 하면은 상기 소오스/드레인 컨택의 하면보다 높게 배치되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 소오스/드레인 컨택은 상기 분리 게이트 컨택을 향하여 연장되는 부분을 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 소오스/드레인 컨택은 연결층(interconnect layer)을 통하여 상기 분리 게이트 컨택과 전기적으로 연결되는 반도체 장치.
  4. 제 3항에 있어서,
    상기 소오스/드레인 컨택은 상기 제2 확산 영역으로부터 전기적으로 절연되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 게이트 구조체와 전기적으로 연결되는 신호 게이트 컨택(signal gate contact)을 더 포함하고,
    상기 신호 게이트 컨택과 상기 분리 게이트 컨택은, 동일한 구조를 갖는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 게이트 구조체와 상기 제2 게이트 구조체의 피치(pitch)는, 상기 반도체 장치의 컨택 폴리 피치(contacted poly pitch)와 동일한 반도체 장치.
  7. 제 1항에 있어서,
    상기 연속 확산 영역의 상면은 상기 제2 소오스/드레인의 상면보다 낮게 배치되는 반도체 장치.
  8. 제 1항에 있어서,
    상기 연속 확산 영역은 제1 방향으로 연장되고,
    상기 제1 확산 영역 및 상기 제2 확산 영역은 상기 제1 방향을 따라 배열되고,
    상기 분리 게이트 컨택은 상기 분리 게이트 구조체의 일부가 상기 분리 게이트 구조체의 폭과 동일한 폭을 갖는 상기 분리 게이트 구조체의 일부를 상기 제1 방향으로 평행하게 가로질러 연장되는 반도체 장치.
  9. 제 8항에 있어서,
    상기 분리 게이트 컨택은 상기 소오스/드레인 컨택의 측벽과 접촉하는 반도체 장치.
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