KR100684198B1 - 소스 스트래핑 라인이 구비된 반도체 장치 - Google Patents

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Abstract

소스 스트래핑 라인이 구비된 반도체 장치를 제공한다. 이 장치는 상기 워드라인들과 평행하게 배치된 도전성 라인을 포함하고, 상기 도전성 라인을 통하여 소스 스트래핑 라인이 접지 라인에 전기적으로 연결된다. 본 발명에 따르면 활성영역들을 일정한 피치로 형성하여 소오스 스트래핑 활성영역에 인접한 활성영역이 변형되는 것을 막을 수 있고, 소오스 콘택과 비트라인 콘택을 동일 선상에 배치함으로써 워드라인을 휘어지게 형성할 필요가 없기 때문에 소오스 스트래핑 활성영역에 인접한 셀 트랜지스터의 특성 변화를 막을 수 있다.
소스 스트래핑

Description

소스 스트래핑 라인이 구비된 반도체 장치{SEMICONDUCTOR DEVICE HAVING A SOURCE STRAPPING LINE}
도 1a는 종래기술에 따른 반도체 장치의 평면도.
도 1b는 도 1의 I-I'를 따라 취해진 단면도.
도 2a 내지 도 5a는 각각 본 발명의 실시예에 따른 평면도.
도 2b 내지 도 5b는 각각 도 2a 내지 도 5a의 단면도.
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 복수개의 셀 소스들을 전기적으로 연결하여 신호를 입력하기 위한 소스 스트래핑 라인이 구비된 반도체 장치에 관한 것이다.
소스 영역 및 드레인 영역을 갖는 복수개의 트랜지스터들이 배치된 반도체 기억 장치로서, 예컨대, 반도체 기억 장치는 트랜지스터들의 소스 영역들을 일정한 규칙에 따라 연결하여 접지 전압 등의 외부 신호를 입력하는 소스 스트래핑 라인이 요구된다. 상기 소스 스트래핑 라인은 반도체 기판에 일정 간격으로 배치되어 소스 스트래핑을 위한 콘택수가 최소화되고 장치의 집적도도 향상된다.
도 1a 및 도 1b는 종래기술에 따른 반도체 장치를 설명하기 위한 노어형 비휘발성 기억 장치의 평면도 및 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(10)에 소자분리막(12)을 형성하여 복수개의 제 1 활성영역들(14)을 한정한다. 복수개의 제 1 활성영역들(14) 사이에는 소스 스트래핑 활성영역들(16)이 규칙적으로 배치된다. 상기 제 1 활성영역들(14)와 상기 소스 스트래핑 활성영역들(16)의 상부를 복수개의 워드라인들(18)이 가로지른다. 각 워드라인(18)의 일 방향의 활성영역에는 드레인 영역(20d)이 형성되고, 타 방향의 활성영역에는 소스 영역(20s)이 형성된다. 상기 드레인 영역(20d)에는 비트라인 콘택(26d)이 접속된다. 상기 워드라인(18)의 일 방향에 형성된 상기 소스 영역들(20s)은 상기 제 1 활성영역들(14) 및 상기 소스 스트래핑 활성영역들(16)과 교차하는 제 2 활성영역(15)을 통해 전기적으로 연결된다. 상기 제 2 활성영역(15)와 교차하는 상기 소스 스트래핑 활성영역들(16)에는 소스 콘택(26s)가 접속된다.
도시된 것과 같이, 종래의 반도체 장치에서 상기 워드라인들(18)은 소스 콘택(26s) 및 비트 라인 콘택(26d)과의 오버레이 마진을 확보하기 위하여, 상기 소스 스트래핑 활성영역들(16) 상에서 휘어진 형상을 가진다. 또한, 상기 워드라인들(18)의 변형이 상기 소스 스트래핑 활성영역들(16)에 인접한 셀 트랜지스터의 특성에 미치는 영향을 최소화하기 위하여 상기 소스 스트래핑 활성영역들(16)의 폭은 상기 제 1 활성영역들(14)의 폭보다 넓게 디자인된다.
상기 제 1 활성영역들(14)의 상부에는 상기 제 1 활성영역들(14)과 평행하게 상기 워드라인들(18)의 상부를 가로지르는 비트라인(28)이 형성되고, 상기 소스 스트래핑 활성영역들(16)의 상부에는 상기 소스 스트래핑 활성영역들(16)과 평행하게 상기 워드라인들(18)의 상부를 가로지르는 소스 스트래핑 라인(30)이 형성된다. 상기 비트라인(28)은 그 하부의 비트라인 콘택들(26d)과 접속되고, 상기 소스 스트래핑 라인(30)은 그 하부의 소스 콘택들(26s)과 접속된다. 상기 비트라인(28) 및 상기 소스 스트래핑 라인(30)은 상기 워드라인들(18)을 덮는 제 1 층간절연막(24) 상에 형성되고, 상기 비트라인 콘택(26d) 및 상기 소오스 콘택(26s)은 상기 제 1 층간절연막(24)을 관통하여 형성된다.
상기 워드라인들(18)의 외곽에는 상기 워드라인들(18)과 평행하게 더미 워드라인들(18d)가 배치된다. 상기 더미 워드라인들(18d)은 반도체 장치의 동작에는 사용되지 않고, 장치의 동작에 사용되는 워드라인들(18)의 변형을 방지하는 목적으로 형성된다.
노어형 비휘발성 기억 장치에서 상기 소오스 스트래핑 라인(30)은 접지된다. 따라서, 상기 소스 스트래핑 라인(30)을 접지에 연결하기 위한 접지 라인(40)이 요구된다. 상기 접지 라인(40)은 복수개의 소스 스트래핑 라인들(30)에 전기적으로 접속된다. 상기 소스 스트래핑 라인들(30)은 제 2 층간절연막(32)으로 덮이고, 상기 제 2 층간 절연막(32)을 관통하여 상기 소스 스트래핑 라인들(30)에 스트래핑 콘택(34)가 접속된다. 상기 접지 라인(40)은 상기 제 2 층간절연막(32) 상에 형성되어 상기 스트래핑 콘택(34)을 통하여 상기 소스 스트래핑 라인들(30)과 전기적으로 연결된다.
도시된 것과 같이, 종래의 반도체 장치는 소스 영역을 접지하기 위하여 다른 활성영역들보다 넓은 소오스 스트래핑 활성영역(16)을 가진다. 그러나, 상기 소스 스트래핑 활성영역(16)의 선폭으로 인한 활성영역의 피치 변화는 소스 스트래핑 활성영역(16)에 인접한 제 1 활성영역들(14)의 형태 변화를 유발하여, 소스 스트래핑 활성영역 부근의 셀 트랜지스터의 특성이 문제를 일으킨다.
활성영역의 피치 변화 뿐만 아니라, 비트 라인(28)과 소스 스트래핑 라인(30)으로 구성되는 제 1 배선층도 상기 소스 스트래핑 라인(30)으로 인해 피치가 불규칙해진다. 이로 인해, 소스 스트래핑 라인(30)에 인접한 비트 라인(28)의 형상이 변형될 수 있다.
상기 소스 스트래핑 활성영역(16)의 폭을 다른 제 1 활성영역(14)와 같이 최소 선폭으로 형성하더라도, 워드라인의 변형으로 인한 셀 트랜지스터의 특성 변화 방지를 위해 상기 소스 스트래핑 활성영역(16)과 제 1 활성영역(14)의 간격은 제 1 활성영역들(14) 상호간의 간격보다 넓게 형성되어야 한다. 또한, 소스 스트래핑 라인(30)과 비트라인(28)을 동일한 선폭으로 형성하더라도, 비트라인(28)과 소스 스트래핑 라인(30)의 간격은 비트라인들(28) 상호간의 간격보다 넓게 형성하여야되고, 소스 스트래핑 라인(30)의 선폭을 비트라인(28)과 같이 최소 선폭으로 형성하는 경우, 소스 스트래핑 라인(30)과 접지 라인(40)을 연결하는 스트래핑 콘택(34)의 정렬 마진도 엄격하게 관리되어야 하는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 기판에 형성되는 활성영역 및 비트 라인과 소스 스트래핑 라인의 피치가 다른 종래기술의 문제를 해결하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 소스 스트래핑 라인이 접속되거나, 비트라인이 접속되는 활성영역이 일정한 피치로 배치된 반도체 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 소스 스트래핑 라인과 비트라인이 일정한 피치로 배치된 반도체 장치를 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 소스 스트래핑 라인과 접지 라인을 연결하는 공정의 정렬 마진이 엄격하지 않아도 되는 반도체 장치를 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 상기 워드라인들과 평행하게 배치된 도전성 라인을 포함하고, 상기 도전성 라인을 통하여 소스 스트래핑 라인이 접지 라인에 전기적으로 연결된 반도체 장치를 제공한다.
이 장치는 반도체 기판에 형성된 복수개의 소스 영역들 및 드레인 영역들을 포함한다. 상기 소스 영역과 상기 드레인 영역 사이에 워드라인이 배치된다. 상기 소스 영역들과 상기 드레인 영역들은 상기 반도체 기판에 교대로 배치될 수 있고, 상기 워드라인은 교대로 배치된 소스 영역들과 드레인 영역들 사이에 각각 배치되어 상기 반도체 기판에는 복수개의 워드라인이 배치될 수 있다.
상기 워드라인들과 평행하게 상기 반도체 기판 상에 도전성 라인이 형성되어 있다. 이 장치는 상기 드레인 영역들에 접속되어 상기 워드라인들 상부를 가로지르 는 복수개의 비트라인들과, 상기 도전성 라인 상부에 형성되어 상기 워드라인들 상부를 가로지르며 상기 소스 영역들 및 상기 도전성 라인에 접속된 복수개의 소스 스트래핑 라인들을 포함한다. 상기 도전성 라인에 접지 라인이 접속된다.
더 구체적으로, 본 발명에 따른 반도체 장치는 반도체 기판에 일정한 피치로 형성된 복수개의 활성영역들과, 상기 활성영역들과 교차하여 형성되며 상기 활성영역들이 전기적으로 연결된 복수개의 소스 영역들과, 상기 소스 영역들 사이의 활성영역들에 각각 형성된 복수개의 드레인 영역들을 포함한다. 상기 소스 영역과 상기 드레인 영역들 사이에 배치되어 상기 활성영역들의 상부를 복수개의 워드라인들이 가로지른다. 상기 도전성 라인은 상기 워드라인들 외곽에 상기 워드라인과 평행하게 배치된다. 적어도 하나의 활성영역에는 상기 워드라인들과 교차하는 매몰 채널층이 형성되고, 상기 매몰 채널층은 상기 소스 영역들을 전기적으로 연결한다.
상기 워드라인들 및 상기 도전성 라인 상에 상기 워드라인들의 상부를 가로질러 소스 스트래핑 라인들이 배치된다. 상기 소스 스트래핑 라인들은 상기 매몰 채널층 및 상기 도전성 라인을 전기적으로 연결한다. 상기 워드라인들 상부를 가로질러 복수개의 평행한 비트라인들이 형성되어 상기 드레인 영역들에 접속된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2a는 본 발명의 제 1 실시예에 따른 반도체 장치의 평면도이고, 도 2b는 도 2a의 II-II'를 따라 취해진 단면도이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(50)에 복수개의 평행한 활성영역들(54, 56)이 일정한 피치로 형성되어 있다. 상기 활성영역들은 복수개의 제 1 활성영역들(54)과 일정한 간격으로 상기 제 1 활성영역들(54) 사이에 배치된 소스 스트래핑 활성영역들(56)이다. 본 발명에서 상기 활성영역들은 일정한 피치로 형성되기 때문에 종래기술과 같이 소스 스트래핑 활성영역에 인접한 활성영역에 형성되는 셀 트랜지스터의 특성의 변화가 억제된다. 상기 소스 스트패링 활성영역들(56)에는 매몰 채널층(57)이 형성되어 있다. 상기 매몰 채널층(57)은 상기 반도체 기판(50)의 도전형과 다른 도전형의 불순물 확산층으로서 도전성을 띠고 있다.
상기 활성영역들(54, 56)의 상부를 가로질러 복수개의 워드라인들(58)이 배치된다. 상기 워드라인들(58)의 외곽에는 광 특성으로 인한 워드라인의 변형을 방지하기 위하여 더미 워드라인들(58d)가 형성되어 있다. 상기 더미 워드라인들(58d)는 상기 워드라인들(58)과 평행하게 상기 활성영역들(54, 56)의 상부를 가로지르며, 필요에 따라 3 라인 이상으로 형성할 수 있고, 서로 연결될 수도 있다.
상기 워드라인들(58)은 반복되는 쌍으로 구성될 수 있다. 각 워드라인(58)의 일 방향의 제 1 활성영역들(54)에는 각각 드레인 영역들(60d)가 형성될 수 있고, 타 방향의 제 1 활성영역들(54)에는 소오스 영역들(60s)이 형성될 수 있다. 상기 소오스 영역들(60s)은 상기 워드라인(58)과 평행하게 상기 제 1 활성영역들(54) 및 상기 소스 스트래핑 활성영역들(56)과 교차하는 제 1 활성영역(55)을 따라 전기적으로 연결되어 공통 소오스 라인을 형성할 수 있다.
상기 매몰 채널층(57)은 상기 소스 스트래핑 활성영역(56)을 따라 신장되어 자신과 교차하는 공통 소오스 라인, 즉 소오스 영역들(60s)을 전기적으로 연결한다.
상기 워드라인들(58)은 일 방향에 인접한 워드라인과는 제 1 간격으로 배치되고, 타 방향에 인접한 워드라인과는 제 2 간격으로 배치된다. 상기 제 1 간격으로 배치된 워드라인들(58) 사이의 활성영역에 소오스 영역(60s)이 형성되고, 상기 제 2 간격으로 배치된 워드라인들(58) 사이의 활성영역에 드레인 영역(60d)이 형성된다면, 상기 제 1 간격은 상기 제 2 간격보다 좁다. 이 경우, 상기 제 1 간격은 최소 선폭일 수 있고, 상기 제 2 간격은 콘택 패턴과 워드라인의 정렬마진이 최소 선폭에 더해진 것일 수 있다.
상기 더미 워드라인들(58d) 사이의 기판에 상기 제 1 활성영역들(54) 및 상기 소스 스트래핑 활성영역들(56)의 상부를 가로지르는 도전체 패턴(63)이 형성되어 있다. 상기 도전체 패턴(63)은 상기 워드라인들과 평행하게 배치된 라인 형상의 도전체로서, 상기 워드라인(58, 58d)과, 상기 소오스 영역(60s) 및 드레인 영역(60d)이 형성된 기판을 덮는 층간 절연막(64) 내에 형성될 수 있다.
상기 층간절연막(64)을 관통하여 상기 드레인 영역들(60d)의 각각에 접속된 비트라인 콘택(66d)이 형성된다. 각 워드라인들(58)의 일 방향에서 상기 비트라인 콘택들(66d)은 상기 워드라인(58)과 평행한 방향으로 배열된다. 상기 워드라인(58)과 평행한 방향으로 배열된 비트라인 콘택들(66d) 사이에 일정 간격으로 상기 매몰 채널층(17)에 접속된 소스 콘택들(66s)이 상기 층간절연막(64)을 관통하여 형성된다. 상기 도전체 패턴(63) 상부에는 로컬 스트래핑 콘택(67a) 및 글로벌 스트래핑 콘택(67b)이 상기 층간절연막(64)을 관통하여 형성된다.
상기 층간절연막(64) 상에 드레인 영역들(60d)에 접속되는 비트라인들(68)과, 상기 소스 영역들(60s)에 전기적으로 연결된 소스 스트래핑 라인들(70)이 일정한 피치로 형성된다. 상기 비트라인들(68)은 각각 상기 제 1 활성영역들(14)에 대응되어 그 하부의 비트라인 콘택(66d)을 통하여 드레인 영역들(60d)에 접속되고, 상기 소스 스트래핑 라인들(70)은 상기 소스 스트래핑 활성영역들(16)에 대응되어 그 하부의 소스 콘택들(66s)을 통하여 상기 소스 영역들(60s)에 전기적으로 연결된다. 상기 비트라인들(68)과 상기 소스 스트래핑 라인들(70)은 상기 층간절연막(64) 상에서 일정한 피치로 배치된다. 상기 비트라인(68)과 상기 소스 스트래핑 라인(70)은 동일 선폭을 가진다.
상기 소스 스트래핑 라인들(70)은 상기 더미 워드라인(58d)이 형성되어 있는 영역까지 신장되어 상기 도전체 패턴(63)과 교차한다. 상기 소스 스트래핑 라인들(70)과 교차하는 도전체 패턴(63)에 상기 로컬 스트래핑 콘택(67a)이 형성되고, 상기 소스 스트래핑 라인(70)과 상기 도전체 패턴(63)은 상기 로컬 스트래핑 콘택 (67a)을 통하여 연결된다. 상기 글로벌 스트래핑 콘택(67b)은 상기 도전체 패턴(63)의 단부에 형성될 수 있다. 상기 층간절연막(64) 상에는 접지 라인(71)이 형성되어 상기 글로벌 스트래핑 콘택(67b)을 통하여 상기 도전체 패턴(63)에 접속된다. 상기 도전체 패턴(63)에는 복수개의 소스 스트래핑 라인들(70)이 전기적으로 연결된다. 따라서, 상기 소스 스트래핑 라인들(70)과 상기 매몰 채널층(57)에 전기적으로 연결된 소오스 영역들(60s)은 상기 접지 라인(71)을 통하여 접지된다. 소오스 영역들(60s)이 접지되는 경우를 예로들어 상기 도전체 패턴(63)이 상기 접지 라인(71)에 연결되었으나, 상기 소오스 영역들(60s)에 접지 이외의 다른 전기적 신호가 입력되는 반도체 장치인 경우에는 상기 접지 라인(71)은 전기적 신호 입력을 위한 배선 패턴일 수 있다.
도 3a는 본 발명의 제 2 실시예에 따른 반도체 장치의 평면도이고, 도 3b는 도 3a의 III-III'를 따라 취해진 단면도이다.
도 3a 및 도 3b를 참조하면, 제 1 실시예와 마찬가지로, 반도체 기판(50)에 복수개의 평행한 활성영역들(54, 56)이 일정한 피치로 형성되어 있다. 상기 활성영역들은 복수개의 제 1 활성영역들(54)과 일정한 간격으로 상기 제 1 활성영역들(54) 사이에 배치된 소스 스트래핑 활성영역들(56)이다. 본 발명에서 상기 활성영역들은 일정한 피치로 형성되기 때문에 종래기술과 같이 소스 스트래핑 활성영역에 인접한 활성영역에 형성되는 셀 트랜지스터의 특성의 변화가 억제된다. 상기 소스 스트패링 활성영역들(56)에는 매몰 채널층(57)이 형성되어 있다. 상기 매몰 채널층(57)은 상기 반도체 기판(50)의 도전형과 다른 도전형의 불순물 확산층으로서 도전 성을 띠고 있다.
상기 활성영역들(54, 56)의 상부를 가로질러 복수개의 워드라인들(58)이 배치된다. 상기 워드라인들(58)의 외곽에는 광 특성으로 인한 워드라인의 변형을 방지하기 위하여 더미 워드라인들(58d)가 형성되어 있다. 상기 더미 워드라인들(58d)는 상기 워드라인들(58)과 평행하게 상기 활성영역들(54, 56)의 상부를 가로지르며, 필요에 따라 3 라인 이상으로 형성할 수 있고, 서로 연결될 수도 있다.
상기 워드라인들(58)은 반복되는 쌍으로 구성될 수 있다. 각 워드라인(58)의 일 방향의 제 1 활성영역들(54)에는 각각 드레인 영역들(60d)가 형성될 수 있고, 타 방향의 제 1 활성영역들(54)에는 소오스 영역들(60s)이 형성될 수 있다. 상기 소오스 영역들(60s)은 상기 워드라인(58)과 평행하게 상기 제 1 활성영역들(54) 및 상기 소스 스트래핑 활성영역들(56)과 교차하는 제 1 활성영역(55)을 따라 전기적으로 연결되어 공통 소오스 라인을 형성할 수 있다.
상기 매몰 채널층(57)은 상기 소스 스트래핑 활성영역(56)을 따라 신장되어 자신과 교차하는 공통 소오스 라인, 즉 소오스 영역들(60s)을 전기적으로 연결한다.
상기 워드라인들(58)은 일 방향에 인접한 워드라인과는 제 1 간격으로 배치되고, 타 방향에 인접한 워드라인과는 제 2 간격으로 배치된다. 상기 제 1 간격으로 배치된 워드라인들(58) 사이의 활성영역에 소오스 영역(60s)이 형성되고, 상기 제 2 간격으로 배치된 워드라인들(58) 사이의 활성영역에 드레인 영역(60d)이 형성된다면, 상기 제 1 간격은 상기 제 2 간격보다 좁다. 이 경우, 상기 제 1 간격은 최소 선폭일 수 있고, 상기 제 2 간격은 콘택 패턴과 워드라인의 정렬마진이 최소 선폭에 더해진 것일 수 있다.
상기 더미 워드라인들(58d) 외곽의 기판에 상기 워드라인(58)과 평행한 도전체 패턴(163)이 형성되어 있다. 상기 도전체 패턴(163)은 상기 워드라인(58, 58d)과, 상기 소오스 영역(60s) 및 드레인 영역(60d)이 형성된 기판을 덮는 층간 절연막(64) 내에 형성될 수 있다. 또한, 상기 도전체 패턴(163)은 상기 제 1 활성영역(54) 및 상기 소오스 스트래핑 활성영역(56)과 교차하지 않고, 상기 소자분리막(52) 상에 형성될 수 있다.
상기 층간절연막(64)을 관통하여 상기 드레인 영역들(60d)의 각각에 접속된 비트라인 콘택(66d)이 형성된다. 각 워드라인들(58)의 일 방향에서 상기 비트라인 콘택들(66d)은 상기 워드라인(58)과 평행한 방향으로 배열된다. 상기 워드라인(58)과 평행한 방향으로 배열된 비트라인 콘택들(66d) 사이에 일정 간격으로 상기 매몰 채널층(17)에 접속된 소스 콘택들(66s)이 상기 층간절연막(64)을 관통하여 형성된다. 상기 도전체 패턴(163) 상부에는 로컬 스트래핑 콘택(167a) 및 글로벌 스트래핑 콘택(167b)이 상기 층간절연막(64)을 관통하여 형성된다.
상기 층간절연막(64) 상에 드레인 영역들(60d)에 접속되는 비트라인들(68)과, 상기 소스 영역들(60s)에 전기적으로 연결된 소스 스트래핑 라인들(70)이 일정한 피치로 형성된다. 상기 비트라인들(68)은 각각 상기 제 1 활성영역들(14)에 대응되어 그 하부의 비트라인 콘택(66d)을 통하여 드레인 영역들(60d)에 접속되고, 상기 소스 스트래핑 라인들(70)은 상기 소스 스트래핑 활성영역들(16)에 대응되어 그 하부의 소스 콘택들(66s)을 통하여 상기 소스 영역들(60s)에 전기적으로 연결된다. 상기 비트라인들(68)과 상기 소스 스트래핑 라인들(70)은 상기 층간절연막(64) 상에서 일정한 피치로 배치된다. 상기 비트라인(68)과 상기 소스 스트래핑 라인(70)은 동일 선폭을 가진다.
상기 소스 스트래핑 라인들(70)은 상기 더미 워드라인(58d)이 형성되어 있는 영역까지 신장되어 상기 도전체 패턴(163)과 교차한다. 상기 소스 스트래핑 라인들(70)과 교차하는 도전체 패턴(163)에 상기 로컬 스트래핑 콘택(167a)이 형성되고, 상기 소스 스트래핑 라인(70)과 상기 도전체 패턴(163)은 상기 로컬 스트래핑 콘택(167a)을 통하여 연결된다. 상기 글로벌 스트래핑 콘택(167b)은 상기 도전체 패턴(163)의 단부에 형성될 수 있다. 상기 층간절연막(64) 상에는 접지 라인(171)이 형성되어 상기 글로벌 스트래핑 콘택(167b)을 통하여 상기 도전체 패턴(163)에 접속된다. 상기 도전체 패턴(163)에는 복수개의 소스 스트래핑 라인들(70)이 전기적으로 연결된다. 따라서, 상기 소스 스트래핑 라인들(70)과 상기 매몰 채널층(57)에 전기적으로 연결된 소오스 영역들(60s)은 상기 접지 라인(171)을 통하여 접지된다. 소오스 영역들(60s)이 접지되는 경우를 예로들어 상기 도전체 패턴(163)이 상기 접지 라인(171)에 연결되었으나, 상기 소오스 영역들(60s)에 접지 이외의 다른 전기적 신호가 입력되는 반도체 장치인 경우에는 상기 접지 라인(171)은 전기적 신호 입력을 위한 배선 패턴일 수 있다.
도 4a는 본 발명의 제 3 실시예에 따른 반도체 장치의 평면도이고, 도 4b는 도 4a의 IV-IV'를 따라 취해진 단면도이다.
도 4a 및 도 4b를 참조하면, 제 1 실시예와 마찬가지로, 반도체 기판(50)에 복수개의 평행한 활성영역들(54, 56)이 일정한 피치로 형성되어 있다. 상기 활성영역들은 복수개의 제 1 활성영역들(54)과 일정한 간격으로 상기 제 1 활성영역들(54) 사이에 배치된 소스 스트래핑 활성영역들(56)이다. 본 발명에서 상기 활성영역들은 일정한 피치로 형성되기 때문에 종래기술과 같이 소스 스트래핑 활성영역에 인접한 활성영역에 형성되는 셀 트랜지스터의 특성의 변화가 억제된다. 상기 소스 스트패링 활성영역들(56)에는 매몰 채널층(57)이 형성되어 있다. 상기 매몰 채널층(57)은 상기 반도체 기판(50)의 도전형과 다른 도전형의 불순물 확산층으로서 도전성을 띠고 있다. 상기 활성영역들(54, 56)의 상부를 가로질러 복수개의 워드라인들(58)이 배치된다.
상기 워드라인들(58)은 반복되는 쌍으로 구성될 수 있다. 각 워드라인(58)의 일 방향의 제 1 활성영역들(54)에는 각각 드레인 영역들(60d)가 형성될 수 있고, 타 방향의 제 1 활성영역들(54)에는 소오스 영역들(60s)이 형성될 수 있다. 상기 소오스 영역들(60s)은 상기 워드라인(58)과 평행하게 상기 제 1 활성영역들(54) 및 상기 소스 스트래핑 활성영역들(56)과 교차하는 제 1 활성영역(55)을 따라 전기적으로 연결되어 공통 소오스 라인을 형성할 수 있다.
상기 매몰 채널층(57)은 상기 소스 스트래핑 활성영역(56)을 따라 신장되어 자신과 교차하는 공통 소오스 라인, 즉 소오스 영역들(60s)을 전기적으로 연결한다.
상기 워드라인들(58)은 일 방향에 인접한 워드라인과는 제 1 간격으로 배치 되고, 타 방향에 인접한 워드라인과는 제 2 간격으로 배치된다. 상기 제 1 간격으로 배치된 워드라인들(58) 사이의 활성영역에 소오스 영역(60s)이 형성되고, 상기 제 2 간격으로 배치된 워드라인들(58) 사이의 활성영역에 드레인 영역(60d)이 형성된다면, 상기 제 1 간격은 상기 제 2 간격보다 좁다. 이 경우, 상기 제 1 간격은 최소 선폭일 수 있고, 상기 제 2 간격은 콘택 패턴과 워드라인의 정렬마진이 최소 선폭에 더해진 것일 수 있다.
상기 워드라인들(58)의 외곽에는 광 특성으로 인한 워드라인의 변형을 방지하기 위하여 더미 워드라인들(58d)가 형성되어 있다. 상기 더미 워드라인들(58d)는 상기 워드라인들(58)과 평행하게 상기 활성영역들(54, 56)의 상부를 가로지르며, 필요에 따라 3 라인 이상으로 형성할 수 있고, 서로 연결될 수도 있다. 제 3 실시예에서, 상기 더미 워드라인들(58d) 가운데 적어도 하나는 제 1 실시예의 도전체 패턴(도 2a 및 도 2b의 63)에 대응되어 상기 소스 스트래핑 라인(70)과 접지 라인(271)을 전기적으로 연결한다.
상기 층간절연막(64)을 관통하여 상기 드레인 영역들(60d)의 각각에 접속된 비트라인 콘택(66d)이 형성된다. 각 워드라인들(58)의 일 방향에서 상기 비트라인 콘택들(66d)은 상기 워드라인(58)과 평행한 방향으로 배열된다. 상기 워드라인(58)과 평행한 방향으로 배열된 비트라인 콘택들(66d) 사이에 일정 간격으로 상기 매몰 채널층(17)에 접속된 소스 콘택들(66s)이 상기 층간절연막(64)을 관통하여 형성된다. 제 1 실시예의 도전체 패턴에 대응되는 상기 더미 패턴(63)의 상부에는 로컬 스트래핑 콘택(267a) 및 글로벌 스트래핑 콘택(267b)이 상기 층간절연막(64)을 관 통하여 형성된다.
상기 층간절연막(64) 상에 드레인 영역들(60d)에 접속되는 비트라인들(68)과, 상기 소스 영역들(60s)에 전기적으로 연결된 소스 스트래핑 라인들(70)이 일정한 피치로 형성된다. 상기 비트라인들(68)은 각각 상기 제 1 활성영역들(14)에 대응되어 그 하부의 비트라인 콘택(66d)을 통하여 드레인 영역들(60d)에 접속되고, 상기 소스 스트래핑 라인들(70)은 상기 소스 스트래핑 활성영역들(16)에 대응되어 그 하부의 소스 콘택들(66s)을 통하여 상기 소스 영역들(60s)에 전기적으로 연결된다. 상기 비트라인들(68)과 상기 소스 스트래핑 라인들(70)은 상기 층간절연막(64) 상에서 일정한 피치로 배치된다. 상기 비트라인(68)과 상기 소스 스트래핑 라인(70)은 동일 선폭을 가진다.
상기 소스 스트래핑 라인들(70)은 상기 더미 워드라인(58d)이 형성되어 있는 영역까지 신장되어 상기 더미 워드라인(58d) 가운데 적어도 하나와 교차한다. 상기 소스 스트래핑 라인들(70)과 교차하는 더미 워드라인(58d)에 상기 로컬 스트래핑 콘택(267a)이 형성되고, 상기 소스 스트래핑 라인(70)과 상기 더미 워드라인(58d) 가운데 어느 하나는 상기 로컬 스트래핑 콘택(267a)을 통하여 연결된다. 상기 글로벌 스트래핑 콘택(267b)은 상기 로컬 스트래핑 콘택(267a)이 접속된 더미 워드라인(58d)의 단부에 형성될 수 있다. 상기 층간절연막(64) 상에는 접지 라인(271)이 형성되어 상기 글로벌 스트래핑 콘택(267b)을 통하여 상기 로컬 스트래핑 콘택(267a)이 접속된 더미 워드라인(58d)에 접속된다. 상기 접지 라인(271)에 접속된 더미 워드라인(58d)에는 복수개의 소스 스트래핑 라인들(70)이 전기적으로 연결된다. 따라 서, 상기 소스 스트래핑 라인들(70)과 상기 매몰 채널층(57)에 전기적으로 연결된 소오스 영역들(60s)은 상기 접지 라인(271)을 통하여 접지된다. 소오스 영역들(60s)이 접지되는 경우를 예로들어 상기 도전체 패턴(63)이 상기 접지 라인(271)에 연결되었으나, 상기 소오스 영역들(60s)에 접지 이외의 다른 전기적 신호가 입력되는 반도체 장치인 경우에는 상기 접지 라인(271)은 전기적 신호 입력을 위한 배선 패턴일 수 있다.
제 3 실시예는 제 1 실시예와 달리 더미 워드라인들 사이에 별도의 도전체 패턴(도 2a 및 도 2b의 63)을 형성하는 단계가 요구되지 않고, 광 특성에 의한 워드라인의 변형을 방지하기 위한 더미 워드라인(58d)을 통하여 소오스 영역들(60s)에 전기적 신호를 전달할 수 있다.
도 5a는 본 발명의 제 4 실시예에 따른 반도체 장치의 평면도이고, 도 5b는 도 5a의 V-V'를 따라 취해진 단면도이다.
도 5a 및 도 5b를 참조하면, 제 1 실시예와 마찬가지로, 반도체 기판(50)에 복수개의 평행한 활성영역들(54, 56)이 일정한 피치로 형성되어 있다. 상기 활성영역들은 복수개의 제 1 활성영역들(54)과 일정한 간격으로 상기 제 1 활성영역들(54) 사이에 배치된 소스 스트래핑 활성영역들(56)이다. 본 발명에서 상기 활성영역들은 일정한 피치로 형성되기 때문에 종래기술과 같이 소스 스트래핑 활성영역에 인접한 활성영역에 형성되는 셀 트랜지스터의 특성의 변화가 억제된다. 상기 소스 스트패링 활성영역들(56)에는 매몰 채널층(57)이 형성되어 있다. 상기 매몰 채널층(57)은 상기 반도체 기판(50)의 도전형과 다른 도전형의 불순물 확산층으로서 도전 성을 띠고 있다.
상기 활성영역들(54, 56)의 상부를 가로질러 복수개의 워드라인들(58)이 배치된다. 상기 워드라인들(58)의 외곽에는 광 특성으로 인한 워드라인의 변형을 방지하기 위하여 더미 워드라인들(58d)이 형성되어 있다. 상기 더미 워드라인들(58d)은 상기 워드라인들(58)과 평행하게 상기 활성영역들(54, 56)의 상부를 가로지르며, 필요에 따라 3 라인 이상으로 형성할 수 있고, 서로 연결될 수도 있다.
상기 워드라인들(58)은 반복되는 쌍으로 구성될 수 있다. 각 워드라인(58)의 일 방향의 제 1 활성영역들(54)에는 각각 드레인 영역들(60d)가 형성될 수 있고, 타 방향의 제 1 활성영역들(54)에는 소오스 영역들(60s)이 형성될 수 있다. 상기 소오스 영역들(60s)은 상기 워드라인(58)과 평행하게 상기 제 1 활성영역들(54) 및 상기 소스 스트래핑 활성영역들(56)과 교차하는 제 1 활성영역(55)을 따라 전기적으로 연결되어 공통 소오스 라인을 형성할 수 있다.
상기 매몰 채널층(57)은 상기 소스 스트래핑 활성영역(56)을 따라 신장되어 자신과 교차하는 공통 소오스 라인, 즉 소오스 영역들(60s)을 전기적으로 연결한다.
상기 워드라인들(58)은 일 방향에 인접한 워드라인과는 제 1 간격으로 배치되고, 타 방향에 인접한 워드라인과는 제 2 간격으로 배치된다. 상기 제 1 간격으로 배치된 워드라인들(58) 사이의 활성영역에 소오스 영역(60s)이 형성되고, 상기 제 2 간격으로 배치된 워드라인들(58) 사이의 활성영역에 드레인 영역(60d)이 형성된다면, 상기 제 1 간격은 상기 제 2 간격보다 좁다. 이 경우, 상기 제 1 간격은 최소 선폭일 수 있고, 상기 제 2 간격은 콘택 패턴과 워드라인의 정렬마진이 최소 선폭에 더해진 것일 수 있다.
상기 더미 워드라인들(58d) 사이 또는 상기 더미 워드라인들(58d)에 인접한 기판에 상기 제 1 활성영역들(54) 및 상기 소스 스트래핑 활성영역들(56)과 교차하는 제 3 활성영역(351)이 형성되어 있다. 상기 제 3 활성영역(351)에 불순물이 주입되어 상기 워드라인(58)에 평행한 라인형상의 도전성 확산층(360)이 형성되어 있다.
상기 층간절연막(64)을 관통하여 상기 드레인 영역들(60d)의 각각에 접속된 비트라인 콘택(66d)이 형성된다. 각 워드라인들(58)의 일 방향에서 상기 비트라인 콘택들(66d)은 상기 워드라인(58)과 평행한 방향으로 배열된다. 상기 워드라인(58)과 평행한 방향으로 배열된 비트라인 콘택들(66d) 사이에 일정 간격으로 상기 매몰 채널층(17)에 접속된 소스 콘택들(66s)이 상기 층간절연막(64)을 관통하여 형성된다. 상기 도전체 패턴(63) 상부에는 로컬 스트래핑 콘택(367a) 및 글로벌 스트래핑 콘택3(67b)이 상기 층간절연막(64)을 관통하여 형성된다.
상기 층간절연막(64) 상에 드레인 영역들(60d)에 접속되는 비트라인들(68)과, 상기 소스 영역들(60s)에 전기적으로 연결된 소스 스트래핑 라인들(70)이 일정한 피치로 형성된다. 상기 비트라인들(68)은 각각 상기 제 1 활성영역들(14)에 대응되어 그 하부의 비트라인 콘택(66d)을 통하여 드레인 영역들(60d)에 접속되고, 상기 소스 스트래핑 라인들(70)은 상기 소스 스트래핑 활성영역들(16)에 대응되어 그 하부의 소스 콘택들(66s)을 통하여 상기 소스 영역들(60s)에 전기적으로 연결된 다. 상기 비트라인들(68)과 상기 소스 스트래핑 라인들(70)은 상기 층간절연막(64) 상에서 일정한 피치로 배치된다. 상기 비트라인(68)과 상기 소스 스트래핑 라인(70)은 동일 선폭을 가진다.
상기 소스 스트래핑 라인들(70)은 상기 더미 워드라인(58d)이 형성되어 있는 영역까지 신장되어 상기 도전성 확산층(360)과 교차한다. 상기 소스 스트래핑 라인들(70)과 교차하는 상기 도전성 확산층(360)에 상기 로컬 스트래핑 콘택(367a)이 형성된다. 상기 소스 스트래핑 라인(70)과 상기 도전성 확산층(360)은 상기 로컬 스트래핑 콘택(367a)을 통하여 연결된다. 상기 글로벌 스트래핑 콘택(367b)은 도전성 확산층(360)의 단부에 형성될 수 있다. 상기 층간절연막(64) 상에는 접지 라인(71)이 형성되어 상기 글로벌 스트래핑 콘택(367b)을 통하여 상기 도전성 확산층(360)에 접속된다. 상기 도전성 확산층(360)에는 복수개의 소스 스트래핑 라인들(70)이 전기적으로 연결된다. 따라서, 상기 소스 스트래핑 라인들(70)과 상기 매몰 채널층(57)에 전기적으로 연결된 소오스 영역들(60s)은 상기 접지 라인(371)을 통하여 접지된다. 상기 매몰 채널층(57)은 상기 제 3 활성영역(351)까지 신장되어 상기 도전성 확산층(360)과 전기적으로 연결될 수 있다. 따라서, 제 1 실시예 내지 제 4 실시예의 소스 스트래핑 라인들(70)에 접속된 도전성 라인에 비해 상대적으로 높은 도전성 확산층의 저항은 소오스 스트래핑 라인(70)과 매몰 채널층(57)을 모두 상기 도전성 확산층(360)에 연결함으로써 어느 정도 보상할 수 있다. 또한, 실리사이드 공정을 적용하여 상기 워드라인들(58) 및 상기 더미 워드라인들(58d) 양측의 제 1 활성영역(54), 제 2 활성영역(55), 소스 스트래핑 활성영역(56) 및 제 3 활성 영역(351) 상에 실리사이드층을 형성하는 경우, 상기 제 2 활성영역(351)의 저항이 낮아지게 되므로 제 1 내지 제 4 실시예의 도전성 라인과 동등하거나 유사한 정도의 도전성을 제 3 활성영역(351)이 가질 수 있다. 상기 제 3소오스 영역들(60s)이 접지되는 경우를 예로들어 상기 도전성 확산층(360)이 상기 접지 라인(371)에 연결되었으나, 상기 소오스 영역들(60s)에 접지 이외의 다른 전기적 신호가 입력되는 반도체 장치인 경우에는 상기 접지 라인(371)은 전기적 신호 입력을 위한 배선 패턴일 수 있다.
본 발명의 실시예들에서 자기정렬 실리사이드 공정을 적용하는 경우에는 상기 워드라인(58) 및 더미 워드라인(58d) 상부와, 상기 워드라인(58) 및 상기 더미 워드라인(58d) 양측에 노출된 활성영역들 상부에 저저항의 실리사이드층이 형성될 수 있다.
상술한 것과 같이 본 발명에 따르면, 활성영역들을 일정한 피치로 형성하여 소오스 스트래핑 활성영역에 인접한 활성영역이 변형되는 것을 막을 수 있고, 소오스 콘택과 비트라인 콘택을 동일 선상에 배치함으로써 워드라인을 휘어지게 형성할 필요가 없기 때문에 소오스 스트래핑 활성영역에 인접한 셀 트랜지스터의 특성 변화를 막을 수 있다.
또한, 소오스 스트래핑 라인들과 비트라인들이 일정한 피치로 형성할 수 있고, 소오스 스트래핑 라인 하부에 형성된 도전성 라인을 통해 접지 라인에 소오스 스트래핑 라인을 연결하기 때문에, 비트라인 및 소오스 스트래핑 라인보다 높은 레 벨의 배선 형성 마진을 엄격하게 제어하지 않아도 된다.

Claims (19)

  1. 반도체 기판에 형성된 복수개의 소스 영역들 및 드레인 영역들;
    상기 소스 영역과 상기 드레인 영역 사이에 배치된 복수개의 워드라인들;
    상기 워드라인들과 평행하게 상기 반도체 기판 상에 형성된 도전성 라인;
    상기 드레인 영역들에 접속되어 상기 워드라인들 상부를 가로지르는 복수개의 비트라인들;
    상기 도전성 라인 상부에 형성되어 상기 워드라인들 상부를 가로지르며 상기 소스 영역들 및 상기 도전성 라인에 접속된 복수개의 소스 스트래핑 라인들; 및
    상기 도전성 라인에 접속된 접지 라인을 포함하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 비트라인들 및 상기 소스 스트래핑 라인들은 일정한 피치로 배치된 것을 특징으로 하는 반도체 장치.
  3. 청구항 2에 있어서,
    상기 비트라인 및 상기 소스 스트래핑 라인은 동일 선폭을 가지는 것을 특징으로 하는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 드레인 영역과 상기 비트라인을 전기적으로 연결하는 비트라인 콘택들; 및
    상기 소스 영역과 상기 소스 스트래핑 라인을 전기적으로 연결하는 소스 콘택들을 더 포함하되,
    인접한 워드라인들 사이에 상기 소스 콘택들과 상기 비트라인 콘택들이 상기 워드라인과 평행하게 배열된 것을 특징으로 하는 반도체 장치.
  5. 청구항 4에 있어서,
    상기 소스 스트래핑 라인과 평행하게 상기 워드라인들 하부의 반도체 기판에 형성되어 복수개의 소스 영역들을 전기적으로 연결하는 매몰 채널층을 더 포함하되,
    상기 소스 콘택은 상기 매몰 채널층에 형성되어 상기 비트라인 콘택들과 함께 상기 워드라인과 평행하게 배열된 것을 특징으로 하는 반도체 장치.
  6. 청구항 1에 있어서,
    상기 도전성 라인은 상기 소스 스트래핑 라인과 교차하여 상기 워드라인과 평행하게 형성된 도전체 패턴인 것을 특징으로 하는 반도체 장치.
  7. 청구항 1에 있어서,
    상기 도전성 라인은 상기 소스 스트래핑 라인과 교차하여 상기 워드라인과 평행하게 상기 반도체 기판에 형성된 도전성 확산층인 것을 특징으로하는 반도체 장치.
  8. 청구항 1에 있어서,
    상기 도전성 라인은 상기 워드라인들 외곽에 배치된 더미 워드라인인 것을 특징으로 하는 반도체 장치.
  9. 청구항 1에 있어서,
    상기 워드라인과 교차하여 상기 반도체 기판에 평행하게 형성된 복수개의 제 1 활성영역들; 및
    상기 제 1 활성영역들과 교차하여 상기 제 1 활성영역들을 연결하는 제 1 활성영역들을 더 포함하되,
    상기 소스 영역은 상기 워드라인들과 평행하게 상기 제 2 활성영역에 형성되고, 상기 드레인 영역은 상기 워드라인들 사이의 제 1 활성영역들에 각각 형성된 것을 특징으로 하는 반도체 장치.
  10. 청구항 9에 있어서,
    상기 제 1 활성영역들 사이에 규칙적으로 배치되어 상기 소스 스트래핑 라인과 평행하게 상기 소스 스트래핑 라인 하부에 형성된 소스 스트래핑 활성영역; 및
    상기 소스 스트래핑 활성영역에 형성되어 복수개의 소스 영역들을 전기적으 로 연결하는 매몰 채널층을 더 포함하는 반도체 장치.
  11. 청구항 9에 있어서,
    상기 매몰 채널층 및 상기 드레인 영역이 형성된 제 1 활성영역들은 동일 피치로 배치된 것을 특징으로 하는 반도체장치.
  12. 반도체 기판에 일정한 피치로 형성된 복수개의 활성영역들;
    상기 활성영역들과 교차하여 형성되며 상기 활성영역들이 전기적으로 연결된 복수개의 소스 영역들;
    상기 소스 영역들 사이의 활성영역들에 각각 형성된 복수개의 드레인 영역들;
    상기 소스 영역과 상기 드레인 영역들 사이에 배치되어 상기 활성영역들의 상부를 가로지르는 복수개의 워드라인들;
    상기 워드라인들 외곽에 상기 워드라인과 평행하게 배치된 도전성 라인;
    적어도 하나의 활성영역에 형성되어 상기 워드라인들과 교차하여 상기 소스 영역들을 전기적으로 연결하는 매몰 채널층;
    상기 워드라인들 및 상기 도전성 라인 상에 상기 워드라인들의 상부를 가로질러 배치되며, 상기 매몰 채널층 및 상기 도전성 라인을 전기적으로 연결하는 소스 스트래핑 라인들; 및
    상기 워드라인들 상부를 가로질러 상기 드레인 영역들에 접속된 복수개의 평 행한 비트라인들을 포함하는 반도체 장치.
  13. 청구항 12에 있어서,
    각 워드라인의 일 방향에 배치된 드레인 영역들에 각각 접속된 비트라인 콘택들; 및
    각 워드라인의 일방향에 배치된 비트라인 콘택들의 배열 방향의 연장선 상에 배치되며, 상기 매몰 채널층에 접속된 소스 콘택을 더 포함하는 반도체 장치.
  14. 청구항 12에 있어서,
    상기 소스 스트래핑 라인 및 상기 비트라인의 선폭은 동일한 것을 특징으로 하는 반도체 장치.
  15. 청구항 14에 있어서,
    상기 소스 스트래핑 라인과 상기 비트라인은 일정한 피치로 배치된 것을 특징으로 하는 반도체 장치.
  16. 청구항 12에 있어서,
    상기 워드라인들 외곽에 배치되어, 상기 워드라인과 평행하게 상기 활성영역들의 상부를 가로지르는 복수개의 더미 워드라인들을 더 포함하되, 상기 도전성 라인은 상기 더미 워드라인들 사이에 배치된 도전체 패턴인 것을 특징으로 하는 반도 체 장치.
  17. 청구항 12에 있어서,
    상기 워드라인들 외곽에 배치되어, 상기 워드라인과 평행하게 상기 활성영역들의 상부를 가로지르는 복수개의 더미 워드라인들을 더 포함하되, 상기 도전성 라인은 상기 더미 워드라인들 외곽에 배치된 도전체 패턴인 것을 특징으로 하는 반도체 장치.
  18. 청구항 12에 있어서,
    상기 워드라인들 외곽에 배치되어, 상기 워드라인과 평행하게 상기 활성영역들의 상부를 가로지르는 복수개의 더미 워드라인들을 더 포함하되, 상기 도전성 라인은 적어도 하나의 더미 워드라인인 것을 특징으로 하는 반도체 장치.
  19. 청구항 12에 있어서,
    상기 도전성 라인은 상기 워드라인들 외곽에 상기 워드라인과 평행하게 배치되어 상기 워드라인들을 가로지르는 복수개의 매몰 채널층들을 전기적으로 연결하는 것을 특징으로 하는 반도체 장치.
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