JP5097096B2 - 半導体集積回路 - Google Patents
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Description
図1は本発明の第1の実施形態に係る半導体集積回路におけるESD保護回路の構成を示す図である。図1において、(a)は平面図、(b)はa−a’断面図、(c)はb−b’断面図である。本実施形態および以下の実施形態では、ESD保護回路はMOS型保護回路であるものとしている。図1において、ESD保護回路10はマルチフィンガー構造をとったMOS型保護回路であり、1,2,3はそれぞれESD保護回路10のゲート、ソース、ドレインである。
図2は本発明の第2の実施形態に係る半導体集積回路におけるESD保護回路の構成をを示す図である。図2において、(a)は平面図、(b)はa−a’断面図、(c)はb−b’断面図である。図2の構成は、図1の構成と同様のESD保護回路10を有する。
図3は本発明の第3の実施形態に係る半導体集積回路におけるESD保護回路の構成を示す図である。図3において、(a)は平面図、(b)はa−a’断面図、(c)はb−b’断面図である。図3の構成は、図1の構成と同様のESD保護回路10を有する。
図4は本発明の第4の実施形態に係る半導体集積回路におけるESD保護回路の構成を示す図である。図4において、(a)は平面図、(b)はa−a’断面図、(c)はb−b’断面図である。図4の構成は、図1の構成と同様のESD保護回路10を有する。また、図1の構成と同様の接続配線4,5,6,7を有する。
8,9,17,18,26,27,35,36 信号配線
10 ESD保護回路
100,110,115,120,125 半導体集積回路
103 ESD保護回路
101,111,116,121,126 内部ロジック領域
112,117,122,127 電源供給用PAD
123,128 信号用PAD
Claims (8)
- ESD保護回路と、
前記ESD保護回路上に構成され、前記ESD保護回路に接続される接続配線と、
前記ESD保護回路上を通る信号配線とを備え、
前記接続配線は、配線優先方向が横方向である第1の配線層と、配線優先方向が縦方向である第2の配線層とにおいて、それぞれ、当該配線層における配線優先方向に一致する方向に配置された配線を含み、
前記信号配線は、前記第1の配線層において、横方向に延びて配置された配線と、前記第2の配線層において、縦方向に延びて配置された配線とを含む
ことを特徴とする半導体集積回路。 - ESD保護回路と、
前記ESD保護回路上に構成され、前記ESD保護回路に接続される接続配線とを備え、
前記接続配線は、少なくとも1つの配線層において、複数の配線片が間隔を空けてアレイ状に並べて配置されたアレイ構成からなり、当該配線層において、他の配線が、配線片の間を、横方向および縦方向に延びて通過可能になっている
ことを特徴とする半導体集積回路。 - 請求項2において、
前記ESD保護回路上を通る信号配線を備え、
前記接続配線は、2層以上の配線層において、前記アレイ構成からなり、
前記信号配線は、前記アレイ構成が配置された第1の配線層において、配線片の間を横方向に延びて配置された配線と、前記アレイ構成が配置された第2の配線層において、配線片の間を縦方向に延びて配置された配線とを含む
ことを特徴とする半導体集積回路。 - 請求項1または3において、
前記第1の配線層と前記第2の配線層とは、配線層の重なり方向において、隣り合っている
ことを特徴とする半導体集積回路。 - 請求項4において、
前記第1の配線層に配置された横方向に延びる信号配線と、前記第2の配線層に配置された縦方向に延びる信号配線とが、前記ESD保護回路上で、接続されている
ことを特徴とする半導体集積回路。 - 請求項1または2において、
前記ESD保護回路は、内部ロジック領域に配置されている
ことを特徴とする半導体集積回路。 - 請求項6において、
前記内部ロジック領域上に、電源供給用PADが設けられており、
前記ESD保護回路は、前記電源供給用PADの近傍に、配置されている
ことを特徴とする半導体集積回路。 - 請求項6において、
前記内部ロジック領域上に、信号用PADが設けられており、
前記ESD保護回路は、前記信号用PADの近傍に、配置されている
ことを特徴とする半導体集積回路。
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