KR101784519B1 - 반도체 소자의 레이아웃 - Google Patents

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Abstract

본 발명은 반도체 소자의 레이아웃에 관한 것으로, 설계 레이아웃을 변경하여 패터닝(Patterning) 및 공정 마진(Process Margin)을 개선하여 소자의 특성을 향상시키는 기술이다.
본 발명에 따른 반도체 소자의 레이아웃은 게이트를 포함하는 다수의 유닛(Unit)과, 하나의 활성영역 내에 위치하는 상기 다수의 유닛(Unit)과, 유닛(Unit)들 사이에 위치하는 소자분리용 게이트 패턴을 포함하는 것을 특징으로 한다.

Description

반도체 소자의 레이아웃{LAYOUT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 레이아웃에 관한 것이다. 보다 상세하게는 트랜지스터를 포함하는 반도체 소자의 레이아웃에 관한 것이다.
최근 반도체 소자의 제조 원가 절감을 위한 넷 다이 증가가 중요한 이슈가 되고 있다. 넷 다이를 증가시키기 위해서는 반도체 소자의 디자인 룰의 축소가 반드시 필요한 상황이다. 디자인 룰이 축소되면서 관련 레이어의 패턴 사이즈도 축소되는데, 이러한 경우 공정 마진이 감소되고, 공정 장비의 한계 상황에 근접하게 된다. 이로 인해 공정 마진 감소 및 재작업율 증가에 따른 수율 저하로 제조 원가가 상승하는 문제점이 발생하게 된다.
이러한 문제점을 해결하기 위해 신규 장비의 개발 및 도입, 패턴의 해상도 향상을 위한 하드마스크 공정 도입, 평탄도 향상, 포토레지스트의 개발, 반사방지막 공정 추가, OPC(Optical Priximity Correction)등의 방법을 사용하고 있다. 그러나, 이러한 경우도 대부분 원가 상승 요인을 포함하고 있다.
도 1은 종래기술에 따른 반도체 소자의 레이아웃을 도시한 것이다. 도 1을 참조하면 하나 또는 두 개의 게이트(110)를 포함하는 활성영역(100) 및 소자분리영역(105)이 배치된다. 그리고, 소자분리영역(105) 내에는 게이트(110)와 평행한 더미 게이트(115)가 배치된다. 이때, 게이트(110)의 길이는 활성영역(100)의 선폭(w1)을 기준으로 형성한다.
또한, 소스/드레인 영역의 형성을 위한 접합 임플란트 영역(122)이 배치되는데, 접합 임플란트 영역(122)의 경계부의 양끝단이 활성영역(200) 외곽에 형성되도록 한다.
상술한 바와 같이, 활성영역(100)의 선폭(w1)을 기준으로 게이트(110)의 길이가 결정되므로 도 1a에 도시된 바와 같이 설계 특성을 확보하기 위해 트랜지스터의 사이즈가 다양하게 사용되는 경우에는 불규칙한 크기의 활성영역(100) 및 게이트(110)를 형성해야 한다. 따라서, 패턴 밀도 차이가 발생하고 불규칙한 패턴의 라인/스페이스 모양으로 인해 공정 마진을 확보하기 어려워진다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 설계 레이아웃을 변경하여 패터닝(Patterning) 및 공정 마진(Process Margin)을 개선시키고자 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 레이아웃은 게이트를 포함하는 다수의 유닛(Unit)과, 하나의 활성영역 내에 위치하는 상기 다수의 유닛(Unit)과, 유닛(Unit)들 사이에 위치하는 소자분리용 게이트 패턴을 포함하는 것을 특징으로 한다.
나아가, 활성영역 내에 접합 임플란트(Junction Implant) 영역을 더 포함하는 것을 특징으로 하며, 게이트의 길이방향 양끝단은 활성영역 에지부의 경계면에 형성되는 것을 특징으로 한다. 그리고, 다수의 유닛에 포함되는 게이트는 일정한 길이로 형성되는 것을 특징으로 한다. 또한, 접합 임플란트 영역의 상하 양끝단은 활성영역 내에 형성되는 것을 특징으로 한다.
그리고, 활성영역 외곽을 따라 웰 바이어스 라인(Well Bias Line)을 더 포함하는 것을 특징으로 한다. 더미 게이트는 웰 바이어스 라인의 전원과 연결되는 것을 특징으로 한다.
또한, 하나의 유닛은 하나 또는 두 개의 게이트를 포함하는 것을 특징으로 하며, 더미 게이트는 게이트들 사이에 위치하는 것을 특징으로 한다.
그리고, 다수의 게이트는 모두 일정한 길이를 갖는 것을 특징으로 하고, 활성영역 내의 게이트 중 최외곽 양측에 더미 게이트를 더 포함하는 것을 특징으로 한다. 여기서, 활성영역은 주변회로 영역에 형성된 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 레이아웃은 다음과 같은 효과를 제공한다.
첫째, 박스 형태의 활성영역을 형성함으로써 활성영역 패턴이 단순화되어 공정 마진이 향상된다.
둘째, 게이트의 규칙적인 배열 및 인접한 게이트 간에 동일한 공간 조건을 확보할 수 있어 공정 마진이 향상된다.
셋째, 활성영역 및 게이트의 패턴 사이즈 균일도 특성이 향상되며, 동일 장비를 적용 시 해상도가 향상되는 효과를 얻을 수 있다.
넷째, 장비 투자, 공정 단계 수의 증가에 다른 반도체 소자의 제조 원가 상승 요인을 배제하고, 수율이 향상되어 원가 절감을 통한 이익의 극대화 효과를 얻을 수 있다.
도 1은 종래 기술에 따른 반도체 소자의 레이아웃 도시한 도면.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 레이아웃을 도시한 도면.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 레이아웃의 일실시예에 대해 상세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 설계 레이아웃(Layout)을 도시한 것으로, 주변회로 영역을 나타낸다. 먼저, 도 2a를 참조하면 박스 형태의 활성영역(200)이 배치되고, 하나의 활성영역(200) 내에 다수의 게이트(210)가 배치된다. 이때, 게이트(210)는 일측 에지부에 콘택과 연결하기 위한 게이트 패드(210a)를 포함한다. 이와 같이, 하나 또는 두개의 게이트(210)를 포함하는 다수의 유닛을 포함하도록 박스 형태의 활성영역(200)을 형성함으로써, 활성영역(200)들 사이의 선폭(W1) 차이 또는 불균일한 공간(Space) 분포에 따른 공정 마진 감소등의 문제를 해결할 수 있다.
또한, 활성영역(200)의 선폭(W1)을 기준으로 게이트(210) 전체의 길이를 결정하는데, 도 2a에 도시된 바와 같이 활성영역(200)의 선폭(W1)이 일정하므로 게이트(210)가 일정한 길이를 갖도록 설계하는 것이 가능하게 된다. 즉, 게이트(210) 길이를 설정하는 기준이 활성영역(200)의 선폭(W1)이 아닌 소스/드레인 접합 임플란트 영역(222)의 오픈 사이즈(Open Size)를 기준으로 설정 및 적용한다.
그리고, 게이트(210)들 사이에 소자분리용 게이트(215)를 배치하여 칩의 사이즈가 증가되는 문제없이 소자분리가 가능하도록 한다. 하나의 트랜지스터는 두 개의 게이트(210)를 포함하므로, 소자분리용 게이트(215)는 트랜지스터들 사이에 형성하는 것이 바람직하다. 또한, 소자분리용 게이트(215)는 웰 바이어스 라인(220)의 전원과 연결되도록 하는 것이 바람직하다. 웰 바이어스 라인(220)은 활성영역(200) 외곽을 따라 배치된다. 일반적으로 반도체 소자의 동작 시 웰 바이어스 파워(Well Bias Power)는 트랜지스터의 오프(Off) 전압과 동일하다. 따라서, 웰 바이어스 파워가 연결된 소자분리용 게이트(215)는 오프 상태를 유지하게 되어 소자분리 역할을 할 수 있다.
그리고, 접합 임플란트(Junction Implant) 영역(222)은 트랜지스터 채널 끝단과 활성영역(200) 에지부의 경계면을 기준으로 설정할 수 있다(도 2a의 'A'영역). 한편, 접합 임플란트 영역(222)이 활성영역(200)과 중첩되도록 접합 임플란트 영역(222)을 활성영역(200) 선폭(W1)에 비해 작게 형성할 수도 있다(도 2a의 'B'영역). 도 2a의 'B'영역과 같이 접합 임플란트 영역(222)의 양끝단이 모두 활성영역(200) 상에 형성되도록 함으로써 트랜지스터의 한 방향은 활성영역 상에 형성되고, 다른 한 방향은 활성영역의 에지부에 걸쳐지게 형성되면서 발생되는 변화를 최소화 할 수 있다.
또한, 접합 임플란트 영역(222)이 소스/드레인 영역과 일정한 중첩 마진 및 공간 마진을 갖도록 하는 것이 바람직하다. 예컨대, 접합 임플란트 영역(222)의 경계부가 소자분리용 게이트(215) 상에 형성되도록 설계한다.
또한, 소자분리용 게이트(215) 이외에도 최외각에 더미 게이트(217)가 배치되는데, 더미 게이트(217)는 게이트(210) 형성과 동시에 형성되며 외곽에 형성된 게이트(210)가 효과적으로 패터닝되도록 도와주는 역할을 한다. 이러한 더미 게이트(217)는 접합 임플란트 영역(222) 또는 활성영역(200) 외곽에 위치하거나 접합 임플란트 영역(222) 또는 활성영역(200)과 일부 중첩되도록 위치한다. 예컨대, 도 2a에 도시된 바와 같이 더미 게이트(217)는 활성영역(200) 외곽에 위치하고, 접합 임플란트 영역(222)과 일부 중첩되도록 위치할 수 있다.
도 2b는 '도 2a'의 레이아웃에 금속 배선 및 콘택이 추가적으로 배치된 레이아웃을 도시한 것이다. 게이트(210)와 게이트(210) 사이의 활성영역(200)에 다수의 콘택(225)이 배치되고, 게이트(210) 일측 에지부의 게이트 패드(210a)에 하나의 콘택(225)이 배치된다. 그리고, 콘택(225)과 연결되는 금속 배선(230)이 배치된다.
금속 배선(230)은 게이트(210)와 평행한 방향으로 배열되는 것이 바람직하다. 이때, 게이트(210) 양측에 형성된 금속 배선(230) 중 게이트(210) 일측의 소스(Source) 영역에 위치한 금속 배선(230) 웰 바이어스 라인(220) 외곽으로 연장되도록 형성된다. 그리고, 게이트(210) 타측의 드레인(Drain) 영역에 위치한 금속 배선(230)은 콘택(225)을 통해 웰 바이어스 라인(220)과 연결되도록 형성된다.
상술한 바와 같이, 박스 형태의 활성영역을 형성함으로써 활성영역 패턴이 단순화되어 공정 마진이 향상된다. 또한, 게이트의 규칙적인 배열 및 인접한 게이트 간에 동일한 공간 조건을 확보할 수 있어 공정 마진이 향상된다. 그리고, 패턴 사이즈의 균일도 특성이 향상되며, 동일 장비를 적용 시 해상도가 향상되는 효과를 얻을 수 있다. 결과적으로 장비 투자, 공정 단계 수의 증가에 다른 반도체 소자의 제조 원가 상승 요인을 배제하고, 수율이 향상되어 원가 절감을 통한 이익의 극대화 효과를 얻을 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
200 : 활성영역 205 : 소자분리막
210 : 게이트 215 : 소자분리용 게이트
217 : 더미 게이트 220 : 웰 바이어스 라인
225 : 콘택 230 : 금속 배선

Claims (11)

  1. 일정한 폭을 갖는 하나의 활성영역과 오버랩되도록 배치되며 일정한 길이를 갖는 게이트를 포함하는 다수의 유닛(Unit) 및
    상기 활성영역과 오버랩되도록 배치되며 상기 게이트의 길이 방향으로 서로 다른 폭을 갖는 접합 임플란트 영역을 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 게이트의 길이방향 양끝단은 활성영역 에지부의 경계면에 형성되는 것을 특징으로 하는 반도체 소자의 레이아웃.
  4. 삭제
  5. 삭제
  6. 청구항 1에 있어서,
    상기 활성영역 외곽을 따라 웰 바이어스 라인(Well Bias Line)을 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  7. 청구항 6에 있어서,
    상기 활성영역 내의 게이트 중 최외곽 양측에 더미 게이트 및 상기 유닛들 사이에 위치하는 소자분리용 게이트 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  8. 청구항 1에 있어서,
    상기 유닛(Unit)은 하나 또는 두 개의 게이트를 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  9. 삭제
  10. 청구항 7에 있어서,
    상기 더미 게이트는 상기 웰 바이어스 라인의 전원과 연결되는 것을 특징으로 하는 반도체 소자의 레이아웃.
  11. 청구항 1에 있어서,
    상기 활성영역은 주변회로 영역에 형성된 것을 특징으로 하는 반도체 소자의 레이아웃.
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