JP2008277833A - 半導体装置並びにそのゲート及びメタルラインの形成方法 - Google Patents

半導体装置並びにそのゲート及びメタルラインの形成方法 Download PDF

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Abstract

【課題】 半導体装置に電気的特性、工程の影響、及び構造的安定性などを保証することができるパターンを提供する。
【解決手段】 半導体装置は、アクティブ領域上に長方向に延びるゲートラインと、アクティブ領域の外部に位置し、長方向に延びるゲートラインと接して、かつ、一辺がゲートラインの一側エッジの長方向の延長線に整列するゲートパッドからなるゲートとが形成され、ゲートにダミーゲート及び補助パターンが適用される。半導体装置は、複数個のセルで構成されるブロックで相異なる電力を供給する第１メタルラインパターンと、第１メタルラインパターンの間に位置し、セルに信号を伝達する第２メタルラインパターンとを含み、第１メタルラインの間の第２メタルラインパターンが形成されない領域に、長方向に少なくとも２つ以上に分割されたパターンで、ダミーメタルラインパターンが形成されたメタルラインが形成される。
【選択図】 図９

Description

本発明は半導体装置に関するものである。
さらに詳細には、本発明は、ゲートパッドを有し、またはゲートパターンを保護するためのダミーゲートパターンを有する半導体装置のゲート形成方法と、半導体装置のための電力を供給し信号を伝達するメタルライン形成方法と、クウォドカップルレシーバー（Quad Coupled Receiver）タイプの入出力バッファーを含む半導体装置に関するものである。
一般に、半導体装置には多数のトランジスター、キャパシター、抵抗などの素子が構成され、これらを電気的に連結するための配線が形成される。
半導体装置の設計において、素子や配線は電気的特性、工程の影響、構造的安定性などが保証されなければならない。特に、半導体装置が高集積化されるにつれて、素子、配線のパターンおよびレイアウトの重要性が、次第に高まりつつある。
特に、前記設計において、ＭＯＳトランジスターのゲートのパターンも重要な考慮事項である。ＭＯＳトランジスターのゲートは、一体に連結されたゲートラインとゲートパッドとを含む。ここで、ゲートパッドとは、ゲートラインとメタルレイヤーとがオーバーラップされながらゲートコンタクトを介して電気的に連結するようにレイアウトされる部分であり、オーバーラップマージン（overlap margin）を考慮した四角形状を有する。
一般的な半導体装置の一例であるＭＯＳトランジスターのゲートパッドは、図１Ａのように形成される。即ち、ＭＯＳトランジスター領域をなすアクティブ領域１０の上にゲートラインＧＬが形成され、その端部にゲートパッド１２が形成され、ゲートラインＧＬの両側のアクティブ領域１０上にはソースとドレインとをなすコンタクトＢＬＣ１が形成され、ゲートパッド１２上には上方のメタルライン（図示せず）との電気的な連結のためのコンタクトＢＬＣ２とが形成される。
ここで、ゲートパッド１２は、その一辺がゲートライン１２の延長端部と段差を有しながら接するようにレイアウトされる。
図１Ｂ及び図１Ｃは、同一のアクティブ領域１０上にゲートが２つ以上形成されたＭＯＳトランジスターを例示したものであり、各ゲートラインＧＬの長さは相異なり、各ゲートパッド１２は、その一辺がゲートラインＧＬの延長端部と段差を有しながら接するようにレイアウトされる。そして、各ゲートパッド１２は、それが接するゲートラインＧＬを基準に、同一の方向にレイアウトされる。
図１Ａ〜図１Ｃのゲートパターンは、図２のようなレイアウト構造でＭＯＳトランジスター間の配線連結が最小化されて、レイアウトの面積を減らすことができるという効果がある。
図２は、所定のＭＯＳトランジスターが集まって１つの回路を構成する場合を例示したものである。ここで、半導体装置は、アクティブガード２０によって、限られた１つのウエル領域２２内に同一タイプのＭＯＳトランジスターが一列に配置された構造を有することができる。
各ゲートパッド１２は、ＭＯＳトランジスターＴＲ１のように、各ゲートラインＧＬに接して、またはトランジスターＴＲ２のように、隣り合う他のアクティブ領域１０の外部に配置されながら一辺の一部が延びることによって、該ゲートラインＧＬと連結される形状を有する。そして、各アクティブ領域１０も、トランジスターＴＲ１、ＴＲ２のように、ＭＯＳトランジスター間の連結関係に応じてウエル領域２２内に不規則に配置される。
図２のようにトランジスターＴＲ１、ＴＲ２が配置されると、トランジスターＴＲ１のドレイン（またはソース）領域とトランジスターＴＲ２のゲートとが電気的に連結される場合に、連結配線の長さは最小化される。
しかし、図１Ａ〜図１Ｃ及び図２の場合、各トランジスターのゲートは、ゲートラインとゲートパットとが繋がる部分に、直角に曲がる角、つまり臨界点（critical point）を多数有する。臨界点が多くなると、工程マージンが減り、レイアウト上の抵抗が大きくなって、トランジスターの回路的特性が低下する。
また、トランジスター間の配線連結を最小化するために図２のように多数のアクティブ領域１０が不規則に配置されると、‘ＧＴ１’〜‘ＧＴ４’のように、各トランジスターのゲートパッド領域１２とアクティブガード２０との間の距離が互いに異なり、‘ＡＴ１’及び‘ＡＴ２’のように、各トランジスターのアクティブ領域１０とアクティブガード２０との間の距離が互いに異なる。
また、互いに隣り合うトランジスターの各ゲート間の空間も‘ａ’、‘ｂ’及び‘ｃ’のように異なる。そうすると、多数のゲートの密度差に応じて各トランジスターのゲートの線幅がそれぞれ異なるように形成される。このようなゲートの線幅の変化は、トランジスターの電気的特性を変化させる原因となり、均一な線幅の変化を確保するためのＯＰＣ（Optical Proximity Correction）作業が難しいという問題点がある。
一方、前記ゲートを含む配線の設計において、配線の物理的、電気的安定性を図ることも重要である。
図３を参照すると、一般的な半導体装置では、周辺回路領域に単位セルＵＣが集まって形成されたブロックセルＢＣ１〜ＢＣ４が多数個配置され、各ブロックセルＢＣ１〜ＢＣ４で電源電圧ＶＤＤと接地電圧ＶＳＳを供給する電源メタルラインパターン１が平行に配置され、ブロックセル間のルーティング信号を伝達する信号メタルラインパターン２が不規則に配置される。
前記した電源メタルラインパターン１または信号メタルラインパターン２を形成する工程において、メタルラインパターン１、２が形成された後、酸化膜を形成し、平坦化のための化学機械的研磨（Chemical Mechanical Polishing: CMP）工程が行われる。
しかし、図３のように、メタルラインパターン１、２間の空間が互いに合い異なる場合、平坦化工程によってパターン密度が低い領域でディッシング（Dishing）現象が生じて、メタルが蝕刻される。従って、図３のようにメタルラインパターンがレイアウトされた場合、メタルラインパターンの安定性が確保し難いという問題がある。
前記メタルラインパターンの安定性を確保するために、図３に対応して図４のように、メタルラインパターン１、２間にダミーメタルラインパターン３を配置することができる。
図４の場合、メタルラインパターン１、２間に配置されるダミーメタルラインパターン３は、メタルラインパターン１、２の長方向に平行なバータイプで形成される。そして、ダミーメタルラインパターン３は、デザインルールに定義された所定の幅Ｗと、隣接するメタルラインパターン１、２の長さに対応する長さＬを有する。
しかし、図４の場合、工程上パーティクルＰでメタルラインパターン１、２とダミーメタルラインパターン３との間にブリッジが形成されると、それによる不良が生じ得る。
一方、前記配線の設計において、ＭＯＳトランジスターの電気的特性を考慮することも重要な考慮事項である。
ＭＯＳトランジスターを有する半導体装置の入出力バッファーは、迅速な応答特性のために設計時にノイズ特性が強化されなければならなく、入出力バッファーに使用される電源線もノイズから影響を受けないように設計しなければならない。
高速動作する半導体装置には、図５のように、基準電圧ＶＲＥＦと入力信号ＩＮを比較増幅する差動増幅構成を有するクウォドカップルレシーバー（Quad Coupled Receiver）タイプの入出力バッファーが、主に使用される。
このような差動増幅構造を有するクウォドカップルレシーバータイプの入出力バッファーは、差動対またはカレントミラーをなす２つのＭＯＳトランジスター＜Ｍ１１、Ｍ２１＞、＜Ｍ１２、Ｍ２２＞、＜Ｍ３１、Ｍ４１＞、＜Ｍ３２、Ｍ４２＞の電気的特性がそれぞれ同一でなければ正常な差動増幅がなされない。
しかし、回路構成上、ＭＯＳトランジスターのチャンネル長さが互いに異なるしかないため、図６のように、入出力バッファーを構成する互いに異なるチャンネル長さを有するＭＯＳトランジスターが隣接配置されると、各ＭＯＳトランジスターの電気的特性は期待値とは違うようになる。
具体的に、ＭＯＳトランジスター対Ｍ１２、Ｍ２２とＭＯＳトランジスター対Ｍ３２、Ｍ４２とが、図６のように、‘Ｍ１２、Ｍ３２、Ｍ２２、Ｍ４２’の順に一列に配置され、ＭＯＳトランジスターＭ１２の一側とＭＯＳトランジスターＭ４２の一側には、それぞれＭＯＳトランジスターＴＲ１、ＴＲ２が配置される。
各ＭＯＳトランジスターのアクティブ領域間のパターンはゲートダミーＧＤであり、ＭＯＳトランジスターＴＲ１、ＴＲ２は、図５の入出力バッファーから同一の電気的特性が要求されないＭＯＳトランジスターＭ５、ＩＮＶ１、ＩＮＶ２に該当する。
図６のように、相異なるチャンネル長さを有するＭＯＳトランジスター対Ｍ１２、Ｍ２２とＭＯＳトランジスター対Ｍ３２、Ｍ４２とが、交互に配置され、各ＭＯＳトランジスターの間には、ゲートＧの限界寸法（Gate Critical Dimension）の変化を最小化するために、ゲートダミーＧＤが配置される。
しかしながら、１つのＭＯＳトランジスター、例えばＭ１２の両側に、幅が異なる他のＭＯＳトランジスターＴＲ１、Ｍ３２が配置されることによって、各アクティブ領域の間にゲートダミーＧＤが配置されても、ＭＯＳトランジスターＭ１２のゲートＧの限界寸法は変えられる。
即ち、隣接するＭＯＳトランジスターのチャンネル幅が同一の場合、図７の（ａ）のように、ＭＯＳトランジスターのゲートＧのパターンが変化しないことで（ゲートの側面とコンタクトとの間の間隔Ａ１〜Ａ３が全て同一である）、設計者が意図した電気的特性を有することができる。
しかし、隣接するＭＯＳトランジスターのチャンネル長さが互いに異なる場合、図７の（ｂ）のように、ＭＯＳトランジスターのゲートＧのパターンが変化することで（ゲートとコンタクトとの間の間隔Ｂ１〜Ｂ３が位置によって違う）、設計者が意図したところとは異なる電気的特性を有することになる。
本発明の目的は、半導体装置に電気的特性、工程の影響、及び構造的安定性などを保証することができるパターンを提供することにある。
本発明のもう１つの目的は、半導体装置に含まれるトランジスターのゲートに臨界点が形成されることを減らし、前記ゲートの限界寸法の均一性を向上させることにある。
本発明は、半導体装置を具現するために形成されるダミーゲートパターンを構造的に安定化させることを目的とする。
また、本発明は、工程上発生する偏差を最小化することのできる半導体装置のレイアウト方法を提供することを目的とする。
本発明のもう１つの目的は、トランジスター間の離隔距離と周辺ゲートの長さとを考慮してダミーゲートを配置することにより、工程偏差によるゲートチャンネルの線幅変化を減らすことにある。
また、本発明は、前記ダミーゲートを支持することができるパターンを提供することで、工程処理の変化によって発生するダミーゲートの不良を防止することを目的とする。
また、本発明は、前記ダミーゲートによってゲートの臨界領域均一度を向上させることで、トランジスターの動作正確度を改善することを目的とする。
本発明のもう１つの目的は、メタルラインパターンの密度差を減少させて化学機械的研磨工程によるディッシングを防止することで、メタルラインパターンの均一度を向上させることにある。
また、本発明は、高集積化によって減少する電源メタルラインパターンを補完して、安定的な電力供給がなされるメタルラインパターンの形成方法を提供することを目的とする。
また、本発明は、メタルラインパターンの間に配置されるダミーメタルラインパターンを含むショート不良を減少させるメタルラインパターンの形成方法を提供することを目的とする。
本発明のもう１つの目的は、ダミーメタルラインパターンを安定的に形成するメタルラインパターンの形成方法を提供することにある。
また、本発明は、同一の電気的特性が要求されるＭＯＳトランジスターが工程において同一の影響を受けるように、ＭＯＳトランジスターのパターンを形成することを目的とする。
また、本発明は、差動関係またはカレントミラー関係を有するＭＯＳトランジスターが、実際のパターン上で互いに同一のゲートチャンネルを有するように、ＭＯＳトランジスターのパターンを形成することを目的とする。
本発明のもう１つの目的は、実際のパターン上において、差動関係またはカレントミラー関係を有するＭＯＳトランジスターの電気的特性が同一であるクウォドレシーバータイプの入出力バッファーを提供することにある。
本発明による半導体装置のゲート形成方法は、アクティブ領域上に長方向に延びるゲートラインを形成する工程、及び、前記アクティブ領域の外部に位置し、長方向に延びる前記ゲートラインと接して、かつ、一辺が前記ゲートラインの一側エッジの長方向の延長線に整列するようにゲートパッドを形成する工程を含む。
ここで、前記ゲートラインと前記ゲートパッドとを含む前記ゲートが同一の前記アクティブ領域上に複数個形成され、隣接する前記ゲートの前記各ゲートパッドは、互いに対称に、または前記アクティブ領域を中心に互いに長方向の反対側にかつ互いに逆向きに形成される。
本発明による半導体装置のゲート形成方法は、多数の各アクティブ領域に長方向に延びるゲートラインを少なくとも１つ以上形成する工程、及び、各ゲートラインに対応して、前記アクティブ領域の外部に延びた前記ゲートラインの端部に、長方向に延びる前記ゲートラインと接して、かつ、一辺が前記ゲートラインの一側エッジの長方向の延長線に整列するようにゲートパッドを形成する工程を含み、前記多数のゲートパッドは、予め定められた境界位置に対して一定の間隔を隔てて整列される。
ここで、前記各アクティブ領域に対して前記ゲートラインと前記ゲートパッドとを含むゲートが複数個形成され、隣接する前記ゲートの前記ゲートパッドは、互いに対称に、または前記アクティブ領域を中心に互いに長方向の反対側にかつ互いに逆向きに形成される。
また、前記境界位置は、多数の前記アクティブ領域と、前記ゲートを囲むアクティブガードとによって定義される。
そして、前記各アクティブ領域の一側が、前記境界位置に対して一定の間隔を隔てて整列されることが望ましい。
また、長さの相異なる前記ゲートラインが２つ以上形成される場合、相対的に短い前記ゲートラインの長方向の延長線上に、ゲートダミーパターンがさらに形成される。
本発明による半導体装置のゲート形成方法は、トランジスターをなすアクティブ領域上にゲートを形成し、前記ゲートの少なくとも１つの側面に隣接する前記アクティブ領域の外部領域にダミーゲートパターンを形成し、前記ダミーゲートパターンの長方向端部、または前記ダミーゲートパターンを中心に前記アクティブ領域が位置した反対側の側面のうち少なくともいずれか１つに、前記ダミーゲートパターンに達する補助パターンを形成する。
前記ダミーゲートパターンは、前記ゲートの長さが相異なる隣接するトランジスターの間に形成され、前記補助パターンは、前記ゲートの長さの差異によって形成される空の空間に延びるように形成される。
そして、前記ダミーゲートパターンは、隣接するトランジスターの間に少なくとも２つ以上形成され、２つ以上の前記ダミーゲートパターンは、互いに向かい合う辺の一部が前記補助パターンによって連結される。
また、前記ダミーゲートパターンは、前記アクティブ領域上のゲートラインと前記アクティブ領域の外部のゲートパッドとが一体に形成される前記ゲートと、同じ長さに形成される。
また、前記ダミーゲートパターンの長方向の一端部に前記補助パターンが形成され、前記補助パターンは、前記ダミーゲートパターンより広い幅を有する長方体に形成される。
また、前記補助パターンは、前記アクティブ領域の長方向の端部の外部に、前記ダミーゲートパターンと一部結合した四角リングの形状に形成される。
本発明による半導体装置のメタルライン形成方法は、複数個のセルから構成されるブロックで相異なる電力を供給する第１メタルラインパターンが形成され、前記第１メタルラインパターンの間に、前記セルに信号を伝達する第２メタルラインパターンが形成され、前記第１メタルラインの間の前記第２メタルラインパターンが形成されない領域に、長方向に少なくとも２つ以上に分割されたパターンで、ダミーメタルラインパターンが形成される。
前記第１メタルラインパターンは、他のブロックに形成された同一の電力を供給する他の第１メタルラインパターンと併合されて一体に形成される。
そして、前記ダミーメタルラインパターンはバータイプで形成され、少なくとも一端部には幅が拡張された補助ダミーメタルラインパターンがさらに形成される。
本発明による半導体装置は、基板の所定基準線を介して対称となるように隣接形成される第１ＭＯＳトランジスター対、及び、前記第１ＭＯＳトランジスター対を間におき、前記基準線を基準に対称となるように形成される少なくとも１つの第２ＭＯＳトランジスター対を含み、前記第１及び第２ＭＯＳトランジスター対はそれぞれ同一の電気的特性が要求されるＭＯＳトランジスターからなる。
ここで、前記第１及び第２ＭＯＳトランジスター対は、差動信号によって制御されて差動増幅動作する差動対と、共通信号によって制御されて同一電流を生成するカレントミラー構造とで、それぞれ構成される。
そして、前記第１及び第２ＭＯＳトランジスター対の各ゲートは、前記基準線を基準に同一の距離を隔てて対称となるように形成されることが望ましい。
また、前記第１ＭＯＳトランジスター対は、互いにチャンネル長さが同一の第１ＭＯＳトランジスターからなり、前記第２ＭＯＳトランジスター対は、互いにチャンネル長さが同一の第２ＭＯＳトランジスターからなる。
そして、前記各ＭＯＳトランジスターの両側にゲートダミーパターンがさらに形成される。
また、前記隣接する第１ＭＯＳトランジスター対と前記第２ＭＯＳトランジスター対との間には、前記第１及び第２ＭＯＳトランジスター対のうち相対的に大きなチャンネル長さを有するゲートに対応する長さを有するゲートダミーパターンが形成される。
さらに、前記ゲートダミーパターンは、前記相対的に大きな幅を有するゲートに対応するバー形状の主ゲートダミーと、相対的に小さな幅を有するゲート側の空間に形成される補助ゲートダミーとが、締結部を介して一体形をなす構造を有する。
さらに、前記第２ＭＯＳトランジスター対の外側には、それぞれ前記第２ＭＯＳトランジスターのゲート幅に対応する幅を有するゲートダミーパターンが形成される。
そして、前記ゲートダミーパターンは両面が前記第２ＭＯＳトランジスターのゲート幅に対応する幅を有する２つのバー形状のゲートダミーが締結部を介して一体形をなす構造を有する。
本発明は、ゲートパッドが長方形で整形化されることでゲートパッドの臨界点を減らすことができるため、工程マージンが増加し、レイアウト上、抵抗が減少してトランジスターの回路的特性の低下を防止できる効果がある。
また、本発明は、アクティブ領域を規則的に配列し、ゲートパッドを整形化することによってゲートの限界寸法の均一性を向上させることができ、ＯＰＣ作業も容易に行うことができるという効果がある。
また、本発明は、ダミーゲートパターンが構造的に安定化し、従ってダミーゲートパターンの崩れによる基板の汚染が防止でき、基板汚染による素子不良発生を防止できる効果がある。
また、本発明は、フォト工程と蝕刻工程から発生する工程偏差の変化を最小化することができる効果がある。
また、本発明は、トランジスターの離隔距離と周辺ゲートの長さを考慮してダミーゲートを配置することによって、工程偏差を最小化することができる効果がある。
また、本発明は、ダミーゲートを支持することができるパターンを提供することで、工程処理の変化によって発生するダミーゲートの不良を防止し得るという利点がある。
また、本発明は、ダミーゲートによってゲートの臨界領域の均一度を向上させることで、トランジスターの動作正確度を改善する効果がある。
また、本発明は、メタルラインパターンの密度差を減少させるメタルラインパターンの形成方法を提供することで、化学機械的研磨工程によるディッシングを防止することによって、メタルラインパターンの均一度を向上させる効果がある。
また、本発明は、高集積化につれて減少する電源メタルラインパターンのサイズを補完するメタルラインパターンの形成方法を提供することで、半導体メモリーに安定的に電力を供給し得るという効果がある。
また、本発明は、メタルラインパターン間に、少なくともいずれか一方向に対して、２つ以上電気的に分割されたダミーメタルラインパターンを配置するメタルラインパターンの形成方法を提供することによって、ダミーメタルラインパターンを含むメタルラインショート不良を減少させる効果がある。
また、本発明は、ダミーメタルラインパターンを支持する補助ダミーメタルラインパターンを配置するメタルラインパターンの形成方法を提供することによって、ダミーメタルラインパターンの形成を安定させる効果がある。
また、本発明は、同一の電気的特性が要求されるＭＯＳトランジスター対を、所定基準線を基準に対称となるように配置し形成することによって、各ＭＯＳトランジスター対の電気的特性を最大限同一にすることができる効果がある。
また、本発明は、対称となるように配置されるＭＯＳトランジスターの両側に、周囲の影響を最小化することのできる多様な形状のゲートダミーパターンを形成することによって、各ＭＯＳトランジスター対の電気的特性が同一になると同時に、ゲートの限界寸法の変化が減って、ＭＯＳトランジスターの電気的特性の低下を抑えられる効果がある。
また、本発明は、同一の電気的特性が要求されるＭＯＳトランジスター対と、それに隣接配置されるＭＯＳトランジスターの幅が全て同一になるようにレイアウトすることで、ゲートの限界寸法の変化を最小化でき、化学及び機械的研磨／平坦化均一度も向上できる効果がある。
また、本発明は、差動対またはカレントミラーをなすＭＯＳトランジスターを前記のようにレイアウトすることによって、差動対またはカレントミラーをなすトランジスターが、実際のパターン上において、互いに同一のゲート幅と長さを有することができるという効果がある。
また、本発明は、クウォドカップルレシーバータイプの入出力バッファーにおいて、差動対とカレントミラーをなすＭＯＳトランジスターを前記のようにレイアウトすることで、実際のパターン上で、差動対またはカレントミラーをなすＭＯＳトランジスターの電気的特性が同一になって、入出力バッファーの出力特性が向上する効果がある。
本発明の半導体装置は、所定ウエル領域内に一列に整列される多数のＭＯＳトランジスターを含み、前記各ＭＯＳトランジスターのゲートは一体となったゲートラインとゲートパッドとで構成され、ゲートパッドがゲートラインの一側エッジの延長線を基準にゲートラインと同じ面に配置され、かつ、その一辺が前記延長線に接するように整列した形状を有する。
具体的には、本発明の半導体装置は、所定のＭＯＳトランジスターを含み、前記ＭＯＳトランジスターのゲートは、アクティブ領域上に形成されるゲートラインと、上部レイヤーのメタルラインとの電気的連結のためのゲートパッドとが一体になった構造を有する。ここで、ゲートは図８Ａ〜図８Ｅに示したような形状を有する。
まず、図８Ａを参照すれば、アクティブ領域３０上にゲートＧが形成され、ゲートＧとオーバーラップされるアクティブ領域３０には、チャンネル領域が形成される。そして、アクティブ領域３０内においてチャンネル領域の両側には、ドレイン領域とソース領域が形成される。
また、アクティブ領域３０から延びるゲートＧの長方向の両端のうちいずれか１つにはゲートパッド３２が位置する。この際、ゲートパッド３２は、ゲートラインＧＬの一側エッジの延長線を基準に、ゲートラインＧＬと同じ面に配置され、ゲートパッド３２の一辺が前記延長線に接するように整列される。ゲートパッド３２は、ゲートラインＧＬと接合される接合部を含めて長方形を有するのが望ましい。
そして、アクティブ領域３０のドレイン領域とソース領域上には、上部レイヤーのメタルラインとの電気的連結のためのコンタクトＢＬＣ１が形成され、ゲートパッド３２上には、上部レイヤーのメタルラインとの電気的連結のためのコンタクトＢＬＣ２が形成される。
次に、図８Ｂ〜図８Ｅを参照すれば、図８Ｂ〜図８Ｅは、同一のアクティブ領域３０上に２つ以上のゲートＧが形成されるときの、ゲートパッド３２を含む各ゲートＧの構造を示す。
図８Ｂ及び図８Ｃからわかるように、同一のアクティブ領域３０に対してゲートラインＧＬが２つ形成される場合、ゲートパッド３２は、各ゲートラインＧＬの長方向に同一方向端部に対応して形成され、互いに異なるゲートラインＧＬに対応するゲートパッド３２が、互いに対称となる方向に形成される。
そして、図８Ｄ及び図８Ｅからわかるように、同一のアクティブ領域３０に対してゲートラインＧＬが３つ形成される場合、互いに隣接するゲートラインＧＬに対応するゲートパッド３２は、アクティブ領域３０を基準に、ゲートラインＧＬの長方向の反対側の端部に形成され、両側に形成される各ゲートラインＧＬに対応するゲートパッド３２は、互いに対称となる方向に形成される。
このように、本発明の半導体装置に備えられるＭＯＳトランジスターは、ゲートラインＧＬとゲートパッド３２とが一体になったゲートＧを備え、ゲートパッド３２が、ゲートラインＧＬの一側エッジの延長線を基準に、ゲートラインＧＬと同じ面に配置され、かつ、その一辺が前記延長線に接するように整列した構造を有する。
従って、ゲートとゲートパッドとが繋がる部分の角、つまり臨界点が減るため、工程マージンが増加し、レイアウト上の抵抗が減少してトランジスターの回路的特性の低下が防止できる。
一方、このようなレイアウト構造を有するトランジスターは、ウエル領域内において図９のように配置される。
図９を参照すれば、所定のアクティブガード４０によってウエル領域４２が限られ、ウエル領域４２内に多数のアクティブ領域４４が所定間隔を隔てて一列に形成される。ここで、多数のアクティブ領域４４は、長方向の一端が一直線上に整列するように配置するのが望ましい。
そして、各アクティブ領域４４上に少なくとも１つのゲートＧが形成され、ゲートＧの両末端のうちいずれか１つにはゲートパッド４６が位置する。
ここで、ゲートパッド４６は同一の長さで形成され、図８Ａ〜８Ｅの実施形態のように、ゲートラインＧＬとの接合部を含めて長方形に整形化されるのが望ましい。
また、ゲートＧが隣接する他のドレイン（またはソース）領域と電気的に連結される場合、ゲートパッド４６は、ゲートラインＧＬとの接合部を含めて、前記隣接する他のドレイン（またはソース）領域の方向に突出した長方形状を有して、多数のコンタクトＢＬＣ２が、前記隣接する他のドレイン（またはソース）またはアクティブ領域の多数のコンタクトＢＬＣ１の延長線上に位置するように配置される。
このように、多数のアクティブ領域４４の一側が一直線上に整列されると、整列したアクティブ領域４４の一側とアクティブガード４０との間の距離、つまり‘ＡＴ１１’〜‘ＡＴ１８’で表記した間隔が同一になる。
また、ゲートパッド４６が整形化され、全てアクティブガード４０に対して整列されると、ゲートパッド４６の一側とアクティブガード４０との間の距離、つまり‘ＧＴ１１’〜‘ＧＴ１９’で表記した間隔が全て同一になり、‘ＧＴ２１’と‘ＧＴ２２’で表記した間隔が互いに同一になる。
一方、隣接する２つのゲートＧ間の間隔を一定にするためには、互いに異なるゲート間の距離“ｄ”、“ｅ”を有する図９と同一のレイアウト構造で、図１０に示したように、平面的に隣接する２つのゲートＧの長さが互いに異なる場合、相対的に長さが短いゲートＧの延長線上にゲートダミーパターン５０が形成される。
なお、隣接する２つのゲートパッド４６間の間隔が大きく離れている場合、前記２つのゲートパッド４６の間にゲートダミーパターン５２を配置することができる。この際、ゲートダミーパターン５２は、前記２つのゲートパッド４６の間に配置されるゲートＧの延長線上に配置されるのが望ましい。
従って、隣り合う２つのゲートＧの間の空間が、図１０に表記した‘ｄ’で一定になることによって、ゲート限界寸法の均一性が向上する。
そして、トランジスターのゲート限界寸法が均一になると、トランジスターの回路的特性の低下が防止できると共に、ゲートＧの限界寸法を確保するためのＯＰＣ（Optical Proximity Correction）作業を容易に行うことができる。
本発明は、ダミーゲートパターンに側面を補助する補助パターンを形成して、構造的な安定性を確保する構成を有する。
図１１を参照すれば、トランジスターＴＲ１１〜トランジスターＴＲ１３が、互いに異なるアクティブ領域１２０に形成される。各トランジスターＴＲ１１〜ＴＲ１３は、該アクティブ領域上にゲートライン１３０と、これを中心にソースとドレインとで区分されるアクティブ領域１２０上に形成されるコンタクトＣ１、Ｃ２とを備える。ここで、ゲートライン１３０は、バータイプで形成され、延びた一端部に曲げられて一体に形成されたゲートパッド１３２を有する。そして、ゲートパッド１３２上には、上部メタルライン（図示せず）との電気的接続のためのコンタクトＣ３が形成される。ここで、ゲートパッド１３２はゲートライン１３０を構造的に補助する役割を併せもつ。
図１１は、互いに隣接するトランジスターＴＲ１１とトランジスターＴＲ１２のアクティブ領域は大きさが異なることを例示しており、この場合、トランジスターＴＲ１１とＴＲ１２は、該アクティブ領域の大きさに応じて駆動力が異なる。
トランジスターＴＲ１１の一側に形成されたダミーゲートパターンＤＧ２１は、外部に位置するものの中の１つであり、このダミーゲートパターンＤＧ２１は、ゲートライン１３０よりも大きい幅を有するように設計することで、崩れを防止することができ、この時、ダミーゲートパターンＤＧ２１の幅ａ＋ｘは、設計者によって設計仕様上から許容される最大の幅以内で設計する。そして、トランジスターＴＲ１３の一側に形成されたダミーゲートパターンＤＧ２５も、ダミーゲートパターンＤＧ２１と同様にゲートライン１３０の幅ａよりも広く設計され、この時、ダミーゲートパターンＤＧ２５は、ダミーゲートパターンＤＧ２１よりも長さが長いから崩れ易いことをさらに考慮して、その幅ａ＋αをダミーゲートパターンＤＧ２１よりもさらに広く拡張するように設計する。
一方、隣接するトランジスターＴＲ１１とトランジスターＴＲ１２との間に形成されるダミーゲートパターンＤＧ２２は、トランジスターＴＲ１２のアクティブ領域がトランジスターＴＲ１１のアクティブ領域よりも長いから、トランジスターＴＲ１１の方の領域では空の空間に接するようになる。ダミーゲートパターンＤＧ２２が前記空の空間に延びる補助パターンＳＤ１を有し、補助パターンＳＤ１がダミーゲートパターンＤＧ２２の所定の長手部分と共に四角形の帯をなすパターンが、図１１に例示されている。しかし、補助パターンＳＤ１の形状は四角形の帯に限られず、製作者の意図に従ってダミーゲートパターンＤＧ２２を側面から構造的に補助する多様な形態で実施することができる。
前記したように、ダミーゲートパターンＤＧ２２は、一端の側面に補助パターンＳＤ１が延びる一体に形成された補助構造を有することで、崩れに対して安定性を有する。
一方、隣接するトランジスターＴＲ１２とトランジスターＴＲ１３は同一の長さを有するものであり、これらの間はダミーゲートパターンＤＧ２２が形成された離隔空間よりもさらに広く離隔されることを図１１は例示しており、従って２つのダミーゲートパターンＤＧ２３、ＤＧ２４が離隔空間に形成されることが図１１に例示されている。
２つのダミーゲートパターンＤＧ２３、ＤＧ２４は、構造的補助のために互いに面している間の空間にこれらを連結する多数の補助パターンＳＤ２が一体に形成された構造を有し、補助パターンＳＤ２によってダミーゲートパターンＤＧ２３、ＤＧ２４は部分的に相繋がる構造を有する。しかし、補助パターンＳＤ２は、隣接するダミーゲートパターンＤＧ２３、ＤＧ２４を部分的に連結することに限られず、製作者の意図に従ってダミーゲートパターンＤＧ２３とＤＧ２４とを一体に形成するなど、多様に構造的に補助する形態で実施することができる。
前記したように、ダミーゲートパターンＤＧ２３、ＤＧ２４は、間に形成される補助パターンＳＤ２によって側面が補助される構造を有することで、崩れに対して安定性を有することができる。
結局、本発明は、ダミーゲートパターンの側面補助のための補助パターンが多様に実施でき、ダミーゲートパターンによってトランジスターのゲートパターンが露光工程において光学的に安定に形成でき、トランジスターのダミーゲートパターンは、補助パターンによって側面が補助されることで、崩れに対して安定性を確保することができる。
また、本発明は、リーフセル領域で不規則に配置されたトランジスター間のゲートの配置間隔が一定になるように適用でき、トランジスターの間にダミーゲートを配置して工程偏差の変化を最小化させてゲートの臨界領域の均一性を改善することによって、トランジスターの動作正確度を向上させることができる。
図１２を参照すると、本発明の一実施形態による半導体装置は、少なくとも１つの論理ロジックを行うリーフセル領域１２０単位でレイアウトされ、リーフセル領域１２０内には多数のトランジスターＴＲ２１〜ＴＲ２７が、デザインルールに従うトランジスター間の最小離隔距離ＴＤ１以上離隔されて不規則に配置され、前記リーフセル領域１２０のレイアウト以後、これらの多数のトランジスターＴＲ２１〜ＴＲ２７の縁に配置されるゲートの工程偏差の変化を減らして臨界領域の均一性を保持するために、トランジスターＴＲ２１〜ＴＲ２７の縁に配置されるゲートと対応するダミーゲートＤＧ１〜ＤＧ８を配置する。
ここで、ダミーゲートＤＧ１〜ＤＧ８は、多数のトランジスターＴＲ２１〜ＴＲ２７のゲートＧ１〜Ｇ７を形成する物質と同一のものが用いられる。
そして、ダミーゲートＤＧ１〜ＤＧ８が配置される位置は、隣り合うトランジスターＴＲ２１〜ＴＲ２７の工程偏差の変化を最小化するために、各トランジスターＴＲ２１〜ＴＲ２７の間の離隔距離ＴＤ１、ＴＤ２、ＴＤ３のサイズに関わらず、隣り合うトランジスターＴＲ２１〜ＴＲ２７のゲートＧ１〜Ｇ７と同一の離隔距離ＧＧを有するように設定される。
例えば、図１３を参照すれば、トランジスターＴＲ２１、ＴＲ２２の間に配置されたダミーゲートＤＧ２は、トランジスターＴＲ２１、ＴＲ２２のゲートＧ１、Ｇ２の縁から同一の離隔距離ＧＧを隔てて配置され、トランジスターＴＲ２２、ＴＲ２３の間に配置されたダミーゲートＤＧ３はトランジスターＴＲ２２、ＴＲ２３のゲートＧ２、Ｇ３の縁から同一の離隔距離ＧＧを隔てて配置される。
従って、トランジスターＴＲ２２のゲートＧ２は、両側に同一の離隔距離ＧＧを隔てて配置されたダミーゲートＤＧ２、ＤＧ３によって工程偏差の変化を最小化させることができるため、臨界領域の均一度が改善される。
その結果、トランジスターＴＲ２２のドレイン領域Ｄ２とソース領域Ｓ２に配置された各メタルコンタクトＣ１、Ｃ２、Ｃ３の縁から、ゲートＧ２の縁までの距離ＣＧ１、ＣＧ２、ＣＧ３が、同一になって、ゲートＧ２を介して流れる電流量が同一になり、設計者の意図通りにトランジスターＴＲ２２が動作できるようになる。
一方、ダミーゲートＤＧ１〜ＤＧ８の幅ＤＬは、工程偏差を考慮して、トランジスターＴＲ２１〜ＴＲ２７のゲートＧ１〜Ｇ７の幅Ｌよりも最小限大きく配置される。
そして、ダミーゲートＤＧ１〜ＤＧ８の長さＤＷは、隣り合うトランジスターのゲート長さＬと同一であり、隣り合うトランジスターのゲート長さＬ、Ｌ１が互いに異なる場合、相対的に長い方のゲート長さＬと一致させる。
例えば、ゲート長さＬ、Ｌ１が互いに異なるトランジスターＴＲ２２、ＴＲ２３の間に配置されるダミーゲートＤＧ３の長さＤＬは、両側トランジスターＴＲ２２、ＴＲ２３のゲートＧ２、Ｇ３の臨界均一度を全て満たすように、相対的に長いトランジスターＴＲ２２のゲート長さＬと一致させる。
そして、ダミーゲートＤＧ１〜ＤＧ８の形態は、隣り合うトランジスターＴＲ２１〜ＴＲ２７の間の離隔距離ＴＤ１、ＴＤ２、ＴＤ３のサイズを考慮して決定される。
図１２を参照して、ダミーゲートＤＧ１〜ＤＧ８の形態を具体的に調べてみれば、各トランジスターＴＲ２１〜ＴＲ２７間にはデザインルールに従うトランジスター間の最小離隔距離ＴＤ１が存在し、各トランジスターＴＲ２１〜ＴＲ２７の間の離隔距離ＴＤ２、ＴＤ３は、デザインルールに従うトランジスター間の最小離隔距離ＴＤ１よりも少なくとも大きな値を有する。
そして、ダミーゲートＤＧ１〜ＤＧ８は、トランジスターＴＲ２１〜ＴＲ２７の間の離隔距離ＴＤ１、ＴＤ２、ＴＤ３のサイズに関わらず、隣り合うトランジスターの縁に配置されたゲートと同一の離隔距離ＧＧを有する。
従って、隣り合うトランジスターＴＲ２１〜ＴＲ２７の間の離隔距離が、デザインルールに従うトランジスター間の最小離隔距離ＴＤ１以下である場合、リーフセル領域１２０の縁と向かい合うトランジスターＴＲ２１、ＴＲ２７との間に配置されるダミーゲートＤＧ１、ＤＧ８と、トランジスター＜ＴＲ２１、ＴＲ２２＞、＜ＴＲ２２、ＴＲ２３＞、＜ＴＲ２４、ＴＲ２５＞の間に配置されるダミーゲートＤＧ２、ＤＧ３、ＤＧ５は、隣り合うトランジスターのゲートと平行なバー形態を有する。
ここで、ダミーゲートＤＧ１、ＤＧ８は、隣り合うリーフセル領域（図示せず）の縁と向かい合って配置されるトランジスター（図示せず）を考慮して、形態を異なるようにすることができる。
また、隣り合うトランジスターＴＲ１〜ＴＲ７の間の離隔距離ＴＤ２またはＴＤ３が、デザインルールに従うトランジスター間の最小離隔距離ＴＤ１よりも大きい場合、トランジスター＜ＴＲ２３、ＴＲ２４＞、＜ＴＲ２５、ＴＲ２６＞、＜ＴＲ２６、ＴＲ２７＞の間に配置されるダミーゲートＤＧ４、ＤＧ６、ＤＧ７は、隣接する各トランジスター＜ＴＲ２３、ＴＲ２４＞、＜ＴＲ２５、ＴＲ２６＞、＜ＴＲ２６、ＴＲ２７＞に対応するバー形態のダミーゲートと、これらのバー形態のダミーゲートの端部を互いに連結する連結パターンＤＤとを有する四角形態で形成される。四角形態のダミーゲートＤＧ６は、四角形の内部をゲートの長Ｌ方向に垂直分割するバー形態のダミーゲートを、さらに含むことができる。
一方、ダミーゲートＤＧ１〜ＤＧ８はフローティング状態であるため、自ずから支持できる支持構造で配置しなければならないが、前記四角形態のダミーゲートＤＧ４、ＤＧ６、ＤＧ７は安定的な支持構造である反面、バー形態のダミーゲートＤＧ１、ＤＧ２、ＤＧ３、ＤＧ５、ＤＧ８は追加的な支持構造を必要とする。
従って、バー形態のダミーゲートＤＧ１、ＤＧ２、ＤＧ５、ＤＧ８の少なくとも１つ以上の末端に、長方形のハンマーヘッド（Hammer Head：HH）が形成される。
ダミーゲートＤＧ１〜ＤＧ７は、トランジスターＴＲ２１〜ＴＲ２７のゲートＧ１〜Ｇ７と同一の物質から構成され、ダミーゲートＤＧ１〜ＤＧ７とゲートＧ１〜Ｇ７との離隔条件を満たすために、ハンマーヘッドＨＨはゲートＧ１〜Ｇ７の入力パッド（図示せず）と重なってはならない。
そして、バー形態のダミーゲートＤＧ３は、相対的にゲート長さＬ１が短いトランジスターＴＲ３の方向に延びた四角形で構成されることによって、ハンマーヘッドの代わりに支持構造が用いられる。
また、バー形態のダミーゲートＤＧ１、ＤＧ８は、少なくとも１つ以上の末端に、リーフセル領域１２０の内部の一方向に非対称的に拡張された長方形ハンマーヘッドＨＨを有することができる。
このように、本発明は、リーフセル領域内に不規則に配置された多数のトランジスターの縁に配置されたゲートから一定の距離に、ダミーゲートを配置することによって、ゲートの臨界領域の均一度を向上させて工程偏差の変化を最小化することで、トランジスターの動作正確度を改善する。
本発明は、メタルラインパターンの形成方法に適用することができ、電力を供給する電源メタルラインパターン、信号を伝達する信号メタルラインパターン、及びこれらの間に配置されてパターンの均一度を向上させることができる。
図１４〜図１５を参照すれば、半導体メモリーは、ペリ（Peri）領域に単位セルＵＣが集まって形成されたブロックセルＢＣ１１〜ＢＣ１４が多数個配置され、各ブロックセルＢＣ１１〜ＢＣ１４は、電源電圧ＶＤＤと接地電圧ＶＳＳを供給する電源メタルラインパターン４１０が平行に配置され、これらの電源メタルラインパターン４１０の間に、ブロックセル間のルーティング信号を伝達する信号メタルラインパターン４２０が不規則に配置される。そして、信号メタルラインパターン４２０の間に、少なくともいずれか一方向に対して２つ以上が電気的に分割されたダミーメタルラインパターン４３０が配置される。
ここで、電源メタルラインパターン４１０は、図１５に示すように、信号メタルラインパターン４２０とのカップル効果（Coupling Effect）を最小化させる離隔距離Ｄ１を隔てて、隣接する信号メタルラインパターン４２０の方向に拡張される。
また、電源メタルラインパターン４１０は、図１５に示すように、隣接して同一の電力を供給する他の電源メタルラインパターン４１０を併合して構成される。
このように、電源メタルラインパターン４１０は信号メタルラインパターン４２０の方向に拡張され、隣接して同一の電力を供給する他の電源メタルラインパターン４１０と併合するように形成して、高集積化によって減少する電源メタルラインパターン４１０のサイズを増大させて、安定的な電力を供給することができる。
一方、ダミーメタルラインパターン４３０は、図１４に示すように、信号メタルラインパターン４２０の長方向に分割されるが、分割されたダミーメタルラインパターン４３０は、技術（Technology）によるデザインルールに定義された所定の幅Ｗ１を有し、適用される技術分野によって予め設定された最大分割長さより大きくない長さＬ１を有するバータイプで形成される。
そして、ダミーメタルラインパターン４３０は、端部において信号メタルラインパターン４２０の長方向に対して垂直方向に拡張され、隣接する他のダミーメタルラインパターン４３０がある場合、互いに連結してダミーメタルラインパターン４３０を支持する補助ダミーメタルラインパターン４３２が配置される。
望ましくは、補助ダミーメタルラインパターン４３２の幅Ｗ２は、適用される技術分野によって予め設定された最大拡張幅より大きくないように設定される。
即ち、ダミーメタルラインパターン４３０は、両端部に補助ダミーメタルラインパターン４３２が連結される場合に多角形を形成し、多角形の内部は四角形の空の空間が存在する。
このように、ダミーメタルラインパターン４３０は信号メタルラインパターン４２０と平行で、分割されて配置されることにより、図１４に示したように、工程上パーティクル（Particle）Ｐが生じても、ダミーメタルラインパターン４３０を経由して互いに異なるメタルラインパターン４１０、４２０がショート（Short）する不良は減少するようになる。
また、ダミーメタルラインパターン４３０の長さＬ１が従来に比べて短くなるため、幅Ｗ１が減少しても安定的に形成し易くなり、これに加えて、ダミーメタルラインパターン４３０の端部に配置される補助ダミーメタルラインパターン４３２によって、ダミーメタルラインパターン４３０はさらに安定的に支持できる。
前記したように、電源メタルラインパターン４１０と信号メタルラインパターン４２０との間の空間に、電源メタルラインパターン４１０を拡張し、信号メタルラインパターン４２０間の空間に、分割して安定的なダミーメタルラインパターン４３０を配置して、全体的なメタルラインパターンの密度差を減少させることによって、化学機械的研磨（CMP）工程で酸化膜の段差が減り、ディッシング現象を防止してメタルラインパターンの均一度を改善することができる。
本発明は、差動対またはカレントミラー構造のように、同一の電気的特性が要求されるＭＯＳトランジスター対が、基板の所定基準線を基準に対称になるように形成され、各ＭＯＳトランジスターの両側に、隣接するＭＯＳトランジスターの影響を最小化することのできる多様な形状のゲートダミーパターンが形成された構造を有する。
具体的に、図１６を参照すれば、本発明の半導体装置は一実施形態として、基板の所定基準線Ａを基準に対称になるように隣接形成されるＭＯＳトランジスター対Ｍ５０、Ｍ６０、ＭＯＳトランジスター対Ｍ５０、Ｍ６０を介して基準線Ａを基準に対称となるように形成される少なくとも１つのＭＯＳトランジスター対Ｍ７０、Ｍ８０、及びＭＯＳトランジスター対Ｍ７０、Ｍ８０の外側にそれぞれ隣接形成されるＭＯＳトランジスターＴＲ３、ＴＲ４を含む。ここで、各ＭＯＳトランジスターＭ５０、Ｍ６０、Ｍ７０、Ｍ８０はゲートＧと、ゲートＧの両側に形成されたソースＳ及びドレイン領域Ｄとを含む構造を有する。
そして、ＭＯＳトランジスターＭ７０と基準線Ａとの間の間隔Ｅ１と、ＭＯＳトランジスターＭ８０と基準線Ａとの間の間隔Ｅ２が同一であることが望ましく、ＭＯＳトランジスターＭ５０と基準線Ａとの間の間隔Ｅ３と、ＭＯＳトランジスターＭ６０と基準線Ａとの間の間隔Ｅ４は同一であることが望ましい。なお、各ＭＯＳトランジスターＭ５０、Ｍ６０、Ｍ７０、Ｍ８０のゲート間の間隔Ｆ１〜Ｆ３が全て同一であることが望ましい。
ＭＯＳトランジスター対Ｍ５０、Ｍ６０は、同一の電気的特性が要求される２つのＭＯＳトランジスターＭ５０、Ｍ６０からなり、互いに同一のサイズを有する。例えば、ＭＯＳトランジスター対Ｍ５０、Ｍ６０は、２つのＮＭＯＳトランジスターＭ１１、Ｍ３１のドレインにそれぞれ共通に連結されるノードＮＤ１の電位によって、電源電圧ＶＤＤ段とノードＮＤ１、ＮＤ２との間にそれぞれ同一の電流を流す、カレントミラー構造の２つのＰＭＯＳトランジスターＭ１２、Ｍ３２と２つのＰＭＯＳトランジスターＭ３２、Ｍ４２から構成される。または、ＭＯＳトランジスター対Ｍ５０、Ｍ６０は、ノッドＮＤ１の電位によってノードＮＤ１、ＮＤ２と共通ノードＣＮＤとの間にそれぞれ同一の電流を流す、カレントミラー構造の２つのＮＭＯＳトランジスターＭ３１、Ｍ４１から構成される。
さらに、ＭＯＳトランジスター対Ｍ７０、Ｍ８０は、同一の電気的特性が要求される２つのＭＯＳトランジスターＭ７０、Ｍ８０からなり、互いに同一のサイズを有する。例えば、ＭＯＳトランジスター対Ｍ７０、Ｍ８０は、基準電圧ＶＲＥＦと入力信号ＩＮによってノードＮＤ１、ＮＤ２をそれぞれ電源電圧ＶＤＤレベルにプルアップする２つのＰＭＯＳトランジスターＭ１２、Ｍ２２から構成される。または、ＭＯＳトランジスター対Ｍ７０、Ｍ８０は、図１に示すように、基準電圧ＶＲＥＦと入力信号ＩＮによってノードＮＤ１、ＮＤ２をそれぞれ共通ノードＣＮＤの電位にプルダウンする２つのＮＭＯＳトランジスターＭ１１、Ｍ２１から構成される。
ＭＯＳトランジスター対Ｍ７０、Ｍ８０の外側にそれぞれ隣接形成されるＭＯＳトランジスターＴＲ３、ＴＲ４は、互いに同一の電気的特性が要求されないトランジスターであって、それぞれＮＭＯＳトランジスターＭ５、インバーターＩＮＶ１を構成するＭＯＳトランジスター、及びインバーターＩＮＶを構成するＭＯＳトランジスターのうちいずれか１つである。
このように、本発明の一実施形態による半導体装置は、同一の電気的特性が要求されるＭＯＳトランジスター対＜Ｍ５０、Ｍ６０＞、＜Ｍ７０、Ｍ８０＞が、基板の所定基準線Ａを基準に対称となるように形成された構造を有する。
このようなレイアウト構造を有する場合、ＭＯＳトランジスター対Ｍ５０の両側に配置されるＭＯＳトランジスターＭ６０、Ｍ７０と、ＭＯＳトランジスターＭ６０の両側に配置されるＭＯＳトランジスターＭ５０、Ｍ８０の条件が同一になるため、工程時にＭＯＳトランジスター対Ｍ５０、Ｍ６０が同一の影響を受けて同一の電気的特性を有することができる効果がある。
また、本発明の一実施形態による半導体装置は、ＭＯＳトランジスター対＜Ｍ５０、Ｍ６０＞、＜Ｍ７０、Ｍ８０＞のうち、相対的に小さい幅のＭＯＳトランジスター対Ｍ５０、Ｍ６０が基準線Ａに隣接配置され、相対的に大きな幅のＭＯＳトランジスター対Ｍ７０、Ｍ８０がＭＯＳトランジスター対Ｍ５０、Ｍ６０を囲むように配置された構造を有する。
この場合、工程時に、ＭＯＳトランジスター、例えばＭ５０のゲートの両側全面が隣接するＭＯＳトランジスター対Ｍ６０、Ｍ７０による影響を受けるため、工程時にＭＯＳトランジスター対Ｍ５０、Ｍ６０のゲート限界寸法の変化が最小化できる効果がある。
本発明のもう１つの実施形態として、図１７に示したように、図１６と同一のレイアウト構造において、各ＭＯＳトランジスターＭ５０、Ｍ６０、Ｍ７０、Ｍ８０の両側にゲートダミーパターンＧＤが形成された構造が開示される。
即ち、図１７を参照すると、基板の所定基準線Ａを基準に、それぞれ同一の電気的特性が要求されるＭＯＳトランジスター対＜Ｍ５０、Ｍ６０＞、＜Ｍ７０、Ｍ８０＞が対称となるように形成され、各ＭＯＳトランジスターＭ５０、Ｍ６０、Ｍ７０、Ｍ８０の両側にゲートダミーパターンＧＤが形成される。ここで、ゲートＧとゲートダミーＧＤの間の間隔１１〜１８は全て一定であることが望ましい。
ＭＯＳトランジスター対Ｍ５０、Ｍ６０の間には、ＭＯＳトランジスター対Ｍ５０、Ｍ６０のゲートＧと同一の幅を有するバー形状のゲートダミーＧＤ１が形成される。
また、ＭＯＳトランジスターＭ５０とＭＯＳトランジスターＭ７０との間には、ＭＯＳトランジスターＭ７０のゲートＧと同一の幅を有するゲートダミーパターンＧＤ２が形成され、同様に、ＭＯＳトランジスターＭ６０とＭＯＳトランジスターＭ８０の間にも、同一のゲートダミーパターンＧＤ２が形成される。
この際、ゲートダミーパターンＧＤ２は、相対的に大きな幅を有するゲートＧに対応するバー形状の主ゲートダミーと、前記小さいゲートＧ幅を有するＭＯＳトランジスターＭ５０、Ｍ６０側の空間に形成される補助ゲートダミーが、締結部を介して一体形からなる形状を有する。前記補助ゲートダミーは、ＭＯＳトランジスターＭ７０、Ｍ８０のゲートＧの幅からＭＯＳトランジスターＭ５０、Ｍ６０のゲートＧの幅を引いた程の幅を有し、前記締結部は、２つのゲートダミー間を連結するダミーパターンであって、前記補助ゲートダミーの両末端で前記主ゲートダミー方向に連結されることが望ましい。
なお、ＭＯＳトランジスター対Ｍ７０、Ｍ８０の外側、つまりＭＯＳトランジスターＭ７０とＭＯＳトランジスターＴＲ３との間、及びＭＯＳトランジスターＭ８０とＭＯＳトランジスターＴＲ４との間には、ＭＯＳトランジスター対Ｍ７０、Ｍ８０のゲートＧと同一の幅を有するゲートダミーパターンＧＤ３が形成される。
この際、ゲートダミーパターンＧＤ３は、ＭＯＳトランジスター対Ｍ７０、Ｍ８０のゲートＧと同一の幅を有する２つのゲートダミーが締結部を介して一体形をなす構造を有し、前記締結部が前記２つのゲートダミーの両端間に連結されることによって、ゲートダミーパターンＧＤ３が矩形構造をなすことが望ましい。
このように、本発明のもう１つの実施形態による半導体装置は、各ＭＯＳトランジスターＭ５０、Ｍ６０、Ｍ７０、Ｍ８０の両側にゲートダミーＧＤが形成されるため、工程時に各ＭＯＳトランジスターＭ５０、Ｍ６０、Ｍ７０、Ｍ８０の電気的特性の低下をさらに効果的に防止することができる。
また、このようなゲートダミーＧＤが各ＭＯＳトランジスターＭ５０、Ｍ６０、Ｍ７０、Ｍ８０の両側に同一のパターンで形成されるため、ＭＯＳトランジスター対＜Ｍ５０、Ｍ６０＞、＜Ｍ７０、Ｍ８０＞がそれぞれ同一の電気的特性を有することができる。
特に、大きな幅を有するＭＯＳトランジスター、例えばＭ７０と、小さい幅を有するＭＯＳトランジスター、例えばＭ５０とが隣接する場合、２つのＭＯＳトランジスターＭ５０、Ｍ７０間でバー形状の主ゲートダミーを有し、小さい幅を有するＭＯＳトランジスターＭ５０の方の空間に、補助ゲートダミーが締結部を介して主ゲートダミーと連結されて、リングタイプの形状を有するゲートダミーパターンＧＤ２が形成される。
この場合、工程時に、大きな幅を有するＭＯＳトランジスター、例えばＭ７０のゲートＧの一部分は、ゲートダミーパターンＧＤ２の主ゲートダミーと、小さい幅を有するＭＯＳトランジスター、例えばＭ５０のゲートＧによって影響を受け、ＭＯＳトランジスター、例えばＭ７０のゲートＧの残りの部分は、ゲートダミーパターンＧＤ２の主ゲートダミーと補助ゲートダミーの影響を受けるため、大きな幅を有するＭＯＳトランジスター対Ｍ７０、Ｍ８０のゲートの一側を屈曲なく一定に形成できる効果がある。
そして、大きな幅を有するＭＯＳトランジスター対Ｍ７０、Ｍ８０の外側に、それぞれ幅が異なる２つのＭＯＳトランジスターＴＲ３、ＴＲ４が配置される場合、ＭＯＳトランジスター対Ｍ７０、Ｍ８０の外側に、ＭＯＳトランジスター対Ｍ７０、Ｍ８０のゲートＧと同一の幅を有する２つのゲートダミーからなるゲートダミーパターンＧＤ３が、それぞれ配置される。
このような２つのゲートダミーからなるゲートダミーパターンＧＤ３によって、工程時に、ＭＯＳトランジスター対Ｍ７０、Ｍ８０のゲートＧがＭＯＳトランジスターＴＲ３、ＴＲ４によって受ける影響が減って、ＭＯＳトランジスター対Ｍ７０、Ｍ８０のゲートの他側を屈曲なく一定に形成できる効果がある。
本発明のもう１つの実施形態として、図１７と同一の構造で、ゲートダミーパターンＧＤ２が同一の幅を有する２つのゲートダミーからなるゲートダミーパターンＧＤ４に置き替えられた、図１８の構造が開示される。
即ち、図１８を参照すると、ＭＯＳトランジスターＭ５０とＭＯＳトランジスターＭ７０との間、及びＭＯＳトランジスターＭ６０とＭＯＳトランジスターＭ８０との間には、ＭＯＳトランジスター対Ｍ７０、Ｍ８０のゲートＧと同一の幅を有するゲートダミーパターンＧＤ４が形成される。ここで、ゲートダミーパターンＧＤ４は、ＭＯＳトランジスター対Ｍ７０、Ｍ８０のゲートＧと同一の幅を有する２つのゲートダミーが、締結部を介して一体形をなす構造を有し、前記締結部が前記２つのゲートダミーの両端間に連結されることによって、前記ゲートダミーパターンＧＤ３が長方形構造をなしていることが望ましい。
この場合、工程時に、ゲートダミーパターンＧＤ４によって、ＭＯＳトランジスター対Ｍ５０、Ｍ６０とＭＯＳトランジスター対Ｍ７０、Ｍ８０との相互の影響が最小化されるため、ゲート限界寸法の変化が減って、ＭＯＳトランジスター対Ｍ５０、Ｍ６０及びＭＯＳトランジスター対Ｍ７０、Ｍ８０の電気的特性の低下が抑えられる効果がある。
本発明のもう１つの実施形態として図１９の構造が開示される。
具体的に、図１９を参照すると、本発明のもう１つの実施形態による半導体装置は、同一の電気的特性が要求されるＭＯＳトランジスター＜Ｍ５０、Ｍ６０＞、＜Ｍ７０、Ｍ８０＞と、これに隣接する他のＭＯＳトランジスターＴＲ３、ＴＲ４の幅が全て同一の構造を有する。
即ち、幅が大きいＭＯＳトランジスターＭ７０、Ｍ８０は、フィンガリング（Fingering）されて、他のＭＯＳトランジスターＭ５０、Ｍ６０、ＴＲ３、ＴＲ４の幅と同一の幅を有するようにレイアウトされる。そして、各ＭＯＳトランジスターＭ５０、Ｍ６０、Ｍ７０、Ｍ８０、ＴＲ３、ＴＲ４の両側に、ゲートＧと同一の幅を有するゲートダミーパターンＧＤが形成される。ここで、各ＭＯＳトランジスターＭ５０、Ｍ６０、Ｍ７０、Ｍ８０、ＴＲ３、ＴＲ４のゲートＧと、ゲートダミーＧＤとの間の間隔Ｊ１〜Ｊ１６が、全て一定であることが望ましい。
このように、ＭＯＳトランジスターＭ５０、Ｍ６０、Ｍ７０、Ｍ８０、ＴＲ３、ＴＲ４の幅が全て同一にレイアウトされると、アクティブが受ける影響が同一となって、ゲート限界寸法の変化を最小化することができ、また、化学及び機械的研磨／平坦化（Chemical Mechanical Polishing/Planarization; CMP）の均一度が向上して、パターニング時に、向上したパターンを得ることができる。
以上のように、本発明は特定の実施形態について図示し説明したが、本発明はそれに限られるものではなく、本発明の明細書に記載した技術的思想の範囲内において多様に変形実施できることは明らかである。
従来の半導体装置のレイアウト構造を示す図である。 従来の２つ以上のゲートを有する半導体装置のレイアウト構造を示す図である。 従来の２つ以上のゲートを有する半導体装置のレイアウト構造を示す図である。 従来のＭＯＳトランジスターを含む半導体装置のレイアウト構造を示す面である。 従来のメタルラインパターンの形成方法を示すレイアウト図である。 図３のメタルラインパターンの間を拡大したレイアウト図である。 一般的なクウォドカップルレシーバータイプの入出力バッファーを示す回路図である。 図５のレイアウト図である。 図６のレイアウト環境において、工程時、周囲影響によるＭＯＳトランジスターのゲート屈曲現象を説明する図である。 本発明による半導体装置のゲート形成方法の実施形態を例示するレイアウト図である。 ２つのゲートを有する半導体装置のゲート形成方法の実施形態を例示するレイアウト図である。 ２つのゲートを有する半導体装置のゲート形成方法の実施形態を例示するレイアウト図である。 ３つのゲートを有する半導体装置のゲート形成方法の実施形態を例示するレイアウト図である。 ３つのゲートを有する半導体装置のゲート形成方法の実施形態を例示するレイアウト図である。 本発明によるＭＯＳトランジスターを含む半導体装置のレイアウトを例示する図である。 図９のレイアウトにおいて、ゲートダミーパターンがさらに形成されたことを例示する図である。 本発明による半導体装置のダミーゲートパターンの一実施形態を例示したレイアウト図である。 本発明による半導体装置のダミーゲートパターンのもう１つの実施形態を例示したレイアウト図である。 図１２の部分拡大図である。 本発明によるメタルラインの形成方法を示すレイアウト図である。 本発明によるメタルラインの形成方法のもう１つの実施形態を示すレイアウト図である。 本発明による半導体装置のレイアウト構造の一実施形態を示す図である。 本発明による半導体装置のレイアウト構造のもう１つの実施形態を示す図である。 本発明による半導体装置のレイアウト構造のもう１つの実施形態を示す図である。 本発明による半導体装置のレイアウト構造のもう１つの実施形態を示す図である。
符号の説明
１，４１０ 電源メタルラインパターン
２，４２０ 信号メタルラインパターン
３，４３０ ダミーメタルラインパターン
１０，３０，４４，１２０ アクティブ領域
１２，３２，４６，１３２ ゲートパッド
２０，４０ アクティブガード
２２，４２ ウエル領域
５０，５２ ゲートダミーパターン
１２０ リーフセル領域
１３０ ゲートライン
４３２ 補助ダミーメタルラインパターン
ＢＣ１〜ＢＣ４，ＢＣ１１〜ＢＣ１４ ブロックセル
ＢＬＣ１、ＢＬＣ２ コンタクト
Ｃ１，Ｃ２，Ｃ３ コンタクト
Ｄ ドレイン領域
ＤＤ 連結パターン
ＤＧ１〜ＤＧ８ ダミーゲート
ＤＧ２１〜ＤＧ２５ ダミーゲートパターン
Ｇ，Ｇ１〜Ｇ７ ゲート
ＧＤ，ＧＤ１〜ＧＤ４ ゲートダミーパターン
ＧＬ ゲートライン
ＨＨ ハンマーヘッド
ＩＮ 入力信号
ＩＮＶ１，ＩＮＶ２，Ｍ５，Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２，Ｍ３１，Ｍ３２，Ｍ４１，Ｍ４２，Ｍ５０，Ｍ６０，Ｍ７０，Ｍ８０，ＴＲ１〜ＴＲ４ ＭＯＳトランジスター
Ｐ パーティクル
Ｓ ソース
ＳＤ１，ＳＤ２ 補助パターン
ＴＲ１１〜ＴＲ１３，ＴＲ２１〜ＴＲ２７ トランジスター
ＵＣ 単位セル
ＶＤＤ 電源電圧
ＶＲＥＦ 基準電圧
ＶＳＳ 接地電圧

Claims (25)

  1. アクティブ領域上に長方向に延びるゲートラインを形成する工程、及び、
    前記アクティブ領域の外部に位置し、長方向に延びる前記ゲートラインと接して、かつ、一辺が前記ゲートラインの一側エッジの長方向の延長線に整列するようにゲートパッドを形成する工程
    を含むことを特徴とする半導体装置のゲート形成方法。
  2. 前記ゲートラインと前記ゲートパッドとを含む前記ゲートが同一の前記アクティブ領域上に複数個形成され、隣接する前記ゲートの前記各ゲートパッドは、互いに対称に、または前記アクティブ領域を中心に互いに長方向の反対側にかつ互いに逆向きに、形成されることを特徴とする請求項１に記載の半導体装置のゲート形成方法。
  3. 多数の各アクティブ領域に長方向に延びるゲートラインを１つ以上形成する工程、及び
    各ゲートラインに対応して、前記アクティブ領域の外部に延びた前記ゲートラインの端部に、長方向に延びる前記ゲートラインと接して、かつ、一辺が前記ゲートラインの一側エッジの長方向の延長線に整列するようにゲートパッドを形成する工程
    を含み、
    前記多数のゲートパッドは、予め定められた境界位置に対して一定の間隔を隔てて整列されることを特徴とする半導体装置のゲート形成方法。
  4. 前記各アクティブ領域に対して前記ゲートラインと前記ゲートパッドとを含むゲートが複数個形成され、隣接する前記ゲートの前記ゲートパッドは、互いに対称に、または前記アクティブ領域を中心に互いに長方向の反対側にかつ互いに逆向きに、形成されることを含むことを特徴とする請求項３に記載の半導体装置のゲート形成方法。
  5. 前記境界位置は、多数の前記アクティブ領域と、前記ゲートを囲むアクティブガードとによって定義されることを特徴とする請求項３に記載の半導体装置のゲート形成方法。
  6. 前記各アクティブ領域の一側が、前記境界位置に対して一定の間隔を隔てて整列されることを特徴とする請求項３に記載の半導体装置のゲート形成方法。
  7. 長さの相異なる前記ゲートラインが２つ以上形成される場合、相対的に短い前記ゲートラインの長方向の延長線上に、ゲートダミーパターンがさらに形成されることを特徴とする請求項３に記載の半導体装置のゲート形成方法。
  8. トランジスターをなすアクティブ領域上にゲートを形成し、
    前記ゲートの少なくとも１つの側面に隣接する前記アクティブ領域の外部領域にダミーゲートパターンを形成し、
    前記ダミーゲートパターンの長方向端部、または前記ダミーゲートパターンを中心に前記アクティブ領域が位置する反対側の側面のうち少なくともいずれか１つに、前記ダミーゲートパターンに達する補助パターンを形成することを特徴とする半導体装置のゲート形成方法。
  9. 前記ダミーゲートパターンは、前記ゲートの長さが相異なる隣接するトランジスターの間に形成され、前記補助パターンは、前記ゲートの長さの差異によって形成される空の空間に延びるように形成されることを特徴とする請求項８に記載の半導体装置のゲート形成方法。
  10. 前記ダミーゲートパターンは、隣接するトランジスターの間に少なくとも２つ以上形成され、２つ以上の前記ダミーゲートパターンは、互いに向かい合う辺の一部が前記補助パターンによって連結されることを特徴とする請求項８に記載の半導体装置のゲート形成方法。
  11. 前記ダミーゲートパターンは、前記アクティブ領域上のゲートラインと前記アクティブ領域の外部のゲートパッドとが一体に形成される前記ゲートと、同じ長さに形成されることを特徴とする請求項８に記載の半導体装置のゲート形成方法。
  12. 前記ダミーゲートパターンの長方向の一端部に前記補助パターンが形成され、前記補助パターンは、前記ダミーゲートパターンよりも広い幅を有する長方形に形成されることを特徴とする請求項１１に記載の半導体装置のゲート形成方法。
  13. 前記補助パターンは、前記アクティブ領域の長方向の端部の外部に、前記ダミーゲートパターンと一部結合した四角リングの形状に形成されることを特徴とする請求項８に記載の半導体装置のゲート形成方法。
  14. 複数個のセルから構成されるブロックで相異なる電力を供給する第１メタルラインパターンが形成され、
    前記第１メタルラインパターンの間に、前記セルに信号を伝達する第２メタルラインパターンが形成され、
    前記第１メタルラインの間の前記第２メタルラインパターンが形成されない領域に、長方向に少なくとも２つ以上に分割されたパターンで、ダミーメタルラインパターンが形成されることを特徴とする半導体装置のメタルライン形成方法。
  15. 前記第１メタルラインパターンは、他のブロックに形成された同一の電力を供給する他の第１メタルラインパターンと併合されて一体に形成されることを特徴とする請求項１４に記載の半導体装置のメタルライン形成方法。
  16. 前記ダミーメタルラインパターンはバータイプで形成され、少なくとも一端部には幅が拡張された補助ダミーメタルラインパターンがさらに形成されることを特徴とする請求項１４に記載の半導体装置のメタルライン形成方法。
  17. 基板の所定基準線を介して対称となるように隣接形成される第１ＭＯＳトランジスター対、及び、
    前記第１ＭＯＳトランジスター対を間におき、前記基準線を基準に対称となるように形成される少なくとも１つの第２ＭＯＳトランジスター対
    を含み、
    前記第１及び第２ＭＯＳトランジスター対は、それぞれ同一の電気的特性が要求されるＭＯＳトランジスターからなることを特徴とする半導体装置。
  18. 前記第１及び第２ＭＯＳトランジスター対は、差動信号によって制御されて差動増幅動作する差動対と、共通信号によって制御されて同一電流を生成するカレントミラー構造とで、それぞれ構成されることを特徴とする請求項１７に記載の半導体装置。
  19. 前記第１及び第２ＭＯＳトランジスター対の各ゲートは、前記基準線を基準に同一の距離を隔てて対称となるように形成されることを特徴とする請求項１７に記載の半導体装置。
  20. 前記第１ＭＯＳトランジスター対は、互いにチャンネル長さが同一である第１ＭＯＳトランジスターからなり、前記第２ＭＯＳトランジスター対は、互いにチャンネル長さが同一である第２ＭＯＳトランジスターからなることを特徴とする請求項１７に記載の半導体装置。
  21. 前記各ＭＯＳトランジスターの両側にゲートダミーパターンがさらに形成されることを特徴とする請求項２０に記載の半導体装置。
  22. 前記隣接する第１ＭＯＳトランジスター対と前記第２ＭＯＳトランジスター対との間には、前記第１及び第２ＭＯＳトランジスター対のうち相対的に長いチャンネル長さを有するゲートに対応する長さを有するゲートダミーパターンが形成されることを特徴とする請求項２１に記載の半導体装置。
  23. 前記ゲートダミーパターンは、前記相対的に大きな幅を有するゲートに対応するバー形状の主ゲートダミーと、相対的に小さな幅を有するゲート側の空間に形成される補助ゲートダミーとが、締結部を介して一体形をなす構造を有することを特徴とする請求項２２に記載の半導体装置。
  24. 前記第２ＭＯＳトランジスター対の外側には、それぞれ前記第２ＭＯＳトランジスターのゲート幅に対応する幅を有するゲートダミーパターンが形成されることを特徴とする請求項２３に記載の半導体装置。
  25. 前記ゲートダミーパターンは、両面が前記第２ＭＯＳトランジスターのゲート幅に対応する幅を有する２つのバー形状のゲートダミーが、締結部を介して一体形をなす構造を有することを特徴とする請求項２４に記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011086813A (ja) * 2009-10-16 2011-04-28 Renesas Electronics Corp バイアス回路
JP2014029675A (ja) * 2012-07-04 2014-02-13 Fujitsu Semiconductor Ltd マスクパターン生成方法、マスクパターン生成装置、及び、マスクパターン生成プログラム
JP2020068270A (ja) * 2018-10-23 2020-04-30 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置及びその製造方法
WO2020116263A1 (ja) * 2018-12-04 2020-06-11 日立オートモティブシステムズ株式会社 半導体装置およびそれを用いた車載用電子制御装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5292005B2 (ja) * 2008-07-14 2013-09-18 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5147654B2 (ja) 2008-11-18 2013-02-20 パナソニック株式会社 半導体装置
JP5537078B2 (ja) 2009-07-23 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
US9646958B2 (en) * 2010-03-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits including dummy structures and methods of forming the same
JP5235936B2 (ja) 2010-05-10 2013-07-10 パナソニック株式会社 半導体装置及びそのレイアウト作成方法
JP2012054502A (ja) * 2010-09-03 2012-03-15 Elpida Memory Inc 半導体装置
US9287252B2 (en) * 2011-03-15 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor mismatch reduction
KR20120129682A (ko) * 2011-05-20 2012-11-28 삼성전자주식회사 반도체 장치
US9209182B2 (en) * 2012-12-28 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy metal gate structures to reduce dishing during chemical-mechanical polishing
US9466669B2 (en) 2014-05-05 2016-10-11 Samsung Electronics Co., Ltd. Multiple channel length finFETs with same physical gate length
KR102552943B1 (ko) 2016-08-08 2023-07-06 삼성전자주식회사 반도체 장치의 제조 방법
KR20200124114A (ko) 2019-04-23 2020-11-02 삼성전자주식회사 게이트 패턴을 포함하는 반도체 소자 및 그 제조 방법
KR20220118705A (ko) 2021-02-19 2022-08-26 삼성전자주식회사 도전 라인을 포함하는 반도체 장치 및 이의 제조 방법
CN112864162B (zh) * 2021-03-02 2022-07-19 长江存储科技有限责任公司 一种页缓冲器、场效应晶体管及三维存储器
KR20220130681A (ko) 2021-03-17 2022-09-27 창신 메모리 테크놀로지즈 아이엔씨 집적회로 및 이의 배치 방법
US20230009090A1 (en) * 2021-07-12 2023-01-12 Changxin Memory Technologies, Inc. Semiconductor device layout structure and method of forming semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5932900A (en) * 1997-06-20 1999-08-03 Faraday Technology Corporation Flexible cell for gate array
JP2000223663A (ja) * 1999-02-02 2000-08-11 Nec Ic Microcomput Syst Ltd 半導体装置
JP2002026125A (ja) * 2000-07-10 2002-01-25 Mitsubishi Electric Corp 半導体装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3249317B2 (ja) * 1994-12-12 2002-01-21 富士通株式会社 パターン作成方法
CN2234328Y (zh) 1996-01-17 1996-09-04 新都县科智微机应用研究所 高频感应加热焊机
KR19980013909A (ko) 1996-08-05 1998-05-15 김광호 반도체 장치의 레이 아웃(layout of semiconductor device)
KR19980014391A (ko) 1996-08-10 1998-05-25 김광호 테스트장치
KR100215832B1 (ko) 1996-12-27 1999-08-16 구본준 반도체 소자의 다층 배선
KR100281128B1 (ko) 1998-01-14 2001-03-02 김영환 반도체소자의 마스크 및 그의 제작방법
US6020616A (en) * 1998-03-31 2000-02-01 Vlsi Technology, Inc. Automated design of on-chip capacitive structures for suppressing inductive noise
KR100265950B1 (ko) 1998-05-08 2000-09-15 전주범 박막형 광로 조절 장치
JP2000174161A (ja) 1998-12-04 2000-06-23 Nec Home Electronics Ltd フレキシブル基板及びこれを用いた半導体装置の実装方法
US6653740B2 (en) 2000-02-10 2003-11-25 International Rectifier Corporation Vertical conduction flip-chip device with bump contacts on single surface
KR100714264B1 (ko) 2000-11-22 2007-05-02 삼성전자주식회사 게이트 폴리용 더미 패턴 형성 방법
KR100611778B1 (ko) * 2002-09-24 2006-08-10 주식회사 하이닉스반도체 반도체장치 제조방법
KR20040057789A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 반도체장치
JP3897730B2 (ja) * 2003-04-23 2007-03-28 松下電器産業株式会社 半導体記憶装置および半導体集積回路
US20050009312A1 (en) 2003-06-26 2005-01-13 International Business Machines Corporation Gate length proximity corrected device
KR100999271B1 (ko) 2003-12-30 2010-12-07 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
JP4248451B2 (ja) * 2004-06-11 2009-04-02 パナソニック株式会社 半導体装置およびそのレイアウト設計方法
JP2006119195A (ja) * 2004-10-19 2006-05-11 Nec Electronics Corp 配線のレイアウト方法
CN100435304C (zh) 2005-03-31 2008-11-19 西安交通大学 基于金属球压接互连技术的电力电子集成模块的制备方法
KR100699845B1 (ko) 2005-06-10 2007-03-27 삼성전자주식회사 액티브 영역의 면적을 감소시킨 반도체 메모리 장치
US7236396B2 (en) * 2005-06-30 2007-06-26 Texas Instruments Incorporated Area efficient implementation of small blocks in an SRAM array
KR20070003338A (ko) 2005-07-01 2007-01-05 주식회사 하이닉스반도체 반도체 소자
JP2007027287A (ja) * 2005-07-14 2007-02-01 Renesas Technology Corp 半導体装置およびその製造方法
KR100712996B1 (ko) * 2005-09-20 2007-05-02 주식회사 하이닉스반도체 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한반도체소자의 제조방법
KR20070036352A (ko) 2005-09-29 2007-04-03 주식회사 하이닉스반도체 반도체 소자
JP2008004796A (ja) * 2006-06-23 2008-01-10 Matsushita Electric Ind Co Ltd 半導体装置および回路素子レイアウト方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5932900A (en) * 1997-06-20 1999-08-03 Faraday Technology Corporation Flexible cell for gate array
JP2000223663A (ja) * 1999-02-02 2000-08-11 Nec Ic Microcomput Syst Ltd 半導体装置
JP2002026125A (ja) * 2000-07-10 2002-01-25 Mitsubishi Electric Corp 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011086813A (ja) * 2009-10-16 2011-04-28 Renesas Electronics Corp バイアス回路
JP2014029675A (ja) * 2012-07-04 2014-02-13 Fujitsu Semiconductor Ltd マスクパターン生成方法、マスクパターン生成装置、及び、マスクパターン生成プログラム
JP2020068270A (ja) * 2018-10-23 2020-04-30 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置及びその製造方法
JP7234568B2 (ja) 2018-10-23 2023-03-08 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置及びその製造方法
WO2020116263A1 (ja) * 2018-12-04 2020-06-11 日立オートモティブシステムズ株式会社 半導体装置およびそれを用いた車載用電子制御装置
JPWO2020116263A1 (ja) * 2018-12-04 2021-09-30 日立Astemo株式会社 半導体装置およびそれを用いた車載用電子制御装置
JP7189233B2 (ja) 2018-12-04 2022-12-13 日立Astemo株式会社 半導体装置およびそれを用いた車載用電子制御装置

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