KR20170024703A - 드라이버를 포함하는 반도체 장치 - Google Patents

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Abstract

본 기술은 드라이버들을 어레이로 배열시 정해진 면적 내에 설치되는 드라이버들의 구동력(driving ability)이 극대화될 수 있도록 하는 반도체 장치에 관한 것으로, 제 1 액티브 영역, 제 1 방향을 따라 제 1 액티브 영역과 일정 간격 이격되게 위치하는 제 2 액티브 영역, 제 1 액티브 영역에 위치하며 홀수개의 게이트 핑거들을 포함하는 제 1 게이트 핑거 그룹, 및 제 2 액티브 영역에 위치하며 제 1 게이트 핑거 그룹의 게이트 핑거들과 전기적으로 연결되는 짝수개의 게이트 핑거들을 포함하는 제 2 게이트 핑거 그룹을 포함할 수 있다.

Description

드라이버를 포함하는 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING DRIVERS}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 드라이버들을 어레이로 배열시 정해진 면적 내에 설치되는 드라이버들의 구동력(driving ability)이 극대화될 수 있도록 하는 반도체 장치에 관한 것이다.
일반적으로, DRAM과 같이 고집적화된 반도체 장치에는 소자들과 배선들을 레이아웃하기 위한 공간을 충분히 확보하는데 많은 어려움이 따른다. 따라서, 레이아웃 측면에서 제한된 공간 내에 소자들과 배선들을 적절히 배치하는 것이 중요하다.
도 1은 종래에 드라이버들이 어레이 구조로 나란하게 배열되는 구조를 보여주는 평면도로, 각 드라이버(DRV)가 2개의 게이트 핑거(finger)를 갖는 멀티핑거 배치 구조를 나타내는 도면이다.
종래에 드라이버들을 어레이 구조로 배치할 때, 면적을 감소시키기 위해 도 1에서와 같이 각 드라이버 마다 2개의 게이트들이 소스(source)를 공유하도록 배치되었다. 이러한 경우, 배치 영역이 일정하게 정해진 상태에서 제한된 룰(rule)에 맞게 게이트들을 배치하기 위해서는 게이트의 길이 대비 게이트들 사이의 공간을 충분히 넓게 확보하여야 한다.
이로 인해 게이트의 CD(Critical Demension)를 조절하는데 어려움이 있으며, 메탈라인과 액티브 영역을 연결하는 콘택(M0C)과 게이트 사이의 공간 또한 원하는 대로 조절할 수 없어 트랜지스터의 특성이 나빠지게 된다.
또한, 도 1의 배치 구조에서는 각 드라이버가 2개의 게이트 핑거들을 갖기 때문에 일정한 면적 내에서 얻을 수 있는 트랜지스터의 폭(width)도 줄어들어 트랜지스터의 구동능력을 더욱 저하시키게 되며, 칩 면적을 증가시켜 넷 다이(net die)를 감소시키는 요인이 된다.
더불어, 도 1에서와 같은 배치 구조는 모든 드라이버가 소스를 공유하기 때문에 모든 드라이버가 하나의 액티브 영역에 형성되어야 하는데, 그러한 경우 ISO CMP시 디싱(dishing) 및 침식(Erosion) 양의 증가를 유발시켜 ISO 레이어의 변형이 발생되도록 함으로써 회로의 성능저하를 일으킬 수 있게 된다.
본 발명의 실시예는 반도체 장치에서 드라이버의 배치 구조를 개선하여 정해진 면적 내에서 드라이버들의 구동력을 극대화시키고자 한다.
본 발명의 일 실시예에 따른 반도체 장치는 제 1 액티브 영역, 제 1 방향을 따라 제 1 액티브 영역과 일정 간격 이격되게 위치하는 제 2 액티브 영역, 제 1 액티브 영역에 위치하며 홀수개의 게이트 핑거들을 포함하는 제 1 게이트 핑거 그룹, 및 제 2 액티브 영역에 위치하며 제 1 게이트 핑거 그룹의 게이트 핑거들과 전기적으로 연결되는 짝수개의 게이트 핑거들을 포함하는 제 2 게이트 핑거 그룹을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 홀수개의 게이트 핑거들이 형성된 제 1 게이트 핑거 그룹과 짝수개의 게이트 핑거들이 형성된 제 2 게이트 핑거 그룹이 제 1 방향을 따라 일정 간격 이격되게 배치되는 제 1 드라이버와 제 2 드라이버를 포함하며, 제 1 드라이버와 제 2 드라이버는 제 1 방향과 교차되는 제 2 방향을 따라 인접하게 배열되되, 제 1 게이트 핑거 그룹과 제 2 게이트 핑거 그룹의 위치가 반대되게 배치될 수 있다.
바람직하게는, 반도체 장치는 홀수개의 게이트 핑거들이 형성된 제 3 게이트 핑거 그룹과 짝수개의 게이트 핑거들이 형성된 제 4 게이트 핑거 그룹이 제 1 방향을 따라 일정 간격 이격되게 배치되는 제 3 드라이버와 제 4 드라이버를 더 포함하되, 제 3 드라이버는 제 2 방향으로 제 2 드라이버와 대칭되게 배치되고, 제 4 드라이버는 제 2 방향으로 제 1 드라이버와 대칭되게 배치될 수 있다.
본 기술은 정해진 면적 내에서 드라이버들의 구동력을 향상시켜 반도체 장치의 동작 특성을 향상시켜 준다.
또한 본 기술은 게이트의 길이와 게이트들 사이의 공간을 정함에 있어 자유도를 높여줌으로써 원하는 트랜지스터의 특성을 가질 수 있도록 해준다.
도 1은 종래에 드라이버들이 어레이 구조로 나란하게 배열되는 구조를 보여주는 평면도.
도 2는 본 발명의 일 실시예에 따른 드라이버들의 배치 구조를 나타내는 평면도.
도 3은 도 2의 배치 구조에서 파워 공급을 중요시 할 때의 소스 영역들과 드레인 영역들의 연결 형태를 보여주는 평면도.
도 4는 도 2의 배치 구조에서 신호의 연결을 중요시 할 때의 메탈의 소스 영역들과 드레인 영역들의 연결 형태를 보여주는 평면도.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 2는 본 발명의 일 실시예에 따른 드라이버들의 배치 구조를 나타내는 평면도이다.
도 2에서는 일 실시예로서 하나의 드라이버에 5개의 핑거 게이트들(20)이 형성되는 경우에 대해 설명하며, 설명의 편의를 위해 예시적으로 일부 드라이버들(DRVa ∼ DRVd)에 대해서만 설명한다.
본 실시예에서 각 드라이버(DRVa ∼ DRVd)는 전기적으로 서로 연결된 홀수개(5개)의 게이트 핑거들(a1 ∼ a5, b1 ∼ b5, c1 ∼ c5, d1 ∼ d5)을 포함하며, 각 드라이버(DRVa ∼ DRVd)의 게이트 핑거들은 X 방향(제 1 방향)을 따라 2개의 그룹으로 나뉘어 배치된다. 본 실시예에서는 주어진 각 드라이버(DRVa ∼ DRVd)의 면적 내에 홀수개(5개)의 게이트 핑거들을 형성하되, 그 게이트 핑거들을 2개의 그룹으로 구분 즉 홀수개(3개)의 게이트 핑거들과 짝수개(2개)의 게이트 핑거들로 구분하고 각 드라이버(DRVa ∼ DRVd)의 5개의 게이트 핑거들이 도전물(52, 54, 56)로 서로 연결되도록 한다. 이때, 각 드라이버(DRVa ∼ DRVd)가 차지하는 면적은 도 1에서의 각 드라이버가 차지하는 면적과 실질적으로 동일하게 되도록 한다.
본 실시예에서는 설명의 편의를 위해, 각 드라이버에서 홀수개의 게이트 핑거들이 나란하게 배열되는 영역을 제 1 그룹이라 하고 짝수개의 게이트 핑거들이 나란하게 배열되는 영역을 제 2 그룹이라 한다.
도 2에서, 드라이버(DRVa)는 액티브 영역(12)의 상부에 형성된 3개의 게이트 핑거들(a1, a2, a3) 및 액티브 영역(12)과 X 방향을 따라 일정 거리 이격되게 위치하는 액티브 영역(14)의 상부에 형성된 2개의 게이트 핑거들(a4, a5)을 포함한다. 이때, 제 1 그룹의 게이트 핑거들(a1, a2, a3)과 제 2 그룹의 게이트 핑거들(a4, a5)은 단부가 서로 전기적으로 연결됨으로써 5개의 게이트 핑거들(a1 ∼ a5)이 모두 전기적으로 연결된다. 그리고, 제 1 그룹의 게이트 핑거들(a1, a2, a3)과 제 2 그룹의 게이트 핑거들(a4, a5)은 같은 선상에 위치하도록 배치되지 않고 지그재그 형태로 위치하도록 배열된다.
드라이버(DRVa)와 Y 방향(제 2 방향)으로 인접하게 배치되는 드라이버(DRVb)는 제 1 그룹의 게이트 핑거들(b1, b2, b3)과 제 2 그룹의 게이트 핑거들(b4, b5)의 위치가 드라이버(DRVa)와 반대가 된다. 즉, 드라이버(DRVa)에서는 제 1 그룹의 게이트 핑거들(a1, a2, a3)이 오른쪽(R, 도 2에서 위쪽)에 위치하고 제 2 그룹의 게이트 핑거들(a4, a5)이 왼쪽(L, 도 2에서 아래쪽)에 위치하는 반면에, 드라이버(DRVb)에서는 제 1 그룹의 게이트 핑거들(b1, b2, b3)이 오른쪽에 위치하고 제 2 그룹의 게이트 핑거들(b4, b5)이 왼쪽에 위치한다. 이때, 드라이버(DRVa)의 게이트 핑거들(a1, a2, a3)과 드라이버(DRVb)의 게이트 핑거들(b4, b5)은 같은 액티브 영역(12)에 위치하며, 드라이버(DRVa)의 게이트 핑거들(a4, a5)과 드라이버(DRVb)의 게이트 핑거들(b1, b2, b3)은 같은 액티브 영역(14)에 위치한다.
이처럼, Y 방향으로 인접하게 배치되는 드라이버들(DRVa, DRVb)은 액티브 영역을 서로 공유하면서 제 1 그룹과 제 2 그룹의 게이트 핑거들이 서로 반대되게 위치함으로써, 드라이버들(DRVa, DRVb)이 어레이 형태로 배열될 때 차지하는 전체 면적을 최소화할 수 있다.
한편, 드라이버(DRVb)와 Y 방향으로 인접하게 배치되는 드라이버(DRVc)는 X 축을 기준으로 드라이버(DRVb)와 대칭되게 배치된다. 즉, 드라이버(DRVc)는 액티브 영역(12)의 상부에 형성되는 2개의 게이트 핑거들(c4, c5) 및 액티브 영역(12)과 X 방향을 따라 일정 거리 이격되게 위치하는 액티브 영역(16)의 상부에 형성된 3개의 게이트 핑거들(c1, c2, c3)을 포함한다.
그리고, 드라이버(DRVc)와 Y 방향으로 인접하게 배치되는 드라이버(DRVd)는 X 축을 기준으로 드라이버(DRVa)와 대칭되게 배치된다. 즉, 드라이버들(DRVc, DRVd)은 드라이버들(DRVa, DRVb)과 같이 제 1 그룹의 게이트 핑거들과 제 2 그룹의 게이트 핑거들의 위치가 서로 반대되게 배치된다.
이때, 드라이버(DRVc)의 게이트 핑거들(c4, c5)과 드라이버(DRVd)의 게이트 핑거들(d1, d2, d3)은 같은 액티브 영역(12)에 위치하며, 드라이버(DRVc)의 게이트 핑거들(c1, c2, c3)과 드라이버(DRVd)의 게이트 핑거들(d4, d5)은 같은 액티브 영역(16)에 위치한다. 즉, 각 드라이버(DRVa ∼ DRVd)의 게이트 핑거들은 X 방향으로 이격된 2개의 액티브 영역들에 걸쳐서 형성되며, 각 액티브 영역(12, 14, 16)은 4개의 드라이버들(DRVa ∼ DRVd)의 제 1 그룹 또는 제 2 그룹의 게이트 핑거들이 공유하게 된다.
액티브 영역들(12, 14, 16)의 사이에는 더미 게이트(42, 44, 46)가 형성된다. 이러한 더미 게이트는 반도체 장치 내의 다른 배선들(예컨대, 비트라인)과의 연결 관계를 고려하여 형성된 것으로 필요에 따라 생략이 가능하다.
상술한 도 2의 배치 구조에서는, 도 1의 각 드라이버에서 짝수개(2개)의 게이트 핑거들이 공유하는 소스 영역의 면적에 비해, 각 드라이버(DRVa ∼ DRVd)의 홀수개(5개)의 게이트 핑거들이 공유하는 소스 영역이 더 넓게 해준다.
이처럼, 도 2에서와 같이 각 드라이버가 2개의 그룹으로 분리된 5개의 게이트 핑거들(2.5 핑거)로 형성되는 경우, 도 1에서와 같이 동일한 액티브 영역 내에서 2개의 게이트 핑거들이 형성(2 핑거)되는 경우와 비교하여 대략 25% 정도 구동력이 향상될 수 있다.
도 2의 실시예에서는 각 드라이버가 5개의 게이트 핑거들로 형성되는 경우를 설명하였으나, 할당된 드라이버의 면적에 따라 각 드라이버가 7개의 게이트 핑거 또는 9개의 게이트 핑거들로 형성되도록 할 수도 있다. 예컨대, 드라이버가 제 1 그룹에는 3개의 게이트 핑거들이 형성되고 제 2 그룹에는 4개의 게이트 핑거들이 형성되도록 할 수 있다.
도 3은 도 2의 배치 구조에서 파워 공급을 중요시 할 때의 소스 영역들과 드레인 영역들의 연결 형태를 보여주는 평면도로, 연결 관계는 도 2에서 일정 부분의 드라이버들에 대해서만 표시를 하였다.
드라이버(DRVa ∼ DRVd)를 구성하는 각 트랜지스터의 소스 영역과 드레인 영역의 연결은 소스 영역에 공급되는 파워(PWR)와 드레인 영역에 연결되는 신호의 연결 중 어느 것의 연결이 더 중요하느냐에 따라 달라질 수 있다.
본 실시예에서는 드라이버의 두 그룹들 사이의 영역 즉 도 3에서 오른쪽(도 3에서 위쪽)에 있는 액티브 영역들과 왼쪽(도 3에서 아래쪽)에 있는 액티브 영역들 사이에 메탈라인(M0)을 배치하고 파워 공급이 필요한 모든 소스 영역들을 포크모양으로 연결하였다. 즉, 드라이버들(DRVa ∼ DRVd)의 모든 소스 영역들은 동일한 레벨(레벨0)의 메탈라인(M0)을 통해 공통 연결되며 해당 메탈라인(M0)은 파워라인(PWR)과 연결된다.
이처럼 동일한 레벨의 메탈라인을 이용하여 모든 소스 영역에 파워를 공급함으로써 저항이 최소화되어 파워 공급이 보다 원활하게 이루어져 드라이버의 구동 능력을 향상시킬 수 있다.
반면에, 드레인 영역들에 대한 연결의 경우, 각 드라이버(DRVa ∼ DRVd)에서 같은 그룹 내에 위치하는 인접한 드레인 영역들은 같은 메탈라인(M0)을 통해 연결되고 다른 그룹에 위치하는 드레인 영역들은 상위 레벨(레벨1)의 메탈라인(M1)을 통해 연결된다.
예컨대, 드라이버(DRVa)에서는 액티브 영역(12)에 위치하는 두 개의 드레인 영역들 drain<a>은 메탈라인(M0)을 통해 공통 연결되고, 해당 라인은 액티브 영역(14)에 위치하는 드레인 영역 drain<a>과 메탈라인(M1) 및 콘택(미도시)을 통해 공통 연결된다. 드라이버(DRVb)에서는 액티브 영역(14)에 위치하는 두 개의 드레인 영역들 drain<b>은 메탈라인(M0)을 통해 공통 연결되고, 해당 라인은 액티브 영역(12)에 위치하는 드레인 영역 drain<b>과 메탈라인(M1) 및 콘택을 통해 공통 연결된다. 드라이버(DRVc)에서는 액티브 영역(16)에 위치하는 두 개의 드레인 영역들 drain<c>은 메탈라인(M0)을 통해 공통 연결되고, 해당 라인은 액티브 영역(12)에 위치하는 드레인 영역 drain<c>과 메탈라인(M1) 및 콘택을 통해 공통 연결된다. 또한, 드라이버(DRVd)에서는 액티브 영역(12)에 위치하는 두 개의 드레인 영역들 drain<d>은 메탈라인(M0)을 통해 공통 연결되고, 해당 라인은 액티브 영역(16)에 위치하는 드레인 영역 drain<d>과 메탈라인(M1) 및 콘택을 통해 공통 연결된다.
즉, 파워 연결(소스 영역들 간 연결)에 비해 상대적으로 중요도가 낮은 신호 연결(드레인 영역들 간의 연결)은 서로 다른 레벨의 메탈라인들(M0, M1) 및 콘택을 이용하여 형성될 수 있다.
도 4는 도 2의 배치 구조에서 신호의 연결을 중요시 할 때의 메탈의 소스 영역들과 드레인 영역들의 연결 형태를 보여주는 평면도로, 연결 관계는 도 2에서 일정 부분의 드라이버들에 대해서만 표시를 하였다.
도 4에서는 각 드라이버(DRVa ∼ DRVd)에서 드레인 영역들이 모두 동일한 레벨(M0)의 메탈라인을 통해 공통 연결되도록 함으로써 신호의 저항을 감소시켜 준다. 즉, 도 3에서는 같은 그룹(3개의 게이트 핑거가 위치하는 그룹) 내에 위치하는 드레인 영역들은 같은 레벨의 메탈라인(M0)을 통해 연결하고, 다른 그룹에 위치하는 드레인 영역들은 상위 레벨의 메탈라인(M1)을 통해 연결하였다. 그러나, 도 4에서는 각 드라이버(DRVa ∼ DRVd) 별로 드레인 영역들이 모두 동일한 레벨(M0)의 메탈라인을 통해 연결되도록 한다.
그리고 소스 영역들의 경우, 같은 그룹에 위치하는 소스 영역들은 메탈라인(M0)을 통해 공통 연결되도록 하고, 다른 그룹에 위치하는 소스 영역들은 상위 레벨의 메탈라인(M1)을 통해 연결되도록 한다.
도 3과 도 4에서와 같이, 파워 공급을 위한 소스 영역들 간의 연결과 신호 전달을 위한 드레인 영역들 간의 연결 중 중요시되는 연결에 대해서는 우선적으로 레벨0의 메탈라인(M0)을 할당하여 모두 같은 레벨의 메탈라인(M0)을 통해 연결될 수 있도록 함으로써 배선의 저항을 최소화해준다. 반면에, 중요도가 상대적으로 낮은 연결에 대해서는 메탈라인(M0)이 부족시 상위 레벨의 메탈라인(M1) 및 콘택을 이용하여 연결한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
12, 14, 16 : 액티브 영역
20 : 게이트 핑거
30 : 콘택
42, 44, 46 : 더미 게이트
52, 54, 56 : 도전물
DRVa, DRVb, DRVc, DRVd : 드라이버

Claims (13)

  1. 제 1 액티브 영역;
    제 1 방향을 따라 상기 제 1 액티브 영역과 일정 간격 이격되게 위치하는 제 2 액티브 영역;
    상기 제 1 액티브 영역에 위치하며, 홀수개의 게이트 핑거들을 포함하는 제 1 게이트 핑거 그룹; 및
    상기 제 2 액티브 영역에 위치하며, 상기 제 1 게이트 핑거 그룹의 게이트 핑거들과 전기적으로 연결되는 짝수개의 게이트 핑거들을 포함하는 제 2 게이트 핑거 그룹을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제 1 액티브 영역과 상기 제 2 액티브 영역에 형성된 소스(source) 영역들을 공통 연결하는 제 1 연결라인; 및
    상기 제 1 액티브 영역과 상기 제 2 액티브 영역에 형성된 드레인(drain) 영역들을 공통 연결하는 제 2 연결라인을 더 포함하는 반도체 장치.
  3. 제 2항에 있어서, 상기 제 2 연결라인은
    상기 제 1 연결라인과 같은 레벨에 위치하는 제 1 메탈라인, 상기 제 1 메탈라인 보다 상부에 위치하는 제 2 메탈라인 및 상기 제 1 메탈라인과 상기 제 2 메탈라인을 연결하는 콘택을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 2항에 있어서, 상기 제 1 연결라인은
    상기 제 2 연결라인과 같은 레벨에 위치하는 제 1 메탈라인, 상기 제 1 메탈라인 보다 상부에 위치하는 제 2 메탈라인 및 상기 제 1 메탈라인과 상기 제 2 메탈라인을 연결하는 콘택을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 홀수개의 게이트 핑거들이 형성된 제 1 게이트 핑거 그룹과 짝수개의 게이트 핑거들이 형성된 제 2 게이트 핑거 그룹이 제 1 방향을 따라 일정 간격 이격되게 배치되는 제 1 드라이버와 제 2 드라이버를 포함하며,
    상기 제 1 드라이버와 상기 제 2 드라이버는 상기 제 1 방향과 교차되는 제 2 방향을 따라 인접하게 배열되되, 제 1 게이트 핑거 그룹과 제 2 게이트 핑거 그룹의 위치가 반대되게 배치되는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제 1 드라이버와 상기 제 2 드라이버 각각에서 상기 제 1 게이트 핑거 그룹과 상기 제 2 게이트 핑거 그룹은 서로 다른 액티브 영역에 위치하는 것을 특징으로 하는 반도체 장치.
  7. 제 5항에 있어서,
    상기 제 1 드라이버의 제 1 게이트 핑거 그룹과 상기 제 2 드라이버의 제 2 게이트 핑거 그룹은 같은 액티브 영역에 위치하는 것을 특징으로 하는 반도체 장치.
  8. 제 5항에 있어서,
    상기 제 1 드라이버의 제 2 게이트 핑거 그룹과 상기 제 2 드라이버의 제 1 게이트 핑거 그룹은 같은 액티브 영역에 위치하는 것을 특징으로 하는 반도체 장치.
  9. 제 5항에 있어서,
    상기 제 1 드라이버와 상기 제 2 드라이버 각각에서 상기 제 1 게이트 핑거 그룹의 게이트 핑거들과 상기 제 2 게이트 핑거 그룹의 게이트 핑거들은 공통 연결되는 것을 특징으로 하는 반도체 장치.
  10. 제 5항에 있어서,
    홀수개의 게이트 핑거들이 형성된 제 3 게이트 핑거 그룹과 짝수개의 게이트 핑거들이 형성된 제 4 게이트 핑거 그룹이 상기 제 1 방향을 따라 일정 간격 이격되게 배치되는 제 3 드라이버와 제 4 드라이버를 더 포함하되,
    상기 제 3 드라이버는 제 2 방향으로 상기 제 2 드라이버와 대칭되게 배치되고, 상기 제 4 드라이버는 상기 제 2 방향으로 상기 제 1 드라이버와 대칭되게 배치되는 것을 특징으로 하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 제 1 드라이버의 제 1 게이트 핑거 그룹, 상기 제 2 드라이버의 제 2 게이트 핑거 그룹, 상기 제 3 드라이버의 제 4 게이트 핑거그룹 및 제 4 드라이버의 제 3 게이트 핑거 그룹은 같은 액티브 영역에 위치하는 것을 특징으로 하는 반도체 장치.
  12. 제 10항에 있어서,
    상기 제 1 드라이버 내지 상기 제 4 드라이버의 소스 영역들을 공통 연결하는 제 1 연결라인;
    상기 제 1 드라이버 내지 상기 제 4 드라이버 각각에서 같은 액티브 영역에 위치하는 드레인 영역들을 공통 연결하는 제 2 연결라인; 및
    상기 제 1 드라이버 내지 상기 제 4 드라이버 각각에서 서로 다른 액티브 영역에 위치하는 드레인 영역들을 공통 연결하는 제 3 연결라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 10항에 있어서,
    상기 제 1 드라이버 내지 상기 제 4 드라이버 각각에서 모든 드레인 영역들을 공통 연결하는 제 1 연결라인;
    상기 제 1 드라이버 내지 상기 제 4 드라이버에서 같은 액티브 영역에 위치하는 소스 영역들을 공통 연결하는 제 2 연결라인; 및
    상기 제 1 드라이버 내지 상기 제 4 드라이버 각각에서 서로 다른 액티브 영역에 위치하는 소스 영역들을 공통 연결하는 제 3 연결라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
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