KR100819100B1 - 반도체 메모리 장치에서의 데이터 라인 배치 구조 및 라인드라이빙 방법 - Google Patents

반도체 메모리 장치에서의 데이터 라인 배치 구조 및 라인드라이빙 방법 Download PDF

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Abstract

본 발명은 스태이틱 램 등과 같은 반도체 메모리 장치에서 데이터 출력경로의 라인 로딩을 최소화 또는 줄이고 데이터 라인들에 대한 오아링 연산을 보다 고속으로 행할 수 있는 데이터 라인 배치 구조 및 라인 드라이빙 방법을 개시한다. 본 발명에 따른 반도체 메모리 장치에서의 데이터 라인 배치 구조는, 메모리 매트 내의 서브 매트 당 복수 개로 연결된 제1 데이터 라인들; 상기 제1 데이터 라인들에 대하여 상위계층을 이루도록 상기 제1 데이터 라인들의 개수보다 작은 개수로서 배치된 제2 데이터 라인들; 상기 제2 데이터 라인들에 대하여 상위계층을 이루도록 배치되며 상기 제2 데이터 라인들을 통해 제공되는 데이터를 데이터 래치에 전달하는 제3 데이터 라인; 상기 제1 데이터 라인들과 상기 제2 데이터 라인들 사이에 연결되어 상기 제1 데이터 라인들의 출력에 대한 오아링 연산을 행함에 의해 대응되는 제2 데이터 라인이 드라이빙 되도록 하는 제1 데이터 라인 드라이버; 및 상기 제2 데이터 라인들과 상기 제3데이터 라인 사이에 연결되어 상기 제2 데이터 라인들의 출력에 대한 오아링 연산을 행함에 의해 상기 제3 데이터 라인이 드라이빙 되도록 하는 제2 데이터 라인 드라이버를 구비한다.
Figure R1020070000890
SRAM, I/O S/A, 데이터 라인, 계층 구조, 라인 드라이버

Description

반도체 메모리 장치에서의 데이터 라인 배치 구조 및 라인 드라이빙 방법{Data line layout and line driving method in semiconductor memory device }
도 1은 통상적인 스태이틱 램의 메모리 매트 배치도
도 2는 도 1중 메모리 매트를 구성하는 서브 매트들의 데이터 패쓰를 보여주는 도면
도 3은 도 2중 오아링 부(50)를 구성하는 논리 게이트를 보인 도면
도 4는 도 2와 비교되는 도면으로서, 본 발명의 실시예에 따른 서브 매트들의 데이터 패쓰를 보여주는 도면
도 5는 도 4에서 보여지는 데이터 라인들 및 라인 드라이버의 연결관계를 상세히 보여주는 회로도
도 6은 도 5에서 보여지는 라인 드라이버의 동작 타이밍도
도 7은 도 5의 라인 드라이버에도 적용가능한 통상적 오아링 부의 다양한 예시도
도 8은 도 4에 따른 효과를 종래의 경우와 비교하여 보여주는 각종 그래프들
본 발명은 스태이틱 랜덤 억세스 메모리 등과 같은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치에서의 효율적인 데이터 라인 배치 구조 및 라인 드라이빙 방법에 관한 것이다.
일반적으로, CPU들, 메모리들, 및 게이트 어레이들 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 장치들(devices)은 퍼스널 컴퓨터들, 휴대용 멀티미디어 플레이어, 또는 워크스테이션들과 같은 다양한 전자 제품 내로 합체되어진다. 그러한 전자 제품들의 동작스피드가 날이 갈수록 고속화됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙 폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러한 상황에서 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 리드 하는 데이터 억세스 모드에서, 출력 데이터를 칩 외부로 전달하는 데이터 라인들의 배치 및 라인들에 대한 오아링 연산 스피드는, 라인 로딩 문제, 전류량 소모와 데이터 스큐문제 그리고 라인들의 배치 복잡성과 직결되어 있다.
전형적으로, 스태이틱 랜덤 억세스 메모리 등과 같은 반도체 메모리 장치에서는 도 1에서 보여지는 바와 같은 메모리 매트 배치 구조를 통상적으로 갖게 된다. 특수한 용도의 SRAM을 제외하고서, 통상적인 스태이틱 램의 메모리 매트 배치를 보여주는 도 1을 참조하면, 메모리 셀 어레이를 구성하는 복수의 메모리 매트 들(20)이 배치된 것이 보여진다. 도 1의 경우에는 6개의 메모리 매트(Mat)가 하나의 뱅크(Bank)를 구성하는 경우이다. 각각의 메모리 매트(20)는 매트간 센터 영역(10)을 공유하면서 하프 메모리 매트들(20a,20b)로 각기 나뉘어져 있고, 복수의 패드(40)는 칩의 에지를 따라 배치된다. 도 1과 같이 SRAM 메모리 셀 어레이가 6개의 매트로 구성되는 경우, x36 데이터 출력 단위구성(organization)을 구현 시, 각 매트당 6개의 I/O 터미널이 할당된다.
통상의 메모리에서, 비트라인과 데이터 라인 등과 같은 두 종류의 배선(wire)들을 이용하는 것에 의해 메모리 셀과 I/O 터미널 간에 데이터가 전달되어진다. 데이터 라인은 비트라인에 비해 상대적으로 큰 배선 부하를 갖는 배선이며, 메모리 어레이 상에 주로 제공되어 지며, 비트라인과 상기 I/O 터미널 간에 데이터를 전달하는데 이용된다.
다시 도 1을 참조하면, 참조부호 P1는 디코딩 패쓰(Decoding path)를, 참조부호 P2는 데이터 패쓰를 각기 가리킨다. 모든 어드레스(Address)조합에 의해 해당되는 메모리 셀이 억세스 되어야 하므로, 모든 어드레스 라인들이 상기 메모리 매트의 중앙에 모여진다. 따라서, 디코딩 패쓰(P1)는 도면에서와 같이 상기 메모리 매트(20)의 중앙에서 칩 외부로 나가는 방향으로 배치된다. 그러므로, 칩의 외부 근방의 메모리 셀이 디코딩 측면에서는 가장 늦게 억세스 되는 셈이 된다. 데이터 패쓰(P2)의 방향은 상기한 디코딩 패쓰의 경우와는 반대로 패드가 칩의 가장자리에 위치하고 있으므로, 중앙의 메모리 셀로부터 리드된 데이터가 가장 긴 패쓰를 거쳐 서 전달된다. 따라서, 디코딩 패쓰와 데이터 패쓰의 배치 조합에 따라, 칩의 외각 에 위치된 메모리 셀의 경우에는 억세스 타임(Access Time)은 느리지만 데이터 패쓰(Data Path)가 짧고, 칩의 내부측에 위치된 메모리 셀의 경우에는 이와는 반대로 억세스 타임은 빠르지만 데이터 패쓰가 길기 때문에, 데이터 간의 스큐(Skew)가 줄어드는 구조를 이루게 된다.
도 2는 도 1중 메모리 매트를 구성하는 서브 매트들의 데이터 패쓰를 보여주는 도면이다. 도 2에서 보여지는 하프 메모리 매트를 나타내는 참조부호 20a는 도 1의 참조부호 20a와 일치된다. 결국, 도 2에서 보여지는 매트(20a)는 도 1의 메모리 매트(20)의 절반에 대응된다.
도 2에서, 상기 하프 메모리 매트(20a)는 복수의 서브 매트들(21a,21b,...,21n)로 다시 나뉘게 된다. 서브 매트의 크기는 하나의 비트라인에 연결되는 셀의 개수에 의존된다. 전체 서브 매트들의 개수가 작으면, 즉 하나의 서브 매트가 크다면, 하나의 비트라인에 연결되는 메모리 셀의 개수는 상대적으로 많아진다. 결국, 서브 매트의 메모리 용량이 큰 경우에는 임의의 메모리 셀로부터 데이터를 리드할 때 선택된 비트라인의 디벨롭 시간은 상대적으로 길게 되므로, 메모리 칩의 속도가 늦어지는 결과가 초래된다. 따라서, 고속 SRAM동작을 위해서는 각 비트라인에 연결되는 메모리 셀의 개수가 제한되므로, 서브 매트의 개수가 증가하게 된다.
도 2에서는 복수의 서브 매트들(21a,21b,...,21n)은 각기 6개의 메인 데이터 라인(MDL)을 통해 오아링 부(50)와 연결된다. 상기 오아링 부(50)는 메인 데이터 라인들의 데이터에 대한 오아링 연산을 행하고 그 결과를 데이터 래치(60)로 출력 한다. 데이터 래치(60)에 래치된 데이터는 데이터 멀티플렉서(70)를 통해 출력 패드로 전송된다.
도 2에서 보여지는 바와 같이, 고속 메모리 동작을 위해 메모리 매트 내에 서브 매트를 많이 갖는 구조로써 구현하면, 각 서브 매트에서 나오는 데이터 라인을 머지(Merge)하는 데에는 다음과 같은 어려움이 뒤따른다. 첫째, 각 서브 매트의 데이터 라인을 오아(OR)로직을 사용하여 출력되어질 데이터가 '0'인지 '1'인지를 구별해 주어야 한다. 이 경우에, 각 서브 매트의 데이터 라인들(도 2에서는 MDL)이 모두 메모리 매트의 중앙 부분을 지나야 하므로, 많은 데이터 라인 수의 배치로 인해 점유 면적(Area)가 증가하게 되며, 데이터 출력경로의 라인 로딩이 커진다.
둘째로, 여러 개의 데이터 라인들에 대해 오아 연산을 수행할 때, 도 3에서 보여지는 바와 같이 많은 입력을 갖는 하나의 오아 게이트(50a)로 구현하게 될 경우에 지연시간이 크게 증가되어 데이터 간의 스큐 문제를 야기한다. 결국, 이는 메모리 칩의 성능을 저하시키는 문제점을 야기한다.
도 3은 도 2중 오아링 부(50)를 구성하는 논리 게이트의 예를 보여준다. OR로직의 실시 예는 NAND게이트로써도 구현될 수 있다. 대부분의 데이터 라인은 하이 레벨로 프리차아지(precharge)되어 있다가 데이터 '1'이 리드된 경우에는 프리차아지 상태를 그대로 유지하게 되고, 데이터 '0'이 리드된 경우에 접지레벨로 디스차아지되는 방식을 취하고 있으므로, 도 3과 같은 NAND게이트(50a)는 오아링 부의 구현에 적합하게 된다.
상기한 바와 같이, 종래의 경우에는 메모리 매트의 중앙 부분에 배치되는 데 이터 라인들의 개수가 많아 점유 면적이 증대되고 라인 로딩이 큰 문제점이 있었을 뿐만 아니라, 데이터 라인들에 대한 오아링 연산이 많은 입력을 갖는 논리 게이트에 의해 한꺼번에 행해져 고속 리드 동작구현에 제한이 되어온 문제점이 있었다.
따라서, 본 발명의 목적은 종래 기술의 문제점들을 해결할 수 있는 반도체 메모리 장치에서의 데이터 라인들에 대한 효율적 배치구조를 제공함에 있다.
본 발명의 다른 목적은 스태이틱 램 등과 같은 반도체 메모리 장치에서 데이터 출력경로의 라인 로딩을 최소화 또는 줄일 수 있는 데이터 라인 배치구조를 제공함에 있다.
본 발명의 또 다른 목적은 스태이틱 램등과 같은 반도체 메모리 장치에서 데이터 라인들에 대한 오아링 연산을 보다 고속으로 행할 수 있는 라인 드라이빙 방법을 제공함에 있다.
본 발명의 또 다른 목적은 메모리 매트 내의 데이터 라인 수를 줄이고 데이터 스큐를 최소화 또는 줄일 수 있는 데이터 라인 배치 구조 및 데이터 라인 오아링 방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 실시예적 양상에 따라, 반도체 메모리 장치에서의 데이터 라인 배치 구조는, 메모리 매트 내의 서브 매트 당 복수 개로 연결된 제1 데이터 라인들;
상기 제1 데이터 라인들에 대하여 상위계층을 이루도록 상기 제1 데이터 라 인들의 개수보다 작은 개수로서 배치된 제2 데이터 라인들;
상기 제2 데이터 라인들에 대하여 상위계층을 이루도록 배치되며 상기 제2 데이터 라인들을 통해 제공되는 데이터를 데이터 래치에 전달하는 제3 데이터 라인;
상기 제1 데이터 라인들과 상기 제2 데이터 라인들 사이에 연결되어 상기 제1 데이터 라인들의 출력에 대한 오아링 연산을 행함에 의해 대응되는 제2 데이터 라인이 드라이빙 되도록 하는 제1 데이터 라인 드라이버; 및
상기 제2 데이터 라인들과 상기 제3데이터 라인 사이에 연결되어 상기 제2 데이터 라인들의 출력에 대한 오아링 연산을 행함에 의해 상기 제3 데이터 라인이 드라이빙 되도록 하는 제2 데이터 라인 드라이버를 구비함을 특징으로 한다.
바람직하기로, 상기 제1,2 데이터 라인 드라이버들은 각기 적어도 4개 이상의 하위 입력을 수신하며, 각기 다이나믹 씨모오스 로직 타입의 드라이빙 동작을 가진다.
또한, 상기 제1,2 데이터 라인 드라이버들은 각기 8입력 낸드 게이트 또는 4입력 낸드 게이트를 포함할 수 있으며, 상기 메모리 매트 내의 서브 매트가 16개인 경우에 상기 메모리 매트는 6개일 수 있다. 상기 메모리 매트는 스태이틱 램의 메모리 셀 어레이를 구성하는 매트일 수 있으며, 상기 스태이틱 램의 디코딩 패쓰와 상기 데이터 패쓰는 신호 스큐를 저감하는 구조로 되어 있다.
바람직하기로, 상기 제1 데이터 라인 드라이버는,
상기 제1 데이터 라인에 연결되어 리드 데이터의 논리가 제1상태일 경우에 설정된 폭을 갖는 쇼트 펄스를 생성하기 위한 복수의 쇼트 펄스 발생기들과;
상기 쇼트 펄스 발생기들의 출력단에 각각의 게이트 단자가 연결되고 각각의 드레인 단자가 상기 제2 데이터 라인에 공통으로 연결되며 각각의 소오스 단자가 접지전압에 연결된 복수의 엔형 모오스 트랜지스터들과;
상기 제2 데이터 라인을 설정된 전원전압으로 프라차아지하기 위한 프리차아지부를 포함할 수 있으며,
상기 제2 데이터 라인 드라이버는,
상기 제1 데이터 라인 드라이버의 출력마다 각각의 게이트 단자가 연결되고 각각의 드레인 단자가 상기 제3 데이터 라인에 공통으로 연결되며 각각의 소오스 단자가 접지전압에 연결된 복수의 엔형 모오스 트랜지스터들과;
상기 제3 데이터 라인을 설정된 전원전압으로 프라차아지하기 위한 프리차아지부를 포함할 수 있다.
상기 프라차아지부는, 상기 제3 데이터 라인에 연결된 피형 모오스 트랜지스터, 딜레이 소자, 및 인버터를 포함할 수 있다.
본 발명의 다른 양상에 따라, 반도체 메모리 장치에서의 라인 드라이빙 방법은,
입출력 센스앰프들과 데이터 래치 사이의 데이터 패쓰를 형성하는 데이터 라인들이 계층 구조를 이루도록 하기 위해, 데이터 라인들을 로컬 메인 데이터 라인, 서브 글로벌 메인 데이터 라인, 및 글로벌 메인 데이터 라인으로서 계층 구조로 배치하는 단계와;
상기 로컬 메인 데이터 라인 중의 하나가 제1 상태의 레벨인 경우에 대응되는 계층 구조의 서브 글로벌 메인 데이터 라인을 프리차아지 레벨에서 접지레벨로 디스차아지 하는 제1 오아링 연산단계와;
상기 서브 글로벌 메인 데이터 라인 중의 하나가 제1 상태의 레벨인 경우에 대응되는 계층 구조의 글로벌 메인 데이터 라인을 프리차아지 레벨에서 접지레벨로 디스차아지 하는 제2 오아링 연산단계를 구비한다.
상기한 본 발명의 구성들에 따르면, 스태이틱 램등과 같은 반도체 메모리 장치에서 데이터 출력경로의 라인 로딩이 최소화 또는 줄어든다. 또한, 데이터 라인들에 대한 오아링 연산이 보다 고속으로 행해진다.
이하에서는 본 발명의 바람직한 실시 예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서, 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 4 내지 도 8을 참조로 설명되어질 것이다.
도 4는 도 2와 비교되는 도면으로서, 본 발명의 실시예에 따른 서브 매트들의 데이터 패쓰를 보여준다. 도 5는 도 4에서 보여지는 데이터 라인들 및 라인 드라이버의 연결관계를 상세히 보여주는 회로도이고, 도 6은 도 5에서 보여지는 라인 드라이버의 동작 타이밍도이다. 또한, 도 7은 도 5의 라인 드라이버에도 적용 가능한 통상적 오아링 부의 다양한 예시도이며, 도 8은 도 4에 따른 효과를 종래의 경우와 비교하여 보여주는 각종 그래프들이다.
도 4를 참조하면, 도 2에서 기 설명된 바와 같은 하프 메모리 매트(20a)가 보여진다. 상기 하프 메모리 매트(20a)는 복수의 서브 매트들(21a,21b,...,21n)로 다시 나뉘게 된다. 도 4의 경우에는 3가지 종류의 데이터 라인이 존재하므로, 편의상 제1 데이터 라인을 로컬 메인 데이터 라인(LM)으로, 제2 데이터 라인을 서브 글로벌 메인 데이터 라인(SGM)으로, 제3 데이터 라인을 글로벌 메인 데이터 라인(GM)으로 칭하기로 한다.
상기 로컬 메인 데이터 라인(LM)은 메모리 매트 내의 서브 매트(21n) 당 복수 개(도 4에서는 6개)로 연결되고, 상기 서브 글로벌 메인 데이터 라인(SGM)들은 상기 로컬 메인 데이터 라인(LM)들에 대하여 상위계층을 이루도록 상기 로컬 메인 데이터 라인(LM)들의 개수보다 작은 개수로서 배치된다. 또한, 상기 글로벌 메인 데이터 라인(GM)은 상기 제2 데이터 라인들(SGM)에 대하여 상위계층을 이루도록 배치되며 상기 제2 데이터 라인들을 통해 제공되는 데이터를 데이터 래치(60)에 전달하는 역할을 한다.
4개의 제1 데이터 라인 드라이버들(100-103)은, 각기 상기 제1 데이터 라인들(LM)과 상기 제2 데이터 라인들(SGM)사이에 연결되어 상기 제1 데이터 라인들(LM)의 출력에 대한 오아링 연산을 행함에 의해 대응되는 제2 데이터 라인이 드라이빙 되도록 하는 역할을 한다. 제2 데이터 라인 드라이버(200)는 상기 제2 데이터 라인들(SGM)과 상기 제3데이터 라인(GM)사이에 연결되어 상기 제2 데이터 라인들(SGM)의 출력에 대한 오아링 연산을 행함에 의해 상기 제3 데이터 라인(GM)이 드라이빙 되도록 하는 역할을 한다.
도 4에 따른 계층적 라인 배치구조는 메모리 매트의 중앙 부분에 배치되는 데이터 라인의 수를 줄이기 때문에 데이터 라인의 효율적인 배치가 얻어지고, 데이터 라인들에 대한 보다 빠른 OR연산이 수행되는 이점이 있다. 도 4에서 보여지는 고집적 SRAM(High Density SRAM)에서의 고속 계층적 데이터 패쓰(High Speed Hierachical Data Path)의 상세는 도 5를 참조시 보다 명확해질 것이다.
도 4에서 보여지는 데이터 라인들 및 라인 드라이버의 연결관계를 상세히 보여주는 도 5를 참조하면, 도 4의 참조 부호 100에 대응되는 제1 데이터 라인 드라이버(100)의 상세 회로와, 도 4의 참조 부호 200에 대응되는 제2 데이터 라인 드라이버(200)의 상세가 보여진다. 제1 데이터 라인 드라이버(100)의 프리 차아지 노드(b)는 도 4에서 제2 데이터 라인 즉, 서브 글로벌 메인 데이터 라인(SGM)이 된다.
상기 제1 데이터 라인 드라이버(100)는, 상기 제1 데이터 라인(LM)에 연결되어 리드 데이터의 논리가 제1상태(예컨대 로우)일 경우에 설정된 폭을 갖는 쇼트 펄스를 생성하기 위한 복수의 쇼트 펄스 발생기들(110a-110d)과, 상기 쇼트 펄스 발생기들(110a-110d)의 출력단에 각각의 게이트 단자가 연결되고 각각의 드레인 단자가 상기 제2 데이터 라인(SGM)에 공통으로 연결되며 각각의 소오스 단자가 접지전압에 연결된 복수의 엔형 모오스 트랜지스터들(T1-T4)과, 상기 제2 데이터 라인(SGM)을 설정된 전원전압(VDD)으로 프라차아지하기 위한 프리차아지부를 포함한다. 여기서, 상기 프리차아지부는 상기 제2 데이터 라인(SGM)에 연결된 피형 모오스 트랜지스터(114), 딜레이 소자(113), 및 인버터(116)로 구현될 수 있다.
한편, 상기 제2 데이터 라인 드라이버(200)는, 상기 제1 데이터 라인 드라이버(100)의 출력마다 각각의 게이트 단자가 연결되고 각각의 드레인 단자가 상기 제3 데이터 라인(GM)에 공통으로 연결되며 각각의 소오스 단자가 접지전압에 연결된 복수의 엔형 모오스 트랜지스터들(T10-T13)과, 상기 제3 데이터 라인(GM)을 설정된 전원전압으로 프라차아지하기 위한 프리차아지부(152,150,154)를 포함한다.
이와 같이, 본 발명의 실시예에서는 메모리 매트 내의 데이터 라인들의 수를 줄이기 위해 종래의 메인 데이터 라인(MDL)의 구조를 변경하여 계층적 구조(Hierachical structure)로써 구현한 것이다. 그리고, 일부의 OR로직의 입력을 각 서브 매트의 로컬 메인 데이터 라인(Local MDL)의 출력 측에 위치시킴으로써 서브 매트 내의 데이터 라인 로딩이 최소화되게 한 것이다. 본 발명에서와 같은 계층적 라인 배치구조에 의해, 글로벌 메인 데이터 라인(Grobal MDL)의 로딩도 줄어든다. 예를 들면, 도 4 및 도 5에서와 같이, 4개 단위의 서브 매트당 서브 글로벌 메인 데이터 라인(Sub-Grobal MDL)을 배치하는 경우에, 전체 글로벌 MDL의 로딩이 최소화되고, 계층구조에 따라 구획별 MDL의 로딩도 또한 최소화된다. 그러한 구조에 따라 메모리 매트 내의 메인 데이터 라인의 개수도 최소화되어질 수 있다.
다시 도 5를 참조하면, 종래의 OR 로직의 오아링 연산에 따른 지연 시간을 최소화하기 위해, 상기 제1, 2 라인 드라이버(100,200)는 다이나믹 씨모오스(Dynamic CMOS)로직 타입의 회로로 구현된 것을 알 수 있다. 즉, 도 5에 따른 데이터 패쓰용 다이나믹 오아 로직(Dynamic OR Logic)의 동작은 다음과 같다.
먼저, 데이터의 전송모드에서의 동작이 설명된다. 억세스된 SRAM 메모리 셀 에 저장된 데이터가 서브 매트내의 센스앰프에 의해 감지되고, 그 감지된 센스앰프이 출력은 제1 데이터 라인 즉, 로컬 메인 데이터 라인(Local MDL)에 전달된다. 만약 전달된 메모리 셀 데이터의 논리가 '0'인 경우에 전원전압의 레벨로 프리차아지 되어 있던 로컬 메인 데이터 라인(Local MDL)이 로우 레벨로 디스차아지된다. 따라서, 도 5의 제1 데이터 라인 드라이버(100)내의 쇼트 펄스 발생기들(110a-110d)은 16개의 입력들 중 하나의 로컬 MDL입력이 로우가 되면 SP(Short Pulse)를 생성한다. 예컨대 쇼트 펄스 발생기(110a)의 출력단(a)에서 쇼트 펄스가 발생된 경우라고 하면 이는 도 6의 파형 a와 같이 생성된다. 쇼트 펄스 발생기에 의해 쇼트 펄스가 발생된 경우에 프리차아지되어 있던 서브 글로벌 메인 데이터 라인(SGM)의 전압 레벨은 접지레벨로 방전된다. 이 경우에 서브 글로벌 메인 데이터 라인(SGM)의 노드(b)는 도 6의 파형 b와 같이 된다. 그리고 인버터(116)의 인버팅 작용에 의해 노드(d)의 레벨은 도 6의 파형 d와 같이 하이레벨로 되고, 일정시간이 지난 이후에 프리차아지 트랜지스터(114)의 게이트 노드(c)는 로우 레벨로 되어 프리차아지 트랜지스터(114)의 턴온 동작이 재개시된다. 상기 노드(d)의 파형 d와 같이 하이레벨이 되면 제2 데이터 라인 드라이버(200)의 엔형 모오스 트랜지스터(T10)가 턴온된다. 이에 따라, 프리차아지 되어 있던 글로벌 메인 데이터 라인(GM)이 로우레벨로 디스차아지되고, 인버터(154)의 출력은 하이레벨이 된다. 상기 인버터(154)의 출력은 후단에 배치된 데이터 래치(60)에 인가되어 데이터로서 저장된다. 도 6의 파형들에서 보여지는 바와 같이, 도 5의 회로는 에지 트리거드(Edge triggered) 다이나믹 로직의 동작을 행하므로, 데이터 전송을 보다 빠르게 행하는 장점을 제공한다. 결국, 도 5에서 보여지는 바와 같은 낸드 게이팅 타입의 오아링 연산은 종래의 노아 게이트의 게이팅 동작에 비해 현저히 빠르므로, 고속의 데이터 전송을 보장한다.
도 5의 회로에서 제1 데이터 라인 드라이버(100)의 리셋 동작은 상기 노드(b)에 나타나는 로우 신호가 딜레이(113)를 거친 후 노드(c)에 출력되는 경우에 수행된다. 결국, 노드(c)의 논리 레벨이 도 6의 파형 c와 같이 나타나는 경우에 프리차아지부의 프리차아지 동작이 다시 수행되는 것이다. 이 경우에 파형 a의 펄스 폭 생성구간과 파형 c의 펄스 폭 생성구간사이에 중첩(overlap)이 없도록 상기 회로를 설계하면, 쇼트 서킷 전류(short circuit current)가 제거된다. 상기 딜레이 타임의 설정은 파형 d의 펄스 폭을 결정한다.
유사하게, 제2 데이터 라인 드라이버(200)의 동작도 제1 데이터 라인 드라이버(100)의 동작과 실질적으로 동일한다. 결국, 일정 타임 경과 후에 글로벌 메인 데이터 라인(GM)은 프리차아지되고 다시 스탠바이 상태로 들어간다.
도 7은 도 5의 라인 드라이버에도 적용 가능한 통상적 오아링 부의 다양한 예시도이다. 본 발명의 실시예에서는 도 7에서 보여지는 바와 같은 오아링 부와는 달리 도 5의 제1,2 라인 드라이버(100,200)내에 보여지는 바와 같은 구조로써 오아링 연산을 하였으나, 이에 한정됨이 없이 도 7의 오아링 부를 회로에 적용할 수 있다. 도 7의 7a는 16입력 낸드 게이트, 7b는 8입력 낸드 게이트들, 7c는 4입력 낸드 게이트들을 갖는 구성을 각기 보여준다.
도 8은 도 4에 따른 효과를 종래의 경우와 비교하여 보여주는 각종 그래프들 이다. 먼저, 참조 그래프 80, 82, 및 84는 파워, 딜레이, 및 에너지를 각기 보여주는 그래프이다. 먼저, 모의 실험결과에 따른 그래프 80에서, 본 발명의 파워 소모 그래프(PROP)의 경우에는 8N2R1I 와 4N4R1I보다는 전력소모가 크지만 종래의 가장 간단한 구조인 16N보다는 3.6%정도로 전력소모가 작다. 결국, 게이트들의 수 증가에도 전력소모는 그다지 크지 않다는 것을 확인할 수 있다. 중요한 비교로서, 그래프 82를 보면 데이터 전송에 따른 지연시간이 비교되어 있다. 본 발명의 경우의 그래프(PROP)가 나머지 3개의 타입에 비해서 가장 지연시간이 짧다는 것이 확인된다. 에너지를 보여주는 그래프 84에서, 본 발명의 경우의 그래프(PROP)가 보편적인 종래의 OR 로직보다 훨씬 좋은 특성을 지님을 알 수 있다.
이와 같이, 본 발명의 실시예에서 보여지는 바로서의 계층적 데이터 라인 배치구조에 의하면, 메모리 매트의 중앙 부분에 배치되는 데이터 라인들의 개수가 줄어들어 컴팩트한 배치구조가 실현되고 라인 로딩 및 라인 수 감소로 인한 전류소모 감소가 구현되며, 고속 리드 동작이 달성될 뿐만 아니라 출력 데이터간 스큐 감소로 인한 디바이스 퍼포먼스가 향상된다.
상기한 실시 예에서의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 서브 매트의 개수나 데이터 라인들의 개수 및 라인 드라이버의 세부적 배치를 다양한 형태로 변경할 수 있음은 물 론이다.
상기한 바와 같은 본 발명에 따르면, 스태이틱 램 등과 같은 반도체 메모리 장치에서 데이터 출력경로의 라인 로딩이 최소화 또는 줄어드는 효과가 있다. 또한, 데이터 라인들에 대한 오아링 연산이 보다 고속으로 행해지고, 메모리 매트 내의 데이터 라인들의 수가 대폭적으로 줄어들며, 데이터 스큐가 감소되어 디바이스 특성이 향상되는 이점이 있다.

Claims (15)

  1. 센스앰프의 후단에 연결된 하위 데이터 라인들;
    상기 하위 데이터 라인들에 대하여 상위계층을 이루도록 작은 개수로서 배치되며 데이터 래치의 전단에 연결된 상위 데이터 라인들; 및
    상기 하위 데이터 라인들과 상기 상위 데이터 라인들 사이에 연결되어 상기 하위 데이터 라인들의 출력에 대한 오아링 연산을 행함에 의해 상기 상위 데이터 라인이 드라이빙 되도록 하는 다이나믹 씨모오스 로직 타입의 데이터 라인 드라이버를 구비함을 특징으로 하는 반도체 메모리 장치에서의 데이터 라인 배치 구조.
  2. 제1항에 있어서, 상기 데이터 라인 드라이버는 적어도 4개 이상의 입력을 가짐을 특징으로 하는 반도체 메모리 장치에서의 데이터 라인 배치 구조.
  3. 메모리 매트 내의 서브 매트 당 복수 개로 연결된 제1 데이터 라인들;
    상기 제1 데이터 라인들에 대하여 상위계층을 이루도록 상기 제1 데이터 라인들의 개수보다 작은 개수로서 배치된 제2 데이터 라인들;
    상기 제2 데이터 라인들에 대하여 상위계층을 이루도록 배치되며 상기 제2 데이터 라인들을 통해 제공되는 데이터를 데이터 래치에 전달하는 제3 데이터 라 인;
    상기 제1 데이터 라인들과 상기 제2 데이터 라인들 사이에 연결되어 상기 제1 데이터 라인들의 출력에 대한 오아링 연산을 행함에 의해 대응되는 제2 데이터 라인이 드라이빙 되도록 하는 제1 데이터 라인 드라이버; 및
    상기 제2 데이터 라인들과 상기 제3데이터 라인 사이에 연결되어 상기 제2 데이터 라인들의 출력에 대한 오아링 연산을 행함에 의해 상기 제3 데이터 라인이 드라이빙 되도록 하는 제2 데이터 라인 드라이버를 구비함을 특징으로 하는 반도체 메모리 장치에서의 데이터 라인 배치 구조.
  4. 제3항에 있어서, 상기 제1,2 데이터 라인 드라이버들은 각기 적어도 4개 이상의 하위 입력을 수신함을 특징으로 하는 반도체 메모리 장치에서의 데이터 라인 배치 구조.
  5. 제4항에 있어서, 상기 제1,2 데이터 라인 드라이버들은 각기 다이나믹 씨모오스 로직 타입의 드라이빙 동작을 가짐을 특징으로 하는 반도체 메모리 장치에서의 데이터 라인 배치 구조.
  6. 제3항에 있어서, 상기 제1,2 데이터 라인 드라이버들은 각기 8입력 낸드 게이트를 포함함을 특징으로 하는 반도체 메모리 장치에서의 데이터 라인 배치 구조.
  7. 제3항에 있어서, 상기 제1,2 데이터 라인 드라이버들은 각기 4입력 낸드 게이트를 포함함을 특징으로 하는 반도체 메모리 장치에서의 데이터 라인 배치 구조.
  8. 제3항에 있어서, 상기 메모리 매트 내의 서브 매트가 16개인 경우에 상기 메모리 매트는 6개임을 특징으로 하는 반도체 메모리 장치에서의 데이터 라인 배치 구조.
  9. 제8항에 있어서, 상기 메모리 매트는 스태이틱 램의 메모리 셀 어레이를 구성하는 매트임을 특징으로 하는 반도체 메모리 장치에서의 데이터 라인 배치 구조.
  10. 제9항에 있어서, 상기 스태이틱 램의 디코딩 패쓰와 상기 데이터 패쓰는 신호 스큐를 저감하는 구조로 되어 있는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 라인 배치 구조.
  11. 제4항에 있어서, 상기 제1 데이터 라인 드라이버는,
    상기 제1 데이터 라인에 연결되어 리드 데이터의 논리가 제1상태일 경우에 설정된 폭을 갖는 쇼트 펄스를 생성하기 위한 복수의 쇼트 펄스 발생기들과;
    상기 쇼트 펄스 발생기들의 출력단에 각각의 게이트 단자가 연결되고 각각의 드레인 단자가 상기 제2 데이터 라인에 공통으로 연결되며 각각의 소오스 단자가 접지전압에 연결된 복수의 엔형 모오스 트랜지스터들과;
    상기 제2 데이터 라인을 설정된 전원전압으로 프라차아지하기 위한 프리차아지부를 포함함을 특징으로 하는 반도체 메모리 장치에서의 데이터 라인 배치 구조.
  12. 제11항에 있어서, 상기 제2 데이터 라인 드라이버는,
    상기 제1 데이터 라인 드라이버의 출력마다 각각의 게이트 단자가 연결되고 각각의 드레인 단자가 상기 제3 데이터 라인에 공통으로 연결되며 각각의 소오스 단자가 접지전압에 연결된 복수의 엔형 모오스 트랜지스터들과;
    상기 제3 데이터 라인을 설정된 전원전압으로 프라차아지하기 위한 프리차아지부를 포함함을 특징으로 하는 반도체 메모리 장치에서의 데이터 라인 배치 구조.
  13. 제12항에 있어서, 상기 프라차아지부는, 상기 제3 데이터 라인에 연결된 피 형 모오스 트랜지스터, 딜레이 소자, 및 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 라인 배치 구조.
  14. 입출력 센스앰프들과 데이터 래치 사이의 데이터 패쓰를 형성하는 데이터 라인들이 계층 구조를 이루도록 하기 위해, 데이터 라인들을 로컬 메인 데이터 라인, 서브 글로벌 메인 데이터 라인, 및 글로벌 메인 데이터 라인으로서 계층 구조로 배치하는 단계와;
    상기 로컬 메인 데이터 라인 중의 하나가 제1 상태의 레벨인 경우에 대응되는 계층 구조의 서브 글로벌 메인 데이터 라인을 프리차아지 레벨에서 접지레벨로 디스차아지 하는 제1 오아링 연산단계와;
    상기 서브 글로벌 메인 데이터 라인 중의 하나가 제1 상태의 레벨인 경우에 대응되는 계층 구조의 글로벌 메인 데이터 라인을 프리차아지 레벨에서 접지레벨로 디스차아지 하는 제2 오아링 연산단계를 구비함을 특징으로 하는 반도체 메모리 장치에서의 라인 드라이빙 방법.
  15. 제14항에 있어서, 상기 제1,2 오아링 연산단계들은 각기 에지 트리거드 다이나믹 씨모오스 로직에 의한 드라이빙 동작을 수행함을 특징으로 하는 반도체 메모리 장치에서의 라인 드라이빙 방법.
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