JP2009152822A

JP2009152822A - 記憶装置

Info

Publication number: JP2009152822A
Application number: JP2007328337A
Authority: JP
Inventors: Makoto Niimi; 真新美; Kenji Nagai; 賢治永井; Takaaki Furuyama; 孝昭古山
Original assignee: Spansion LLC
Current assignee: Spansion LLC
Priority date: 2007-12-20
Filing date: 2007-12-20
Publication date: 2009-07-09
Also published as: US20090323435A1; US7889573B2; US20110103157A1; US8031537B2

Abstract

【課題】ラッチ制御信号ごとに、信号群のラッチ動作を信号間で同等のタイミングとして、ラッチ特性の向上を図った記憶装置を提供すること。
【解決手段】本発明に係る記憶装置は、ラッチ制御信号に応じて一連の信号群のラッチ制御を行う。ラッチ制御信号が入力されるラッチ制御端子と、一連の信号群の各々が入力される複数の信号端子とが配置されている。ここで、複数のラッチ回路は、複数の信号端子の各々に対して備えられている。複数のラッチ回路の配置位置は、複数の信号端子の各々からの距離、およびラッチ制御端子からの距離が、所定距離を超えない位置である。個々の信号端子から対応するラッチ回路に伝搬する信号の遅延時間、およびラッチ制御を行うラッチ制御信号が入力されるラッチ制御端子から個々のラッチ回路に伝搬する信号の遅延時間が、共に同等となる。これにより信号間のラッチ特性におけるスキューを低減することができる。
【選択図】図２

Description

本発明は、複数ビットで構成される信号群が入力される際のラッチ特性の向上を図る記憶装置に関するものであり、特に、動作モードごとに異なるラッチ制御信号が使用される場合に、各々のラッチ制御信号によるラッチ特性の向上を図った記憶装置に関するものである。

特許文献１に開示されている半導体集積回路では、図７に示すように、２つのクロックドライバ１３、１４がチップ１０の下辺と上辺の縁辺にそれぞれ配置されている。また、クロック入力パッド１１およびクロック入力バッファ１２が左辺中央部に配置されている。クロック入力バッファ１２から各々のクロックドライバ１３、１４までの信号線の長さが等しくなり、２つのクロックドライバ１３、１４の入力信号のスキューの低減を図っている。

また、その他の関連文献として、特許文献２および３が例示される。
特開平５−２６８０１６号公報特開２００３−１３２６７４号公報特開平１１−３４５２５５号公報

しかしながら、前記特許文献１では、２つのクロックドライバ１３、１４の入力信号のスキューは改善されるものの、クロックドライバ１３、１４から出力されるクロック信号が各データ入出力ブロック１５に入力される際のスキューは改善されない。

すなわち、特許文献１では、ビット０からビット３１までのビットデータをクロック信号に同期してラッチする各データ入出力ブロック１５と、２つのクロックドライバ１３、１４との配置関係が均等ではない。各々のクロックドライバ１３、１４から各データ入出力ブロック１５までの信号線の距離がデータ入出力ブロック１５間で異なっている。このため、クロックドライバ１３、１４から出力されるクロック信号について、データ入出力ブロック１５の配置位置に応じてクロック信号の伝搬遅延が異なる結果、データ入出力ブロック１５ごとにラッチタイミングがずれてしまうおそれがある。データ入出力ブロック１５についてデータのラッチ動作におけるスキューが改善できない結果、データのセットアップ／ホールド時間を最悪値で規定せざるを得ず問題である。

本発明は、上記の課題に鑑み提案されたものである。動作モードごとに信号群をラッチするラッチ制御信号が異なる場合、各々のラッチ制御信号が入力される各々のラッチ制御端子の配置位置に近接して信号群が入力される信号端子の端子群を配置する。これにより、ラッチ制御信号ごとに、信号群のラッチ動作を信号間で同等のタイミングとして、ラッチ特性の向上を図った記憶装置を提供することを目的とする。

本発明に係る記憶装置は、ラッチ制御信号に応じて一連の信号群のラッチ制御を行う。ラッチ制御信号が入力されるラッチ制御端子と、一連の信号群の各々が入力される複数の信号端子とが配置されている。ここで、複数のラッチ回路は、複数の信号端子の各々に対して備えられている。複数のラッチ回路の配置位置は、複数の信号端子の各々からの距離、およびラッチ制御端子からの距離が、所定距離を超えない位置である。

本発明に係る記憶装置では、個々の信号端子から対応するラッチ回路に伝搬する信号の遅延時間、およびラッチ制御を行うラッチ制御信号が入力されるラッチ制御端子から個々のラッチ回路に伝搬する信号の遅延時間が、共に同等となる。

本発明の記憶装置によれば、ラッチ制御端子および信号端子からラッチ回路までの信号伝搬による遅延時間を信号間で同等とすることができる。複数のラッチ回路でのラッチ制御において、一連の信号群がラッチ制御信号に応じてラッチされるタイミングを信号間で同等にすることができる。信号間のラッチ特性におけるスキューを低減することができ、一連の信号群に対するセットアップ／ホールド時間の改善を図ることができる。

本発明の実施の形態について図面を参照しながら詳細に説明する。図１を参照して、本発明の記憶装置における端子の配置の一例を説明する。なお、図１においてｒ１、ｒ２などの大きさは説明上のものであって、実際の大小関係等を反映するものではない。チップ１において、Ｔ１〜Ｔ７は一連の信号群の各々が入力される複数の信号端子の一部である。Ｃ１〜Ｃ７はそれぞれ信号端子Ｔ１〜Ｔ７からの距離が所定距離ｒ１を超えない領域を示す。Ｔ１０は一連の信号群のラッチ制御を行うラッチ制御信号が入力されるラッチ制御端子の１つである。Ｃ１０はラッチ制御端子Ｔ１０からの距離が所定距離ｒ２を超えない領域を示す。

信号端子Ｔ１〜Ｔ５は、各々の信号端子からの距離が所定距離ｒ１を超えない共通の領域ａ１（斜線部分）を有する信号端子からなる端子群を構成する。ラッチ制御端子Ｔ１０は、ラッチ制御端子Ｔ１０からの距離が所定距離ｒ２を超えない領域Ｃ１０の少なくとも一部と上記共通の領域ａ１の少なくとも一部とが重複するように、信号端子Ｔ１〜Ｔ５からなる端子群に対して配置される。例えば、図１では領域ａ２（斜線部分のうち実線で囲われた部分）が重複するようにラッチ制御端子Ｔ１０が配置されている。信号端子Ｔ１〜Ｔ５の各々に対して、領域ａ２にラッチ回路の入力が配置される。したがって、各信号端子Ｔ１〜Ｔ５およびラッチ制御端子Ｔ１０からラッチ回路までの距離は、それぞれ所定距離ｒ１、ｒ２を超えない。

このように、本発明では複数の信号端子を端子群に分け、端子群ごとにラッチ制御端子が配置される。また、各信号端子およびラッチ制御端子からそれぞれ所定距離を超えない位置にラッチ回路が配置される。これにより、信号端子およびラッチ制御端子からラッチ回路までの信号伝搬による遅延時間を信号間で同等とすることができる。複数のラッチ回路でのラッチ制御において、一連の信号群がラッチ制御信号によりラッチされるタイミングを信号間で同等にすることができる。各端子からラッチ回路までの伝搬遅延時間が記憶装置の仕様上許される最大伝搬遅延時間となる距離を所定距離ｒ１、ｒ２として、信号間のラッチ特性におけるスキューを低減することができ、一連の信号群に対するセットアップ／ホールド時間の改善を図ることができる。

図２は本発明の第１実施形態を示す。チップ１の下辺と上辺の縁辺に端子が配置されている。端子のうち、Ａ０〜Ａ１５はアドレス信号が入力される信号端子である。また、黒色で示されるＣＬＫ、／ＣＥ、／ＡＶＤはラッチ制御信号が入力されるラッチ制御端子である。ラッチ制御回路２１、２２が下辺、上辺それぞれのラッチ制御端子に対して備えられる。ラッチ制御回路２１、２２からラッチ信号３１、３２が出力され、それぞれラッチ回路４１、４２に入力される。２つのラッチ回路４１、４２の出力はレシーブ回路５に入力される。

下辺のアドレス信号端子Ａ０〜Ａ２は図１で説明された端子群を構成する。アドレス信号端子Ａ０〜Ａ２からラッチ回路４１までの距離は、アドレス信号端子Ａ０〜Ａ２からラッチ回路４１までの信号配線による伝搬遅延時間が仕様上許される最大伝搬遅延時間となる距離以下とされる。また、下辺のラッチ制御端子ＣＬＫ、／ＣＥ、／ＡＶＤからラッチ回路４１までの距離は、各ラッチ制御信号が各ラッチ制御端子に入力されラッチ制御回路２１を介してラッチ信号３１としてラッチ回路４１に伝搬するまでの伝搬遅延時間が、仕様上許される最大伝搬遅延時間となる距離以下とされる。

一方、上辺のアドレス信号端子Ａ３〜Ａ１５は図１で説明された端子群を構成する。アドレス信号端子Ａ３〜Ａ１５からラッチ回路４２までの距離は、アドレス信号端子Ａ３〜Ａ１５からラッチ回路４２までの信号配線による伝搬遅延時間が仕様上許される最大伝搬遅延時間となる距離以下とされる。また、上辺のラッチ制御端子ＣＬＫ、／ＣＥ、／ＡＶＤからラッチ回路４２までの距離は、各ラッチ制御信号が各ラッチ制御端子に入力されラッチ制御回路２２を介してラッチ信号３２としてラッチ回路４２に伝搬するまでの伝搬遅延時間が、仕様上許される最大伝搬遅延時間となる距離以下とされる。

このように、第１実施形態では複数のアドレス信号端子Ａ０〜Ａ１５が２つの端子群に分けられ、端子群ごとにラッチ制御端子ＣＬＫ、／ＣＥ、／ＡＶＤが配置される。また、アドレス信号端子Ａ０〜Ａ２からラッチ回路４１までの距離およびアドレス信号端子Ａ３〜Ａ１５からラッチ回路４２までの距離、ならびに下辺のラッチ制御端子ＣＬＫ、／ＣＥ、／ＡＶＤからラッチ回路４１までの距離および上辺のラッチ制御端子ＣＬＫ、／ＣＥ、／ＡＶＤからラッチ回路４２までの距離が、それぞれ仕様上許される最大伝搬遅延時間を超えないようにラッチ回路４１、４２は配置される。

これにより、アドレス信号端子Ａ０〜Ａ１５およびラッチ制御端子ＣＬＫ、／ＣＥ、／ＡＶＤからラッチ回路４１、４２までの信号伝搬による遅延時間を信号間で同等とすることができる。複数のラッチ回路４１、４２でのラッチ制御において、一連のアドレス信号群がラッチ制御信号ＣＬＫ、／ＣＥ、／ＡＶＤに応じてラッチ信号３１、３２によりラッチされるタイミングを信号間で同等にすることができる。各端子からラッチ回路４１、４２までの伝搬遅延時間が記憶装置の仕様上許される最大伝搬遅延時間となる距離を超えない位置にラッチ回路４１、４２が配置されて、信号間のラッチ特性におけるスキューを低減することができ、一連のアドレス信号群に対するセットアップ／ホールド時間の改善を図ることができるのは図１で説明した通りである。

図３は、図２に示される第１実施形態について、ラッチ制御回路２１、２２およびラッチ回路４１、４２の回路構成の概略を示す図である。ラッチ制御信号ＣＬＫ、／ＣＥ、／ＡＶＤおよび同期、非同期のモード切り替えを行うモード信号Ｍｏｄｅがラッチ制御回路２に入力される。ラッチ制御回路２は図３に示されるように、例えば複数のインバータ、ＡＮＤゲート、モードを切り替えるスイッチを備えて構成される。ラッチ制御回路２からラッチ信号３が出力され、ラッチ回路４に入力される。ラッチ回路４は、複数のアドレス信号の各々に対して、ラッチ回路ユニット４０１と同一の構成をもつ複数のユニットを備えて構成される。各ラッチ回路ユニットは図３に示されるように、例えばラッチ信号３によりオンオフされるスイッチ、複数のインバータ、出力バッファを備えて構成される。ラッチ回路４の出力はレシーブ回路５に入力される。

このように構成されたラッチ制御回路２によるラッチ信号３の生成、およびラッチ回路４によるアドレス信号の取り込みについて、同期、非同期のモードごとに図４、５を参照して説明する。図４は、同期モードにおけるラッチ制御回路２によるラッチ信号３の生成について、概略を示すタイミングチャートである。同期モードにおいて、ラッチ信号３を制御するラッチ制御信号はＣＬＫと／ＡＶＤである。ラッチ制御回路２は、ラッチ制御信号／ＡＶＤのＬレベルが確保された状態で、ラッチ制御信号ＣＬＫの立ち上がりエッジから所定時間のパルス幅でラッチ信号３（Ｌａｔｃｈ）を生成する。すなわち、ラッチ制御信号ＣＬＫの立ち上がりエッジからラッチ回路４によるアドレス信号の取り込みが開始され、所定時間経過後にアドレス信号は確定される。

図５は、非同期モードにおけるラッチ制御回路２によるラッチ信号３の生成について、概略を示すタイミングチャートである。非同期モードにおいて、ラッチ信号３を制御するラッチ制御信号は／ＣＥと／ＡＶＤである。ラッチ制御回路２は、ラッチ制御信号／ＡＶＤのＬレベルが確保された状態で、ラッチ制御信号／ＣＥの立ち下がりエッジからラッチ制御信号／ＡＶＤの立ち上がりエッジまでの所定時間のパルス幅でラッチ信号３（Ｌａｔｃｈ）を生成する。すなわち、ラッチ制御信号／ＣＥの立ち下がりエッジからラッチ回路４によるアドレス信号の取り込みが開始され、ラッチ制御信号／ＡＶＤの立ち上がりエッジでアドレス信号は確定される。

すでに説明されたように本発明では、アドレス信号端子の端子群ごとにラッチ制御信号ＣＬＫ、／ＣＥ、／ＡＶＤの入力されるラッチ制御端子が設けられる。これにより同期、非同期どちらのモードにおいてもラッチ特性の向上が図られる。

ここで、特許請求の範囲との対応は以下の通りである。
アドレス信号端子Ａ０〜Ａ１５は一連の信号群、およびその各々が入力される複数の信号端子の一例である。
ＣＬＫ、／ＣＥ、／ＡＶＤは一連の信号群のラッチ制御を行うラッチ制御信号、およびそれが入力されるラッチ制御端子の一例である。
ラッチ回路４、４１、４２は複数のラッチ回路の一例である。
ラッチ制御回路２、２１、２２はラッチ制御回路の一例である。
ａ１は共通の領域の一例である。

以上、詳細に説明したように、本発明の第１実施形態によれば、動作モードごとに信号群をラッチするラッチ制御信号が異なる場合、各々のラッチ制御信号が入力される各々のラッチ制御端子の配置位置に近接して信号群が入力される信号端子の端子群が配置される。これにより、ラッチ制御信号ごとに、信号群のラッチ動作を信号間で同等のタイミングとして、ラッチ特性の向上が図られる。

また、各端子からラッチ回路までの伝搬遅延時間が記憶装置の仕様上許される最大伝搬遅延時間となる距離を超えない位置にラッチ回路が配置されて、信号間のラッチ特性におけるスキューを低減することができ、一連のアドレス信号群に対するセットアップ／ホールド時間の改善を図ることが可能となる。

なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、一連の信号群としてアドレス信号をラッチする場合について説明したが、これに限定されるものではない。一連の信号群はデータ信号であってもよいことは言うまでもない。

図２では複数のアドレス信号端子Ａ０〜Ａ１５が２つの端子群に分けられるが、これに限定されるものではない。２つ以上の端子群に分けられることも当然に考えられる。また、全ての端子群について信号端子から対応するラッチ回路までの距離、および全てのラッチ制御端子から個々のラッチ回路までの距離を、同一の所定距離以内とすることで、全ての端子群および動作モードにおけるラッチ特性を揃えることが可能となる。

ここまで、ラッチ回路は、端子群を構成する各々の信号端子からの距離が所定距離を超えない共通の領域（図１：ａ１参照）とラッチ制御端子からの距離が所定距離を超えない領域（図１：Ｃ１０参照）とが重複する領域（図１：ａ２参照）にまとまって配置されるとして説明された。しかし、これに限定されるものではない。例えば図６に示されるように、各々の信号端子Ｔ１〜Ｔ３からの距離が所定距離ｒ１以内である共通の領域が存在しない場合でも、Ｔ１〜Ｔ３を端子群としてラッチ制御端子Ｔ１０を配置することもできる。その場合は、ラッチ制御端子Ｔ１０からの距離が所定距離を超えない領域Ｃ１０の少なくとも一部が、各信号端子Ｔ１〜Ｔ３からの距離が所定距離を超えない領域Ｃ１〜Ｃ３のそれぞれの少なくとも一部と重複するようにラッチ制御端子Ｔ１０を配置する。各信号端子Ｔ１〜Ｔ３に対応するラッチ回路は信号端子ごとに分けて配置すればよい。信号端子Ｔ１に対応するラッチ回路は領域ａ３（横線部分）に、信号端子Ｔ２に対応するラッチ回路は領域ａ４（ドット部分）に、信号端子Ｔ３に対応するラッチ回路は領域ａ５（縦線部分）にそれぞれ配置すれば、各信号端子Ｔ１〜Ｔ３およびラッチ制御端子Ｔ１０からラッチ回路までの距離は所定距離以内となる。したがって、信号端子およびラッチ制御端子からラッチ回路までの信号伝搬による遅延時間を信号間で同等とすることができる。信号間のラッチ特性におけるスキューを低減することができ、一連の信号群に対するセットアップ／ホールド時間の改善を図ることができる。

本発明の記憶装置における端子の配置の一例を示す説明図である。本発明の第１実施形態を示す図である。第１実施形態の回路構成の概略を示す図である。同期モードにおけるラッチ信号生成の概略を示すタイミングチャートである。非同期モードにおけるラッチ信号生成の概略を示すタイミングチャートである。本発明の記憶装置における端子の配置について他の例を示す説明図である。従来例の概略を示す説明図である。

符号の説明

１、１０チップ
２、２１、２２ラッチ制御回路
３、３１、３２ラッチ信号
４、４１、４２ラッチ回路
５レシーブ回路
１１クロック入力パッド
１２クロック入力バッファ
１３、１４クロックドライバ
１５データ入出力ブロック
４０１ラッチ回路ユニット
Ａ０〜Ａ１５アドレス信号端子
ａ１〜ａ５、Ｃ１〜Ｃ７、Ｃ１０領域
ＣＬＫ、／ＡＶＤ、／ＣＥラッチ制御端子
Ｍｏｄｅモード信号
ｒ１、ｒ２所定距離
Ｔ１〜Ｔ７、Ｔ１０端子

Claims

一連の信号群のラッチ制御を行うラッチ制御信号が入力されるラッチ制御端子と、
前記一連の信号群の各々が入力される複数の信号端子と、
前記複数の信号端子の各々に対して備えられ、前記複数の信号端子からの距離および前記ラッチ制御端子からの距離が、所定距離を超えない位置に配置される複数のラッチ回路とを備えることを特徴とする記憶装置。
前記複数の信号端子は、各々の前記信号端子からの距離が前記所定距離を超えない共通の領域を有する前記信号端子からなる端子群を構成し、
前記ラッチ制御端子は、前記ラッチ制御端子からの距離が前記所定距離を超えない領域の少なくとも一部と前記共通の領域の少なくとも一部とが重複するように、前記端子群ごとに配置されることを特徴とする請求項１に記載の記憶装置。
前記ラッチ制御端子に接続されて前記ラッチ制御信号が入力され、前記ラッチ回路にラッチ信号を出力するラッチ制御回路を備え、
前記信号端子から前記ラッチ回路までの前記所定距離とは、前記信号端子から前記ラッチ回路までの信号配線による伝搬遅延時間が最大伝搬遅延時間となる距離であり、
前記ラッチ制御端子から前記ラッチ回路までの前記所定距離とは、前記ラッチ制御信号が前記ラッチ制御端子に入力され前記ラッチ制御回路を介して前記ラッチ信号として前記ラッチ回路に伝搬するまでの伝搬遅延時間が、前記最大伝搬遅延時間となる距離であることを特徴とする請求項１または２に記載の記憶装置。
前記一連の信号群は、アドレス信号または／およびデータ信号であることを特徴とする請求項１乃至３の少なくとも何れか１項に記載の記憶装置。