JP2000067595A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2000067595A
JP2000067595A JP10293421A JP29342198A JP2000067595A JP 2000067595 A JP2000067595 A JP 2000067595A JP 10293421 A JP10293421 A JP 10293421A JP 29342198 A JP29342198 A JP 29342198A JP 2000067595 A JP2000067595 A JP 2000067595A
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memory
spare
signal
block
circuit
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Hideto Hidaka
秀人 日高
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Renesas Technology Corp
Mitsubishi Electric Corp
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Renesas Technology Corp
Mitsubishi Electric Corp
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Publication date
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    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
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    • G11—INFORMATION STORAGE
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Abstract

(57)【要約】 【課題】 ブロック分割アレイにおいて効率的に不良ラ
インのスペアラインにより置換の救済を行なう。 【解決手段】 複数のノーマルメモリセルが配置される
ノーマルサブアレイを複数個に対し共通にスペアメモリ
セルが配置されるスペアアレイ（ＳＰ♯０）を配置す
る。このスペアアレイ（ＳＰ♯０）の不良ラインは、対
応の複数のノーマルサブアレイ（ＭＢ♯００〜ＭＢ♯
ｎ）におけるノーマルラインと置換可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にメモリアレイが複数のメモリブロックに分
割されるアレイ分割構成の半導体記憶装置に関する。よ
り特定的には、この発明は、アレイ分割構成の半導体記
憶装置における不良メモリセルの救済を行なうための冗
長回路および各ブロックに対応して設けられる電源回路
の構成に関する。
【０００２】
【従来の技術】半導体記憶装置においては、不良メモリ
セルが存在する場合、これを、予備のメモリセルと置換
することにより、等価的に、不良メモリセルを救済し、
製品歩留りを向上させることが図られる。このような不
良メモリセル救済のための予備のメモリセル（スペアワ
ード線およびスペアビット線）を設ける冗長回路構成に
おいて、スペアライン（ワード線またはビット線）とス
ペアラインを選択するためのスペアデコーダの利用効率
を改善するために、フレキシブル・リダンダンシ・技法
が提案されている（たとえば、堀口等の「高密度ＤＲＡ
Ｍのためのフレキシブル・リダンダンシ・技法」、１９
９１ＩＥＥＥ、ジャーナル・オブ・ソリッド・ステート
・サーキッツ、第２０巻、第１号、１９９１年１月、第
１２頁から第１７頁参照）。
【０００３】図５３は、従来のフレキシブルリダンダン
シ構成を有する半導体記憶装置の全体の構成を概略的に
示す図である。図５３において、この半導体記憶装置
は、４つのメモリアレイＭＡ０〜ＭＡ３を含む。メモリ
アレイＭＡ０〜ＭＡ３それぞれにおいて、不良メモリセ
ル行を救済するためのスペアワード線が配置される。メ
モリアレイＭＡ０においてはスペアワード線ＳＷ００お
よびＳＷ０１が配置され、メモリアレイＭＡ１には、ス
ペアワード線ＳＷ１０およびＳＷ１１が配置される。メ
モリアレイＭＡ２においてはスペアワード線ＳＷ２０お
よびＳＷ２１が配置され、メモリアレイＭＡ３には、ス
ペアワード線ＳＷ３０およびＳＷ３１が配置される。
【０００４】メモリアレイＭＡ０〜ＭＡ３それぞれに対
応して、ロウアドレス信号をデコードして、アドレス指
定された行に対応して配置されたノーマルワード線を選
択状態へ駆動するためのロウデコーダＸ０〜Ｘ３が配置
される。メモリアレイＭＡ０およびＭＡ１の間に、コラ
ムアドレス信号をデコードして、このアドレス指定され
た列を選択するためのコラムデコーダＹ０が配置され、
またメモリアレイＭＡ２およびＭＡ３の間に、コラムデ
ータＹ１が配置される。
【０００５】この半導体記憶装置は、さらに、不良メモ
リセルが存在するロウアドレスを記憶し、その不良ロウ
アドレスがアドレス指定されたとき、この不良ロウアド
レスに対応するワード線（不良ノーマルワード線）を非
選択状態に保持しかつ対応のスペアワード線を選択状態
へ駆動するためのスペアデコーダＳＤ０〜ＳＤ３と、ス
ペアデコーダＳＤ０およびＳＤ１の出力信号を受けるＯ
Ｒ回路Ｇ０と、スペアデコーダＳＤ２およびＳＤ３の出
力信号を受けるＯＲ回路Ｇ１を含む。
【０００６】ＯＲ回路Ｇ０およびＧ１の出力信号は、そ
れぞれロウデコーダＸ０〜Ｘ３に含まれるスペアワード
線駆動回路へ共通に与えられる。スペアデコーダＳＤ０
〜ＳＤ３へはそれぞれ、メモリアレイＭＡ０〜ＭＡ３の
１つを指定するアレイアドレス信号ビットａｎ−２およ
びａｎ−１と、メモリアレイ内の行を指定するアレイ内
アドレス信号ビットａ０−ａｎ−３が共通に与えられ
る。ロウデコーダＸ０−Ｘ３へは、アレイアドレス信号
ビットａｎ−２およびａｎ−１が与えられ、対応のメモ
リアレイがアドレス指定されたときに、ロウデコーダが
活性化される。ＯＲ回路Ｇ０およびＧ１は、それぞれ、
メモリアレイＭＡ０〜ＭＡ３にそれぞれ設けられた２本
のスペアワード線に対応する。
【０００７】今、メモリアレイＭＡ０において、ノーマ
ルワード線Ｗ０およびＷ１が不良であり、メモリアレイ
ＭＡ１におけるノーマルワード線Ｗ２が不良であり、ま
たメモリアレイＭＡ２におけるノーマルワード線Ｗ３が
不良の場合を考える。この状態においては、スペアデコ
ーダＳＤ０にワード線Ｗ０のアドレスがプログラムさ
れ、スペアデコーダＳＤ２にワード線Ｗ１のアドレスが
プログラムされる。ノーマルワード線Ｗ２のアドレス
が、スペアデコーダＳＤ３にプログラムされ、ノーマル
ワード線Ｗ３のアドレスが、スペアデコーダＳＤ１にプ
ログラムされる。
【０００８】ＯＲ回路Ｇ０は、スペアワード線ＳＷ０
０、ＳＷ１０、ＳＷ２０、およびＳＷ３０のいずれかを
指定し、ＯＲ回路Ｇ１の出力信号が、スペアワード線Ｓ
Ｗ０１、ＳＷ１１、ＳＷ２１、およびＳＷ３１の何れか
を選択する。
【０００９】ノーマルワード線Ｗ０が指定されたときに
は、スペアデコーダＳＤ０の出力信号が選択状態へ駆動
され、ＯＲ回路Ｇ０の出力信号が活性化される。この状
態において、アレイアドレス信号ビットａｎ−２および
ａｎ−１により、ロウデコーダＸ０が活性化され、残り
のロウデコーダＸ１−Ｘ３は非活性状態を維持する。し
たがって、このロウデコーダＸ０に含まれるワード線駆
動回路が、ＯＲ回路Ｇ０の出力信号に従ってスペアワー
ド線ＳＷ００を選択状態へ駆動する。このとき、ロウデ
コーダＸ０において、ノーマルワード線Ｗ０に対応して
設けられたデコード回路は非活性状態に維持される。し
たがって、不良ノーマルワード線Ｗ０が、スペアワード
線ＳＷ００に置換される。
【００１０】不良ノーマルワード線Ｗ１がアドレス指定
されたときには、スペアデコーダＳＤ２の出力信号が選
択状態のＨレベルとなり、ＯＲ回路Ｇ１の出力信号がＨ
レベルとなり、スペアワード線ＳＷ０１が選択される。
不良ノーマルワード線Ｗ２がアドレス指定された場合に
は、スペアデコーダＳＤ３の出力信号が選択状態のＨレ
ベルとなり、ＯＲ回路Ｇ１の出力信号がＨレベルとな
り、スペアワード線ＳＷ１１が選択される。不良ノーマ
ルワード線Ｗ３がアドレス指定されたときには、スペア
デコーダＳＤ１の出力信号が選択状態のＨレベルとな
り、応じてＯＲ回路Ｇ０により、スペアワード線ＳＷ２
０が選択される。すなわち、不良ノーマルワード線Ｗ
０、Ｗ１、Ｗ２およびＷ３は、それぞれ、スペアワード
線ＳＷ００、ＳＷ０１、ＳＷ１１、およびＳＷ２０に置
換される。
【００１１】この図５３に示すフレキシブルリダンダン
シ構成の場合、１つのスペアワード線を、複数のスペア
デコーダのいずれかにより活性化することができる。た
とえば、スペアワード線ＳＷ２０は、スペアデコーダＳ
Ｄ０またはＳＤ１により選択状態へ駆動することができ
る。また、１つのスペアデコーダは、複数のスペアワー
ド線のいずれかを選択状態へ駆動することができる。た
とえば、スペアデコーダＳＤ０は、スペアワード線ＳＷ
００、ＳＷ１０、ＳＷ２０およびＳＷ３０のいずれかを
選択状態へ駆動することができる。したがって、スペア
ワード線とスペアデコーダとの対応関係が１対１ではな
く、スペアワード線およびスペアデコーダの利用効率を
改善することができる。また、１つのメモリアレイにお
けるスペアワード線の数と、スペアロウデコーダの数
は、以下の関係を満足する限り、互いに独立に選択する
ことができる： Ｌ≦Ｒ≦Ｍ・Ｌ／ｍ ここで、Ｍは、物理的なメモリアレイの数を示し、ｍ
は、不良ノーマルワード線が同時にスペアワード線で置
換されるメモリアレイの数を示し、Ｒは、スペアロウデ
コーダの数を示し、Ｌが、１つのメモリアレイにおける
スペアワード線の数を示す。すなわち、Ｍ／ｍは、論理
的に互いに独立なメモリアレイの数を示す。したがっ
て、Ｍ・Ｌ／ｍは、メモリ全体としての互いに論理的に
独立なスペアワード線の数を示す。ここで、論理的に独
立なスペアワード線とは、異なるロウアドレスにより選
択されるスペアワード線を示す。たとえば図５３におい
てメモリアレイＭＡ０およびＭＡ２において、同時にノ
ーマルワード線が選択される場合、メモリアレイＭＡ０
およびＭＡ２は、論理的に独立ではない。図５３に示す
構成においては、Ｌ＝２、Ｒ＝４、Ｍ＝４、およびｍ＝
１である。
【００１２】スペアロウデコーダをメモリアレイに共通
に設けることにより、スペアワード線それぞれに対応し
てスペアデコーダを設ける必要がなく、チップ占有面積
の増大を抑制することを図る。
【００１３】この図５３に示すフレキシブルリダンダン
シ構成は、同時に、不良列救済にも適用することができ
る。この不良列救済において、上述の文献においては、
メモリアレイが複数のサブアレイに分割された場合の、
不良列救済の方法について述べている。特に、上述の文
献は、シェアードセンスアンプ構成の多分割ビット線お
よびシェアードＩ／Ｏ方式における不良列救済について
説明している。
【００１４】図５４は、従来のフレキシブルリダンダン
シ方式の半導体記憶装置のアレイ部の構成を概略的に示
す図である。図５４において、２つのメモリブロックＭ
ＢｉおよびＭＢｉ＋１を示す。メモリブロックＭＢｉお
よびＭＢｉ＋１は、それぞれメモリセル列に対応して配
置されるノーマルビット線対ＢＬおよび／ＢＬと、不良
列救済のためのスペアビット線（スペア列）を含む。図
５４においては、スペア列に含まれるスペアビット線を
明確には示してはいない。
【００１５】このメモリブロックＭＢｉおよびＭＢｉ＋
１の同じ列アドレスのノーマルビット線ＢＬおよび／Ｂ
Ｌが、センスアンプＳＡを共有する。センスアンプＳＡ
とメモリブロックＭＢｉおよびＭＢｉ＋１の間には、ビ
ット線分離ゲートＩＬＧが配置される。センスアンプＳ
Ａは、コラムデコーダＹからの列選択信号ＹＳに従って
導通するＩＯゲートＩＯＧを介して内部データ線対Ｉ／
Ｏに接続される。選択メモリセルを含むメモリブロック
（たとえばＭＢｉ）がセンスアンプＳＡに接続されて、
データの読出が行なわれる。この場合、非選択メモリブ
ロック（ＭＢｉ＋１）は、センスアンプＳＡから切離さ
れる。
【００１６】上述のようなシェアードセンスアンプ構成
において、１つのメモリブロックにおけるノーマルビッ
ト線の不良、列選択線（ＹＳ線）の不良およびセンスア
ンプＳＡの不良それぞれに対して、不良列アドレスをプ
ログラムする必要がある。ノーマルビット線不良の場
合、メモリブロック単位で不良列アドレスのプログラム
が行なわれる。センスアンプ不良の場合、この不良セン
スアンプを共有するメモリブロックＭＢｉおよびＭＢｉ
＋１それぞれに対し、スペア列を使用するために、不良
列アドレスのプログラムが行なわれる。列選択線（ＹＳ
線）不良の場合には、この列選択線（ＹＳ線）に接続さ
れるメモリブロックそれぞれに対して、不良列アドレス
のプログラムが行なわれる。
【００１７】このプログラム時において、ノーマルビッ
ト線不良、センスアンプ不良および列選択線（ＹＳ線）
不良それぞれに、１つのスペアコラムデコーダで対処す
るために、不良列アドレスプログラム時に、「ドントケ
ア」をプログラムし、メモリブロック特定のためのアド
レスを無効状態として、センスアンプ不良または列選択
線不良において、複数のメモリブロックにおいて同時に
スペア列の置換が行なわれるように構成されている。
【００１８】
【発明が解決しようとする課題】上述の先行技術文献に
おいては、不良行の救済は、不良行を含むメモリアレイ
内に配置されたスペアワード線との置換により行なわれ
ている。したがって、メモリアレイそれぞれにスペアワ
ード線を配置する必要があり、スペアワード線の使用効
率が悪いという問題がある。また、あるメモリアレイの
不良ノーマルワード線を、別のメモリアレイのスペアワ
ード線に置換すると、メモリアレイ系回路の制御が複雑
となるため、避けるべきであるとして全く考慮されてい
ない。
【００１９】また、不良列救済においても、メモリブロ
ックそれぞれにスペア列が設けられており、スペア列の
使用効率が悪いという問題が同様に生じる。また、内部
データ線として、シェアードＩ／Ｏ方式が考察されてい
るものの、近年の、ブロック分割構成において用いられ
るローカル／グローバルの階層データ線構造のメモリア
レイにおける不良列救済については考慮されていない。
【００２０】一方、従来のＣＭＯＳ（相補ＭＯＳ）型半
導体装置においては、高密度・高集積化のために、素子
（ＭＯＳトランジスタ：絶縁ゲート型電界効果トランジ
スタ）のサイズが低減される。このような微細化された
素子の信頼性確保と装置全体の消費電流の低減のため
に、電源電圧が低下される。素子を高速動作させるため
には、電源電圧に応じてＭＯＳトランジスタのしきい値
電圧を低下させる必要がある。これは、電源電圧に対す
るしきい値電圧の割合が高ければ、ＭＯＳトランジスタ
のオン状態への移行タイミングが遅れるためである。し
かしながら、しきい値電圧の絶対値を低くした場合、Ｍ
ＯＳトランジスタのオフ時におけるソース−ドレイン間
を流れるサブスレッショルドリーク電流が増加する。こ
れは、以下の理由による。しきい値電圧は、一定のドレ
イン電流を流すゲート−ソース間電圧として定義され
る。ｎチャネルＭＯＳトランジスタの場合、しきい値電
圧を低くした場合、そのドレイン電流−ゲート電圧特性
曲線が負方向に移動する。サブスレッショルド電流は、
その特性曲線におけるゲート電圧Ｖｇｓが０Ｖのときの
電流値で示されるため、しきい値電圧を低くすると、サ
ブスレッショルド電流が増加する。
【００２１】半導体装置が動作した場合、その周辺温度
が高くなり、ＭＯＳトランジスタのしきい値電圧の絶対
値が低くなり、このサブスレッショルドリーク電流の問
題がより深刻となる。このサブスレッショルドリーク電
流が増加すると、大規模集積回路全体の直流電流が増加
し、特に、ダイナミック型半導体記憶装置においては、
スタンバイ電流（スタンバイ状態において消費される電
流）を増加させる。
【００２２】上述のようなサブスレッショルドリーク電
流を低減するために、マルチしきい値ＣＭＯＳ構成が用
いられる。
【００２３】図５５は、従来のマルチしきい値ＣＭＯＳ
構成の一例を説明する図である。図５５においては、電
源電圧Ｖｃｃを伝達する主電源線９０２と、この主電源
線９０２にｐチャネルＭＯＳトランジスタ９０３を介し
て結合される副電源線９０４と、接地電圧Ｖｓｓを伝達
する主接地線９０６と、主接地線９０６にｎチャネルＭ
ＯＳトランジスタ９０７を介して結合される副接地線９
０８が設けられる。ＭＯＳトランジスタ９０３は、活性
化信号／φＡＣＴがＬレベルのとき導通し、一方ＭＯＳ
トランジスタ９０７は、活性化信号φＡＣＴがＨレベル
のとき導通する。これらのＭＯＳトランジスタ９０３お
よび９０７は、比較的高いしきい値電圧（ハイＶｔｈ）
を有する。内部回路は、電源線９０２および９０４の一
方の電圧と、接地線９０６および９０８の一方の電圧を
両動作電源電圧として動作する。図５５においては、内
部回路として、３段の縦続接続されるインバータ回路９
１４ａ、９１４ｂおよび９１４ｃを示す。インバータ回
路９１４ａは、ソースが主電源線９０２に結合されるｐ
チャネルＭＯＳトランジスタＰＱ３と、ソースが副接地
線９０８に結合されるｎチャネルＭＯＳトランジスタＮ
Ｑを含む。これらのＭＯＳトランジスタＰＱおよびＮＱ
のゲートに共通に入力信号ＩＮが与えられる。この入力
信号ＩＮは、スタンバイサイクル時、Ｌレベルに設定さ
れる。
【００２４】インバータ回路９１４ｂは、副電源線９０
４および主接地線９０６上の電圧を両動作電源電圧とし
て用いて動作する。インバータ回路９１４ｃは、主電源
線９０２および副接地線９０８上の電圧を両動作電源電
圧として用いて動作する。これらのインバータ回路９１
４ａ〜９１４ｃにおいて、ＭＯＳトランジスタＰＱおよ
びＮＱは、そのしきい値電圧の絶対値が十分小さくされ
る（ローＶｔｈ）。次に、この図５５に示す構成の動作
について、図５６を参照して説明する。
【００２５】スタンバイサイクル時においては、入力信
号ＩＮは、Ｌレベルに設定される。制御信号φＡＣＴは
Ｌレベルであり、制御信号／φＡＣＴはＨレベル（Ｖｃ
ｃレベル）である。インバータ回路９１４ｂにおいて
は、ＭＯＳトランジスタＰＱは、オン状態となり、その
ソースおよびドレインは同じ電圧レベルであり、電流は
流さない。一方、ＭＯＳトランジスタＮＱはそのゲート
に、接地電圧レベルの入力信号ＩＮを受けており、オフ
状態である。しかしながら、ＭＯＳトランジスタ９０７
がオフ状態であり、このＭＯＳトランジスタ９０７を介
して流れるサブスレッショルドリーク電流は、そのしき
い値電圧が高いため、十分低減される。したがって、Ｍ
ＯＳトランジスタＮＱのしきい値電圧が小さくても、サ
ブスレッショルド電流は低減される。また、ＭＯＳトラ
ンジスタ９０７を介して流れるサブスレッショルド電流
により、副接地線９０８上の電圧レベルは接地電圧レベ
ルよりも高くなり、インバータ回路９１４ａのＭＯＳト
ランジスタＮＱのゲート−ソース間が逆バイアス状態に
設定され、そのサブスレッショルド電流がさらに低減さ
れる。
【００２６】インバータ回路９１４ｂにおいては、入力
信号がＨレベルであり、ＭＯＳトランジスタＮＱがオン
状態となり、そのソースおよびドレインは、同一電圧レ
ベルとなり、サブスレッショルドリーク電流は生じな
い。一方、ｐチャネルＭＯＳトランジスタＰＱが、その
ゲートに、電源電圧Ｖｃｃレベルの信号を受けてサブス
レッショルドリーク電流を流す。しかしながら、ＭＯＳ
トランジスタ９０３がオフ状態であり、このＭＯＳトラ
ンジスタ９０３は、ハイＶｔｈトランジスタであるた
め、サブスレッショルドリーク電流は十分抑制される。
これにより、インバータ回路９１４ｂにおけるサブスレ
ッショルドリーク電流が抑制される。また、ＭＯＳトラ
ンジスタ９０３のサブスレッショルドリーク電流によ
り、副電源線９０４の電圧レベルが電源電圧Ｖｃｃより
も低下し、インバータ回路９１４ｂにおいてＭＯＳトラ
ンジスタＰＱのゲート−ソース間が逆バイアスされ、こ
のインバータ回路９１４ｂにおけるサブスレッショルド
リークがさらに抑制される。インバータ回路９１４ｃに
おいても、インバータ回路９１４ａと同様、サブスレッ
ショルドリーク電流が抑制される。
【００２７】アクティブサイクルが始まると、制御信号
φＡＣＴがＨレベルとなり、また制御信号／φＡＣＴが
Ｌレベルとなり、ＭＯＳトランジスタ９０３および９０
７がオン状態となり、副電源線９０４が主電源線９０２
に結合され、副接地線９０８が主接地線９０６に結合さ
れる。したがって、これらのインバータ回路９１４ａ〜
９１４ｃは、対応の電源線／接地線から電流を供給され
て、そのローＶｔｈトランジスタが高速で動作し、入力
信号ＩＮの変化に従ってその出力信号を変化させる。
【００２８】この図５５に示すような電源回路構成にお
いては、スタンバイサイクル時における電流信号の論理
レベルが予めわかっているため、電源供給線への接続経
路が決定される。入力信号ＩＮのスタンバイサイクル時
の論理状態が不定の場合には、副電源線９０４および副
接地線９０８に結合される。
【００２９】特開平６−２３２３４８号公報にも示され
ているように、ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）においては、デコード回路およびワー
ド線ドライブ回路などのような、同一の回路構成を有す
る回路が設けられる。記憶容量が増大すると、これらの
回路数が大幅に増加する。このようなデコード回路およ
びワードドライブ回路のような繰返し回路においては、
アドレス信号に従って、同一形式を有する回路から、所
定数の特定の回路（アドレス指定された回路）が選択さ
れて駆動される。これらの回路が、ローＶｔｈトランジ
スタで構成される場合、この図５５に示すような電源回
路構成（階層電源構成：サブスレッショルドリーク電流
低減回路）を利用することができる。この場合、先の図
５３に示すように各ブロックごとに、デコーダまたはワ
ードドライバに対する電源の活性／非活性を制御する必
要がある（ブロック単位でワード線の選択が行なわれる
ため）。制御信号φＡＣＴおよび／φＡＣＴは、アクテ
ィブサイクルが始まると、活性化される。したがって副
電源線９０４または副接地線９０８に接続される回路数
が大きくなり、その寄生容量が大きくなると、副電源線
９０４および副接地線９０８を所定の電圧（電源電圧Ｖ
ｃｃおよび接地電圧Ｖｓｓ）レベルまで駆動するのに長
時間を有し、内部回路の動作開始タイミングを、これら
の電圧が安定化するまで遅らせる必要があり、高速アク
セスが行なうことができなくなるという問題が生じる。
【００３０】また、上述のように、スペアデコーダを用
いて不良行／列を救済する場合、スペアの使用／不使用
の判定後に選択すべき行／列が決定される。この場合、
先の図５３に示すように、冗長置換が、同じブロック内
で行なわれる場合には、対応の電源回路（電源電圧およ
び接地電圧いずれかを伝達する回路）をアドレス信号に
従って選択することにより、その接続を制御することが
できる。しかしながら、フレキシブルリダンダンシ構成
において、スペア行／列を、他のメモリブロックの不良
セル救済のために利用する場合、スペア判定結果に従っ
て選択状態へ駆動すべきメモリセルを含むメモリブロッ
クを特定する必要があり、このため、電源供給電圧（電
源電圧および接地電圧）を高速で安定状態へ駆動するこ
とができず、高速アクセスを実現することができなくな
るという問題が生じる。
【００３１】それゆえ、この発明の目的は、スペア線
（スペアワード線およびスペアビット線対）の使用効率
が大幅に改善される冗長回路を備えたアレイ分割構造の
半導体記憶装置を提供することである。
【００３２】この発明の他の目的は、誤動作を生じさせ
ることなく、正確に不良ノーマル線の救済を行なうこと
のできる冗長回路を備えたアレイ分割構造の半導体記憶
装置を提供することである。
【００３３】この発明のさらに他の目的は、アクセス時
間および消費電流を増加させることのない電源回路を備
えるアレイ分割構造の半導体記憶装置を提供することで
ある。
【００３４】この発明のさらに他の目的は、スペア線使
用効率が改善される冗長回路ならびにアクセス時間およ
び消費電力を低減することのできる電源回路を備えるア
レイ分割構造の半導体記憶装置を提供することである。
【００３５】
【課題を解決するための手段】この発明に従う半導体記
憶装置は、要約すれば、スペア線を、１つのアレイとし
てまとめて配置し、スペアアレイに対応に複数のメモリ
マットを設け、これら複数のメモリマットの不良ノーマ
ル線を、対応のスペアアレイのスペア線で置換可能とす
る。また、スペアブロックに対する電源回路はアクティ
ブサイクル開始時選択状態へ駆動する。
【００３６】請求項１に係る半導体記憶装置は、各々が
複数の行列状に配列されるメモリセルを有する複数のメ
モリブロックと、これら複数のメモリブロック各々に対
応して設けられ、各々が対応のメモリブロックの不良メ
モリセルを救済するための複数のスペアメモリセルを有
する複数のスペアメモリブロックと、複数のメモリブロ
ックに対応して設けられ、各々が対応のメモリブロック
とデータの授受を行なう複数のローカルデータバスと、
複数のスペアメモリブロックに対応して設けられ、各々
が対応のスペアメモリブロックとデータの授受を行なう
ための複数のスペアローカルデータバスと、複数のメモ
リブロックに共通に設けられ、選択メモリセルを含むメ
モリブロックに対応して設けられたローカルデータバス
と選択的に結合されるグローバルデータバスと、複数の
スペアメモリブロックに共通に設けられ、選択スペアメ
モリセルを含むスペアメモリブロックを含む２以上の所
定数ｋのスペアメモリブロックに対応して設けられたス
ペアローカルデータバスを同時にかつ選択的に結合され
るスペアグローバルデータバスを備える。
【００３７】請求項２に係る半導体記憶装置は、請求項
１の所定数ｋが、１つのスペアローカルデータバスと１
つのローカルデータバスの容量比で与えられる。
【００３８】請求項３に係る半導体記憶装置は、請求項
１のメモリブロックが行方向に沿って複数のメモリサブ
アレイに分割される。各スペアメモリブロックのスペア
メモリセルは、対応のメモリブロックの複数のメモリサ
ブアレイの不良列と置換可能である。
【００３９】請求項４に係る半導体記憶装置は、各々が
行列状に配列される複数のメモリセルを有する複数の第
１のメモリブロックと、これら複数の第１のメモリブロ
ックの特定の第１のメモリブロックに行列状に配置され
る複数のスペアメモリセルとを備える。スペアメモリセ
ルの各行は、複数の第１のメモリブロックの不良行と置
換可能である。
【００４０】請求項５に係る半導体記憶装置は、請求項
４の装置が、さらに、列方向に沿って複数の第１のメモ
リブロックと交互に配置され、各々が行列状に配列され
る複数のメモリセルを有する複数の第２のメモリブロッ
クと、複数の第２のメモリブロックの特定の第２のメモ
リブロックに行列状に配置されかつ各行が複数の第２の
メモリブロックの不良行と置換可能な複数のスペアメモ
リセルを備える。
【００４１】請求項６に係る半導体記憶装置は、請求項
５の装置が、さらに、複数の第１のメモリブロックの各
々と複数の第２のメモリブロックの各々との間に配置さ
れかつ列方向において隣接するメモリブロックに共有さ
れ、活性化時選択メモリセルを含むメモリブロックの各
列のデータを検知および増幅するための複数のセンスア
ンプ帯を備える。
【００４２】請求項７に係る半導体記憶装置は、請求項
６の装置が、さらに、複数の第１のメモリブロックと複
数の第２のメモリブロックと複数のセンスアンプ帯が第
１のメモリアレイを構成し、さらに、この第１のメモリ
アレイと同じ構成を有する第２のメモリアレイと、通常
動作モード時には第１および第２のメモリアレイから１
つのメモリブロックを選択状態へ駆動し、かつ特殊動作
モード時には、第１のメモリアレイおよび第２のメモリ
アレイ各々から所定数のメモリブロックを同時に選択状
態へ駆動する制御手段を含む。
【００４３】請求項８に係る半導体記憶装置は、各々が
行列状に配列される複数のメモリセルを有する複数の第
１のメモリブロックと、複数の第１のメモリブロックと
列方向に沿って交互に配置され、各々が行列状に配列さ
れる複数のメモリセルを有する複数の第２のメモリブロ
ックと、各々が行列状に配列される複数のメモリセルを
有する複数の第３のメモリブロックと、列方向において
第３のメモリブロックと交互に配置され、かつ各々が複
数のメモリセルを有する複数の第４のメモリブロック
と、複数の第１のメモリブロックの特定のメモリブロッ
クに行列状に配置され、各行が第３のメモリブロックの
不良行と置換可能な複数のスペアメモリセルを有する第
１のスペアアレイと、第２のメモリブロックの特定のメ
モリブロックにおいて行列状に配置され、各行が第４の
メモリブロックの不良行と置換可能な複数のスペアメモ
リセルを有する第２のスペアアレイと、第３のメモリブ
ロックの特定のメモリブロックに行列状に配置されかつ
各行が第１のメモリブロックの不良行と置換可能な複数
のスペアメモリセルを有する第３のスペアアレイと、第
４のメモリブロックの特定の第４のメモリブロックに行
列状に配置され、各行が第２のメモリブロックの不良行
と置換可能な第４のスペアアレイと、通常動作モード時
には、第１ないし第４のメモリブロックから１つのメモ
リブロックを選択状態へ駆動し、かつ特殊動作モード時
には、これら第１および第２のブロックの１つのメモリ
ブロックならびに第３および第４のメモリブロックの１
つのメモリブロックを選択状態へ駆動する制御手段を備
える。
【００４４】請求項９に係る半導体記憶装置は、請求項
８の装置が、さらに、第１および第２のメモリブロック
の間および第３および第４のメモリブロックの間にそれ
ぞれ設けられかつ列方向において隣接するメモリブロッ
クに共有され、対応のメモリブロックが選択メモリセル
を含むとき活性化され、該対応のメモリブロックの各列
のデータを検知し増幅するための複数のセンスアンプ帯
を備える。
【００４５】請求項１０に係る半導体記憶装置は、請求
項８の制御手段が、テスト動作モード時には複数の第１
のメモリブロックのうちの１つのメモリブロックを選択
状態へ駆動するときには複数の第３のメモリブロックの
１つを選択状態へ駆動する。
【００４６】請求項１１に係る半導体記憶装置は、デー
タアクセスのためのノーマルモードとデータ保持のため
のリフレッシュモードで動作可能であり、所定の電圧を
供給する電源ノードと、各々が、行列状に配列される複
数のメモリセルおよび各々が同一機能を有しかつメモリ
セル選択に関連する動作を行なう複数の繰返し回路を含
む繰返し回路群とを有する複数のメモリブロックと、こ
れら複数のメモリブロック各々に対応して設けられ、電
源ノードと対応のメモリブロックの繰返し回路群とを結
合する複数の電源スイッチ回路を備える。これら複数の
電源スイッチ回路の各々は、選択時第１の電流を流れさ
せかつ非選択時この第１の電流よりも小さな第２の電流
を流れさせる。
【００４７】この請求項１１に係る半導体記憶装置は、
さらに、ノーマルモード時とリフレッシュモード時とで
選択される電源スイッチ回路の数を異ならせるように、
アドレス信号に従って複数の電源スイッチ回路を選択的
に選択状態へ駆動するための制御手段を備える。
【００４８】請求項１２に係る半導体記憶装置は、請求
項１１の制御手段が、ノーマルモード時には、第１の数
のアドレスビットをデコードして電源スイッチ回路を選
択するための制御信号を生成し、かつリフレッシュモー
ド時には第１の数よりも大きな第２の数のアドレスビッ
トをデコードして制御信号を生成する回路を含む。
【００４９】請求項１３に係る半導体記憶装置は、請求
項１１の複数のメモリブロックが、各々が複数のメモリ
ブロックを有する複数のグローバルブロックに分割され
る。制御手段は、ノーマルモード時には複数のグローバ
ルブロックのうちのグローバルブロックを特定するアド
レスビットをデコードし、かつリフレッシュモード時に
は複数のメモリブロックのうちのメモリブロックを特定
するアドレスビットをデコードする。
【００５０】請求項１４に係る半導体記憶装置は、請求
項１１の複数のメモリブロックの各々がメモリセル行各
々に対応して配置される複数のワード線を含む。この半
導体記憶装置は、さらに、アドレス指定された行に対応
して配置されたワード線を選択状態へ駆動するタイミン
グをリフレッシュモード時にはノーマルモード時よりも
遅らせる手段を含む。
【００５１】請求項１５に係る半導体記憶装置は、請求
項１１の複数のメモリブロックの各々がメモリセル行そ
れぞれに対応して配置される複数のワード線を含む。制
御手段が、リフレッシュモード時アドレス指定されたワ
ード線を含むメモリブロックに対して設けられた電源ス
イッチ回路を選択しかつ残りのメモリブロックに対して
設けられた電源スイッチ回路を非選択状態とするように
制御信号を発生する回路を含む。
【００５２】請求項１６に係る半導体記憶装置は、請求
項１１の装置が、さらに、リフレッシュモード時にはカ
ウント指示信号に応答してカウント動作を行なってリフ
レッシュアドレスを生成する手段を備える。制御手段
は、リフレッシュアドレスのうちの所定のビットをデコ
ードして次の制御信号を生成してラッチする第１のデコ
ード回路と、リフレッシュモード時には第１のデコード
回路のデコード動作完了後に与えられるリフレッシュサ
イクル指示信号に応答してこの第１のデコード回路のラ
ッチする制御信号を複数の電源スイッチ回路へ印加する
手段を備える。カウント指示信号はリフレッシュサイク
ル指示信号の活性期間中に活性化される。リフレッシュ
アドレスはその次に与えられるリフレッシュサイクル指
示信号に応答してリフレッシュされるリフレッシュ行を
指定する。
【００５３】請求項１７に係る半導体記憶装置は、請求
項１１の複数のメモリブロックの特定のブロックは、不
良セルを置換・救済するためのスペアエレメントを含
む。このスペアエレメントは複数のメモリブロックの不
良セルの救済が可能である。制御手段が、ノーマルモー
ド時にはこの特定のブロックの電源スイッチ回路をアド
レス信号にかかわらず選択し、かつリフレッシュモード
時にはアドレス信号が救済すべきセルを指定しているか
否かを示すスペア判定結果に従って特定のメモリブロッ
クに対して設けられた電源スイッチ回路を選択的に選択
状態へ駆動する回路を含む。
【００５４】請求項１８に係る半導体記憶装置は、請求
項１７の制御手段が、ノーマルモード時アドレス信号が
指定するメモリセルを含むメモリブロックに対して設け
られた電源スイッチ回路を選択状態へ駆動する手段を含
む。
【００５５】請求項１９に係る半導体記憶装置は、請求
項１７の複数のメモリブロックの各々がメモリセル各行
に対応して設けられるワード線を含む。スペアエレメン
トは、不良行を救済するためのスペア行を備える。この
請求項１９に係る半導体記憶装置は、さらに、リフレッ
シュモード時におけるワード線の選択状態への移行タイ
ミングをノーマルモード時におけるそれよりも遅らせる
ための回路をさらに備える。
【００５６】請求項２０に係る半導体記憶装置は、請求
項１７の半導体記憶装置が、さらに、リフレッシュモー
ド時カウント指示信号に応答してカウント動作を行なっ
てリフレッシュアドレスを生成する回路を備える。制御
手段が、リフレッシュアドレスのうち所定のビットをデ
コードして次の制御信号を生成してラッチする第１のデ
コード回路と、リフレッシュモード時第１のデコード回
路のデコード動作完了後に与えられるリフレッシュサイ
クル指示信号に応答して第１のデコード回路のラッチす
る制御信号を複数の電源スイッチ回路に印加する手段を
備える。カウント指示信号はリフレッシュサイクル指示
信号の活性化期間中に活性化される。また、このリフレ
ッシュアドレス生成手段からのリフレッシュアドレス
が、次のリフレッシュサイクル指示信号に応答してデコ
ードされてリフレッシュ行を指定する。
【００５７】請求項２１に係る半導体記憶装置は、請求
項１１の複数のメモリブロックにおいて任意のメモリブ
ロックの不良メモリセルを置換し救済するためのスペア
エレメントを特定のブロックが含む。制御手段が、ノー
マルモード時複数の電源スイッチ回路のうち特定のメモ
リブロックおよびアドレス指定されたメモリブロックに
対して設けられた電源スイッチ回路を選択状態へ駆動す
るための回路を含む。
【００５８】請求項２２に係る半導体記憶装置は、請求
項１７の制御手段が、ノーマルモード時には特定のメモ
リブロックとアドレス信号が指定するメモリブロックに
対して設けられた電源スイッチ回路を選択状態へ駆動
し、次いでスペア判定結果とアドレス信号とに従って、
選択状態へ駆動すべきメモリセルを含むメモリブロック
を除くメモリブロックに対して設けられた電源スイッチ
回路を非選択状態へ駆動する回路を含む。
【００５９】請求項２３に係る半導体記憶装置は、請求
項２１または２２の制御手段が、リフレッシュモード時
アドレス信号とスペア判定結果とに従って、選択状態へ
駆動すべきメモリブロックに対して設けられた電源スイ
ッチ回路を選択状態へ駆動する手段を含む。
【００６０】請求項２４に係る半導体記憶装置は、請求
項２１または２２の制御手段が、前のリフレッシュサイ
クルにおいてリフレッシュアドレス生成回路から生成さ
れたリフレッシュアドレスをデコードして、選択状態へ
駆動すべきメモリブロックを特定する制御信号を生成す
る。この制御信号は、次に与えられるリフレッシュサイ
クル指示信号に従って電源スイッチ回路へ与えられる。
このリフレッシュアドレスは、その次に与えられるリフ
レッシュサイクル指示信号に従ってデコードされてリフ
レッシュ行を指定する。
【００６１】スペア線専用のスペアアレイを設けること
により、複数のメモリブロックまたはサブアレイでスペ
ア線を共有することができ、各メモリブロックまたはサ
ブアレイそれぞれにスペア線を配置する場合に比べて、
スペア線の使用効率を大幅に改善することができる。
【００６２】アレイ分割構造において、電源スイッチ回
路の選択態様を、ノーマルモードとリフレッシュモード
時とで異ならせることにより、デコードすべきアドレス
信号のビット数を異ならせることができ、ノーマルモー
ド時に高速で電源スイッチ回路を選択状態へ駆動するこ
とができる。一方、リフレッシュモード時には、高速応
答特性は要求されないため、数多くのアドレス信号ビッ
トをデコードして、必要最小限の電源スイッチ回路を選
択することにより、消費電流を低減する。
【００６３】また、スペアエレメントを含む場合、ノー
マルモード時にスペアエレメントを含む特定のメモリブ
ロックおよびアドレス指定されたメモリブロック両者の
電源スイッチ回路を選択状態へ駆動することにより、ス
ペア判定結果を待つことなく電源スイッチ回路を選択状
態へ駆動することができ、高速アクセスが実現される。
【００６４】リフレッシュモード時においては、このス
ペア判定結果に従って、選択すべてきメモリセルを有す
るメモリブロックに対する電源スイッチ回路を選択状態
へ駆動することにより、リフレッシュモード時に、選択
される電源スイッチ回路の数を必要最小限とすることが
でき、消費電流を低減することができる。これにより、
アクセス時間および消費電流を増加させることなくスペ
アエレメントの使用効率を改善した半導体記憶装置が実
現される。
【００６５】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置のアレイ部の構
成を概略的に示す図である。図１において、メモリアレ
イは、複数のセンスアンプブロック（行ブロック）ＲＢ
♯０〜ＲＢ♯ｍに分割される。これらの行ブロックＲＢ
♯０〜ＲＢ♯ｍは、それぞれワード線を共有する。行ブ
ロックＲＢ♯０〜ＲＢ♯ｍの各々は、複数のサブアレイ
に分割される。行ブロックＲＢ♯ｉ（ｉ＝０〜ｍ）は、
ノーマルサブアレイＭＢ♯ｉ０〜ＭＢ♯ｉｎに分割され
る。これらのノーマルサブアレイＭＢ♯ｉ０〜ＭＢ♯ｉ
ｎは、行列状に配列される複数のメモリセルを有し、か
つワード線（行）を共有する。センスアンプブロック単
位でセンス動作が行なわれる。
【００６６】また、行ブロックＲＢ♯０〜ＲＢ♯ｍそれ
ぞれにおいて、対応の行ブロックＲＢ♯０〜ＲＢ♯ｍの
不良列（不良ノーマルメモリセルを含む列）を置換によ
り救済するために、スペアアレイＳＰ♯０〜ＳＰ♯ｍが
それぞれ設けられる。これらのスペアアレイＳＰ♯０〜
ＳＰ♯ｍは、それぞれ複数列に配列されるメモリセル
（スペアメモリセル）を有する（スペアアレイＳＰ♯０
〜ＳＰ♯ｍの行の数は、ノーマルサブアレイに含まれる
メモリセルの行の数と同じである）。
【００６７】ノーマルサブアレイＭＢ♯００〜ＭＢ♯ｍ
ｎそれぞれに対応して、ノーマルローカルデータバスＬ
ＩＯ００〜ＬＩＯｍｎが設けられる。これらのノーマル
ローカルデータバスＬＩＯ００〜ＬＩＯｍｎは、対応の
ノーマルサブアレイＭＢ♯００〜ＭＢ♯ｍｎに対しての
みデータの授受を行なう。
【００６８】列方向に沿って整列して配置されるノーマ
ルサブアレイが列ブロックＣＢ♯０〜ＣＢ♯ｎを構成す
る。スペアアレイＳＰ♯０〜ＳＰ♯ｍに対しても、それ
ぞれスペアローカルデータバスＳＩＯ０〜ＳＩＯｍが配
置される。これらのスペアローカルデータバスＳＩＯ０
〜ＳＩＯｍは、対応のスペアアレイＳＰ♯０〜ＳＰ♯ｍ
とのみデータの授受を行なう。列方向に整列して配置さ
れるノーマルサブアレイ、すなわち列ブロックＣＢ♯０
〜ＣＢ♯ｎそれぞれに対応してノーマルグローバルデー
タバスＮＧＩＯ０〜ＮＧＩＯｎが配置される。これらの
ノーマルグローバルデータバスＮＧＩＯ０〜ＮＧＩＯｎ
は、それぞれブロック選択ゲートＢＳＧを介して、対応
の列ブロックのノーマルサブアレイに対して設けられた
ノーマルローカルデータバスに結合される。ブロック選
択ゲートＢＳＧは、対応の行ブロックが選択されたとき
に、対応のブロック選択信号に応答して導通し、対応の
ノーマルローカルデータバスと対応のノーマルグローバ
ルデータバスとを接続する。スペアローカルデータバス
ＳＩＯ０〜ＳＩＯｍも、それぞれ、対応のブロック選択
ゲートＢＳＧを介してスペアグローバルデータバスＳＧ
ＩＯに結合される。スペアアレイＳＰ♯０〜ＳＰ♯ｍに
設けられるブロック選択ゲートＢＳＧは、対応の行ブロ
ックが選択されたときに導通し、対応のスペアローカル
データバスをスペアグローバルデータバスＳＧＩＯに接
続する。
【００６９】行ブロックＲＢ♯ｉにおいて複数のノーマ
ルサブアレイＭＢ♯ｉ０〜ＭＢ♯ｉｎに共通にスペアア
レイＳＰ♯ｉを設けることにより、スペアアレイＳＰ♯
ｉに含まれるスペア列を、ノーマルサブアレイＭＢ♯ｉ
０〜ＭＢ♯ｉｎで使用することができ、スペア列の使用
効率が改善される。
【００７０】また、ノーマルサブアレイそれぞれにスペ
ア列を設ける場合、ノーマルサブアレイにおいて、そこ
に設けられたスペア列よりも多くの不良列が存在する場
合、その半導体記憶装置は、救済することができない。
しかしながら、この図１に示すように、スペアアレイを
設け、一括してスペア列を配置することにより、数多く
の不良列が存在するノーマルサブアレイが存在しても、
対応のスペアアレイのスペア列を用いて置換により救済
することができ、製品歩留りを改善することができる。
【００７１】図２（Ａ）は、不良ノーマル列救済の対応
の一例を示す図である。図２（Ａ）において、スペアア
レイＳＰ♯０〜ＳＰ♯ｍそれぞれは、４つのスペアビッ
ト線対（スペア列）ＳＢＬ０〜ＳＢＬ３を含む。
【００７２】列ブロックＣＢ♯０〜ＣＢ♯ｎそれぞれに
対応して、コラムデコード回路Ｙ０〜Ｙｎが設けられ
る。スペアブロックＳＰ♯に対しては、スペアデコード
回路ＳＰＤが設けられる。コラムデコード回路Ｙ０〜Ｙ
ｎからは、対応のコラムブロックに含まれるメモリサブ
アレイに共通にコラム選択線ＣＳＬを介して列選択信号
が伝達される。スペアデコード回路ＳＰＤからは、スペ
アビット線対ＳＢＬ０〜ＳＢＬ３それぞれに対応して設
けられるスペアコラム選択線ＳＣＳＬ０〜ＳＣＳＬ３を
介してスペアコラム選択信号が伝達される。今、ノーマ
ルメモリサブアレイＭＢ♯００〜ＭＢ♯ｍｎそれぞれに
おいて互いに独立にノーマル列（ノーマルビット線対）
を置換により救済することを考える。
【００７３】図２（Ｂ）は、図２（Ａ）に示すスペアデ
コード回路ＳＰＤの構成の一例を示す図である。図２
（Ｂ）において、スペアデコード回路ＳＰＤは、スペア
コラム選択線ＳＣＳＬ０〜ＳＣＳＬ３それぞれに対応し
て設けられるＯＲ回路ＯＧ０〜ＯＧ３を含む。ＯＲ回路
ＯＧ０〜ＯＧ３それぞれに対しては、行ブロックＲＢ♯
０〜ＲＢ♯ｍそれぞれに対応して設けられるスペアデコ
ーダが配置される。ＯＲ回路ＯＧ０に対しては、スペア
デコーダＳＤ００〜ＳＤ０ｍが設けられ、ＯＲ回路ＯＧ
３に対しては、スペアデコーダＳＤ３０〜ＳＤ３ｍが設
けられる。各行ブロックにおける不良ノーマルビット線
対は、各ＯＲ回路に対して設けられたスペアデコーダに
プログラムされる。
【００７４】今、図２（Ａ）に示すように、メモリサブ
アレイＭＢ♯００のノーマルビット線対ＰＢＬ０をスペ
アアレイＳＰ♯０のスペアビット線対ＳＢＬ０で置換
し、またメモリサブアレイＭＢ♯０ｎのノーマルビット
線対ＰＢＬ１を、スペアアレイＳＰ♯０のスペアビット
線対ＳＢＬ１で置換する。また、メモリサブアレイＭＢ
♯１０のノーマルビット線対ＰＢＬ２を、スペアアレイ
ＳＰ♯１のスペアビット線対ＳＢＬ０で置換し、メモリ
サブアレイＭＢ♯ｍ０およびＭＢ♯ｍｎのそれぞれに含
まれる不良ノーマルビット線対ＰＢＬ３およびＰＢＬ４
を、スペアアレイＳＰ♯ｍのスペアビット線対ＳＢＬ０
およびＳＢＬ３で置換する。この場合、不良ノーマルビ
ット線対ＰＢＬ０のアドレスが、スペアデコーダＳＢ０
０にプログラムされ、不良ノーマルビット線対ＰＢＬ１
のアドレスが、スペアコラム選択線ＣＳＬ１に対応して
設けられたＯＲ回路に対応して設けられるスペアデコー
ダにプログラムされる。不良ノーマルビット線対ＰＢＬ
２は、そのアドレスが、ＯＲ回路ＯＧ０に対して設けら
れたスペアデコーダＳＤ０１にプログラムされる。不良
ノーマルビット線対ＰＢＬ３およびＰＢＬ４は、それぞ
れのアドレスが、スペアデコーダＳＤ０ｍおよびＳＤ３
ｍにプログラムされる。したがって、不良ノーマルビッ
ト線対がアドレス指定されたときには、対応のスペアコ
ラム選択線が選択状態へ駆動される。このときには、こ
れらのＯＲ回路の出力信号に従って、コラムデコード回
路Ｙ０〜Ｙｎのデコード動作は停止される。すなわち図
２（Ｂ）に示すスペアデコード回路を用いることによ
り、メモリサブアレイＭＢ♯００〜ＭＢ♯ｍｎそれぞれ
において互いに独立に、不良ノーマルビット線対の救済
を行なうことができる。
【００７５】この図２（Ｂ）に示すスペアデコード回路
の構成においては、行ブロックごとに、不良ノーマルビ
ット線対のアドレスのプログラムを行なうことができ
る。したがってスペアデコーダそれぞれは、「ドントケ
ア」状態を記憶することは要求されない。ノーマルコラ
ム選択線ＣＳＬが不良の場合には、各スペアデコーダ
に、同じアドレス信号をプログラムすればよい。しかし
ながらこの場合において、スペアデコーダに、「ドント
ケア」状態を記憶する機能を持たせることにより、行ブ
ロック単位の不良ノーマルビット線対救済に加えて、不
良ノーマルコラム選択線の置換による、不良ノーマルビ
ット線対の救済をも併せて行なうことができる。
【００７６】［変更例］図３（Ａ）は、図２（Ａ）に示
すスペアデコード回路の変更例の構成を示す図である。
図３（Ａ）においては、スペアデコーダは、列ブロック
に対応して配置される。すなわち、ＯＲ回路ＯＧ０に対
しては、スペアデコーダＳＤ００〜ＳＤ０ｎが配置さ
れ、ＯＲ回路ＯＧ３に対しては、スペアデコーダＳＤ３
０〜ＳＤ３ｎが配置される。スペアデコーダＳＤ００〜
ＳＤ０ｎは、列ブロックブロックＣＢ♯０〜ＣＢ♯ｎに
それぞれ対応し、またスペアデコーダＳＤ３０〜ＳＤ３
ｎも、それぞれ、列ブロックＣＢ♯０〜ＣＢ♯ｎに対応
する。
【００７７】今、図３（Ｂ）に示すように、メモリサブ
アレイＭＢ♯００のノーマルビット線対ＰＢＬ０が不良
であり、またコラムデコード回路Ｙｎからのコラム選択
線ＣＳＬが不良の場合を考える。この場合、不良ノーマ
ルビット線対ＰＢＬ０のアドレスがスペアデコーダＳＤ
００にプログラムされ、またノーマルコラム選択線ＣＳ
Ｌのアドレスが、スペアデコーダＳＤ３ｎにプログラム
される。この不良ノーマルコラム選択線ＣＳＬのプログ
ラム時においては、スペアデコーダＳＤ３ｎは、列ブロ
ック指定ビットが無効状態にされ、列ブロックＣＢ♯ｎ
のメモリサブアレイＭＢ♯０ｎ〜ＭＢ♯ｍｎのいずれか
の不良列選択線ＣＳＬに対応するノーマルビット線対が
アドレス指定されても、スペアデコーダＳＤ３ｎの出力
信号は選択状態を示す。
【００７８】この場合、不良ノーマルビット線対ＰＢＬ
０が、スペアアレイＳＰ♯０のスペアビット線対ＳＢＬ
０により置換され、コラムデコード回路Ｙｎからの不良
ノーマルコラム選択線ＣＳＬが、スペアコラム選択線Ｓ
ＣＳＬ３に置換される。
【００７９】なお、この図１に示す構成においては、１
つのメモリサブアレイが選択されて対応のノーマルグロ
ーバルデータバスに接続される。したがって、１ビット
のデータの入出力が行なわれる。
【００８０】図４は、データ読出部の構成を概略的に示
す図である。図４において、ノーマルグローバルデータ
バスＮＧＩＯ０〜ＮＧＩＯｎそれぞれに対応してメイン
アンプＭＡＰ０〜ＭＡＰｎが設けられ、スペアグローバ
ルデータバスＳＧＩＯに対応してスペアメインアンプＭ
ＡＰｓが設けられる。メインアンプＭＡＰ０〜ＭＡＰｎ
は、メインアンプ活性化信号ＰＡＥ０〜ＰＡＥｎの活性
化に応答して選択的に活性化され、スペアメインアンプ
ＭＡＰｓは、スペアメインアンプ活性化信号ＰＡＥｓに
応答して活性化される。スペアメインアンプ活性化信号
ＰＡＥｓの活性化時、メインアンプ活性化信号ＰＡＥ０
〜ＰＡＥｎは、すべて非活性状態に保持される。これに
より、不良ビットの置換による救済時、正確に１ビット
のデータを読出すことができる。データ書込のために
は、メインアンプに代えてライトドライバが設けられれ
ばよい。
【００８１】スペアメインアンプＰＡＥｓは、ＯＲ回路
ＯＧ０〜ＯＧ３の出力信号のいずれかがＨレベルとなる
と活性化される。
【００８２】なお、この図４に示す読出部の構成におい
て、ノーマルグローバルデータバスＮＧＩＯ０〜ＮＧＩ
Ｏｎは、選択行ブロックに対応して設けられたノーマル
ローカルデータバスにそれぞれ接続される。しかしなが
ら、コラムデコード回路Ｙ０〜Ｙｎの１つのみがコラム
選択線上に活性化された列選択信号を伝達するため、こ
れらのノーマルグローバルデータバスＮＧＩＯ０〜ＮＧ
ＩＯｎのいずれか１つにのみ、選択メモリセルのデータ
が伝達される（ノーマルメモリセルがアクセスされたと
き）。
【００８３】なお、選択行ブロックにおいてメモリサブ
アレイがすべて選択される構成の場合、スペアアレイそ
れぞれにおいて、スペアサブビット線対それぞれに対応
してスペアローカルデータバスを設けるとともに、これ
らの複数のスペアローカルデータバスに対応してスペア
グローバルデータバスを設けることにより対応すること
ができる。図３（Ａ）に示す構成のスペアデコーダＳＤ
００〜ＳＤ３ｎを用いて、複数のスペアグローバルデー
タバスに対応して設けられたメインアンプの１つを選択
的に活性化する。また、これらのスペアデコーダＳＤ０
０〜ＳＤ３ｎの出力信号を用いて、不良ノーマル列の救
済が行なわれた列ブロックを検出し、その検出された列
ブロックにスペアメインアンプの出力信号を伝達する。
これは、スイッチ回路を用いることにより実現すること
ができる。
【００８４】なお、図２（Ａ）および図３（Ａ）におい
ては、行ブロックまたは列ブロックそれぞれに対応して
スペアデコーダが用いられている。しかしながら、この
スペアデコーダの数は、このメモリアレイ全体における
不良ノーマルビット線対の救済される数に応じて適当に
定められればよい。
【００８５】また、スペアアレイＳＰ♯０〜ＳＰ♯ｍそ
れぞれにおけるスペアビット線対の数も適当に定められ
る。１つの列ブロックあたり複数本の割合で、スペアビ
ット線対が設けられてもよい。
【００８６】以上のように、この発明の実施の形態１に
従えば、行ブロックそれぞれにスペアアレイを設け、対
応の行ブロックに含まれる複数のサブアレイの任意の不
良ノーマル列を、救済可能なように構成しているため、
各行ブロックにおいて、効率的に不良ノーマル列の救済
を行なうことができる。
【００８７】また、スペア列（スペアビット線対）を選
択するためのスペアデコーダは、複数のメモリサブアレ
イで共有されるように構成しているため、メモリサブア
レイそれぞれに対応してスペアデコーダを設ける必要が
なく、回路占有面積が低減され、またスペアデコーダの
利用効率も改善される。
【００８８】［実施の形態２］図５は、この発明の実施
の形態２に従う半導体記憶装置のメモリアレイ部の構成
を概略的に示す図である。この図５に示すアレイ構成に
おいては、スペアアレイＳＰ♯０〜ＳＰ♯ｍそれぞれに
対応して設けられるブロック選択ゲートＢＳＧｓは、対
応の行ブロックを選択する信号φ０〜φｍと異なる信号
φｓｏ〜φｓｍを受ける。すなわち、不良ノーマル列救
済時において、スペアグローバルデータバスＳＧＩＯに
は、スペアローカルデータバスＳＩＯ０〜ＳＩＯｍのう
ち所定数のスペアローカルデータバスが同時に接続され
る。他の構成は、図１に示す構成と同じであり、対応す
る部分には同一参照番号を付す。
【００８９】図６は、メモリアクセス時におけるノーマ
ルグローバルデータバスとローカルデータバスおよびス
ペアローカルデータバスの接続を概略的に示す図であ
る。図６において、ノーマルグローバルデータバスＮＧ
ＩＯは、ブロック選択ゲートＢＳＧを介してローカルデ
ータバスＬＩＯｉに接続される。このブロック選択ゲー
トＢＳＧは、行ブロック選択信号φｉに応答して導通す
る。一方、スペアグローバルデータバスＳＧＩＯは、ス
ペアブロック選択ゲートＢＳＧｓを介してスペアローカ
ルデータバスＳＩＯｉに接続されかつ複数のスペアロー
カルデータバスに同時に接続される。図６においては、
ブロック選択ゲートＢＳＧｓを介して、スペアローカル
データバスＳＩＯｊがスペアグローバルデータデータバ
スＳＧＩＯに同時に接続される対応を代表的に示す。
【００９０】メモリサブアレイにおいては、複数行複数
列にノーマルメモリセルが配列される。一方、スペアア
レイにおいても、スペアメモリセルが行列状に配列され
る。しかしながら、このスペアアレイにおける列の数
は、単に、対応の行ブロックにおけるノーマルサブアレ
イの不良列を救済するために設けられているだけであ
り、その列の数はノーマルサブアレイの列の数よりも大
幅に少ない。したがって、ローカルデータバスＬＩＯｉ
のバス線にそれぞれ寄生容量Ｃａが接続した場合、スペ
アローカルデータバスＳＩＯｉのバス線には、それぞれ
これよりも小さな寄生容量Ｃｃが存在する。
【００９１】一方、ノーマルグローバルデータバスＮＧ
ＩＯおよびスペアグローバルデータバスＳＧＩＯは、メ
モリアレイにおいて列方向に延在して配設されており、
これらには、ほぼ同じ寄生容量Ｃｂが存在する。したが
って、１つのスペアローカルデータバスのみをスペアグ
ローバルデータバスＳＧＩＯに接続した場合、その寄生
容量は、Ｃｂ＋Ｃｃとなり、一方、ノーマルメモリセル
のアクセス時においては、バス線の寄生容量はＣａ＋Ｃ
ｂとなる。スペアメモリセルアクセス時においては、バ
スの寄生容量が小さいため、信号がノーマルメモリセル
アクセス時よりも速いタイミングで変化する。したがっ
て、ノーマルメモリセルアクセス時とスペア列選択時に
おいて、信号伝播遅延が異なるため、内部信号の変化タ
イミングが異なり、内部タイミングの不一致および誤動
作などが生じる可能性がある。特に、この図５に示すメ
モリアレイが複数個設けられており、複数ビットのデー
タの入出力が行なわれる構成の場合、１つのメモリアレ
イにおいてスペア列が選択され、他のメモリアレイにお
いてノーマル列が選択された場合、データの転送タイミ
ングが異なり、内部データのセットアップ／ホールド時
間が異なることになり、回路動作が不安定となる。
【００９２】また、クロック信号に同期して順次列を選
択していく構成の場合、他のメモリアレイの選択データ
と並列に読出されてラッチされた後交互に外部に読出さ
れる。ノーマルメモリセル選択時とスペア列選択時とで
データ信号の伝達時間が異なる場合、このラッチタイミ
ングに対するセットアップ／ホールド時間が異なり、正
確なデータの読出を行なうことができなくなることが考
えられる。
【００９３】そこで、図６に示すように、不良スペアメ
モリセルアクセス時においては、複数のスペアローカル
データバスを同時にスペアグローバルデータバスＳＧＩ
Ｏに接続する。これにより、ノーマルメモリセル選択時
とスペアメモリセルアクセス時における信号伝播遅延時
間を同じとする。
【００９４】同時に選択状態へ駆動されるスペアローカ
ルデータバスの数ｋは、具体的には、次式で与えられ
る。
【００９５】Ｃｂ＋Ｃａ＝Ｃｂ＋ｋ・Ｃｃ したがって、次式が得られる。
【００９６】Ｃａ＝ｋ・Ｃｃ これにより、タイミングのミスマッチにより生じる問題
を回避することができる。
【００９７】今、図７に示すように、行ブロックは、Ｒ
Ｂ♯０〜ＲＢ♯７の８個設けられている場合を考える。
行ブロックＲＢ♯０〜ＲＢ♯７は、３ビットのアドレス
信号ａｉ、ａｊおよびａｋにより指定される。これらの
３ビットのアドレス信号ａｉ、ａｊおよびａｋのデコー
ドにより、ブロック選択信号φｉが生成される。
【００９８】行ブロックＲＢ♯０〜ＲＢ♯３と行ブロッ
クＲＢ♯４〜ＲＢ♯７のうちの一方のブロックが、アド
レス信号ビットａｉにより指定され、行ブロックＲＢ♯
０、ＲＢ♯１、ＲＢ♯４およびＲＢ♯５のグループと行
ブロックＲＢ♯２、ＲＢ♯３、ＲＢ♯６およびＲＢ♯７
のグループの一方が、アドレス信号ビットａｊにより指
定され、行ブロックＲＢ♯０、ＲＢ♯２、ＲＢ♯４およ
びＲＢ♯６のグループと行ブロックＲＢ♯１、ＲＢ♯
３、ＲＢ♯５およびＲＢ♯７のグループの１つがアドレ
ス信号ビットａｋにより指定される場合を考える。この
場合、アドレス信号ビットａｉ〜ａｋを適当に無効状態
（ドントケア状態）に設定して、スペアアレイブロック
選択信号φｓｉを生成することができる。たとえば、ア
ドレス信号ビットａｋを無効状態とすれば、２つの行ブ
ロックが同時に指定されるため、２つのスペアローカル
データバスをスペアグローバルデータバスに接続するこ
とができる。アドレス信号ビットａｊを無効状態とすれ
ば、同様、２つの行ブロックを指定することができる。
アドレス信号ビットａｊおよびａｋ両者を無効状態とす
れば、４つの行ブロックを同時に指定することができ
る。３ビットのアドレス信号ａｉ〜ａｋすべてを無効状
態とすれば、すべての行ブロックを指定することができ
る。したがって、これらの構成を用いることにより、必
要な数（２の倍数）のスペアアレイのスペアローカルデ
ータバスをスペアグローバルデータバスに接続すること
ができる。
【００９９】図８は、スペアブロックの列選択部の構成
を概略的に示す図である。図８においては、２つのスペ
アアレイＳＰ♯ｉおよびＳＰ♯ｊの部分の構成を示す。
【０１００】図８を参照して、スペアアレイＳＰ♯ｉに
おいて、スペアビット線対ＳＢＬをスペアローカルデー
タバスＳＩＯｉに接続するスペアコラム選択ゲートＣＳ
Ｇｉは、図示しないスペアコラムデコード回路からの列
選択信号と行ブロック指定信号φｉを受けるＡＮＤ回路
ＳＣＧｉの出力するローカルコラム選択信号ＹＳｉに応
答して導通する。スペアアレイＳＰ♯ｊにおいて、スペ
アビット線対ＳＢＬとスペアローカルデータバスＳＩＯ
ｊを接続するスペアコラム選択ゲートＣＳＧｊは、スペ
アコラムデコード回路からのスペアコラム選択線ＳＣＳ
Ｌ上に伝達されるスペアコラム選択信号と行ブロック選
択信号φｊを受けるＡＮＤ回路ＳＣＧｊからのスペアロ
ーカルコラム選択信号ＹＳｊに応答して導通する。スペ
アローカルデータバスＳＩＯｉ…ＳＩＯｊは、それぞ
れ、ブロック選択信号φｓｉおよびφｓｊに応答して導
通するスペアブロック選択ゲートＢＳＧｓを介してスペ
アグローバルデータバスＳＧＩＯに接続される。
【０１０１】この図８に示す構成において、スペアアレ
イアクセス時、スペアローカルデータバスＳＩＯｉ…Ｓ
ＩＯｊが、並列にスペアグローバルデータバスＳＧＩＯ
に結合される。この状態において、選択行ブロックに対
応して設けられたスペアアレイのスペアビット線対ＳＢ
Ｌが対応のスペアローカルデータバスに接続される。こ
れにより、スペアコラムデコード回路からスペアコラム
選択線ＳＣＳＬ上に与えられるスペアコラム選択信号が
共通にスペアアレイＳＰ♯０〜ＳＰ♯ｍに与えられる構
成において、複数のスペアローカルデータバスを同時に
スペアグローバルデータバスに接続する場合において
も、正確に、アドレス指定された不良列に対応するスペ
ア列を選択して、データアクセスを行なうことができ
る。これにより、プリチャージ状態に保持されたスペア
ビット線対が対応のスペアローカルデータバスを介して
スペアグローバルデータバスに接続されてスペアメモリ
セルデータが破壊されるのを防止することができる。
【０１０２】なお、上述の説明おいて、行ブロック指定
用のアドレス信号ビットを縮退状態（ドントケア状態）
に設定して、複数のスペアローカルデータバスを同時に
スペアグローバルデータバスに接続することを行なって
いる。しかしながら、別にデコード回路を設け、各行ブ
ロック指定時において同時に選択されるスペアローカル
データバスの組がこのデコード回路の出力により決定さ
れる構成が用いられてもよい。
【０１０３】以上のように、この発明の実施の形態２に
従えば、複数のスペアローカルデータバスを並列にスペ
アグローバルデータバスに接続するように構成している
ため、ノーマルメモリセルアクセス時およびスペアメモ
リセルアクセス時におけるグローバルデータバスの信号
伝播遅延を同じとすることができ、内部タイミングのミ
スマッチにより生じる問題を回避することができ、安定
に動作する半導体記憶装置を実現することができる。
【０１０４】［実施の形態３］図９は、この発明の実施
の形態３に従う半導体記憶装置の要部の構成を概略的に
示す図である。図９において、メモリアレイは、列方向
に沿って複数の行ブロック（センスアンプブロック）Ｒ
ＢＸ♯０〜ＲＢＸ♯ｍに分割される。行ブロックＲＢＸ
♯１〜ＲＢＸ♯ｍは、ノーマルメモリセルが行列状に配
列されたノーマルメモリサブアレイＭＡ♯１〜ＭＡ♯ｍ
でそれぞれ構成される。行ブロックＲＢＸ０において
は、行列状に配列されるノーマルメモリセルを有するノ
ーマルメモリサブアレイＭＡ♯０と、そのノーマルメモ
リサブアレイＭＡ♯０と列を共有して複数行に配列され
るスペアメモリセルを有するスペアアレイＳＰＸ♯とを
含む。このスペアアレイＳＰＸ♯に含まれる複数のスペ
ア行（スペアワード線）は、ノーマルメモリサブアレイ
ＭＡ♯０〜ＭＡ♯ｍに含まれる不良ノーマルワード線と
置換可能である。ノーマルメモリサブアレイＭＡ♯０〜
ＭＡ♯ｍそれぞれに対応して、ロウデコーダＸ０〜Ｘｍ
が設けられ、スペアアレイＳＰＸ♯に対しスペアロウデ
コード回路ＳＰＤＸが配置される。
【０１０５】この図９に示す構成においては、スペアア
レイＳＰＸ♯を、ノーマルメモリサブアレイＭＡ♯０〜
ＭＡ♯ｍに共通に配置する。したがって、１つのノーマ
ルメモリサブアレイにおいて不良行が集中的に存在する
場合においても、スペアアレイＳＰＸ♯に含まれるスペ
アワード線を用いて置換救済を行なうことができ、製品
歩留りを改善することができる。また、スペアロウデコ
ーダを複数のノーマルメモリサブアレイ（行ブロック）
で共有することにより、スペアデコーダの数を低減する
ことができる。
【０１０６】図１０は、図９に示すスペアロウデコーダ
回路ＳＰＤＸの構成を概略的に示す図である。図１０に
おいては、スペアアレイＳＰＸ♯においては、４本のス
ペアワード線ＳＷＬ０〜ＳＷＬ３が設けられた場合のス
ペアロウデコード回路ＳＰＤＸの構成が一例として示さ
れる。このスペアロウデコード回路ＳＰＤＸは、スペア
ワード線ＳＷＬ０〜ＳＷＬ３それぞれに対応して設けら
れるスペアロウデコーダＳＤＸ０〜ＳＤＸ３を含む。こ
れらのスペアロウデコーダＳＤＸ０〜ＳＤＸ３には、そ
れぞれ、メモリサブアレイを特定するブロックアドレス
およびサブアレイ内の行アドレス両者をプログラムす
る。今、図１０に示すように、ノーマルメモリサブアレ
イＭＡ♯０に含まれる不良ノーマルワード線ＷＬ０、ノ
ーマルメモリサブアレイＭＡ♯１に含まれる不良ノーマ
ルワード線ＷＬ１およびＷＬ２、ノーマルメモリサブア
レイＭＡ♯ｍに含まれる不良ノーマルワード線ＷＬ３を
スペアワード線との置換により救済する場合を考える。
この場合、スペアロウデコーダＳＤＸ０にワード線ＷＬ
０のアドレス（ブロックアドレスを含む）がプログラム
され、スペアロウデコーダＳＤＸ１およびＳＤＸ２それ
ぞれに、不良ノーマルワード線ＷＬ１およびＷＬ２のア
ドレスがプログラムされ、スペアロウデコーダＳＤＸ３
に不良ノーマルワード線ＷＬ３のアドレスがプログラム
される。したがって、不良ノーマルワード線ＷＬ０、Ｗ
Ｌ１、ＷＬ２、およびＷＬ３が、それぞれ、スペアワー
ド線ＳＷＬ０、ＳＷＬ１、ＳＷＬ２、およびＳＷＬ３に
より置換される。
【０１０７】したがって、スペアロウデコーダが、ノー
マルメモリサブアレイＭＡ♯０〜ＭＡ♯ｍにそれぞれに
より共有されるため、ノーマルメモリサブアレイそれぞ
れに対応してスペアロウデコーダを設ける必要がなく、
アレイ占有面積の増加を抑制することができる。また、
スペアワード線は、ノーマルメモリサブアレイＭＡ♯０
〜ＭＡ♯ｍにより共有されるため、スペアワード線の利
用効率が改善される。
【０１０８】また、この行ブロックＲＢＸ♯０において
スペアアレイＳＰＸ♯を、ノーマルメモリサブアレイＭ
Ａ♯０〜ＭＡ♯ｍに共通に設けることにより、このスペ
アアレイＳＰＸ♯に含まれるスペアワード線ＳＷＬを、
任意のノーマルメモリサブアレイが使用することがで
き、スペアワード線の利用効率を改善することができ
る。
【０１０９】また、スペアアレイＳＰＸ♯をノーマルメ
モリサブアレイＭＡ♯０に含ませることにより、このス
ペアデコーダＳＤＸ０〜ＳＤＸ３の１つが選択されたと
き、この行ブロックＲＢＸ♯０に対して設けられるセン
スアンプを活性化する構成が用いられればよく、センス
アンプの制御動作も簡略化される。
【０１１０】なお、図９および１０に示す構成において
は、行ブロックＲＢＸ♯０〜ＲＢＸ♯ｍにおいて、１つ
の行ブロックが選択されてセンス動作が行なわれる（ワ
ード線選択が行なわれる）。
【０１１１】また、スペアアレイＳＰＸ♯に含まれるス
ペアワード線ＳＷＬの数は任意である。
【０１１２】以上のように、この発明の実施の形態３に
従えば、スペアワード線は、複数のノーマルメモリサブ
アレイに共通に使用されるように１つのスペアアレイ内
に一括して設けているため、スペアロウデコーダの数が
低減され、またスペアワード線の使用効率が改善され
る。
【０１１３】［実施の形態４］図１１は、この発明の実
施の形態４に従う半導体記憶装置のアレイ部の構成を概
略的に示す図である。図１１において、メモリアレイ
は、ノーマルメモリサブアレイＭＡ♯０−０〜ＭＡ♯０
−Ｎと、ノーマルメモリサブアレイＭＡ♯０−０〜ＭＡ
♯０−Ｎと列方向において交互に配設されるノーマルメ
モリサブアレイＭＡ♯１−０〜ＭＡ♯１−Ｎを含む。ノ
ーマルメモリサブアレイＭＡ♯０−０に対しては、スペ
アワード線ＳＷＬが所定数設けられたスペアアレイＳＰ
Ｘ♯０が配置され、１つの行ブロック（センスアンプブ
ロック）ＲＢＸ♯０を構成し、ノーマルメモリサブアレ
イＭＡ♯１−Ｎにおいては、スペアワード線ＳＷＬが所
定数配置されたスペアアレイＳＰＸ♯１が設けられ、行
ブロックＲＢＸ♯１が構成される。ノーマルメモリサブ
アレイＭＡ♯０−０〜ＭＡ♯０−ＮおよびＭＡ♯１−０
〜ＭＡ♯１−Ｎは、それぞれ行列状に配列されるノーマ
ルメモリセルを有する。
【０１１４】列方向において隣接するメモリサブアレイ
の間に、センスアンプ帯ＳＡＢ１〜ＳＡＢｍが配置され
る。ノーマルメモリサブアレイＭＡ♯０−０の外側にセ
ンスアンプ帯ＳＡＢ０が配置され、ノーマルメモリサブ
アレイＭＡ♯１−Ｎに隣接して、センスアンプ帯ＳＡＢ
ｍ＋１が配置される。
【０１１５】これらのセンスアンプ帯ＳＡＢ０〜ＳＡＢ
ｍ＋１は、交互配置型シアードセンスアンプの構成を有
する。１つのノーマルメモリサブアレイまたは行ブロッ
クが選択されたとき、その両側に設けられたセンスアン
プ帯に含まれるセンスアンプにより、センス動作が行な
われる。
【０１１６】行ブロックＲＢＸ♯０に含まれるスペアア
レイＳＰＸ♯０のスペアワード線は、メモリサブアレイ
ＭＡ♯０−０〜ＭＡ♯０−Ｎに含まれるノーマルワード
線と置換可能であり、ノーマルメモリサブアレイＭＡ♯
１−Ｎに設けられたスペアアレイＳＰＸ♯１の各スペア
ワード線は、ノーマルメモリサブアレイＭＡ♯１−０〜
ＭＡ♯１−Ｎに含まれるノーマルワード線と置換可能で
ある。
【０１１７】通常動作時においては、ノーマルメモリサ
ブアレイＭＡ♯０−０〜ＭＡ♯０−Ｎのいずれか１つが
選択されるか、または、ノーマルメモリサブアレイＭＡ
♯１−０〜ＭＡ♯１−Ｎのいずれか１つが選択される。
すなわち、この図１１に示す構成において、１つのノー
マルメモリサブアレイが選択状態へ駆動される。以下
に、このノーマルメモリサブアレイＭＡ♯０−０〜ＭＡ
♯０−ＮとノーマルメモリサブアレイＭＡ♯１−０〜Ｍ
Ａ♯１−Ｎとを列方向において交互に配置しかつこれら
のサブアレイ群それぞれに、スペアアレイを設けること
により得られる効果について説明する。
【０１１８】今、図１２に示すように、行ブロックＲＢ
Ｘ♯０に含まれるスペアアレイＳＰＸ♯のスペアワード
線が、すべてのノーマルメモリサブアレイの不良ノーマ
ルワード線と置換可能な場合を考える。シェアードセン
スアンプ構成においては、センスアンプ帯ＳＡＢ１の両
側に、行ブロックＲＢＸ♯０およびノーマルメモリサブ
アレイＭＡ♯１−０が配置される。センスアンプ帯ＳＡ
Ｂ１と行ブロックＲＢＸ♯０の間には、ビット線分離ゲ
ートＢＬＩＧ０が配置され、センスアンプ帯ＳＡＢ１と
ノーマルメモリサブアレイＭＡ♯１−０の間には、ビッ
ト線分離ゲートＢＬＩＧ１が配置される。ビット線分離
ゲートＢＬＩＧ０へは、置換指示信号／φｓｐとサブア
レイ指定信号φ１を受けるＮＯＲ回路ＯＧａの出力信号
がビット線分離制御信号として与えられる。ビット線分
離ゲートＢＬＩＧ１に対しては、置換指示信号φｓｐと
サブアレイ指定信号φ０とを受けるＮＯＲ回路ＯＧｂの
出力信号がビット線分離指示信号として与えられる。置
換指示信号φｓｐは、不良ノーマルセルがアドレス指定
されて、スペアアレイＳＰＸ♯に含まれるスペアワード
線が選択されるとき、選択的に活性状態のＨレベルとさ
れる。サブアレイ指定信号φ１は、ノーマルメモリサブ
アレイＭＡ♯１−０が指定されたときに活性状態のＨレ
ベルとされ、サブアレイ指定信号φ０は、ノーマルメモ
リサブアレイＭＡ♯０−０が指定されたときに、活性状
態のＨレベルとされる。
【０１１９】今、ノーマルメモリサブアレイＭＡ♯１−
０に含まれる不良ノーマルワード線が、スペアアレイＳ
ＰＸ♯に含まれるスペアワード線で置換された場合を考
える。ノーマルメモリサブアレイＭＡ♯１−０の不良ノ
ーマルワード線がアドレス指定されたとき、また、サブ
アレイ指定信号φ１がＨレベルとなり、一方、サブアレ
イ指定信号φ０がＬレベルを維持する。したがって、Ｎ
ＯＲ回路ＯＧａの出力信号がＬレベルとなり、ビット線
分離ゲートＢＬＩＧ０が非導通状態となり、このスペア
アレイＳＰＸ♯が、センスアンプ帯ＳＡＢ１から切離さ
れる。一方、この不良ノーマルワード線をスペアアレイ
ＳＰＸ♯に含まれるスペアワード線で置換するため、置
換指示信号φｓｐもＨレベルへ駆動されるため、ＮＯＲ
回路ＯＧｂの出力信号もＨレベルに立上がり、ビット線
分離ゲートＢＬＩＧ１も非導通状態となる。したがっ
て、センスアンプ帯ＳＡＢ１は、このスペアアレイＳＰ
Ｘ♯およびノーマルメモリサブアレイＭＡ♯１−０両者
から切離されることになり、不良ノーマルワード線の救
済を行なうことができなくなる。
【０１２０】これを防止するためには、ビット線分離ゲ
ートＢＬＩＧ０をスペアワード線使用時に導通状態とす
るために、図１３に示す回路を、このビット線分離制御
回路として用いることが考えられる。
【０１２１】図１３において、このビット線分離制御回
路は、サブアレイ指定信号φ１を受けるインバータＯＧ
ａａと、インバータＯＧａａの出力信号と置換指示信号
φｓｐを受けるＯＲ回路ＯＧａｂを含む。この図１３に
示すビット線分離制御回路の場合、ノーマルメモリサブ
アレイがアドレス指定されたときには、インバータＯＧ
ａａの出力信号がＬレベルとなる。不良ノーマルワード
線がアドレス指定されていない場合には、置換指示信号
φｓｐがＬレベルであり、したがってＯＲ回路ＯＧａｂ
の出力信号がＬレベルとなり、ビット線分離ゲートＢＬ
ＩＧ０を非導通状態とすることができる。一方、置換指
示信号φｓｐが活性化されスペアアレイに含まれるスペ
アワード線を使用するときには、ＯＲ回路ＯＧａｂの出
力信号は、Ｈレベルとなり、ビット線分離ゲートＢＬＩ
Ｇ０が導通状態となる。
【０１２２】しかしながら、この図１３に示すビット線
分離制御回路を用いた場合、他のビット線分離ゲートに
対して設けられた制御回路と回路構成が異なり、ゲート
段数が異なる（ＯＲ回路は、ＮＯＲ回路とその出力信号
を受けるインバータとで構成される）。したがって、ゲ
ート遅延が異なり、タイミングマージンが減少し、誤動
作が生じる可能性がある。
【０１２３】図１１に示すように、スペアアレイＳＰＸ
♯０においては、ノーマルメモリサブアレイＭＡ♯０−
０〜ＭＡ♯０−Ｎの不良ノーマルワード線と置換可能な
スペアワード線を配置することにより、ノーマルメモリ
サブアレイＭＡ♯１−０の不良ノーマルワード線がアド
レス指定されたときには、この行ブロックＲＢＸ♯０に
含まれるスペアアレイに含まれるスペアワード線は使用
されない。したがって、この場合、図１４に示すような
ビット線分離制御回路を利用することにより、正確に、
不良ノーマルワード線の置換による救済を行なうことが
できる。
【０１２４】図１４において、ビット線分離ゲートＢＬ
ＩＧ０に対して、サブアレイ指示信号φ１を受ける２入
力ＮＯＲ回路ＯＧｃが設けられ、ビット線分離ゲートＢ
ＬＩＧ１に対しては、スペア置換指示信号φｓｐ０とサ
ブアレイ指定信号φ０を受けるＮＯＲ回路ＯＧｄが設け
られる。スペア置換指示信号φｓｐ０は、ノーマルメモ
リサブアレイＭＡ♯０−０〜ＭＡ♯０−Ｎのいずれかに
おいて不良ノーマルワード線がアドレス指定されたとき
に、活性状態のＨレベルへ駆動される。サブアレイ指示
信号φ０は、ノーマルメモリサブアレイＭＡ♯０−０が
指定されたときに活性状態のＨレベルへ駆動され、サブ
アレイ指示信号φ１は、ノーマルメモリサブアレイＭＡ
♯１−０が指定されたときに活性状態のＨレベルへ駆動
される。サブアレイＭＡ♯０−０に対応して設けられる
スペアアレイＳＰＸ♯０が使用されるときには、ノーマ
ルメモリサブアレイＭＡ♯１−０がアドレス指定される
ことはない。これは、スペアアレイＳＰＸ♯０に含まれ
るスペアワード線は、ノーマルメモリサブアレイＭＡ♯
０−０〜ＭＡ♯０−Ｎに含まれる不良ノーマルワード線
がアドレス指定された場合に選択されるためである。ま
た、この場合、ＮＯＲ回路ＯＧｃの出力信号がＨレベル
を維持し、一方、ＮＯＲ回路ＯＧｄの出力信号がＬレベ
ルとなり、センスアンプ帯ＳＡＢ１は、行ブロックＲＢ
Ｘ♯０に接続され、ノーマルメモリサブアレイＭＡ♯１
−０から切離される。逆に、ノーマルメモリサブアレイ
ＭＡ♯１−０がアドレス指定されたときには、ＮＯＲ回
路ＯＧｃの出力信号がＬレベルとなり、行ブロックＲＢ
Ｘ♯０が、センスアンプ帯ＳＡＢ１から切離され、ノー
マルメモリサブアレイＭＡ♯１−０が、センスアンプ帯
ＳＡＢ１に接続される（ＮＯＲ回路ＯＧｄの出力信号が
Ｈレベルを維持する）。
【０１２５】他方の行ブロックＲＢＸ♯１に対しても、
同様の構成が設けられる。これにより、スペアアレイを
含むメモリブロックおよびこれに隣接するメモリサブア
レイが同時にアドレス指定されることがなく、正確な、
不良救済を行なうことができる。
【０１２６】図１５は、この発明の実施の形態４におけ
る半導体記憶装置における不良ノーマルワード線の置換
の態様の一例を概略的に示す図である。図１５におい
て、スペアアレイＳＰＸ♯０は、ノーマルメモリサブア
レイＭＡ♯０−０〜ＭＡ♯０−Ｎの不良ノーマルワード
線と置換可能なスペアワード線を含む。スペアアレイＳ
ＰＸ♯１は、ノーマルメモリサブアレイＭＡ♯１−０〜
ＭＡ♯１−Ｎに含まれる不良ノーマルワード線と置換可
能なスペアワード線を含む。センスアンプ帯を共有する
ノーマルサブアレイは、そのアドレス信号ビットＲＡｊ
の値が異なる。これにより、アクセス衝突（ノーマル／
スペアワード線の同時選択）による誤動作を防止するこ
とができ、正確な不良救済を行なうことができる。
【０１２７】［実施の形態５］図１６は、半導体記憶装
置に含まれるメモリセルの構成を示す図である。図１６
においては、ワード線ＷＬａおよびＷＬｂとビット線Ｂ
Ｌの交差部に対応して配置される２つのメモリセルＭＣ
ａおよびＭＣｂを代表的に示す。メモリセルＭＣａおよ
びＭＣｂの各々は、キャパシタＭＱと、対応のワード線
（ＷＬａまたはＷＬｂ）の信号電位に応答してキャパシ
タＭＱをビット線ＢＬに接続するｎチャネルＭＯＳトラ
ンジスタで構成されるアクセストランジスタＭＴを含
む。これらのメモリセルＭＣａおよびＭＣｂは、ダイナ
ミック型メモリセルであり、ビット線ＢＬおよび／ＢＬ
が対をなして配設され、ビット線ＢＬおよび／ＢＬに生
じた電位差が、センスアンプにより差動増幅される。
【０１２８】この図１６に示す配置において、ワード線
ＷＬａが選択状態へ駆動されるとき、ワード線ＷＬａお
よびＷＬｂの間の寄生容量による容量結合により、非選
択ワード線ＷＬｂの電圧レベルが上昇し、メモリセルＭ
Ｃｂに含まれるアクセストランジスタＭＴが弱いオン状
態となり、キャパシタＭＱの蓄積電荷が、ビット線ＢＬ
に伝達される。また、選択ワード線ＷＬａの非選択移行
時、ワード線ＷＬａとビット線ＢＬの間の容量結合によ
り、ビット線ＢＬの電圧レベルが低下し（ビット線ＢＬ
が接地電圧レベルに駆動されているとき）、ビット線Ｂ
Ｌの電圧レベルが低下し、非選択ワード線ＷＬｂに接続
されるメモリセルＭＣｂのアクセストランジスタＭＴが
弱いオン状態となり、キャパシタの蓄積電荷がビット線
ＢＬに流出する。このような、ワード線を選択するとき
の、非選択ワード線に接続されるメモリセルに電流リー
クを生じる現象は、「ディスターブリフレッシュ」と呼
ばれる。メモリセルの電荷保持特性が悪い場合、一定の
周期でリフレッシュが行なわれる前に、メモリセルの記
憶データが消失し、ソフトエラーが生じる。このような
「ディスターブリフレッシュ」特性をテストするため
に、ワード線を順次選択状態へ駆動し、メモリセルの電
荷保持特性を試験する「ディスターブ・リフレッシュ・
テスト」が行なわれる。この「ディスターブ・リフレッ
シュ・テスト」においては、各メモリセルに所定回数の
ディスターバンスを与えるために、ワード線は所定回数
選択状態へ駆動される。半導体記憶装置の記憶容量が増
加すれば、応じてワード線の数も多くなり、この「ディ
スターブ・リフレッシュ・テスト」に要する時間が大き
くなる。このようなディスターブ・リフレッシュ・テス
トを高速で行なうために、この「ディスターブ・リフレ
ッシュ・テスト」においては、通常動作モード時に同時
に選択されるワード線の数よりも、より多くのワード線
を同時に選択状態へ駆動することが行なわれる。この場
合、ワード線選択態様によっては、フレキシブル・リダ
ンダンシィ構成を利用した場合、１つのサブアレイにお
いてスペアワード線とノーマルワード線とが同時に選択
状態へ駆動され、アクセス競合が生じ、メモリセルの記
憶データが破壊され、ディスターブ・リフレッシュ・テ
ストを行なうことができなくなるという問題が生じる。
以下に、ディスターブ・リフレッシュ・テストなどの、
通常動作モード時よりもより多くのワード線を同時に選
択状態へ駆動する場合においても、１つのメモリサブア
レイ内においてノーマルワード線とスペアワード線とを
同時に選択するのを防止することのできる構成について
説明する。
【０１２９】図１７は、この発明の実施の形態５に従う
半導体記憶装置のアレイ部の構成を概略的に示す図であ
る。図１７において、メモリアレイは、２つのメモリマ
ットＢ♯０およびＢ♯１を含む。メモリマットＢ♯０
は、ノーマルメモリサブアレイＭＢ♯００−０〜ＭＢ♯
００−Ｎと、ノーマルメモリサブアレイＭＢ♯０１−０
〜ＭＢ♯０１−Ｎを含む。ノーマルメモリサブアレイＭ
Ｂ♯００−０〜ＭＢ♯００−Ｎと、ノーマルメモリサブ
アレイＭＢ♯０１−０〜ＭＢ♯０１−Ｎは、交互に配置
される。これらのノーマルメモリサブアレイＭＢ♯００
−０〜ＭＢ♯００−ＮおよびＭＢ♯０１−０〜ＭＢ♯０
１−Ｎの間に、斜線領域で示すセンスアンプ帯が配置さ
れる。ノーマルサブアレイＭＢ♯００−０に、スペアワ
ード線を含むスペアアレイＳＰＸ♯００が配置され、ノ
ーマルメモリサブアレイＭＢ♯０１−Ｎに対応して、ス
ペアワード線を含むスペアアレイＳＰＸ♯０１が配置さ
れる。ノーマルメモリサブアレイＭＢ♯００−０および
スペアアレイＳＰＸ♯００が、行ブロック（センスアン
プブロック）ＲＢ♯００を構成し、ノーマルメモリサブ
アレイＭＢ♯０１−ＮおよびスペアアレイＳＰＸ♯０１
が、行ブロックＲＢ♯０１を構成する。ノーマルメモリ
サブアレイＭＢ♯００−０〜ＭＢ♯００−Ｎが、たとえ
ばロウアドレス信号ビットＲＡｊが１のときに指定され
るメモリブロック群Ｂ♯００を構成し、ノーマルメモリ
サブアレイＭＢ♯０１−０〜ＭＢ♯０１−Ｎが、ロウア
ドレス信号ビットＲＡｊがたとえば０のときに選択され
るメモリブロック群Ｂ♯０１を構成する。
【０１３０】メモリマットＢ♯１は、ノーマルサブアレ
イＭＢ♯１０−０〜ＭＢ♯１０−Ｎと、ノーマルメモリ
サブアレイＭＢ♯１１−０〜ＭＢ♯１１−Ｎを含む。ノ
ーマルメモリサブアレイＭＢ♯１０−０〜ＭＢ♯１０−
ＮとノーマルメモリサブアレイＭＢ♯１１−０〜ＭＢ♯
１１−Ｎは、列方向に沿って交互に配置される。これら
のノーマルメモリサブアレイＭＢ♯１０−０〜ＭＢ♯１
０−ＮとノーマルメモリサブアレイＭＢ１１−０〜ＭＢ
♯１１−Ｎの間には、斜線領域で示すセンスアンプ帯が
配置される。ノーマルメモリサブアレイＭＢ♯１０−０
に対応してスペアワード線を含むスペアアレイＳＢＸ♯
１０が配置され、ノーマルメモリサブアレイＭＢ♯１１
−Ｎに対してスペアアレイＳＰＸ♯１１が配置される。
ノーマルメモリサブアレイＭＢ♯１０−０およびスペア
アレイＳＰＸ♯１０が、行ブロック（センスアンプブロ
ック）ＲＢ♯１０−０を構成し、ノーマルメモリサブア
レイＭＢ♯１１−ＮおよびスペアアレイＳＰＸ♯１１
が、行ブロックＲＢ♯１１−Ｎを構成する。ノーマルメ
モリサブアレイＭＢ♯１０−０〜ＭＢ♯１０−Ｎが、メ
モリブロック群Ｂ♯１０に含まれ、ノーマルメモリサブ
アレイＭＢ♯１１−０〜ＭＢ♯１１−Ｎが、メモリブロ
ック群Ｂ♯１１に含まれる。
【０１３１】この図１７に示すアレイ構成において、行
ブロックＲＢ♯００に設けられたスペアアレイＳＰＸ♯
００は、メモリブロック群Ｂ♯１０に含まれるノーマル
メモリサブアレイの不良ノーマルワード線と置換可能な
スペアワード線を含む。行ブロックＲＢ♯０１に含まれ
るスペアアレイＳＰＸ♯０１は、メモリブロック群Ｂ♯
１１に含まれるノーマルメモリサブアレイの不良ノーマ
ルワード線と置換可能なスペアワード線を含む。また、
行ブロックＲＢ♯１０−０に含まれるスペアアレイＳＰ
Ｘ♯１０は、メモリブロック群Ｂ♯００に含まれるノー
マルメモリサブアレイの不良ノーマルワード線と置換可
能なスペアワード線を含む。行ブロックＲＢ♯１１−Ｎ
に含まれるスペアアレイＳＰＸ♯１１は、メモリブロッ
ク群Ｂ♯０１に含まれるノーマルメモリサブアレイの不
良ノーマルワード線と置換可能なスペアワード線を含
む。次に動作について説明する。
【０１３２】今、図１８（Ａ）に示すように、１つのノ
ーマルメモリサブアレイが、アドレス信号ビットＲＡ０
〜ＲＡｈにより指定される場合を考える。メモリマット
の指定は、ロウアドレス信号ビットＲＡｉで行なわれ、
メモリブロック群の指定は、ロウアドレス信号ビットＲ
Ａｊに行なわれる。
【０１３３】通常動作モード時においては、これらのア
ドレス信号ビットＲＡ０〜ＲＡｊはすべて有効であり、
１つのマットが指定され、指定されたマットにおいて１
つのメモリブロック群が指定され、かつ指定されたメモ
リブロック群において１つのノーマルメモリサブアレイ
が指定される。アドレス指定されたワード線が不良ノー
マルワード線の場合、置換すべきスペアワード線は、選
択メモリマットと異なるメモリマットに含まれている。
したがって、何ら問題なく、不良ノーマルワード線の置
換を行なうことができる（センスアンプ帯の共有の問題
も生じない）。
【０１３４】一方、通常動作モード時と異なるテスト動
作モード時において図１８（Ｂ）に示すように、ロウア
ドレス信号ビットＲＡｊを縮退状態とする。これによ
り、メモリマットＢ♯０およびＢ♯１のうち１つのメモ
リマットが指定され、指定されたメモリマット内におい
て、２つのメモリブロック群それぞれから、ノーマルメ
モリサブアレイが指定される。１つのメモリマットにお
いて２つのノーマルメモリサブアレイが指定されるた
め、この選択時、センスアンプ帯を共有しないノーマル
サブアレイが指定されるようにアドレス信号ビットの割
当てが行なわれる。アドレス指定されたノーマルワード
線が、不良ノーマルワード線の場合、対応のスペアワー
ド線は、非選択メモリマット内に準備されている。した
がって、１つのメモリマット内において、複数（２本）
のノーマルワード線が同時に指定される場合において
も、行ブロックＲＢ♯００、ＲＢ♯０１、ＲＢ♯１０、
およびＲＢ♯１１において、同時にスペアワード線とノ
ーマルワード線とが選択状態へ駆動されるのが防止され
る。また、非選択メモリマットにおいては、不良ノーマ
ルワード線置換時において行ブロックのスペアワード線
が選択状態へ駆動されるだけであり、センスアンプ帯の
共有の問題も生じない。
【０１３５】たとえば、テスト動作モード時において、
メモリマットＢ♯０が指定され、メモリブロック群Ｂ♯
００およびＢ♯０１それぞれからノーマルメモリサブア
レイが選択された場合、対応のスペアワード線は、非選
択メモリマットＢ♯１の行ブロックＲＢ♯１０に含まれ
るスペアアレイＳＰＸ♯１０および／または行ブロック
ＲＢ♯１１に含まれるスペアアレイＳＰＸ♯１１に準備
されている。したがって、スペアワード線が選択される
メモリマットとノーマルワード線が選択されるメモリマ
ットは互いに異なるため、ノーマルワード線とスペアワ
ード線とが１つのメモリアレイ内において同時に選択さ
れるのが防止される。また、アドレス信号ビットの適当
な割当てにより、１つのメモリマットにおいてセンスア
ンプ帯を共有しない２つのノーマルサブアレイを同時に
選択状態へ駆動することができる。なお、このメモリマ
ットの数を増加させれば、同時に選択状態へ駆動される
ノーマルワード線の数はさらに増加させることができ
る。
【０１３６】図１９は、動作モードに応じて選択サブア
レイの数を変更するための部分の構成を示す図である。
図１９において、アドレス信号ビットＲＡｊとテストモ
ード指示信号ＴＥを受けるゲート回路（ＯＲ回路）ＧＴ
が設けられる。テストモード指示信号ＴＥが活性状態の
Ｈレベルとなると、ロウアドレス信号ビットＲＡｊの値
にかかわらず、メモリブロック群指定信号φＢが活性状
態のＨレベルとなる。したがって、テスト動作モード時
に、ロウアドレス信号ビットＲＡｊを縮退状態として、
１つのメモリマットにおいて、２つのメモリブロック群
それぞれからノーマルサブアレイを指定することができ
る。
【０１３７】また、センスアンプ帯を共有しないノーマ
ルサブアレイの指定のためには、一方のメモリブロック
群のアドレスを割当てと他方のメモリブロック群のアド
レス割当てを、逆方向にすればよい（一方のメモリブロ
ック群が列方向に沿って上から下に向かってアドレス０
からＮを割当てられたとき、他方のメモリ群のノーマル
サブアレイは、アドレス０からＮへ下から上に向かって
順次割当てられる）。
【０１３８】また、非選択メモリマットにおけるセンス
アンプ帯とスペアアレイとの接続およびセンス動作につ
いては、スペアデコーダを常時動作させて比較動作を行
なわせ、その結果を図１４に示す構成と同様の構成で各
行ブロックのスペアアレイへ与えることにより実現され
る。対応の行ブロックに対応して設けられたセンスアン
プ制御回路をこのスペアデコーダの出力信号が活性状態
のときに活性状態へ駆動する構成が用いられればよい。
これにより、非選択メモリマットにおいてスペアワード
線を使用するときに、対応のセンスアンプを活性化する
ことができる。
【０１３９】また、データアクセスのためには、図４に
示す構成と同様の構成が用いられればよい（ディスター
ブリフレッシュテスト時、データアクセスは行なわれな
い）。
【０１４０】［変更例］図２０は、この発明の実施の形
態５の変更例の構成を概略的に示す図である。図２０に
おいても、図１７に示す構成と同様、メモリアレイは、
２つのメモリマットＢ♯０およびＢ♯１に分割される。
メモリマットＢ♯０において、メモリブロック群Ｂ♯０
０に属するノーマルメモリサブアレイＭＢ♯００−０〜
ＭＢ♯００−Ｎとメモリブロック群Ｂ♯０１に含まれる
ノーマルメモリサブアレイＭＢ♯０１−０〜ＭＢ♯０１
−Ｎが列方向に沿って交互に配置される。ノーマルメモ
リサブアレイＭＢ♯００−０に対応してスペアアレイＳ
ＰＸ♯００が配置され、ノーマルメモリサブアレイＭＢ
♯０１−Ｎに対応してスペアアレイＳＰＸ♯０１が配置
される。スペアアレイＳＰＸ♯００は、メモリブロック
群Ｂ♯００に属するノーマルメモリサブアレイの不良ノ
ーマルワード線と置換可能な複数のサブスペアワード線
を含み、スペアアレイＳＰＸ♯０１は、メモリブロック
群Ｂ♯０１に属するノーマルメモリサブアレイの不良ノ
ーマルワード線と置換可能なスペアワード線を含む。
【０１４１】メモリマットＢ♯１においては、メモリブ
ロック群Ｂ♯１０に含まれるノーマルメモリサブアレイ
ＭＢ♯１０−０〜ＭＢ♯１０−Ｎとメモリブロック群Ｂ
♯１１に含まれるノーマルメモリサブアレイＭＢ♯１１
−０〜ＭＢ♯１１−Ｎが、列方向に沿って交互に配置さ
れる。ノーマルメモリサブアレイＭＢ♯１０−０に対応
してスペアアレイＳＰＸ♯１０が配置され、ノーマルメ
モリサブアレイＭＢ♯１１−Ｎに対応してスペアアレイ
ＳＰＸ♯１１が配置される。スペアアレイＳＰＸ♯１０
は、メモリブロック群Ｂ♯１０に含まれるノーマルメモ
リサブアレイの不良ノーマルワード線と置換可能な複数
のサブワード線を含み、スペアアレイＳＰＸ♯１１は、
メモリブロック群Ｂ♯１１に含まれるノーマルサブアレ
イの不良ノーマルワード線と置換可能な複数のスペアワ
ード線を含む。
【０１４２】この図２０に示す配置においても、各ノー
マルサブアレイ間においては、斜線領域で示すセンスア
ンプ帯が配置される。
【０１４３】この図２０に示す構成において、ノーマル
モード時においては、メモリマットＢ♯０およびＢ♯１
の一方が選択され、かつ選択メモリマットにおいて１つ
のノーマルメモリサブアレイが選択される。したがっ
て、選択された１つのメモリマットにおいて、図１１に
示す構成と同じノーマルワード線の選択および不良ノー
マルワード線の置換および救済が行なわれる。
【０１４４】テストモード時においては、たとえばロウ
アドレス信号ビットＲＡｉが縮退状態とされ、メモリマ
ットＢ♯０およびＢ♯１がともに指定される。これらの
メモリマットＢ♯０およびＢ♯１それぞれにおいて、１
つのノーマルサブアレイが選択される。メモリマットＢ
♯０およびＢ♯１それぞれにおいては、異なるメモリブ
ロック群に含まれるノーマルサブアレイが交互に配置さ
れており、またセンスアンプ帯を共有するノーマルサブ
アレイは異なるメモリブロック群に含まれている。した
がって、テストモード時において、何らセンスアンプを
共有するノーマルメモリサブアレイが同時に指定される
というセンスアンプ競合の問題を生じることなく複数
（２本）のノーマルワード線またはスペアワード線を選
択状態へ駆動して、テスト動作を行なうことができる
（行ブロックＲＢ♯００〜ＲＢ♯１１のいずれかにおい
て、同時に、ノーマルワード線とスペアワード線が選択
状態へ駆動されることはない）。これにより、ディスタ
ーブリフレッシュテストを高速で行なうことができる。
【０１４５】なお、この実施の形態５においては、ディ
スターブリフレッシュテストが述べられている。しかし
ながら、セルフリフレッシュモード時において、通常動
作モード時よりも数多くのワード線が選択状態へ駆動さ
れる構成が用いられる場合、このテストモード指示信号
に代えてセルフリフレッシュ指示信号が用いられれば、
同様の効果が得られる。この変更例の構成においてアド
レス信号ビット（メモリマット特定用のアドレス信号ビ
ット）ＲＡｉを縮退する構成としては、図１９に示す構
成と同じ構成を利用することができる。
【０１４６】以上のように、この発明の実施の形態５に
従えば、複数のメモリマットを設け、ディスターブリフ
レッシュテストなどの特定の動作モード時に、通常動作
モード時よりも数多くのノーマルワード線を選択状態へ
駆動する場合、１つの行ブロックにおいてノーマルワー
ド線とスペアワード線とが同時に選択状態とならないよ
うに構成しているため、フレキシブル・リダンダンシィ
構成の特徴、すなわちスペアデコーダおよびスペアワー
ド線の効率的利用という特徴を損なうことなく所望の動
作モードを正確に実現することができる。
【０１４７】なお、この変更例の構成においてもメモリ
マットの数を増加させることにより、容易に、より多く
のノーマルワード線（４本、８本）を同時に選択状態へ
駆動することができる。
【０１４８】［実施の形態６］図２１（Ａ）は、この発
明の実施の形態６に従う半導体記憶装置の要部の構成を
概略的に示す図である。図２１（Ａ）において、メモリ
アレイは、複数のメモリアレイブロック２ａ〜２ｎに分
割される。メモリアレイブロック２ａ〜２ｎは、行列状
に配列される複数のメモリセルを含む。ブロック単位
で、メモリセル行の選択が行なわれる。メモリアレイブ
ロック２ａ〜２ｎそれぞれに対応して、メモリアレイブ
ロック２ａ〜２ｎのメモリセル行を選択状態へ駆動する
ためのロウ系周辺回路３ａ〜３ｎが配置される。これら
のロウ系周辺回路３ａ〜３ｎは、その構成は後に詳細に
説明するが、アドレス信号をデコードするデコード回路
（プリデコーダを含んでもよい）およびそのデコード回
路の出力信号に従ってメモリセル行を選択状態へ駆動す
るためのワード線ドライブ回路を含む。
【０１４９】ロウ系周辺回路３ａ〜３ｎそれぞれと主電
源供給線１との間に、選択信号φＢａ〜φＢｎに応答し
て選択状態へ駆動される電源スイッチ回路（ＳＷ）４ａ
〜４ｎが設けられる。これらの電源スイッチ回路４ａ〜
４ｎの各々は、選択状態へ駆動されたとき、非選択状態
のときよりも大きな電流の流れを生じさせる。主電源供
給線１には、所定の電圧Ｖｒが与えられる。この電圧Ｖ
ｒは、電源電圧Ｖｃｃ、接地電圧Ｖｓｓおよび高電圧Ｖ
ｐｐのいずれかまたはこれらの組合せであってもよい。
ロウ系周辺回路３ａ〜３ｎの構成に応じて適当な電圧
が、この電圧Ｖｒとして選択される。
【０１５０】電源スイッチ回路４ａ〜４ｎの選択／非選
択を決定するために、アドレス信号ＡＤとセルフリフレ
ッシュモード指示信号ＳＲとに従って選択信号φＢａ〜
φＢｎ（これは総称して制御信号と称す）を生成する電
源ブロックデコーダ６が設けられる。アドレス信号ＡＤ
は、また、ロウ系周辺回路３ａ〜３ｎへ、メモリセル行
（ワード線）指定アドレスとして与えられる。
【０１５１】電源ブロックデコーダ６は、通常動作モー
ド時（ノーマルモード時）とセルフリフレッシュモード
時において、選択状態へ駆動される電源スイッチ回路の
数を異ならせる。この電源ブロックデコーダ６は、セル
フリフレッシュモード時とノーマルモード時とで、電源
スイッチ回路４ａ〜４ｎの選択シーケンスを異ならせ
る。これらの特徴により、メモリアレイブロック２ａ〜
２ｎにおいてスペア線が含まれる場合においても、何ら
アクセス時間を増大させることなく低消費電流で動作す
る半導体記憶装置を実現することができる。
【０１５２】図２１（Ｂ）は、図２１（Ａ）に示すロウ
系周辺回路３ａ〜３ｎの構成の一例を示す図である。図
２１（Ｂ）においては、１つのロウ系周辺回路３の構成
を代表的に示す。
【０１５３】メモリアレイブロック２（２ａ〜２ｎ）に
おいては、メモリセルＭＣが行列状に配列され、またメ
モリセルＭＣの行それぞれに対応してワード線ＷＬａ〜
ＷＬｍが配置される。メモリセルの列それぞれに対応し
てビット線対ＢＬ，／ＢＬが配置されるが、図２１にお
いてはビット線ＢＬのみを示す。
【０１５４】ロウ系周辺回路３は、これらのワード線Ｗ
Ｌａ〜ＷＬｍそれぞれに対応して設けられる繰返し回路
を含む。ここで、繰返し回路は、同じ回路構成を有しか
つ同一機能を実現する。複数の繰返し回路のうち所定数
の繰返し回路がアドレス信号により選択される。
【０１５５】図２１（Ｂ）において、繰返し回路は、Ｎ
ＡＮＤ型デコード回路１１（１１ａ〜１１ｍ）と、ＮＡ
ＮＤ型デコーダ回路の出力信号に従って対応のワード線
ＷＬ（ＷＬａ〜ＷＬｍ）を選択状態へ駆動するワード線
ドライブ回路１２（１２ａ〜１２ｍ）を含む。
【０１５６】スタンバイサイクル時においては、ＮＡＮ
Ｄ型デコード回路１１ａ〜１１ｍの出力信号はＨレベル
である。したがって、スタンバイサイクル時において
は、これらのＮＡＮＤ型デコード回路１１ａ〜１１ｍに
おいては、接地ノードへのサブスレッショルドリーク電
流が生じる。このため、ＮＡＮＤ型デコード回路１１ａ
〜１１ｍは副接地線１５ｎに各接地ノードが結合され
る。この副接地線１５ｎは、電源スイッチトランジスタ
１４ｎを介して接地ノードへ結合される。この電源スイ
ッチトランジスタ１４ｎは、制御信号φＢｉｎに応答し
てオン状態となる。
【０１５７】一方、インバータ型ワード線ドライブ回路
１２ａ〜１２ｍにおいては、スタンバイサイクル時入力
信号がＨレベルであり、電源ノードからサブスレッショ
ルドリーク電流が流れ込む。したがって、これらのイン
バータ型ワード線ドライブ回路１２ａ〜１２ｍの電源ノ
ードは副電源線１５ｐに結合される。この副電源線１５
ｐは、選択信号φＢｉｐに応答して導通する電源スイッ
チトランジスタ１４ｐを介して電圧源ノード１６に結合
される。この電圧源ノード１６へは、電源電圧Ｖｃｃま
たは高電圧Ｖｐｐが印加される。この電圧源ノード１６
へ印加される電圧は、この繰返し回路の構成に応じて適
当に定められる。
【０１５８】ＮＡＮＤ型デコード回路１１ａ〜１１ｍ
は、他方電源ノードが、共通に主電源線に結合され、イ
ンバータ型ワード線ドライブ回路１２ａ〜１２ｍの接地
ノードは、主接地線に結合される。
【０１５９】スタンバイサイクル時において、制御信号
φＢｉｎをＬレベル（接地電圧レベル）、制御信号φＢ
ｉｐをノード１６の電圧レベルのＨレベルに設定する。
これにより、電源スイッチトランジスタ１４ｎおよび１
４ｐがオフ状態とされる。これらの電源スイッチトラン
ジスタ１４ｎおよび１４ｐは、大きなしきい値電圧を有
しており、オフ状態時においては、そのサブスレッショ
ルドリーク電流は極めて小さい。一方、ＮＡＮＤ型デコ
ード回路１１ａ〜１１ｍおよびワード線ドライブ回路１
２ａ〜１２ｍは、ロウＶｔｈのＭＯＳトランジスタを構
成要素として含む。したがって、スタンバイサイクル時
における、これらの繰返し回路すなわちロウ系周辺回路
における消費電流を低減することができる。また、これ
らの繰返し回路が高速動作するため、アクセス時間を短
縮することができる。
【０１６０】なお、図２１（Ａ）および図２１（Ｂ）の
対応関係において、電源スイッチ回路４ａ〜４ｎの各々
は、電源スイッチトランジスタ１４ｎおよび１４ｐに対
応し、副電源電圧供給線５ａ〜５ｎの各々は、副接地線
１５ｎおよび副電圧供給線１５ｐに対応する。接地ノー
ドおよび電圧源ノード１６は、主電源供給線１に対応す
る。次に、具体的な、電源スイッチ回路４ａ〜４ｎの選
択態様について説明する。
【０１６１】まず、説明を簡単にするために、スペア線
が含まれていない場合の選択動作について説明する。
【０１６２】［階層電源構成１］図２２は、この発明の
実施の形態６に従う半導体記憶装置の要部の構成を概略
的に示す図である。この図２２においては、メモリアレ
イが、８個のメモリブロックＭＡＢ１〜ＭＡＢ８に分割
される。メモリブロックＭＡＢ１〜ＭＡＢ８の各々は、
図２１（Ａ）に示すメモリアレイブロック２（２ａ〜２
ｎ）および対応のロウ系周辺回路（３ａ〜３ｎ）を含
む。メモリブロックＭＡＢ１〜ＭＡＢ４が、１つのグロ
ーバルブロックＧＡＢ０を構成し、メモリブロックＭＡ
Ｂ５〜ＭＡＢ８が１つのグローバルブロックＧＡＢ１を
構成する。
【０１６３】メモリブロックＭＡＢ１〜ＭＡＢ８それぞ
れに対応して電源スイッチ回路ＳＷ１〜ＳＷ８が配置さ
れる。これらの電源スイッチ回路ＳＷ１〜ＳＷ８の各々
は、それぞれ、メモリブロックＭＡＢ１〜ＭＡＢ８それ
ぞれに対応して配置される副電圧供給線と対応のメモリ
ブロックとを結合する。
【０１６４】アドレス割当において、ブロック指定のた
めに、３ビットのアドレス信号ＲＡ１、ＲＡ２およびＲ
Ａ３が用いられる。アドレスビットＲＡ１により、グロ
ーバルブロックＧＡＢ０およびＧＡＢ１の一方が指定さ
れる。アドレスビットＲＡ２およびＲＡ３の組合せによ
り、グローバルブロックＧＡＢ０およびＧＡＢ１それぞ
れにおいて１つのメモリブロックが指定される。したが
って、これらの３ビットのアドレス信号ＲＡ１〜ＲＡ３
により、１つのメモリブロックを選択して、メモリセル
行を選択することができる。
【０１６５】図２３（Ａ）は、ノーマルモード時におけ
る選択メモリブロックと選択電源スイッチ回路を示す図
である。図２３（Ａ）において、ノーマルモード時にお
いては、メモリブロックＭＡＢ１〜ＭＡＢ８のうち１つ
のメモリブロックが選択され、アドレス指定されたワー
ド線が選択状態へ駆動される。図２３（Ａ）において
は、一例として、メモリブロックＭＡＢ２においてワー
ド線ＷＬが選択状態へ駆動される。このメモリブロック
ＭＡＢ２が選択されたときには、このメモリブロックＭ
ＡＢ２を含むグローバルブロックＧＡＢ０に対して設け
られる電源スイッチ回路ＳＷ１〜ＳＷ４をすべて選択状
態へ駆動する。
【０１６６】図２３（Ｂ）に示すように、電源スイッチ
回路ＳＷ１〜ＳＷ４の組と電源スイッチ回路ＳＷ５〜Ｓ
Ｗ８の組の選択は、アドレス信号ビットＲＡ１により行
なわれる。したがって１ビットのアドレス信号のデコー
ドにより、電源スイッチ回路に対する制御信号φＢ１〜
φＢ４を選択状態へ駆動することができ、速いタイミン
グで、アクセスサイクル時、所望の電圧を供給すること
ができる。
【０１６７】一方、メモリブロックＭＡＢ２を選択する
ためには、３ビットのアドレス信号ＲＡ１−ＲＡ３をデ
コードする必要がある。これらの３ビットのアドレス信
号ＲＡ１−ＲＡ３のタイミングスキューを考慮して、メ
モリブロック指定信号φＢ２が活性化のための行デコー
ド動作が行なわれる。１ビットのアドレス信号をデコー
ドする場合に比べて、３ビットのアドレス信号をデコー
ドする場合、そのデコード回路出力信号線の負荷が大き
くなり、またスキューのため、デコード時間が長くな
る。
【０１６８】したがって、ノーマルモード時において
は、選択メモリブロックＭＡＢ２を含むグローバルブロ
ックに対する電源スイッチ回路を選択状態へ駆動するこ
とにより、ノーマルモード時においてアクティブサイク
ル開始後、速いタイミングで選択メモリブロックに対し
安定に所望の電圧を供給することができ、アクセス時間
が増大するのを防止することができる。
【０１６９】図２４は、リフレッシュモード時の電源ス
イッチ回路の選択態様を示す図である。図２４におい
て、リフレッシュモード時においても、１つのメモリブ
ロックにおいてワード線ＷＬが選択される。図２４にお
いても、メモリブロックＭＡＢ２が選択されて、その内
部で、リフレッシュすべきワード線ＷＬが選択される状
態を示す。このリフレッシュモード時においては、選択
されたメモリブロックＭＡＢ２に対して設けられた電源
スイッチ回路ＳＷ２のみを選択状態へ駆動する。残りの
電源スイッチ回路ＳＷ１、ＳＷ３〜ＳＷ８は、非選択状
態に保持する。リフレッシュモード時には、単に記憶デ
ータの再書込が行なわれるだけであり、データアクセス
は行なわれない。したがって、高速アクセスが要求され
ないため、この電源スイッチ回路を選択するために、３
ビットのリフレッシュアドレス信号ＱＡ１〜ＱＡ３を用
いても、特に問題は生じない。１つの電源スイッチ回路
を選択状態へ駆動し残りの電源スイッチ回路を非選択状
態に保持することにより、電源スイッチ回路を流れる電
流が低減され、リフレッシュモード時における消費電流
の増加を抑制することができ、低消費電流のリフレッシ
ュモードを実現することができる。
【０１７０】図２５は、この発明の実施の形態６に従う
半導体記憶装置の制御部の構成を概略的に示す図であ
る。図２５において、この半導体記憶装置は、外部から
与えられる制御信号ＣＭＤを受けて、動作モード指示信
号を発生する動作モード検出回路２０と、動作モード検
出回路２０に含まれるリフレッシュモード検出回路２２
からのセルフリフレッシュモード指示信号ＳＲの活性化
に応答して活性化され、タイマ２４を起動して、所定の
時間間隔で、リフレッシュサイクル活性化信号ＱＡＣＴ
を生成するリフレッシュ制御回路２３と、リフレッシュ
制御回路２３からのカウントアップ指示信号φＣＵＰに
従ってカウント動作を行なって、リフレッシュ行を指定
するリフレッシュアドレスを生成するリフレッシュアド
レスカウンタ２５と、リフレッシュ制御回路２３の制御
の下に、リフレッシュアドレスカウンタ２５からのリフ
レッシュアドレスＱＡと外部から与えられるロウアドレ
ス信号ＲＡの一方を選択するマルチプレクサ２６と、リ
フレッシュ制御回路２３からのリフレッシュサイクル活
性化信号ＱＡＣＴまたは動作モード検出回路２０に含ま
れるアレイ活性化検出回路からのアレイ活性化信号ＲＡ
ＣＴに従って行選択に必要な制御信号を生成するロウ系
制御回路２７を含む。
【０１７１】この動作モード検出回路２０は、外部から
与えられる制御信号ＣＭＤに従って各指定された動作モ
ードに対応する指示信号を生成する。この外部からの制
御信号ＣＭＤは、通常の同期型半導体記憶装置における
ようなコマンド（複数の制御信号の状態の組合せ）であ
ってもよく、また標準ＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）におけるような、ロウアドレス
ストローブ信号／ＲＡＳ、コラムアドレスストローブ信
号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレ
クト信号／ＣＳであってもよい。この動作モード検出回
路２０へ与えられる外部からの制御信号は、その半導体
記憶装置の構成に応じて適当に定められる。
【０１７２】リフレッシュ制御回路２３は、セルフリフ
レッシュモード指示信号ＳＲの活性化時、タイマ２４の
カウントアップ信号に従って所定の時間間隔で、リフレ
ッシュサイクル活性化信号ＱＡＣＴを所定期間Ｈレベル
の活性状態へ駆動する。ロウ系制御回路２７は、活性化
信号ＱＡＣＴおよびＲＡＣＴの一方の活性化時、行選択
に必要な制御信号を生成する。図２５においては、この
ロウ系制御回路２７は、ワード線を選択状態へ駆動する
タイミングを与えるワード線駆動信号φＷＬを生成する
ように示す。これらの活性化信号ＱＡＣＴおよびＲＡＣ
Ｔの活性化期間の間、アドレス信号により指定されたメ
モリブロックにおいては、行（ワード線）が選択状態に
保持される。これらの活性化信号ＱＡＣＴおよびＲＡＣ
Ｔの活性期間が、１つのメモリサイクル（選択されたメ
モリブロックに対する）を規定する。
【０１７３】タイマ２４は、リフレッシュ制御回路２３
からのセルフリフレッシュ指示に応答して所定の時間間
隔で、リフレッシュ要求信号を生成してリフレッシュ制
御回路２３へ与える。リフレッシュアドレスカウンタ２
５は、このメモリサイクルの完了時に与えられるカウン
トアップ指示信号φＣＵＰに従ってそのカウント値を１
増分または減分する。マルチプレクサ２６は、リフレッ
シュ制御回路２３からの切換制御信号φＭＵＸに従っ
て、セルフリフレッシュモード時にはリフレッシュアド
レスカウンタ２５からのリフレッシュアドレスＱＡを選
択し、ノーマルモード時には、外部からのロウアドレス
信号ＲＡを選択する。マルチプレクサ２６からのアドレ
ス信号ＡＤは、各メモリブロックのロウ系周辺回路へ与
えられる。このアドレス信号のうち、アドレス信号ビッ
トＱＡ１−ＱＡ３またはＲＡ１が電源ブロックデコーダ
６（図２１（Ａ）参照）へ与えられる。このマルチプレ
クサ２６からは、アドレス信号ビットが同じバス線を介
して伝達されるため、したがって電源ブロックデコーダ
へは、同じアドレス信号線を介して３ビットのアドレス
信号が与えられ、この電源ブロックデコーダ６の内部で
のアドレスビットの供給経路が異なる。
【０１７４】図２６は、図２１（Ａ）に示す電源ブロッ
クデコーダ６の構成を示す図である。図２６において
は、１つの電源ブロック選択信号φＢｉ（ｉ＝１−８）
を生成する部分の構成を示す。図２６において、電源ブ
ロックデコーダ６は、セルフリフレッシュ指示信号ＳＲ
を反転するインバータ回路６ａと、リフレッシュモード
時のアドレス信号ビットＱＡ１−ＱＡ３および／ＱＡ１
−／ＱＡ３のうちの所定の３ビットのアドレス信号を受
けるＡＮＤ回路６ｂと、インバータ回路６ａの出力信号
／ＳＲとアドレスビットＲＡ１または／ＲＡ１を受ける
ＮＡＮＤ回路６ｃと、セルフリフレッシュモード指示信
号ＳＲとＡＮＤ回路６ｂの出力信号とを受けるＮＡＮＤ
回路６ｄと、ＮＡＮＤ回路６ｃおよび６ｄの出力信号を
受けて電源ブロック選択信号φＢｉを生成するＮＡＮＤ
回路６ｅを含む。ＡＮＤ回路６ｂには、この電源ブロッ
ク選択信号φＢｉに対応して設けられるメモリブロック
のアドレスに応じたアドレス信号ビットが与えられる。
同様、ＮＡＮＤ回路６ｃにおいても、この電源ブロック
選択信号φＢｉに対応するメモリブロックが含まれるグ
ローバルブロックを指定するアドレスビットＲＡ１また
は／ＲＡ１が与えられる。
【０１７５】セルフリフレッシュモード時においては、
セルフリフレッシュモード指示信号ＳＲがＨレベルであ
り、インバータ回路６ａからの信号／ＳＲがＬレベルと
なり、ＮＡＮＤ回路６ｃは、アドレスビットＲＡ１およ
び／ＲＡ１の状態にかかわらず、Ｈレベルの信号を出力
する。一方、ＮＡＮＤ回路６ａは、インバータとして動
作し、ＡＮＤ回路６ｂの出力信号を反転する。したがっ
て、セルフリフレッシュモード時においては、アドレス
ビットＱＡ１−ＱＡ３および／ＱＡ１−／ＱＡ３に従っ
て、電源ブロック選択信号φＢｉが生成される。
【０１７６】一方、ノーマルモード時においては、セル
フリフレッシュモード指示信号ＳＲがＬレベルであり、
インバータ回路６ａの出力信号／ＳＲがＨレベルとな
る。この状態においては、ＮＡＮＤ回路６ｄの出力信号
はＨレベルとなり、ＮＡＮＤ回路６ｃが、インバータと
して動作し、電源ブロック選択信号φＢｉが、アドレス
ビットＲＡ１または／ＲＡ１に従って生成される。これ
により、ノーマルモード時には、選択メモリブロック
（選択行を含むメモリブロック）を含むグローバルブロ
ックに対する電源ブロック選択信号φＢｉが活性化され
る。一方、セルフリフレッシュモード時においては、リ
フレッシュされるメモリブロックに対して設けられた電
源スイッチ回路に対する電源ブロック選択信号φＢｉが
選択状態へ駆動される。
【０１７７】図２７は、電源スイッチ回路ＳＷ２に対す
る電源ブロック選択信号φＢ２を発生する部分の構成を
示す図である。電源ブロック選択信号φＢ２について
は、ＡＮＤ回路６ｂが、アドレスビット／ＱＡ１，／Ｑ
Ａ２およびＱＡ３を受け、ＮＡＮＤ回路６ｃが、アドレ
スビット／ＲＡ１を受ける。電源スイッチ回路ＳＷ２が
設けられるメモリブロックのアドレス（ＱＡ１，ＱＡ
２，ＱＡ３）は、（０，０，１）である。したがって、
メモリブロックＭＡＢ２が指定されたときには、ＡＮＤ
回路６ｂの出力信号がＨレベルとなる。一方、ノーマル
モード時においては、アドレスビット／ＲＡ１がＨレベ
ル（“１”）となり、メモリブロックＭＡＢ２を含むグ
ローバルブロックＧＢ０に対応して設けられる電源スイ
ッチ回路ＳＷ１〜ＳＷ４に対する電源ブロック選択信号
φＢ１−φＢ４がＨレベルの選択状態へ駆動される。デ
コードビット数を動作モードに応じて変更することによ
り、ノーマルモード時およびセルフリフレッシュモード
時において、選択状態へ駆動される電源スイッチ回路の
数を変更することができる。
【０１７８】なお、メモリブロックの数が８個の場合に
は、２つのグローバルブロックに分割されるため、ノー
マルモード時には１ビットのアドレス信号、セルフリフ
レッシュモードにおいては、３ビットのアドレス信号を
デコードする。しかしながら、このメモリブロックおよ
びグローバルブロックの数に応じて、ノーマルモード時
およびセルフリフレッシュモード時に用いられるアドレ
ス信号ビットの数は適当に定められる。ノーマルモード
時に有効とされるアドレス信号ビットの数が、セルフリ
フレッシュモード時にデコードされるアドレス信号ビッ
トの数よりも少なければよい。
【０１７９】［変更例］図２８は、この発明の実施の形
態６に従う階層電源構成１の変更例の構成を概略的に示
す図である。
【０１８０】図２８に示す構成においては、リフレッシ
ュアドレスカウンタからのリフレッシュアドレスＱＡお
よび外部からのロウアドレス信号ＲＡはマルチプレクサ
２６へ与えられる。ロウ系周辺回路は、このマルチプレ
クサ２６から内部ロウアドレス信号が与えられる。一
方、リフレッシュアドレスカウンタ２５からのアドレス
ビットＱＡ１−ＱＡ３およびマルチプレクサ２６からの
内部ロウアドレスビットＲＡ１が電源ブロックデコード
回路へ与えられる。この構成においては、したがって、
リフレッシュアドレスカウンタ２５から直接、電源ブロ
ックデコード回路へアドレスビットＱＡ１−ＱＡ３が与
えられる。マルチプレクサ２６を通過しないため、セル
フリフレッシュモード時において、このマルチプレクサ
２６におけるゲート遅延（信号伝播遅延）の影響を排除
し、速いタイミングで、デコード動作を行なうことがで
きる。
【０１８１】以上のように、この階層電源構成１に従え
ば、ノーマルモード時とリフレッシュモード時とで、電
源ブロック選択のために用いられるアドレスビットの数
を異ならせているため、ノーマルモード時におけるアク
セス時間を増大させることがなく、またリフレッシュモ
ード時においては、消費電流を低減することができる。
【０１８２】［変更例２］図２９は、階層電源構成１の
変更例２の構成を概略的に示す図である。図２９におい
ては、図２５に示すロウ系制御回路２７の部分の構成が
示される。図２９において、ロウ系制御回路２７は、活
性化信号ＱＡＣＴおよびＲＡＣＴを受けるＯＲ回路３０
と、ＯＲ回路３０の出力信号の立上がりに応答してワー
ド線活性化信号φＲＸを活性状態へ駆動するワード線活
性化信号発生回路３１と、ワード線活性化信号発生回路
３１からのワード線活性化信号φＲＸを所定時間遅延す
る遅延回路３２と、セルフリフレッシュモード指示信号
ＳＲおよび／ＳＲに従って、遅延回路３２の出力信号と
ワード線活性化信号発生回路３１からの信号φＲＸの一
方を選択して、ワード線駆動信号φＷＬを生成する選択
回路３３を含む。選択回路３３は、セルフリフレッシュ
モード指示信号ＳＲの活性化時導通し、遅延回路３２の
出力信号を通過させるＣＭＯＳトランスミッションゲー
ト３３ａと、セルフリフレッシュモード指示信号ＳＲの
非活性化時導通し、ワード線活性化信号発生回路３１か
らのワード線活性化信号φＲＸを通過させるＣＭＯＳト
ランスミッションゲート３３ｂを含む。
【０１８３】次に、図２９に示すロウ系制御回路２７の
動作を、図３０に示す信号波形図を参照して説明する。
【０１８４】ノーマルモード時においては、アレイ活性
化信号ＲＡＣＴが、メモリサイクル開始指示信号（また
はアクティブコマンド）に従って活性状態へ駆動され
る。アレイ活性化信号ＲＡＣＴが活性化されると、ＯＲ
回路３０の出力信号が活性化され、ワード線活性化信号
発生回路３１が、所定のタイミングで、ワード線活性化
信号φＲＸを生成する。ノーマルモード時においては、
ＣＭＯＳトランスミッションゲート３３ｂが導通状態に
あり、ＣＭＯＳトランスミッションゲート３３ａが非導
通状態にある。したがって、ワード線駆動信号φＷＬ
が、このワード線活性化信号φＲＸに従って生成され
る。１つのアクティブサイクルが完了すると、アレイ活
性化信号ＲＡＣＴがＬレベルの非選択状態へ立下がり、
応じて、ワード線活性化信号φＲＸも非活性化され、選
択ワード線が非選択状態へ駆動される。
【０１８５】セルフリフレッシュモード時には、リフレ
ッシュ活性化信号ＱＡＣＴが活性化される。ワード線活
性化信号発生回路３１は、このリフレッシュ活性化信号
ＱＡＣＴの活性化に応答してワード線活性化信号φＲＸ
を活性状態へ駆動する。セルフリフレッシュモード時に
おいては、ＣＭＯＳトランスミッションゲート３３ａが
導通状態、ＣＭＯＳトランスミッションゲート３３ｂが
非導通状態にある。したがって、ワード線駆動信号φＷ
Ｌは、遅延回路３２からの遅延ワード線活性化信号に従
って活性状態へ駆動される。
【０１８６】このワード線駆動信号φＷＬの活性化タイ
ミングをセルフリフレッシュモード時に遅らせることに
より、電源スイッチ回路の選択が行なわれ、リフレッシ
ュされるメモリブロックに対する所定の供給電圧が安定
化された後に、ワード線の選択が行なわれるため、正確
にデコード動作を行なって、アドレス指定されたワード
線（リフレッシュ行）を選択状態へ駆動することができ
る。
【０１８７】なお、図３０に示す信号波形図の波線波形
に示すように、遅延回路３２が立上がり遅延回路であ
り、ワード線駆動信号φＷＬの非活性化が、リフレッシ
ュ活性化信号ＱＡＣＴの非活性化に応答して行なわれて
もよい。このリフレッシュ活性化信号ＱＡＣＴより遅れ
て、ワード線が選択／非選択状態へ駆動されても、セン
スアンプの活性化および非活性化は、このワード線駆動
信号φＷＬに従って行なわれるため、特に問題は生じな
い。いわゆるＲＡＳプリチャージ時間の問題は、セルフ
リフレッシュモード時においては特に生じない。セルフ
リフレッシュモード時において、リフレッシュ間隔は、
たとえば１６μｓと十分長い期間であるため、このよう
な遅延回路３２を用いても、十分ＲＡＳプリチャージ期
間は確保することができる。
【０１８８】図３１は、図２９に示すワード線駆動信号
φＷＬに従って動作するロウ系周辺回路の部分の構成を
示す図であ。図３１においては、１つのワード線ＷＬに
対する繰返し回路の構成を示す。図３１において、繰返
し回路は、アドレスビット（プリデコード信号）Ｘｉ、
ＸｊおよびＸｋを受けるＮＡＮＤ型デコード回路４１
と、アドレスビット（プリデコード信号）Ｘｌに従って
ＮＡＮＤ型デコード回路４１の出力信号を選択的にノー
ド４１上へ伝達するｎチャネルＭＯＳトランジスタで構
成されるデコードトランジスタ４２と、リセット信号Ｒ
ＳＴに応答してノード４９を高電圧Ｖｐｐレベルにプリ
チャージするｐチャネルＭＯＳトランジスタ４３と、ノ
ード４９上の信号がＬレベルのとき、ワード線デコード
信号発生回路４０からの信号ＳＤＸをワード線ＷＬ上に
伝達するｐチャネルＭＯＳトランジスタ４４と、ノード
４９上の信号がＨレベルのとき導通しワード線ＷＬを接
地電圧レベルに放電するｎチャネルＭＯＳトランジスタ
４５と、ワード線ＷＬの信号がＬレベルのとき導通し、
ノード４９を高電圧Ｖｐｐレベルに保持するｐチャネル
ＭＯＳトランジスタ４６と、ワード線デコード信号発生
回路４０からの信号／ＳＴＸがＨレベルのとき導通し、
ワード線ＷＬを接地電圧レベルに放電するｎチャネルＭ
ＯＳトランジスタ４７を含む。
【０１８９】ここでデコード回路は、ＮＡＮＤ型デコー
ド回路４１とデコードトランジスタ４２とで構成され
る。ワード線ドライブ回路は、ＭＯＳトランジスタ４４
〜４７により構成される。
【０１９０】ワード線デコード信号発生回路４０は、ワ
ード線駆動信号φＷＬの活性化時活性化され、アドレス
ビット（プリデコード信号）Ｘｍに従って信号ＳＤＸお
よび／ＳＤＸを生成する。信号ＳＤＸは、高電圧Ｖｐｐ
と接地電圧Ｖｓｓの間で変化する。信号／ＳＤＸは、電
源電圧Ｖｃｃと接地電圧の間で変化する。
【０１９１】スタンバイ時においては、アドレスビット
Ｘｉ、ＸｊおよびＸｋは、すべてＬレベルである。した
がって、ＮＡＮＤ型デコード回路４１において、接地電
位へサブスレッショルドリーク電流が流れるため、この
ＮＡＮＤ型デコード回路４１の接地ノードが、ＭＯＳト
ランジスタ４８を介して主接地線に接続される。このＭ
ＯＳトランジスタ４８は、そのゲートに、電源ブロック
選択信号φＢｉを受ける。次に簡単に動作について説明
する。
【０１９２】スタンバイ状態時においては、アドレスビ
ットＸｉ、ＸｊおよびＸｋはすべてＬレベルであり、Ｎ
ＡＮＤ型デコード回路４１の出力信号は電源電圧Ｖｃｃ
レベルのＨレベルである。ＭＯＳトランジスタ４８は、
電源ブロック選択信号φＢｉがＬレベルであるため、オ
フ状態にある。ワード線デコード信号発生回路４０は、
スタンバイ状態時においては、信号ＳＤＸを接地電圧レ
ベルのＬレベル、信号／ＳＤＸを、Ｈレベルに保持す
る。ノード４９は、リセット信号ＲＳＴにより、ＭＯＳ
トランジスタ４３を介して高電圧Ｖｐｐレベルに保持さ
れる。この状態においては、ＭＯＳトランジスタ４５お
よび４７により、ワード線ＷＬは、接地電圧レベルに保
持される。
【０１９３】アクティブサイクルが始まると、選択時、
電源ブロック選択信号φＢｉがＨレベルとなり、ＮＡＮ
Ｄ型デコード回路４１が、電源電圧Ｖｃｃおよび接地電
圧Ｖｓｓを両動作電源電圧として受けてデコード動作を
行なう。アドレスビットＸｉ、Ｘｊ、ＸｋおよびＸｌが
すべてＨレベルのときには、ノード４９が、ＮＡＮＤ型
デコード回路４１により、接地電圧レベルに放電される
（リセット用ＭＯＳトランジスタ４９がオフ状態にあ
る）。ＭＯＳトランジスタ４６は、その電流駆動力が小
さくされているため、ノード４９は、ＮＡＮＤ型デコー
ド回路４１およびデコードトランジスタ４２により、接
地電圧レベルに確実に放電される。このノード４９上の
電圧レベルがＬレベルとなると、ＭＯＳトランジスタ４
５がオフ状態となる。ＭＯＳトランジスタ４４は、信号
ＳＤＸがＬレベルであるため、そのゲートおよびソース
電位が等しく、オフ状態へ推移する。
【０１９４】ワード線デコード信号発生回路４０が。ワ
ード線駆動信号φＷＬの活性化に応答して動作し、アド
レスビットＸｍに従って信号ＳＤＸおよび／ＳＤＸをＨ
レベル／Ｌレベルに駆動する。アドレスビットＸｍがＨ
レベルのときには、信号ＳＤＸが高電圧Ｖｐｐレベルに
駆動され、信号／ＳＤＸが接地電圧レベルに放電され
る。したがって、このときには、ワード線ＷＬは、ＭＯ
Ｓトランジスタ４４を介して高電圧Ｖｐｐレベルに駆動
される。一方、アドレスビットＸｍがＬレベルのときに
は、信号ＳＤＸがＬレベル、信号／ＳＤＸがＨレベルと
なる。したがって、ｐチャネルＭＯＳトランジスタ４４
はオフ状態を維持する。ＭＯＳトランジスタ４４および
４５はともにオフ状態となるときには、ＭＯＳトランジ
スタ４７が信号／ＳＤＸによりオン状態となり、ワード
線ＷＬが確実に接地電圧レベルに保持される。
【０１９５】図３１に示す繰返し回路の場合、ロウデコ
ード回路は、２本のワード線ＷＬに対して１つ設けられ
る。２本のワード線のうち１つのワード線が信号ＳＤＸ
および／ＳＤＸにより選択される。ワード線デコード信
号発生回路４０へ与えられるアドレス信号ビットＸｍが
２ビットの場合には、ロウデコード回路は、４本のワー
ド線に対して１つ設けられる。
【０１９６】このように図３１に示すような繰返し回路
の構成の場合、ノーマルモード時においては、ワード線
駆動信号φＷＬは、早いタイミングで活性状態へ駆動さ
れ、応じてワード線ＷＬは、早いタイミングで活性状態
へ駆動される。一方、セルフリフレッシュモード時にお
いては、このワード線駆動信号φＷＬの活性化は、電源
ブロック選択信号φＢｉの活性化に比べて遅い。この電
源ブロック選択信号φＢｉは、セルフリフレッシュモー
ド時において、比較的遅いタイミング（電源ブロックア
ドレス信号をフルデコードするため）で活性状態へ駆動
される。ＮＡＮＤ型デコード回路４１の接地ノードの電
圧レベルが接地電圧に確実に到達した後に、ワード線デ
コード信号発生回路４０からの信号ＳＤＸおよび／ＳＤ
Ｘが特定状態へ駆動される。これにより、セルフリフレ
ッシュモード時において、確実にデコード動作を行なっ
て、選択ワード線ＷＬ上へ、高電圧Ｖｐｐまたは接地電
圧Ｖｓｓを伝達することができる。
【０１９７】なお図３１に示す構成においては、いわゆ
る階層電源構成として、副接地線がＮＡＮＤ型デコード
回路４１に接続されている。ワード線デコード信号発生
回路４０がメモリブロックそれぞれに対応して設けられ
ている場合には、高電圧Ｖｐｐを供給する信号線に対し
て、各メモリブロックごとに電源スイッチ回路が設けら
れ、高電圧Ｖｐｐの供給が、上で説明した態様で行なわ
れてもよい。ワード線デコード信号発生回路４０におい
て、サブスレッショルドリーク電流により高電圧Ｖｐｐ
からのリーク電流が流れ、電流が消費されるのを防止す
るためである。この構成の場合、ＭＯＳトランジスタ４
３および４６の電源ノード（ソース）は、ワード線デコ
ード信号発生回路４０と共通の副高電圧供給線に結合さ
れればよい。
【０１９８】以上のようにこの変更例２の構成に従え
ば、上で示した効果に加えて、さらに、動作電圧供給ノ
ードの電圧が安定化した後にワード線を駆動することが
でき、正確にデコード動作を行なって、アドレス指定さ
れたワード線を選択状態へ駆動することができる。
【０１９９】なお、高電圧Ｖｐｐを階層電源構成とする
場合においても、高電圧Ｖｐｐが安定化した後、ワード
線を駆動することができる。
【０２００】［階層電源構成２］図３２（Ａ）および
（Ｂ）は、この発明の実施の形態６の階層電源構成２の
電源スイッチ回路の選択態様を示す図である。図３２
（Ａ）に示すように、ノーマルモード時においては、１
つのメモリブロックにおいてワード線ＷＬが選択状態へ
駆動される。この場合、選択メモリブロックを含むグロ
ーバルブロックに対して設けられた電源スイッチ回路が
選択状態へ駆動される。図３２（Ａ）においては、メモ
リブロックＭＡＢ２においてワード線ＷＬが選択されて
おり、このメモリブロックＭＡＢ２を含むグローバルア
レイブロックＧＡＢ０に対する電源スイッチ回路ＳＷ１
〜ＳＷ４が選択状態へ駆動される。これは、先の階層電
源構成１のノーマルモード時の動作と同じである。
【０２０１】次に、図３２（Ｂ）に示すように、リフレ
ッシュモード時においては、グローバルアレイブロック
ＧＡＢ０およびＧＡＢ１それぞれにおいて１つのメモリ
ブロックが選択されてリフレッシュが行なわれる。図３
２（Ｂ）においては、メモリブロックＭＡＢおよびＭＡ
Ｂ６においてリフレッシュが行なわれる。この場合、メ
モリブロックＭＡＢ２およびＭＡＢ６に対して設けられ
た電源スイッチ回路ＳＷ２およびＳＷ６を選択状態へ駆
動する。アドレスビットの割当は、先の図２２に示すア
ドレスビット割当と同じであるとする。この場合、セル
フリフレッシュモード時において、グローバルブロック
を指定するアドレスビットＱＡ１を縮退状態とする（無
視する）。したがって、アドレスビットＱＡ２およびＱ
Ａ３に従って、電源ブロック選択信号が生成される。
【０２０２】図３３は、電源ブロックデコード回路の構
成を概略的に示す図である。この図３３に示す電源ブロ
ックデコード回路は、リフレッシュアドレスビットをデ
コードするＡＮＤ回路６ｆが、リフレッシュアドレスビ
ットＱＡ２、ＱＡ３、／ＱＡ２および／ＱＡ３の所定の
組を受けることを除いて、図２６に示す構成と同じであ
り、対応する部分には同一参照番号を付し、その詳細説
明は省略する。
【０２０３】この図３３に示す電源ブロックデコード回
路６においては、リフレッシュアドレスビットＱＡ１お
よび／ＱＡ１は用いられていない。したがって、リフレ
ッシュモード時においては、グローバルブロックＧＡＢ
０およびＧＡＢ１それぞれにおいて１つのメモリブロッ
クが選択される。
【０２０４】図３４は、メモリブロックＭＡＢ２に対し
て設けられる電源スイッチ回路ＳＷ２に対する制御信号
（電源ブロック選択信号）φＢ２を発生する部分の構成
を示す図である。図３４において、この電源ブロックデ
コード回路においては、リフレッシュアドレスビット／
ＱＡ２およびＱ３が、ＡＮＤ回路６ｆへ与えられる。メ
モリブロックＭＡＢ２は、リフレッシュアドレスビット
（ＱＡ２，ＱＡ３）が（０，１）のときに選択される。
したがってメモリブロックＭＡＢ２が指定されたときに
は、ＡＮＤ回路６ｆの出力信号がＨレベルとなり、電源
ブロック選択信号φＢ２はＨレベルの活性状態へ駆動さ
れる。この電源ブロックデコード回路においては、アド
レスビットＱＡ１は用いられていないため、グローバル
ブロックＧＡＢ１においても、メモリブロックＭＡＢ６
が選択され、対応の電源スイッチ回路ＳＷ６が選択状態
へ駆動される。
【０２０５】なお、この階層電源構成２においても、図
３５に示すように、ロウ系周辺回路３に含まれるロウ系
選択回路５０に対し、ワード線駆動信号φＷＬが与えら
れる。このロウ系選択回路５０へは、電源スイッチ回路
ＳＷを介して所定の電圧Ｖｒが与えられる。ロウ系選択
回路５０は、選択時、アドレス信号Ａｄに従って、ワー
ド線ＷＬ０〜ＷＬｍのいずれかを選択状態へ駆動する。
電源スイッチ回路ＳＷは、電源ブロック選択信号φＢｉ
に応答して選択状態へ駆動される。このロウ系選択回路
５０は、図３１に示すワード線デコード信号発生回路４
０を含む。このワード線駆動信号φＷＬは、図２９に示
す制御回路から生成される。したがって、このロウ系選
択回路５０へ与えられるワード線駆動信号φＷＬは、ま
た、セルフリフレッシュモード時においては、その活性
化タイミングはノーマルメモリ時の活性化タイミングよ
りも遅くされる。これにより、電源スイッチ回路ＳＷが
選択状態へ駆動され、ロウ系選択回路５０へ安定な電圧
Ｖｒが供給された後に、ロウ系選択回路５０がワード線
選択動作を実行する。これにより、安定に選択ワード線
を選択状態へ駆動することができる。
【０２０６】階層電源構成２に従えば、リフレッシュモ
ード時においてはノーマルモード時よりも多くのワード
線が選択状態へ駆動される場合においても、ノーマルモ
ード時には、グローバルブロックの電源スイッチ回路を
選択状態へ駆動し、一方セルフリフレッシュモード時に
は、選択メモリブロックに対する電源スイッチ回路のみ
を選択状態へ駆動することにより、アクセス時間を増加
させることなくリフレッシュモード時の消費電力を低減
することができる。また、ワード線駆動タイミングは、
セルフリフレッシュモード時に遅延させることにより、
正確にワード線選択動作を行なうことができる。
【０２０７】なお、この階層電源構成２においても、メ
モリブロックの数は８個であるが、このメモリブロック
の数は、任意であり、またグローバルブロックの数も任
意である。また、セルフリフレッシュモード時におい
て、２本のワード線が選択されているが、この同時にリ
フレッシュされる行の数も任意であり、同時にリフレッ
シュされる行の数に応じて、用いられるリフレッシュア
ドレスビットの数が適当に調整されればよい。
【０２０８】［階層電源構成３］図３６は、この発明の
実施の形態６に従う階層電源構成３の構成を概略的に示
す図である。図３６においては、この階層電源回路を制
御する部分の構成を示す。
【０２０９】図３６において、電源ブロック選択信号発
生部は、リフレッシュアドレスカウンタ２５の出力する
リフレッシュアドレスを、１サイクル先行してデコード
し、該デコード結果をラッチし、ラッチした結果を現リ
フレッシュサイクルで出力する電源ブロックデコーダ６
を含む。リフレッシュアドレスカウンタ２５は、リフレ
ッシュサイクル中に活性化されるカウントアップ指示信
号ＣＵＰに従ってカウント動作を行ない、そのカウント
値を保持する。このリフレッシュアドレスカウンタ２５
の出力カウント値は、また、レジスタ６５へ与えられ
る。このレジスタ６５は、リフレッシュサイクル完了時
に活性化される指示信号φＣＵＰに応答して、リフレッ
シュアドレスカウンタ２５の出力カウント値を取込み、
出力する。レジスタ６５の出力するアドレス信号が、リ
フレッシュアドレス信号ＱＡとしてマルチプレクサ（Ｍ
ＵＸ）２６へ与えられる。
【０２１０】電源ブロックデコーダ６は、リフレッシュ
アドレスカウンタ２５の出力カウントをデコードする電
源ブロックデコード回路６０と、カウントアップ指示信
号ＣＵＰの活性化に応答して電源ブロックデコード回路
６０の出力信号をラッチするラッチ６１と、リフレッシ
ュサイクル活性化信号ＱＡＣＴに応答して、このラッチ
６１のラッチデータを取込みかつ出力するラッチ６２
と、セルフリフレッシュモード指示信号ＳＲに従ってラ
ッチ６２の出力信号およびマルチプレクサ２６からのア
ドレスビットＲＡ１の一方を選択して、電源ブロック選
択信号φＢ１−φＢ８を出力するセレクタ６３を含む。
ここで、メモリアレイは、８個のメモリブロックＭＡＢ
１〜ＭＡＢ８に分割されており、このロウアドレスビッ
トＲＡ１に従って、グローバルブロック、すなわち４つ
のメモリアレイブロックが選択される構成を示す。次
に、この図３６に示す制御信号発生部の動作を、図３７
に示す信号波形図を参照して説明する。
【０２１１】セルフリフレッシュモードにおいて、リフ
レッシュサイクル活性化信号ＱＡＣＴの非活性化時、ラ
ッチ６１には、前のサイクル（Ｎ−１）において電源ブ
ロックデコード回路６０により生成された電源ブロック
選択信号φＢｉ（Ｎ−１）がラッチされている。また、
ラッチ６２も、電源ブロック信号φＢｉ（Ｎ−１）をラ
ッチしている。セレクタ６３は、セルフリフレッシュモ
ード指示信号ＳＲに従って、ラッチ６２の出力信号を選
択する。
【０２１２】リフレッシュサイクル活性化信号ＱＡＣＴ
が活性化されると、ラッチ６２がそのラッチデータを出
力し、セレクタ６３を介して、電源ブロックセレクタ信
号φＢｉがそれぞれ、先のメモリサイクル（Ｎ−１）の
デコード結果に従って選択／非選択状態へ駆動される。
このサイクル（Ｎ）において、レジスタ６５は、前のサ
イクルにおいて取込んだリフレッシュアドレスを生成す
る。したがって、このサイクル（Ｎ）においては、前の
サイクルにおいてデコードされた電源ブロック選択信号
φＢｉ（Ｎ−１）およびリフレッシュアドレスＱＡ（Ｎ
−１）に従って、電源スイッチ回路の選択制御およびリ
フレッシュ動作が行なわれる。前のサイクルにおいて、
この電源ブロック選択信号を生成するためのデコード動
作は完了しており、リフレッシュサイクル活性化信号Ｑ
ＡＣＴが活性化されると、即座に、電源ブロック選択信
号φＢｉ（Ｎ−１）が確定状態となる。したがって、リ
フレッシュサイクルにおいて、ワード線選択タイミング
を遅らせる必要はなく、早いタイミングでリフレッシュ
を実行することができる。ノーマルモード時とリフレッ
シュモード時において、ワード線選択タイミングを異な
らせる必要がなく、ワード線選択の制御が容易となる。
【０２１３】このリフレッシュサイクル活性化信号ＱＡ
ＣＴの活性化に応答して、所定のタイミングでカウント
アップ指示信号ＣＵＰが活性化される。このカウントア
ップ指示信号ＣＵＰの活性化に応答してリフレッシュア
ドレスカウンタ２５がカウント動作を行ない、このカウ
ント値を１増分または減分する。電源ブロックデコード
回路６０が、このリフレッシュアドレスカウント２５か
らのリフレッシュアドレスをデコードし、そのデコード
結果に従って、電源ブロック選択信号を生成する。ラッ
チ６１が、またこのカウントアップ指示信号ＣＵＰに従
って電源ブロックデコード回路６０の出力信号を取込
み、カウントアップ指示信号ＣＵＰの非活性化に従って
ラッチ状態となる。この間、前のサイクルのリフレッシ
ュアドレスＱＡ（Ｎ−１）に従ってリフレッシュ動作が
行なわれている。
【０２１４】リフレッシュサイクル活性化信号ＱＡＣＴ
が非活性化されると、ラッチ６２が、ラッチ６１のラッ
チ信号を取込み、またその出力信号を非活性状態へ駆動
する。これにより、電源ブロック選択信号φＢ１−φＢ
８がすべて非選択状態へ駆動される。また、このリフレ
ッシュサイクル活性化信号ＱＡＣＴの活性化に応答して
カウントアップ指示信号φＣＵＰが活性化され、レジス
タ６５が、リフレッシュアドレスカウンタ２５の出力カ
ウント値を取込み出力する。これにより、リフレッシュ
アドレスＱＡが、１つ変化する。
【０２１５】リフレッシュサイクル活性化信号ＱＡＣＴ
が次いで再び活性化されると、ラッチ６２が、そのラッ
チした電源ブロック選択信号を出力し、前のサイクル
（Ｎ）で得られた電源ブロック選択信号φＢｉ（Ｎ）に
従って電源ブロック選択信号φＢ１−φＢ８が選択／非
選択状態へ駆動される。このサイクル（Ｎ＋１）におい
ては、また、レジスタ６５は、前のサイクル完了時に取
込んだリフレッシュアドレスを出力し、ロウ系周辺回路
へ与える。前のサイクル（Ｎ）において生成されたリフ
レッシュアドレスＱＡ（Ｎ）および電源ブロック選択信
号φＢｉ（Ｎ）に従って、リフレッシュ動作が実行され
る。
【０２１６】このリフレッシュサイクル活性化信号ＱＡ
ＣＴの活性期間中に、再びカウントアップ指示信号ＣＵ
Ｐが活性化され、リフレッシュアドレスカウンタ２５が
カウント動作を行ない、そのカウント値を更新する。電
源ブロックデコード回路６０が、再び、デコード動作を
行ない、電源ブロック選択信号φＢｉ（Ｎ＋１）を生成
し、ラッチ６１が、この電源ブロックデコード回路６０
からの電源ブロック選択信号φＢｉ（Ｎ＋１）をラッチ
する。
【０２１７】リフレッシュサイクル活性化信号ＱＡＣＴ
が非活性化されると、再びラッチ６２がラッチ６１の出
力信号を取込み、その内容が、電源ブロック選択信号φ
Ｂｉ（Ｎ＋１）に更新される。このリフレッシュサイク
ル活性化信号ＱＡＣＴの非活性化に従って、またラッチ
６２は、その出力信号φＢｉ（Ｎ）を非選択状態へ駆動
する。また、リフレッシュサイクル活性化信号ＱＡＣＴ
の非活性化に応答してカウントアップ指示信号φＣＵＰ
が活性化され、レジスタ６５が、リフレッシュアドレス
カウンタ２５の出力カウント値を取込み、リフレッシュ
アドレスを更新する。以降、リフレッシュサイクル活性
化信号ＱＡＣＴが所定時間間隔で活性化されるごとに、
上述の動作が繰返される。
【０２１８】リフレッシュ動作時においては、リフレッ
シュアドレスカウンタ２５のカウント動作に従ってリフ
レッシュアドレスが生成される。したがって、各リフレ
ッシュサイクルにおいて、次のリフレッシュアドレスを
知ることができ、前のサイクルにおいて、予め電源ブロ
ック選択信号をリフレッシュアドレスをデコードして生
成することができる。これにより、リフレッシュサイク
ル開始時において、電源ブロック選択のためのデコード
動作を行なう必要がなく、早いタイミングでリフレッシ
ュ行に対するワード線を選択状態へ駆動することができ
る。
【０２１９】図３８は、図３６に示す電源ブロックデコ
ーダ６の構成の一例を示す図である。図３８において、
電源ブロックデコード回路６０は、所定のリフレッシュ
アドレスビットＱＡｉ，／ＱＡｉを受けるＮＡＮＤ型デ
コード回路６０ａを含む。このＮＡＮＤ型デコード回路
６０ａに与えられるリフレッシュアドレスビットＱＡｉ
および／ＱＡｉの組合せは、電源ブロック選択信号φＢ
ｉが制御する電源スイッチ回路に対応するメモリブロッ
クのアドレスにより決定される。
【０２２０】ラッチ６１は、カウントアップ指示信号Ｃ
ＵＰの活性化時（Ｈレベルのとき）導通し、ＮＡＮＤ型
デコード回路６０ａの出力信号を通過させるトランスフ
ァゲート６１ａと、トランスファゲート６１ａを介して
与えられた信号をラッチするためのラッチ回路を構成す
るインバータ６１ｂおよび６１ｃを含む。インバータ６
１ｂおよび６１ｃは、反並列配置または入力と出力が交
差結合され、いわゆるインバータラッチを構成する。
【０２２１】ラッチ６２は、補のリフレッシュサイクル
活性化信号／ＱＡＣＴの活性化時導通し、ラッチ６１の
出力信号を通過させるトランスファゲート６２ａと、ト
ランスファゲート６２ａを介して与えられる信号をラッ
チするためのラッチ回路を構成するインバータ６２ｂお
よび６２ｃと、リフレッシュサイクル活性化信号ＱＡＣ
Ｔの活性化時能動化され、インバータ６２ａの出力信号
に従って電源ブロック選択信号φＢｉを生成するＡＮＤ
回路６２ｄを含む。インバータ６２ｂおよび６２ｃは、
いわゆるインバータラッチを構成する。
【０２２２】この図３８に示す構成において、電源ブロ
ックデコード回路６０は、リフレッシュアドレスカウン
タからのリフレッシュアドレスビットＱＡｉおよび／Ｑ
Ａｉをデコードし、そのデコード結果を示す信号を出力
する。ラッチ６１においては、カウントアップ指示信号
ＣＵＰの活性化時トランスファゲート６１ａが導通し、
カウントアップ指示信号ＣＵＰの活性化により新たに生
成された電源ブロック選択信号を通過させ、インバータ
６１ｂおよび６１ｃが、この新たに生成された電源ブロ
ック選択信号をラッチする。リフレッシュサイクル期間
中、補のリフレッシュサイクル活性化信号／ＱＡＣＴが
非活性状態にあり、このラッチ６１の出力信号の変化に
かかわらず、ラッチ６２のラッチ内容は変化しない。
【０２２３】リフレッシュサイクル期間中は、ＡＮＤ回
路６２ｄが、バッファとして動作し、インバータ６２ｂ
および６２ｃによりラッチされた電源ブロック選択信号
を出力する。リフレッシュサイクルが完了し、リフレッ
シュサイクル活性化信号ＱＡＣＴがＬレベルの非活性状
態となると、ＡＮＤ回路６２ｄが不能動化され、電源ブ
ロック選択信号φＢｉがＬレベルの非活性状態となる。
これにより、電源スイッチ回路がすべて、非選択状態と
なり、消費電流が低減される。一方、補のリフレッシュ
サイクル活性化信号／ＱＡＣＴがＨレベルの活性状態と
なり、トランスファゲート６２ａが導通し、ラッチ６１
によりラッチされていた信号を取込みラッチし、新たな
電源ブロック選択信号をラッチする。
【０２２４】現サイクルにおけるリフレッシュ動作に何
ら悪影響を及ぼすことなく、次のサイクルにおけるリフ
レッシュアドレスのデコードにより電源ブロック選択信
号を生成してラッチすることができる。
【０２２５】図３９は、図３６に示すレジスタ６５の１
ビットのレジスタ回路の構成の一例を示す図である。図
３９において、レジスタ６０は、カウントアップ指示信
号φＣＵＰの活性化時導通し、リフレッシュアドレスカ
ウンタからのカウントビットを通過させるトランスファ
ゲート６５ａと、トランスファゲート６５ａを介して与
えられた信号をラッチするラッチ回路を構成するインバ
ータ６５ｂおよび６５ｃと、インバータ６５ｂの出力信
号を反転するインバータ６５ｄと、リフレッシュサイク
ル活性化信号ＱＡＣＴの活性化時能動化され、インバー
タ６５ｄの出力信号に従ってリフレッシュアドレスビッ
トＱＡｉを生成するＡＮＤ回路６５ｅを含む。
【０２２６】この図３９に示すレジスタ６５の構成にお
いて、カウントアップ指示信号φＣＵＰの活性化時イン
バータ６５ｂおよび６５ｃによりラッチされるリフレッ
シュアドレスビットが更新される。リフレッシュサイク
ル活性化信号ＱＡＣＴが活性化されると、このラッチし
たリフレッシュアドレスビットに従って、現サイクルで
利用されるリフレッシュアドレスビットＱＡｉが生成さ
れる。
【０２２７】マルチプレクサ２６が、ロウアドレスバッ
ファ／ラッチの前段に設けられる場合、このＡＮＤ回路
６５ｅを設ける必要はない。ロウアドレスバッファ／ラ
ッチが、内部ロウアドレス信号ビットのスタンバイサイ
クル時非活性状態に保持する機能を備えているためであ
る。
【０２２８】図４０は、カウントアップ指示信号ＣＵＰ
およびφＣＵＰを発生する構成を概略的に示す図であ
る。図４０において、カウントアップ指示信号発生部
は、リフレッシュサイクル活性化信号ＱＡＣＴを所定期
間遅延する遅延回路６７と、遅延回路６７の出力信号の
立上がりに応答してワンショットのパルス信号を生成す
るワンショットパルス発生回路６８と、リフレッシュサ
イクル活性化信号ＱＡＣＴを反転するインバータ回路６
９と、インバータ回路６９の出力信号の立上がりに応答
してワンショットのパルス信号を生成するワンショット
パルス発生回路７０を含む。ワンショットパルス発生回
路６８から、カウントアップ指示信号ＣＵＰが出力さ
れ、ワンショットパルス発生回路７０からカウントアッ
プ指示信号φＣＵＰが生成される。遅延回路６７の遅延
時間を適当な値に設定することにより、適当なタイミン
グで、リフレッシュサイクル期間内において、カウント
アップ動作をリフレッシュアドレスカウンタに行なわせ
ることができる。カウントアップ指示信号ＣＵＰおよび
φＣＵＰの活性化期間は、各回路のラッチ能力に応じ
て、適当な期間に定められればよい。
【０２２９】なお、このカウントアップ指示信号発生部
は、図２５に示すリフレッシュ指示制御回路２３に含ま
れていればよい。
【０２３０】なお、階層電源構成３において、電源ブロ
ック選択信号φＢｉは、選択状態のときＨレベルに設定
されている。しかしながら、適用される電圧供給線の電
圧レベルに応じて、これらの電源ブロック選択信号φＢ
ｉの選択状態時における論理レベルは適当に定められ
る。たとえば、電源スイッチ回路が、主接地線と副接地
線との間に設けられている場合、この電源ブロック選択
信号φＢｉは、選択状態のときにＨレベルになるが、電
源スイッチ回路が主電源線と副電源線との間に設けられ
ている場合には、この電源ブロック選択信号φＢｉは、
選択状態時、Ｌレベルとなる。
【０２３１】なお、図３６に示す構成において、ノーマ
ルモード時においては、セルフリフレッシュモード指示
信号ＳＲに従って、セレクタ６３が、マルチプレクサ２
６からのロウアドレス信号ビットＲＡ１を選択する。し
たがってこのロウアドレス信号ビットＲＡ１に従ってグ
ローバルブロックの選択が行なわれる。
【０２３２】以上のように、この発明の実施の形態６に
おける階層電源構成３に従えば、セルフリフレッシュモ
ード時、次サイクルにおいて用いられある源ブロック選
択信号を、現サイクルにおいてリフレッシュアドレスカ
ウンタのカウント値を増分して生成してデコードしてデ
コード結果をラッチすることにより生成している。した
がって、次サイクル開始時、電源ブロック選択信号のデ
コード動作が完了しており、次サイクル時において、高
速で、電源ブロック選択信号φＢｉの状態を設定するこ
とができ、リフレッシュサイクル時ワード線を早いタイ
ミングで選択状態へ駆動することができる。したがっ
て、リフレッシュモード時およびノーマルモード時にお
いてワード線の活性化タイミングを異ならせる必要がな
く、ワード線駆動部の構成が簡略化される。
【０２３３】［実施の形態７］ ［階層電源構成１］図４１は、この発明の実施の形態７
に従う半導体記憶装置のアレイ部の構成を概略的に示す
図である。図４１において、メモリマットは、８個のメ
モリブロックＭＡＢ１〜ＭＡＢ８に分割される。メモリ
ブロックＭＡＢ２〜ＭＡＢ８は、ノーマルメモリセルを
含むノーマルメモリブロックＮＭＡＢ２〜ＮＭＡＢ８を
それぞれ含む。メモリブロックＭＡＢ１は、ノーマルメ
モリブロックＮＭＡＢ１と、不良メモリセルを救済する
ためのスペアエレメントを含むスペアブロックＳＰＢを
含む。このメモリブロックＭＡＢ１は、先の図１１に示
すノーマルメモリサブアレイおよびスペアアレイで構成
されるブロックＲＢＸ♯に対応する。
【０２３４】メモリブロックＭＡＢ１〜ＭＡＢ８それぞ
れに対応して電源スイッチ回路ＳＷ１〜ＳＷ８が設けら
れる。これらの電源スイッチ回路ＳＷ１〜ＳＷ８は、先
の実施の形態６と同様、電源ブロック選択信号φＢ１〜
φＢ８に従って選択状態へ駆動される。メモリブロック
ＭＡＢ１のスペアブロックＳＰＢは、ノーマルメモリブ
ロックＮＭＡＢ１〜ＮＭＡＢ８に共有され、いずれのノ
ーマルメモリブロックにおける不良セル（不良行）をも
置換により救済することができる。また、各メモリブロ
ックＭＡＢ１〜ＭＡＢ８のブロックアドレスビットＲＡ
１〜ＲＡ３およびＱＡ１〜ＱＡ３の割当ては、先の実施
の形態６と同様であるとする。
【０２３５】まず、図４２を参照して、ノーマルモード
時の動作について説明する。このノーマルモードにおい
ては、与えられたアドレス信号（ロウアドレス信号）に
かかわらず、スペアブロックＳＰＢを含むメモリブロッ
クＭＡＢ１に対して設けられる電源スイッチ回路ＳＷ１
は選択状態へ駆動される。また、スペア判定前に、アド
レス指定されたワード線ＷＬを含むメモリブロックに対
する電源スイッチ回路も選択状態へ駆動する。図４２に
おいては、メモリブロックＭＡＢ２がアドレス指定され
たワード線ＷＬを含む状態を示す。他のメモリブロック
においては、電源スイッチ回路は非選択状態に保持され
る。不良メモリセルがアドレス指定されたか否かのスペ
ア判定がアドレス比較に基づいて次いで行なわれ、この
判定結果に従って、アドレス指定されたワード線または
スペアワード線が選択状態へ駆動される。
【０２３６】このスペア判定時前に、選択すべきメモリ
セルを含むメモリブロック（アドレスしていされたワー
ド線またはスペアワード線を含むメモリブロック）に対
する電源スイッチ回路は選択状態に駆動されている。し
たがって、実際に、選択すべきメモリセルを含むメモリ
ブロックにおいてワード線が選択状態へ駆動されるとき
には、安定に所定の電圧が供給されており、正確に、選
択すべきメモリセルを選択状態へ駆動することができ
る。この動作を、図４３に示す信号波形図を参照してよ
り詳細に説明する。
【０２３７】まず、アクティブサイクルが始まると、ア
レイ活性化信号ＲＡＣＴがＨレベルの活性状態へ駆動さ
れる。このアレイ活性化信号ＲＡＣＴの活性化に従っ
て、ロウアドレス信号ＲＡが確定し、アドレス指定され
たメモリブロックが指定される。このアレイ活性化信号
ＲＡＣＴの活性化に従って、与えられたロウアドレス信
号ＲＡにかかわらず、スペアブロックを含むメモリブロ
ックＭＡＢ１に対する電源ブロック選択信号φＢ１が活
性状態へ駆動される。また、このアドレス信号ＲＡに従
って、メモリブロックＭＡＢ２−ＭＡＢ８のいずれかが
選択され、対応の電源ブロック選択信号φＢ２−φＢ８
のいずれかが選択状態へ駆動される。このロウアドレス
信号ＲＡに従って、不良行が指定されたか否かのスペア
判定が行なわれる。スペア判定結果が、不良行がアドレ
ス指定されたことを示している場合（スペアヒット）、
スペアブロックＳＰＢに含まれるスペアワード線ＳＷＬ
が選択状態へ駆動される。一方、正常なノーマルメモリ
セルがアドレス指定されたと判定された場合（スペアミ
スのとき）には、ノーマルワード線ＮＷＬが選択状態へ
駆動される。
【０２３８】ワード線ＮＷＬまたはＳＷＬが選択状態へ
駆動されるとき、既に、対応のメモリブロックに対して
は、対応の電源スイッチ回路が選択状態とされて所定の
電圧を供給している。したがって、これらのワード線Ｎ
ＷＬまたはＳＷＬを正確に選択状態へ駆動することがで
きる。
【０２３９】このスペア判定に従ってメモリブロックの
選択を行なう場合、スペアヒット／ミスの判定が行なわ
れた後、対応のメモリブロックに対する電源スイッチ回
路が選択状態へ駆動される（図４３において破線波形で
示す）。この後、ワード線ＷＬまたはＳＷＬを選択状態
へ駆動する必要があり、したがって、ワード線活性化タ
イミングを遅らせる必要があり、アクセス時間が長くな
る。しかしながら、この不良ノーマルワード線がアドレ
ス指定されたか否かの判定前に、スペアブロックを含む
メモリブロックＭＡＢ１およびアドレス指定されたノー
マルワード線を含むメモリブロックに対する電源スイッ
チ回路を選択状態へ駆動することにより、このスペア判
定時間内において、対応の電源スイッチ回路から所定の
電圧を供給することができ、高速動作が実現される（ワ
ード線選択タイミングを遅らせる必要がない）。
【０２４０】次に、図４４および図４５を参照して、セ
ルフリフレッシュモード時の動作について説明する。セ
ルフリフレッシュモード時においては、図４４に示すよ
うに、スペア判定結果に従って、電源スイッチ回路の選
択が行なわれる。今、図４４に示すように、メモリブロ
ックＭＡＢ２のノーマルワード線ＮＷＬがリフレッシュ
アドレス信号ＱＡにより指定された場合を考える。この
ノーマルワード線ＮＷＬが正常であるか不良であるかの
スペア判定がアドレス比較により行なわれる。このと
き、電源スイッチ回路選択のためのデコード動作も並行
して実行されるが、電源ブロック選択信号は、すべて非
選択状態に保持される。スペアヒットと判定された場合
には、ノーマルワード線ＮＷＬに代えて、スペアワード
線ＳＷＬを選択状態へ駆動する必要がある。この場合に
は、このスペアヒット判定結果に従って、電源スイッチ
回路ＳＷ１を選択状態へ駆動する。残りの電源スイッチ
回路ＳＷ２−ＳＷ８は非選択状態に保持される。このス
ペアヒット判定結果に従って、スペアワード線ＳＷＬが
選択状態へ駆動され、ノーマルワード線ＮＷＬは非選択
状態に保持される。
【０２４１】一方、スペア判定結果がスペアミスを示し
ている場合には、電源スイッチ回路ＳＷ２が選択状態へ
駆動され、ノーマルワード線ＮＷＬが選択状態へ駆動さ
れる。
【０２４２】リフレッシュモード時においては、データ
アクセスを要求されないため、スペア判定後、電源スイ
ッチ回路を選択状態へ駆動しても、特に問題は生じな
い。選択すべきメモリセルが属するメモリブロックに対
する電源スイッチ回路のみを選択状態へ駆動することに
より、リフレッシュモード時における消費電流を低減す
ることができる。
【０２４３】図４６（Ａ）は、電源ブロック選択信号φ
Ｂ１を発生する電源ブロックデコード回路の構成の一例
を示す図である。図４６（Ａ）において、電源ブロック
デコード回路は、リフレッシュアドレスビット／ＱＡ
１、ＱＡ２およびＱＡ３を受けるＮＡＮＤ回路７１と、
補のアレイ活性化信号／ＲＡＣＴと補のスペアヒット信
号／ＳＨＩＴとＮＡＮＤ回路７１の出力信号とを受けて
電源ブロック選択信号φＢ１を出力するＮＡＮＤ回路７
２を含む。アレイ活性化信号／ＲＡＣＴは、ノーマルモ
ード時において、アクティブサイクルが始まるとＬレベ
ルに設定される。スペアヒット信号／ＳＨＩＴは、不良
セルがアドレス指定されたときに、Ｌレベルに設定され
る。ＮＡＮＤ回路７１は、メモリブロックＭＡＢ１が指
定されたとき、Ｌレベルの信号を出力する。次に、この
図４６（Ａ）に示す電源ブロックデコード回路の動作
を、図４６（Ｂ）に示す信号波形図を参照して説明す
る。
【０２４４】ノーマルモード時においては、アクティブ
サイクルが始まると、補のアレイ活性化信号／ＲＡＣＴ
はＬレベルに駆動される。したがって、スペアヒット信
号／ＳＨＩＴおよびＮＡＮＤ回路７１の出力信号の状態
にかかわらず、電源ブロック選択信号φＢ１が活性状態
へ駆動される。すなわち、ノーマルモード時において
は、アクティブサイクルが始まると、電源ブロック選択
信号φＢ１が選択状態へ駆動される。
【０２４５】リフレッシュモード時にはおいては、アレ
イ活性化信号／ＲＡＣＴはＨレベルに固定される。リフ
レッシュサイクル時に、リフレッシュサイクル活性化信
号ＱＡＣＴがＨレベルの活性状態へ駆動され、応じて、
リフレッシュアドレス信号ＱＡが確定状態となる。スペ
ア判定が行なわれ、スペアヒットの場合、スペアヒット
信号／ＳＨＩＴがＬレベルとなり、電源ブロック選択信
号φＢ１がＨレベルの選択状態へ駆動される。次いで、
スペアブロックのスペアワード線が選択状態へ駆動され
る。
【０２４６】一方、スペアヒット信号／ＳＨＩＴがＨレ
ベルであり、スペア置換を行なう必要がない場合には、
電源ブロック選択信号φＢ１は、ＮＡＮＤ回路７１の出
力信号に従って選択／非選択状態へ駆動される。メモリ
ブロックＭＡＢ１がアドレス指定されたときには、ＮＡ
ＮＤ回路７１の出力信号がＬレベルとなり、応じて、電
源ブロック選択信号φＢ１が選択状態（Ｈレベル）へ駆
動される。一方、他のメモリブロックＭＡＢ２−ＭＡＢ
８のいずれかがアドレス指定された場合には、ＮＡＮＤ
回路７１の出力信号はＨレベルであり、電源ブロック選
択信号φＢ１はＬレベルを維持する。
【０２４７】なお、この図４６（Ａ）に示す電源ブロッ
クデコード回路の構成において、スペアヒット信号／Ｓ
ＨＩＴがＬレベルのときに、ＮＡＮＤ回路７１の出力信
号がＬレベルとされ、対応のメモリブロックＭＡＢ１が
アドレス指定されても特に問題はない。この場合、スペ
アヒットであり、メモリブロックＭＡＢ１が選択される
ためである。このスペアヒット信号／ＳＨＩＴの状態確
定後に、電源ブロック選択信号φＢ１を選択／非選択状
態に駆動するためには、ＮＡＮＤ回路７１に、さらに、
スペアヒット信号ＳＨＩＴを与えればよい。スペアヒッ
ト／ミス判定結果確定後、ＮＡＮＤ回路７１の出力信号
が確定し、応じて、電源ブロック選択信号φＢ１が選択
状態へ駆動される。
【０２４８】図４７（Ａ）は、電源ブロック選択信号φ
Ｂｊ（ｊ＝２−８）に対する電源ブロックデコード回路
の構成を示す図である。図４７（Ａ）において、電源ブ
ロックデコード回路は、セルフリフレッシュモード指示
信号／ＳＲを反転するインバータ回路７３と、リフレッ
シュアドレスビットＱＡ１−ＱＡ３および／ＱＡ１−／
ＱＡ３の所定の組合せを受けるＮＡＮＤ回路７４と、セ
ルフリフレッシュモード指示信号／ＳＲとロウアドレス
ビットＲＡ１−ＲＡ３および／ＲＡ１−／ＲＡ３の所定
の組合せを受けるＮＡＮＤ回路７５と、インバータ回路
７３の出力信号ＳＲとＮＡＮＤ回路７４の出力信号とス
ペアヒット信号／ＳＨＩＴとを受けるＮＡＮＤ回路７６
と、ＮＡＮＤ回路７５および７６の出力信号を受けて電
源ブロック選択信号φＢｊ（ｊ＝２−８）を生成するＮ
ＡＮＤ回路７７を含む。セルフリフレッシュモード指示
信号／ＳＲに代えてリフレッシュサイクル活性化信号／
ＱＡＣＴが用いられてもよい。次に、この図４７（Ａ）
に示す電源ブロックデコード回路の動作を、図４７
（Ｂ）に示す信号波形図を参照して説明する。
【０２４９】ノーマルモード時においては、アレイ活性
化信号ＲＡＣＴが活性化されると、ロウアドレス信号Ｒ
Ａが確定する。このロウアドレス信号ＲＡが確定する
と、ノーマルモード時においては、セルフリフレッシュ
モード指示信号／ＳＲがＨレベルであるため、ＮＡＮＤ
回路７５の出力信号がロウアドレスビットＲＡ１−ＲＡ
３および／ＲＡ１−／ＲＡ３に従ってＨレベルまたはＬ
レベルとなる。ＮＡＮＤ回路７６の出力信号は、ノーマ
ルモード時においては、Ｈレベルであり、したがってＮ
ＡＮＤ回路７５の出力信号に従って電源ブロック選択信
号φＢｊが選択／非選択状態に駆動される。
【０２５０】一方、セルフリフレッシュモードにおいて
は、セルフリフレッシュモード指示信号／ＳＲがＬレベ
ルとなり、ＮＡＮＤ回路７５の出力信号はＨレベルに設
定される。セルフリフレッシュモード指示信号ＳＲはＨ
レベルである。セルフリフレッシュモード時において、
リフレッシュサイクル活性化信号ＱＡＣＴがＨレベルの
活性状態へ駆動されると、リフレッシュアドレス信号Ｑ
Ａが確定状態となる。このリフレッシュアドレス信号Ｑ
Ａに従ってスペア判定が行なわれ、スペアヒット信号／
ＳＨＩＴがＨレベルまたはＬレベルに駆動される。スペ
アヒット時においては、スペアヒット信号／ＳＨＩＴが
Ｌレベルとなり、ＮＡＮＤ回路７６の出力信号はＨレベ
ルとなり、電源ブロック選択信号φＢｊはＬレベルを維
持する。一方、スペア判定の結果、スペアミスの場合に
は、スペアヒット信号／ＳＨＩＴはＨレベルを保持す
る。したがって、ＮＡＮＤ回路７４の出力信号に従っ
て、電源ブロック選択信号φＢｊが選択／非選択状態へ
駆動される。
【０２５１】この図４７（Ａ）に示す構成において、ス
ペア判定結果が確定する前に、ＮＡＮＤ回路７４の出力
信号に従って電源ブロック選択信号φＢｊが選択状態へ
駆動されるのを防止するため、ＮＡＮＤ回路７４に、ス
ペアヒット信号ＳＨＩＴが入力として与えられてもよ
い。
【０２５２】［変更例］図４８は、この階層電源構成１
の変更例の構成を示す図である。この図４８に示す構成
においては、ワード線駆動タイミング制御回路７８が、
セルフリフレッシュモード指示信号ＳＲに従って、ワー
ド線駆動信号φＷＬの活性化タイミングを異ならせる。
このワード線駆動タイミング制御回路７８は、ノーマル
モード時においては、ワード線活性化信号φＲＸに従っ
てワード線駆動信号φＷＬを生成する。一方、セルフリ
フレッシュモード時においては、このワード線駆動信号
φＷＬは、ワード線活性化信号φＲＸを遅延して生成さ
れる。このワード線駆動タイミング制御回路７８の構成
は、先の図２９に示す構成と同じである。ワード線駆動
タイミング制御回路７８を用いることにより、セルフリ
フレッシュモード時において、電源ブロック選択信号φ
Ｂｉの活性化タイミングが遅れる場合においても、応じ
てワード線選択タイミングを遅らせることにより、正確
に、ワード線選択動作を行なうことができる。このワー
ド線駆動信号φＷＬは、スペアワード線およびノーマル
ワード線両者の活性化タイミングを決定する。
【０２５３】［変更例２］図４９は、この発明の実施の
形態７の階層電源構成１の変更例２の構成を示す図であ
る。図４９においては、電源ブロック選択信号発生部の
構成を示す。図４９において、電源ブロック選択信号発
生部は、セルフリフレッシュモード指示信号ＳＲに応答
してリフレッシュアドレスカウンタ２５からのセルフリ
フレッシュアドレスとマルチプレクサ２６からの内部ロ
ウアドレス信号ＲＡの一方を選択するマルチプレクサ８
０と、アレイ活性化信号ＲＡＣＴとカウントアップ指示
信号ＣＵＰを受けるＯＲ回路８１と、ＯＲ回路８１の出
力信号の活性化に応答して活性化され、マルチプレクサ
８０から与えられたアドレス信号に対するスペア判定を
行なうスペア判定回路８２と、マルチプレクサ８０から
のアドレス信号とセルフリフレッシュモード指示信号Ｓ
Ｒとスペア判定回路８２からのスペアヒット信号ＳＨＩ
Ｔに従って電源ブロックアドレス信号のデコードを行な
う電源ブロックデコード回路８３と、カウントアップ指
示信号ＣＵＰに従って電源ブロックデコード回路８３の
出力する電源ブロック選択信号をラッチするラッチ８４
と、リフレッシュサイクル活性化信号ＱＡＣＴに応答し
てラッチ８４のラッチ信号を取込み転送するラッチ８５
と、セルフリフレッシュモード指示信号ＳＲに従ってラ
ッチ８５の出力信号および電源ブロックデコード回路８
３の出力信号の一方を選択するマルチプレクサ（ＭＵ
Ｘ）８６を含む。
【０２５４】電源ブロックデコード回路８３の構成は、
図４６（Ａ）および図４７（Ａ）に示す構成と同じであ
り、セルフリフレッシュモード指示信号ＳＲおよびスペ
アヒット信号ＳＨＩＴとロウアドレス信号ＲＡまたはＱ
Ａに従って電源ブロック選択信号φＢｉを生成する。ラ
ッチ８４および８５は、図３８に示す構成と同じであ
り、カウントアップ指示信号の活性化時ラッチ８４が電
源ブロックデコード回路８３の出力信号を取込みラッチ
し、ラッチ８５が、リフレッシュサイクル活性化信号Ｑ
ＡＣＴの非活性化時このラッチ８４の出力信号を取込み
ラッチし、次いで、リフレッシュサイクル活性化信号Ｑ
ＡＣＴの活性化に応答してラッチした信号を出力する。
【０２５５】マルチプレクサ８６は、セルフリフレッシ
ュモード時にはラッチ８５の出力信号を選択して出力
し、またノーマルモード時には、電源ブロックデコード
回路８３の出力信号を選択する。このマルチプレクサ８
６からの電源ブロック選択信号φＢｉが電源スイッチ回
路へ与えられる。
【０２５６】電源ブロック選択信号発生部は、さらに、
スペア判定回路８２の出力するスペアヒット信号ＳＨＩ
Ｔをカウントアップ指示信号ＣＵＰに従ってラッチする
ラッチ８７と、リフレッシュサイクル活性化信号ＱＡＣ
Ｔに従ってラッチ８７の出力信号を取込みかつ転送する
ラッチ８８と、セルフリフレッシュモード指示信号ＳＲ
に従ってスペア判定回路８２の出力するスペアヒット信
号ＳＨＩＴおよびラッチ８８の出力する信号の一方を選
択するマルチプレクサ（ＭＵＸ）８９を含む。ラッチ８
７および８８は、ラッチ８４および８５と同じ構成を備
える。
【０２５７】マルチプレクサ２６は、セルフリフレッシ
ュモード時には、レジスタ６５からのリフレッシュアド
レス信号ＱＡを選択し、ノーマルモード時には、外部か
らのロウアドレス信号ＲＡを選択する。リフレッシュア
ドレスカウンタ２５およびレジスタ６５は、先の図３６
に示す構成と同じである。
【０２５８】この図４９に示す構成においては、１つ前
のリフレッシュサイクルにおいて、次のサイクルにおけ
るスペア判定および電源ブロックデコード動作が実行さ
れる。これらの判定結果およびデコード結果は、次のリ
フレッシュサイクルにおいて出力される。したがって、
前のサイクルにおいて、既にデコード動作は完了してお
り、次のリフレッシュサイクル実行時において、高速で
電源ブロック選択信号φＢｉおよびスペアヒット信号Ｓ
ＨＩＴを選択／非選択状態へ駆動することができる。こ
れにより、リフレッシュサイクル時において、ワード線
選択タイミングを遅らせる必要がなく、ワード線駆動制
御部の構成を簡略化することができる。
【０２５９】ノーマルモード時においていは、マルチプ
レクサ８０は、マルチプレクサ２６からの内部アドレス
信号Ａｄを選択してスペア判定回路８２の電源ブロック
デコード回路８３へ与える。このスペア判定回路８２の
出力するスペアヒット信号ＳＨＩＴはマルチプレクサ８
９により選択されて出力され、また電源ブロックデコー
ド回路８３の出力する電源ブロック選択信号がマルチプ
レクサ８６により選択されて出力される。ラッチ８４、
８５、８７および８８がこのノーマルモード時において
バイパスされる。したがって、アレイ活性化信号が活性
化されると、スペア判定回路８２が判定動作を行ない、
その判定結果に従ってスペアヒット信号ＳＨＩＴが生成
される。ノーマルモード時においては、電源ブロックデ
コード回路８３は、このスペアヒット信号ＳＨＩＴにか
かわらず、マルチプレクサ８０からのアドレス信号をデ
コードして、スペアブロックを含むメモリブロックＭＡ
Ｂ１およびアドレス指定されたメモリブロックに対する
電源ブロック選択信号を選択状態へ駆動する。
【０２６０】この図４９に示す構成を利用することによ
り、ノーマルモード時のアクセス時間を増大させること
なく、セルフリフレッシュモード時の消費電流を低減す
ることができる。
【０２６１】以上のように、この発明の実施の形態７の
階層電源構成に従えば、ノーマルモード時には、スペア
ブロックを含むメモリブロックおよびアドレス指定され
たメモリブロックをスペア判定結果にかかわらず、選択
状態へ駆動し、またリフレッシュモード時において、ア
ドレス指定されたメモリブロックに対する電源スイッチ
回路を選択状態へ駆動しているため、ノーマルモード時
においては、スペア判定結果確定前に、電源スイッチ回
路からの電圧を安定に供給することができ、高速アクセ
スが可能となり、またリフレッシュモード時において
は、必要最小限のメモリブロックに対してのみ所定の電
圧が供給されるため、消費電流を低減することができ
る。
【０２６２】［階層電源構成２］図５０（Ａ）および図
５０（Ｂ）は、この発明の実施の形態７に従う階層電源
構成２の動作を図解する図である。図５０（Ａ）におい
て、ノーマルモード時、アレイ活性化信号の活性化に応
答してスペアブロックＳＰＢを含むメモリブロックＭＡ
Ｂ１およびアドレス指定されたメモリブロック両者に対
する電源スイッチ回路を選択状態へ駆動する。図５０
（Ａ）においては、メモリブロックＭＡＢ２がアドレス
指定された状態を示す。アレイ活性化信号ＲＡＣＴが活
性化され、アクティブサイクルが始まると、まずスペア
ブロックを含むメモリブロックＭＡＢ１およびアドレス
指定されたメモリブロックＭＡＢ２を選択状態へ駆動す
ることにより、スペア判定結果を待つ必要がなく、高速
で、所望の電圧を供給することができる。
【０２６３】次に、図５０（Ｂ）に示すように、スペア
判定結果が確定すると、そのスペア判定結果に従って、
選択すべきメモリセルを含むメモリブロックに対する電
源スイッチ回路のみを選択状態へ駆動する。図５０
（Ｂ）においては、メモリブロックＭＡＢ２のノーマル
ワード線ＮＷＬが選択状態へ駆動され、電源スイッチ回
路ＳＷ２は選択状態に保持され、一方、メモリブロック
ＭＡＢ１に対する電源スイッチ回路ＳＷ１は、非選択状
態へ駆動される状態を示す。この判定結果後、ノーマル
ワード線ＮＷＬは、選択状態へ駆動される。したがっ
て、この選択ノーマルワード線駆動時において、安定に
電源スイッチ回路ＳＷ２から電圧が供給されており、高
速かつ正確に、選択ノーマルワード線を選択状態へ駆動
することができる。また、メモリブロックＭＡＢ１が、
非選択状態に保持されるため、電源スイッチ回路ＳＷ１
は非選択状態へ駆動することにより消費電流を低減する
ことができる。
【０２６４】リフレッシュモード時においては、先の図
４４に示すように、選択すべきメモリセルを含むメモリ
セルブロックに対する電源スイッチ回路のみが選択状態
へ駆動され、残りの電源スイッチ回路は非選択状態に保
持される。これにより、リフレッシュサイクル時におけ
る消費電流を低減する。
【０２６５】図５１（Ａ）は、電源ブロック選択信号φ
Ｂ１に対する電源ブロックデコード回路の構成を示す図
である。図５１（Ａ）において、電源ブロックデコード
回路は、アレイ活性化信号／ＲＡＣＴの立下がりに応答
してワンショットのＬレベルのパルス信号を生成するワ
ンショットパルス発生回路９０と、ロウアドレスビット
／ＲＡ１、ＲＡ２およびＲＡ３を受けるＮＡＮＤ回路９
１と、リフレッシュアドレスビット／ＱＡ１、ＱＡ２お
よびＱＡ３を受けるＮＡＮＤ回路９２と、ワンショット
パルス発生回路９０の出力信号とＮＡＮＤ回路９１およ
び９２の出力信号とスペアヒット信号／ＳＨＩＴとを受
けて電源ブロック選択信号φＢ１を出力するＮＡＮＤ回
路９３を含む。アドレスビット／ＲＡ１、ＲＡ２、ＲＡ
３、／ＱＡ１、ＱＡ２およびＱＡ３は、スタンバイ時Ｌ
レベルである。次に、図５１（Ａ）に示す電源ブロック
デコード回路の動作を、図５１（Ｂ）に示す信号波形図
を参照して説明する。
【０２６６】アクティブサイクルが始まると、アレイ活
性化信号／ＲＡＣＴがＬレベルに立下がる。このアレイ
活性化信号／ＲＡＣＴの立下がりに応答して、ワンショ
ットパルス発生回路９０は、所定期間Ｌレベルとなるワ
ンショットのパルス信号を生成する。応じて、ＮＡＮＤ
回路９３の出力する電源ブロック選択信号φＢ１がＨレ
ベルに立上がる。一方、ＮＡＮＤ回路９１が、与えられ
たアドレスビット／ＲＡ１、ＲＡ２およびＲＡ３をデコ
ードする。メモリブロックＭＡＢ１がアドレス指定され
ている場合には、このＮＡＮＤ回路９１の出力信号が、
またＬレベルとなり、ＮＡＮＤ回路９３の出力する電源
ブロック選択信号φＢ１がＨレベルへ駆動される。この
状態においては、スペアワード線が使用されるか否かに
かかわらず、電源ブロック選択信号φＢ１は、このアク
ティブサイクル期間中Ｈレベルとなる。
【０２６７】一方、メモリブロックＭＡＢ１と異なるメ
モリブロックがアドレス指定されている場合、ＮＡＮＤ
回路９１の出力信号はＨレベルとなる。この状態におい
ては、ワンショットパルス発生回路９０の出力信号がＨ
レベルに立上がる前に、スペア判定結果に従って、スペ
アヒット信号ＳＨＩＴがＨレベルまたはＬレベルに駆動
される。ノーマルワード線が使用される場合には、スペ
アヒット信号／ＳＨＩＴはＨレベルを保持する。したが
って、この状態においては、ワンショットパルス発生回
路２０の出力信号の立上がりに応答して、電源ブロック
選択信号φＢ１がＬレベルに立下がる。このメモリブロ
ックにおいて行選択が行なわれる。
【０２６８】一方、ＮＡＮＤ回路９１の出力信号がＨレ
ベルであり、他のメモリブロックが指定されている状態
において、スペアヒット信号／ＳＨＩＴがＬレベルに立
下がると、電源ブロック選択信号φＢ１は、Ｈレベルを
保持する。このワンショットパルス発生回路９０の出力
するパルス信号のパルス幅をスペアヒット信号／ＳＨＩ
Ｔが確定状態となるための時間幅に設定することによ
り、電源ブロック選択信号φＢ１は、対応のメモリブロ
ックＭＡＢ１の使用／不使用に応じて、選択／非選択状
態に駆動することができる。
【０２６９】図５２は、電源ブロック選択信号φＢｊ
（ｊ＝２−８）に対する電源ブロックデコード回路の構
成を示す図である。この図５２に示す電源ブロックデコ
ード回路は、図４７（Ａ）に示す電源ブロックデコード
回路と以下の点において異なっている。すなわち、ＮＡ
ＮＤ回路７５とＮＡＮＤ回路７７の間に、ＮＡＮＤ回路
７５の出力信号とスペアヒット信号ＳＨＩＴを受けるＯ
Ｒ回路９４が配置される。他の構成は、図４７（Ａ）に
示す構成と同じであり、対応する部分には同じ参照番号
を付しその詳細説明は省略する。
【０２７０】この図５２に示す電源ブロックデコード回
路の構成において、アドレスビットＲＡ１−ＲＡ３およ
び／ＲＡ１−／ＲＡ３に従って、アクティブサイクル開
始時、電源ブロック選択信号φＢｉが選択／非選択状態
へ駆動される。スペアビット信号ＳＨＩＴがＬレベルの
ときには、そのアクティブサイクル期間中、電源ブロッ
ク選択信号φＢｉが、アドレスビットＲＡ１−ＲＡ３お
よび／ＲＡ１−／ＲＡ３に従った状態に保持される。一
方、スペアヒット信号ＳＨＩＴがＨレベルに駆動される
と、ＯＲ回路９４の出力信号がＨレベルとなる。ノーマ
ルモード時において、ＮＡＮＤ回路７６の出力信号はＨ
レベルである。したがって、このスペアヒット信号ＳＨ
ＩＴの立上がりに応答して、電源ブロック選択信号φＢ
ｊがＬレベルに立下がる。これにより、スペアワード線
が使用されるとき、スペアブロックを含むメモリブロッ
クに対する電源スイッチ回路のみが選択状態に駆動さ
れ、このアドレス指定された不良ノーマルワード線を含
むメモリブロックに対する電源スイッチ回路は非選択状
態へ駆動される。
【０２７１】なお、図５１（Ａ）および図５２に示す電
源ブロックデコード回路のリフレッシュモード時におけ
る動作は、図４６（Ａ）および図４７（Ａ）に示す電源
ブロックデコード回路の動作と同じであり、したがっ
て、それらの動作波形は図４６（Ｂ）および図４７
（Ｂ）にそれぞれ示す信号波形と同じである。すなわ
ち、リフレッシュサイクル時において、選択状態へ駆動
すべきメモリセル行を含むメモリセルブロックに対して
のみ電源スイッチ回路が選択状態へ駆動される。
【０２７２】なお、この図５１および図５２に示す電源
ブロックデコード回路の構成に対し、図４９に示す回路
構成を利用することができる。すなわちリフレッシュモ
ード時において、前のサイクルのリフレッシュアドレス
カウンタからのリフレッシュアドレス信号に従って、次
サイクルにおける電源ブロック選択信号の選択／非選択
状態を決定することができる。
【０２７３】以上のように、この実施の形態７に従え
ば、ノーマルモード時においては、アドレス指定された
メモリブロックを選択状態へ駆動し、次いで、選択すべ
きメモリセル行を含むメモリブロックに対してのみ電源
スイッチ回路を選択状態に保持しているため、アクティ
ブサイクル時の消費電流を低減することができる。ま
た、アクティブサイクル開始と同時に、アドレス指定さ
れたメモリブロックおよびスペアブロックを含むメモリ
ブロックに対する電源スイッチ回路を選択状態に駆動し
ており、アクセス時間が増加するのを防止することがで
きる。
【０２７４】上述の説明において、スペアワード線を含
むメモリブロックについて説明している。しかしなが
ら、スペアコラムを救済する構成に対しても、この階層
電源構成を利用することができる。
【０２７５】また、スペアブロックを含むメモリブロッ
クは、１つであるとこの実施の形態７において説明して
いる。しかしながら、先の実施の形態１から５に対して
も、この実施の形態７の階層電源構成を適用することが
できる。また、繰返し回路はメモリセルデータを検知・
増幅するセンスアンプであってもよい。
【０２７６】
【発明の効果】以上のように、この発明に従えば、スペ
ア線を、複数のメモリブロックのノーマル線と置換可能
なように構成しているため、スペア線を効率的に利用す
ることができ、またフレキシブルリダンダンシィ構成を
利用しているため、スペアデコーダの数も低減すること
ができ、アレイ面積増加を抑制することができる。
【０２７７】また、メモリブロックそれぞれに対し電源
スイッチ回路を設け、ノーマルモード時とリフレッシュ
モード時とで選択状態へ駆動される電源スイッチ回路の
数を異ならせているため、アクセス時間を低下させるこ
となく、消費電流を低減することができる。また、スペ
アブロックを含む構成においては、スペアブロックを含
むメモリブロックに対する電源スイッチ回路は、常時ア
クティブサイクル開始に応答して選択状態へ駆動してい
るため、スペア判定を待つことなくスペアブロックに対
して電源スイッチ回路から所定の電圧を供給することが
でき、アクセス時間の増加を抑制することができる。
【０２７８】すなわち、請求項１の発明に従えば、複数
のスペアローカルデータバスのうち所定数のスペアロー
カルデータバスをスペアグローバルデータバスへ同時に
接続するように構成しているため、スペアアレイの列数
が少なくスペアローカルデータバスの寄生容量が小さい
場合においても、ノーマルメモリセルアクセス時におけ
るノーマルローカルデータバスおよびノーマルグローバ
ルデータバスにおける寄生容量と同じ大きさの寄生容量
をスペアグローバルデータバスに存在させることが可能
となり、スペアメモリアクセス時における信号伝搬遅延
時間がノーマルメモリセルアクセス時の信号伝搬遅延時
間と異なることにより内部タイミングのミスマッチが生
じるのを防止することができる。
【０２７９】請求項２に係る発明に従えば、このスペア
グローバルデータバスに同時に接続されるスペアローカ
ルデータバスの数は、１つのスペアローカルデータバス
と１つのローカルデータバスの容量比で与えるように構
成しているため、正確に、スペアメモリセルアクセス時
とノーマルメモリセルアクセス時における信号伝搬遅延
を同じとすることができる。
【０２８０】請求項３に係る発明に従えば、スペアアレ
イのスペアメモリセル列は、対応のメモリブロックの複
数のメモリサブアレイの各列と置換可能なように構成し
ているため、スペア列およびスペアデコーダの利用効率
を向上させることができる。
【０２８１】請求項４に係る発明に従えば、複数の第１
のメモリブロックの特定の第１のメモリブロックにスペ
アメモリセルを行列状に配置し、複数の第１のメモリブ
ロックの不良行とスペアメモリセル行とを置換可能なよ
うに構成していたので、スペア行の利用効率を改善する
ことができ、またスペアロウデコーダの利用効率を向上
させることができる。
【０２８２】請求項５に係る発明に従えば、第１のメモ
リブロックと交互に第２のメモリブロックを配置し、特
定の第２のメモリブロックに行列状にスペアメモリセル
を配置し、この第２のメモリブロックのスペア行を、複
数の第２のメモリブロックの任意の不良行と置換可能な
ように構成しているため、請求項４の発明と同様、スペ
アロウデコーダおよびスペア行の利用効率を向上させる
ことができる。
【０２８３】また、第１および第２のメモリブロックを
交互に配置することにより、第１および第２のメモリブ
ロックそれぞれが行を選択するような場合においても、
スペア行とノーマル行が同時に１つのメモリブロック内
において同時に選択状態へ駆動される状態を防止するこ
とができる。
【０２８４】請求項６に係る発明に従えば、メモリブロ
ックの間にセンスアンプを配置しているため、センスア
ンプの利用効率が改善されるとともに、センスアンプを
共有するメモリブロックは異なるメモリブロック群に含
まれており、センスアンプを共有するメモリブロックの
一方のスペア行が対をなすメモリブロックの不良ノーマ
ルワード線を救済する状態が生じるのを防止することが
でき、正確な不良ノーマル行の置換による救済を行なう
ことができる。
【０２８５】請求項７に係る発明に従えば、第１のメモ
リブロックおよび第２のメモリブロックおよびスペアア
レイを有するメモリアレイを２つ設け、通常動作モード
時には、第１および第２のメモリアレイから１つのメモ
リブロックを選択し、特定動作モード時には、第１およ
び第２のメモリアレイそれぞれから所定数のメモリブロ
ックを同時に選択状態へ駆動しているため、１つのメモ
リブロックにおいてノーマル行とスペア行が同時に選択
状態へ駆動されるのを防止することができ、正確に所定
の動作モードを行なうことができる。
【０２８６】請求項８に係る発明に従えば、第１および
第２のメモリブロックを交互に配置し、また第３および
第４のメモリブロックを交互に配置し、第１のメモリブ
ロックの特定のメモリブロックにおいて、第３のメモリ
ブロックの不良ノーマル行と置換可能なスペア行を配置
し、第２のメモリブロックの特定のメモリブロックに
は、第４のメモリブロックの不良ノーマル行と置換可能
なスペア行を配置し、また第３および第４のメモリブロ
ックのそれぞれの特定のメモリブロックには第１および
第２のメモリブロックの不良ノーマル行と置換可能なス
ペア行を配置し、特定の動作モード時には、第１および
第２のメモリブロックから１つおよび第３および第４の
メモリブロックから１つのメモリブロックを選択状態へ
駆動するように構成しているため、特定の動作モード時
においても、ノーマル行とスペア行が１つのメモリブロ
ック内において同時に選択状態へ駆動されるのを防止す
ることができ、正確に特定動作モードを、フレキシブル
リダンダンシィ構成の特徴を損なうことなく実行するこ
とができる。
【０２８７】請求項９に係る発明に従えば、メモリブロ
ック間にセンスアンプを配置し、センスアンプを隣接メ
モリブロックで共有する構成としているため、シェアー
ドセンスアンプ構成においても、動作目的にかかわらず
正確に、不良メモリセル行の置換による救済を行なうこ
とができる。
【０２８８】請求項１０に係る発明に従えば、第１のメ
モリブロックの１つが選択されるときには、第３のメモ
リブロックの１つを選択状態へ駆動しているため、アド
レス割当てを複雑化することなく容易に複数のメモリブ
ロックを選択状態へ駆動することができる。
【０２８９】請求項１１に係る発明に従えば、繰返し回
路群それぞれの電源スイッチ回路をノーマルモード時と
リフレッシュモード時において、選択される数を異なら
せているため、ノーマルモード時のアクセス時間を増加
させることなく、リフレッシュモード時の消費電流を低
減することが可能となる。
【０２９０】請求項１２に係る発明に従えば、請求項１
１の制御手段が、ノーマルモード時とリフレッシュモー
ド時で、異なる数のアドレスビットをデコードし、リフ
レッシュモード時において、多くの数のアドレスビット
をデコードしているため、ノーマルモード時のデコード
時間はリフレッシュモード時のデコード時間より短くす
ることができ、ノーマルモード時のアクセス時間を低減
することができ、またリフレッシュモード時の選択状態
に駆動される電源スイッチ回路の数を低減することがで
き、消費電流を低減することができる。
【０２９１】請求項１３に係る発明に従えば、請求項１
１の制御手段が、ノーマルモード時には、選択メモリブ
ロックを含むグローバルブロックに対する電源スイッチ
回路を選択状態へ駆動し、リフレッシュモード時には、
アドレス指定されるメモリブロックに対する電源スイッ
チ回路を選択状態へ駆動するように構成しているため、
ノーマルモード時にはデコード時間に要する時間を短縮
することができ、またリフレッシュモード時において選
択状態へ駆動される電源スイッチ回路の数を低減するこ
とができる。
【０２９２】請求項１４に係る発明に従えば、請求項１
１の装置において、ノーマルモード時におけるワード線
駆動タイミングよりもリフレッシュモード時におけるワ
ード線駆動タイミングを遅らせているため、リフレッシ
ュモード時において、電源スイッチ回路からの電圧が安
定化しており、正確に選択状態へ駆動することができ、
回路誤動作を防止することができる。
【０２９３】請求項１５に係る発明に従えば、請求項１
１の装置において、制御手段が、リフレッシュモード時
アドレス指定されたワード線を含むメモリブロックに対
してのみ電源スイッチ回路を選択状態に駆動しているた
め、消費電流を低減することができる。
【０２９４】請求項１６に係る発明に従えば、請求項１
１の装置において、リフレッシュモード時には、前のサ
イクルにおいて、リフレッシュアドレスをデコードし
て、電源ブロック選択信号を生成してラッチし、リフレ
ッシュサイクル開始時に、このデコードしかつラッチさ
れた電源ブロック選択信号に従って電源スイッチ回路を
選択しているため、デコード動作に要する時間を見かけ
上なくすことができ、リフレッシュモード時において、
ワード線選択タイミングを遅らせる必要がなく、ワード
線選択制御系の構成を簡略化することができる。
【０２９５】請求項１７に係る発明に従えば、ノーマル
モード時にスペアブロックを含むメモリブロックに対す
る電源スイッチ回路を常に選択状態へ駆動し、リフレッ
シュモード時においては、スペア判定結果に従って選択
状態へ駆動すべきメモリセルを含むメモリブロックに対
してのみ電源スイッチ回路を選択状態へ駆動しているた
め、スペア判定結果をノーマルモード時において待つ必
要がなく、高速で、スペアブロックを含むメモリブロッ
クに所定の電圧を供給することができ、またリフレッシ
ュモード時において消費電流を低減することができる。
【０２９６】請求項１８に係る発明に従えば、請求項１
７の装置において、制御手段が、ノーマルモード時、ア
ドレス指定されたメモリブロックの電源スイッチ回路へ
選択状態へ駆動しているため、スペアヒット／ミスにか
かわらず、選択状態へ駆動される可能性のあるワード線
を含むメモリブロックに対し早いタイミングで所定の電
圧を供給することができる。
【０２９７】請求項１９に係る発明に従えば、請求項１
７の装置において、リフレッシュモード時において、ワ
ード線選択タイミングをノーマルモード時のそれよりも
遅らせているため、リフレッシュモード時において、電
圧が安定化したワード線選択状態へ駆動することがで
き、正確にリフレッシュ動作を行なうことができる。
【０２９８】請求項２０に係る発明に従えば、請求項１
７の装置において、前のリフレッシュサイクルにおいて
次のリフレッシュサイクルにおいて用いられる電源ブロ
ック選択信号を生成しかつラッチしているため、次のリ
フレッシュサイクル時における電源ブロック選択信号の
デコード時間を見かけ上なくすことができ、リフレッシ
ュモード時においても、ノーマルモード時と同じタイミ
ングでワード線を選択状態へ駆動することができ、ワー
ド線選択制御系の構成を簡略化することができる。
【０２９９】請求項２１に係る発明に従えば、請求項１
１の制御手段が、複数の電源スイッチ回路をノーマルモ
ード時選択状態へ駆動し、次いで選択すべきメモリセル
を含むメモリブロックに対して設けられた電源スイッチ
回路以外の電源スイッチ回路を非選択状態へ駆動してい
るため、ノーマルモード時においてアクセス時間の増加
をもたらすことなく消費電流を低減することができる。
【０３００】請求項２２に係る発明に従えば、請求項１
７の制御手段が、ノーマルモード時には、スペアブロッ
クを含むメモリブロックおよびアドレス指定されたメモ
リブロックに対して設けられた電源スイッチ回路を選択
状態へ駆動し、次いでスペア判定結果およびアドレス信
号に従って選択状態へ駆動すべきメモリセルを含むメモ
リブロックと異なるメモリブロックに対して設けられた
電源スイッチ回路の非選択状態へ駆動しているため、ノ
ーマルモード時のアクセス時間の増大を伴うことなく消
費電流を低減することができる。
【０３０１】請求項２３に係る発明に従えば、請求項２
１または２２の装置の制御手段が、ノーマルモード時に
は、スペア判定結果とアドレス信号とに従って電源スイ
ッチ回路を選択状態へ駆動するように構成しているた
め、正確に、選択状態へ駆動されるメモリセルを含むメ
モリブロックに対しての電源スイッチ回路を選択状態に
保持することができ、消費電流を低減することができ
る。
【０３０２】請求項２４に係る発明に従えば、請求項２
１または２２の制御手段が、リフレッシュモード時、前
のサイクルにおいて電源ブロック選択信号の生成を行な
ってラッチし、このラッチした電源ブロック選択信号を
次のリフレッシュサイクル時において出力してるため、
次のリフレッシュサイクル時における電源ブロック選択
信号のためのデコード時間を見掛け上なくすことがで
き、リフレッシュモード時においても、ノーマルモード
時と同じ態様でワード線選択状態へ駆動することができ
る。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う半導体記憶装
置の要部の構成を概略的に示す図である。
【図２】 （Ａ）は、図１に示すメモリアレイの不良列
救済態様を示す図であり、（Ｂ）は、不良列救済のため
のスペアデコーダの構成を概略的に示す図である。
【図３】 （Ａ）は、スペアデコーダの変更例を示し、
（Ｂ）は、（Ａ）に示すスペアデコーダによる不良列救
済の態様を示す図である。
【図４】 図１に示すアレイ配置における内部データ読
出部の構成を概略的に示す図である。
【図５】 この発明の実施の形態２に従う半導体記憶装
置の要部の構成を概略的に示す図である。
【図６】 図５に示すメモリアレイにおけるノーマルロ
ーカルデータバスおよびノーマルグローバルデータバス
の接続およびスペアローカルデータバスおよびスペアグ
ローバルデータバスの接続態様を概略的に示す図であ
る。
【図７】 スペアローカルデータバス選択信号を発生す
るための手法を説明するための図である。
【図８】 図５に示すメモリアレイのスペアアレイの列
選択部の構成を概略的に示す図である。
【図９】 この発明の実施の形態３に従う半導体記憶装
置の要部の構成を概略的に示す図である。
【図１０】 図９に示すメモリアレイにおける不良行救
済の態様の一例を示す図である。
【図１１】 この発明の実施の形態４の半導体記憶装置
のアレイ部の構成を概略的に示す図である。
【図１２】 図１１に示すメモリブロック配置の効果を
説明するための図である。
【図１３】 図１２に示す構成の問題点を解決するため
のビット線分離指示信号発生部の構成を概略的に示す図
である。
【図１４】 図１１に示すメモリブロック配置における
ビット線分離指示信号発生部の構成を概略的に示す図で
ある。
【図１５】 この発明の実施の形態４におけるスペア行
と不良ノーマル行の置換態様を概略的に示す図である。
【図１６】 メモリセルの構成を示す図である。
【図１７】 この発明の実施の形態５に従う半導体記憶
装置のアレイ部の構成を概略的に示す図である。
【図１８】 （Ａ）は、図１７に示すアレイ配置におけ
る通常動作モード時のアドレス信号ビットと選択メモリ
部の対応関係を示す図であり、（Ｂ）は、テストモード
時におけるアドレス信号ビットと選択メモリブロックと
の対応関係を概略的に示す図である。
【図１９】 図１８（Ｂ）に示すテストモード時のメモ
リブロック選択のための制御部の構成の一例を概略的に
示す図である。
【図２０】 この発明の実施の形態５の変更例の構成を
概略的に示す図である。
【図２１】 （Ａ）は、この発明の実施の形態６に従う
階層電源構成１を概略的に示す図であり、（Ｂ）は、
（Ａ）に示すロウ系周辺回路の電源スイッチ回路の構成
を示す図である。
【図２２】 この発明の実施の形態６におけるメモリア
レイおよびメモリスイッチ回路の配置を概略的に示す図
である。
【図２３】 （Ａ）は、この発明の実施の形態６の階層
電源構成１のノーマルモード時の電源スイッチ回路の選
択態様を示し、（Ｂ）は、その動作波形を示す図であ
る。
【図２４】 図２２に示す階層電源構成のリフレッシュ
モード時の選択態様を概略的に示す図である。
【図２５】 この発明の実施の形態６における半導体記
憶装置のロウ系制御部の構成を概略的に示す図である。
【図２６】 図２１に示す電源ブロックデコーダの構成
の一例を示す図である。
【図２７】 電源ブロック選択信号φＢ２に対する電源
ブロックデコード回路の構成を示す図である。
【図２８】 この発明の実施の形態６における階層電源
構成１におけるアドレスビットの分配を概略的に示す図
である。
【図２９】 この発明の実施の形態６の階層電源構成の
変更例を示す図である。
【図３０】 図２９に示す階層電源構成の動作を示す信
号波形図である。
【図３１】 階層電源構成１の変更例におけるロウ系周
辺回路の繰返し回路の構成の一例を示す図である。
【図３２】 この発明の実施の形態６の階層電源構成２
のノーマルモードおよびリフレッシュモード時の電源ス
イッチ回路の選択態様を示す図である。
【図３３】 図３２（Ａ）および（Ｂ）に対する電源ブ
ロックデコーダの構成を概略的に示す図である。
【図３４】 特定の電源ブロック選択信号φＢ２に対す
る電源ブロックデコード回路の構成を示す図である。
【図３５】 この発明の実施の形態６の階層電源構成２
の変更例の構成を概略的に示す図である。
【図３６】 この発明の実施の形態６の階層電源構成３
の制御部の構成を概略的に示す図である。
【図３７】 この発明の実施の形態６の階層電源構成３
の動作を示す信号波形図である。
【図３８】 図３６に示す電源ブロックデコーダの構成
の一例を示す図である。
【図３９】 図３６に示すレジスタの構成の一例を示す
図である。
【図４０】 図３６に示すカウントアップ指示信号発生
部の構成の一例を概略的に示す図である。
【図４１】 この発明の実施の形態７の階層電源構成１
の配置を概略的に示す図である。
【図４２】 この発明の実施の形態７の階層電源構成１
におけるノーマルモード時の電源スイッチ回路の選択態
様を概略的に示す図である。
【図４３】 図４２に示すメモリスイッチ回路選択時の
動作を示す信号波形図である。
【図４４】 この発明の実施の形態７の階層電源構成１
のリフレッシュモード時の電源スイッチ回路選択態様を
概略的に示す図である。
【図４５】 図４４に示すメモリスイッチ回路選択態様
に対する動作を示す信号波形図である。
【図４６】 （Ａ）は、この発明の実施の形態７の階層
電源構成１の電源ブロックデコーダの構成の一例を示
し、（Ｂ）は、（Ａ）に示す電源ブロックデコーダ回路
の動作を示す信号波形図である。
【図４７】 （Ａ）は、この発明の実施の形態７の階層
電源構成１の電源ブロックデコーダの構成を示し、
（Ｂ）は、（Ａ）に示す電源ブロックデコーダの動作を
示す信号波形図である。
【図４８】 この発明の実施の形態７の階層電源構成１
の変更例の構成を概略的に示す図である。
【図４９】 この発明の実施の形態７の階層電源構成２
の制御部の構成を概略的に示す図である。
【図５０】 （Ａ）および（Ｂ）は、この発明の実施の
形態７の階層電源構成２の電源スイッチ回路の選択態様
を概略的に示す図である。
【図５１】 （Ａ）は、この発明の実施の形態７の階層
電源構成２の電源ブロックデコード回路の構成の一例を
示し、（Ｂ）は、その動作波形を示す図である。
【図５２】 この発明の実施の形態７の階層電源構成２
の電源ブロックデコーダの構成を示す図である。
【図５３】 従来のフレキシブルロウリダンダンシ構成
の半導体記憶装置のアレイ部の構成を概略的に示す図で
ある。
【図５４】 従来のフレキシブルコラムリダンダンシの
アレイ部の構成を概略的に示す図である。
【図５５】 従来の階層電源構成の一例を示す図であ
る。
【図５６】 図５５に示す階層電源構成の動作を示す波
形図である。
【符号の説明】
ＲＢ♯０〜ＲＢ♯ｍ メモリブロック、ＭＢ♯００〜Ｍ
Ｂ♯ｍｎ ノーマルメモリサブアレイ、ＬＩＯ００〜Ｌ
ＩＯｍｎ ノーマルローカルデータバス、ＳＰ♯０〜Ｓ
Ｐ♯ｍ スペアアレイ、ＳＩＯ０〜ＳＩＯｍ スペアロ
ーカルデータバス、ＮＧＩＯ０〜ＮＧＩＯｎ ノーマル
グローバルデータバス、ＳＧＩＯ スペアグローバルデ
ータバス、ＢＳＧ ブロック選択ゲート、ＳＤ００〜Ｓ
Ｄ０ｍ，ＳＤ３０〜ＳＤ３ｍ スペアデコーダ、ＳＰＤ
スペアデコード回路、Ｙ０〜Ｙｎ コラムデコード回
路、ＳＤ００〜ＳＤ０ｎ，ＳＤ３０〜ＳＤ３ｎ スペア
デコーダ、ＢＳＧｓ スペアブロック選択ゲート、ＣＢ
♯０〜ＣＢ♯ｎ 列ブロック、ＳＢ♯ スペアブロッ
ク、ＭＡ♯０〜ＭＡ♯ｍ ノーマルメモリサブアレイ、
ＳＰＸ♯ スペアアレイ、ＲＢＸ♯０〜ＲＢＸ♯ｍ 行
ブロック、ＭＡ♯０−０〜ＭＡ♯０−Ｎ，ＭＡ♯１−０
〜ＭＡ♯１−Ｎ ノーマルメモリサブアレイ、ＳＰＸ♯
０，ＳＰＸ♯１ スペアアレイ、ＳＡＢ０〜ＳＡＢｍ＋
１ センスアンプ帯、ＭＢ♯００−０〜ＭＢ♯００−
Ｎ，ＭＢ♯０１−０〜ＭＢ♯０１−Ｎ，ＭＢ♯１０−０
〜ＭＢ♯１０−Ｎ，ＭＢ♯１１−０〜ＭＢ♯１１−Ｎ
ノーマルメモリサブアレイ、ＳＰＸ♯００，ＳＰＸ♯０
１，ＳＰＸ♯１０，ＳＰＸ♯１１スペアアレイ、Ｂ♯
０，Ｂ♯１ メモリマット、Ｂ♯００，Ｂ♯０１，Ｂ♯
１０，Ｂ♯１１ メモリブロック群、１ 主電圧供給
線、２ａ〜２ｎ，２ メモリブロック、３ａ〜３ｎ，３
ロウ系周辺回路、４ａ〜４ｎ，ＳＷ１−ＳＷ８ 電源
スイッチ回路、５ａ−５ｎ 副電圧供給線、６ 電源ブ
ロックデコーダ、ＷＬａ−ＷＬｍ ワード線、１１ａ−
１１ｍ ＮＡＮＤ型デコード回路、１２ａ−１２ｍ イ
ンバータ型ワード線ドライブ回路、１４ｐ，１４ｎ 電
源スイッチトランジスタ、ＭＡＢ１−ＭＡＢ８ メモリ
ブロック、ＧＡＢ０，ＧＡＢ１ グローバルブロック、
２２ リフレッシュモード検出回路、２３ リフレッシ
ュ制御回路、２４ タイマ、２５ リフレッシュアドレ
スカウンタ、２６ マルチプレクサ、２７ ロウ系制御
回路、３０ ＯＲ回路、３１ ワード線活性化信号発生
回路、３２ 遅延回路、３３ セレクタ、４０ ワード
線デコード信号発生回路、５０ ロウ系選択回路、６０
電源ブロックデコード回路、６１，６２ ラッチ、６
３ セレクタ、６５ レジスタ、ＮＭＡＢ１−ＮＭＡＢ
８ ノーマルメモリブロック、７８ ワード線駆動タイ
ミング制御回路、８０ マルチプレクサ、８２スペア判
定回路、８３ 電源ブロックデコード回路、８４，８
５，８７，８８ラッチ、８６，８９ マルチプレクサ
（ＭＡＸ）、９０ ワンショットパルス発生回路、９
１，９２，９３ ＮＡＮＤ回路、９４ ＯＲ回路、７
４，７５，７６，７７ ＮＡＮＤ回路。

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 各々が複数のノーマルメモリセルを有す
    る複数のメモリブロック、 前記複数のメモリブロック各々に対応して設けられ、各
    々が対応のメモリブロックの不良ノーマルメモリセルを
    救済するための複数のスペアメモリセルを有する複数の
    スペアメモリブロック、 前記複数のメモリブロックに対応して設けられ、各々が
    対応のメモリブロックとデータの授受を行なう複数のロ
    ーカルデータバス、 前記複数のスペアメモリブロックに対応して設けられ、
    各々が対応のスペアメモリブロックとデータの授受を行
    なうための複数のスペアローカルデータバス、 前記複数のメモリブロックに共通に設けられ、選択ノー
    マルメモリセルを含むメモリブロックに対応して設けら
    れたローカルデータバスと選択的に結合されるグローバ
    ルデータバス、および前記複数のスペアメモリブロック
    に共通に設けられ、選択スペアメモリセルを含むスペア
    メモリブロックを含む２以上の所定数ｋのスペアメモリ
    ブロックに対応して設けられたスペアローカルデータバ
    スと同時にかつ選択的に結合されるスペアグローバルデ
    ータバスを備える、半導体記憶装置。
  2. 【請求項２】 前記所定数ｋは、１つのスペアローカル
    データバスと１つのローカルデータバスの容量比で実質
    的に与えられる、請求項１記載の半導体記憶装置。
  3. 【請求項３】 各前記メモリブロックにおいて前記複数
    のノーマルメモリセルは行列状に配列され、かつ各前記
    メモリブロックは行方向に沿って複数のメモリサブアレ
    イに分割され、各サブアレイに各前記ローカルデータバ
    スが配置され、 各前記スペアメモリブロックのスペアメモリセルは、行
    および列状に配列され、スペアメモリセルの各列は、対
    応のメモリブロックの各前記メモリサブアレイの不良メ
    モリセルを含む列と置換可能である、請求項１記載の半
    導体記憶装置。
  4. 【請求項４】 各々が行列状に配列される複数のノーマ
    ルメモリセルを有する複数の第１のメモリブロック、お
    よび前記複数の第１のメモリブロックの特定の第１のメ
    モリブロックに行列状に配列される複数のスペアメモリ
    セルを備え、前記複数のスペアメモリセルの各行は、前
    記複数の第１のメモリブロックの不良ノーマルメモリセ
    ルを含む不良行と置換可能である、半導体記憶装置。
  5. 【請求項５】 列方向に沿って前記複数の第１のメモリ
    ブロックと交互に配置され、各々が行列状に配列される
    複数のノーマルメモリセルを有する複数の第２のメモリ
    ブロック、および前記複数の第２のメモリブロックの特
    定の第２のメモリブロックに行列状に配置されかつ各行
    が前記複数の第２のメモリブロックの不良ノーマルメモ
    リセルを含む不良行と置換可能な複数のスペアメモリセ
    ルをさらに備える、請求項４記載の半導体記憶装置。
  6. 【請求項６】 前記複数の第１のメモリブロックの各々
    と前記複数の第２のメモリブロックの各々との間に配置
    されかつ列方向において隣接するメモリブロックに共有
    され、活性化時選択メモリセルを含むメモリブロックの
    各列のデータを検知および増幅するための複数のセンス
    アンプ帯をさらに備える、請求項５記載の半導体記憶装
    置。
  7. 【請求項７】 前記複数の第１のメモリブロック、前記
    複数の第２のメモリブロックおよび前記複数のセンスア
    ンプ帯は第１のメモリアレイを構成し、さらに前記第１
    のメモリアレイと同じ構成を有する第２のメモリアレイ
    と、 通常動作モード時には前記第１および第２のメモリアレ
    イから１つのメモリブロックを選択状態へ駆動し、かつ
    特定動作モード時前記第１のメモリアレイおよび前記第
    ２のメモリアレイ各々から所定数のメモリブロックを同
    時に選択状態へ駆動する制御手段を備える、請求項６記
    載の半導体記憶装置。
  8. 【請求項８】 各々が行列状に配列される複数のノーマ
    ルメモリセルを有する複数の第１のメモリブロック、 前記複数の第１のメモリブロックと列方向に沿って交互
    に配置され、各々が行列状に配列される複数のノーマル
    メモリセルを有する複数の第２のメモリブロック、 各々が行列状に配列される複数のメモリセルを有する複
    数の第３のメモリブロック、 列方向において前記第３のメモリブロックと交互に配置
    され、かつ各々が複数のノーマルメモリセルを有する複
    数の第４のメモリブロック、 前記複数の第１のメモリブロックの特定のメモリブロッ
    クにおいて行列状に配置されかつ各行が前記複数の第３
    のメモリブロックの不良メモリセルを含む不良行と置換
    可能な複数のスペアメモリセルを有する第１のスペアア
    レイ、 前記第２のメモリブロックの特定のメモリブロックにお
    いて行列状に配置されかつ各行が前記複数の第４のメモ
    リブロックの不良ノーマルメモリセルを含む不良行と置
    換可能な複数のスペアメモリセルを有する第２のスペア
    アレイ、 前記第３のメモリブロックの特定のメモリブロックに行
    列状に配置されかつ各行が前記複数の第１のメモリブロ
    ックの不良ノーマルメモリセルを含む不良行と置換可能
    な複数のスペアメモリセルを有する第３のスペアアレ
    イ、 前記複数の第４のメモリブロックの特定の第４のメモリ
    ブロック内において行列状に配置されかつ各行が前記複
    数の第２のメモリブロックの不良ノーマルメモリセルを
    含む不良行と置換可能な複数のスペアメモリセルを有す
    る第４のスペアアレイ、および通常動作モード時におい
    ては前記複数の第１のメモリブロックないし複数の第４
    のメモリブロックから１つのメモリブロックを選択して
    選択状態へ駆動し、かつ特殊動作モード時には、前記複
    数の第１および第２のメモリブロックから１つのメモリ
    ブロックを選択しかつ前記複数の第３および第４のメモ
    リブロックから１つのメモリブロックを選択して、該選
    択メモリブロックを選択状態へ駆動する制御手段を備え
    る、半導体記憶装置。
  9. 【請求項９】 前記複数の第１のメモリブロック各々と
    前記複数の第２のメモリブロック各々の間および前記複
    数の第３のメモリブロック各々と前記複数の第４のメモ
    リブロック各々の間に設けられかつ列方向において隣接
    するメモリブロックに共有され、対応のメモリブロック
    が選択状態へ駆動されるとき活性化され、該対応のメモ
    リブロックの各列のデータを検知しかつ増幅する複数の
    センスアンプ帯をさらに備える、請求項８記載の半導体
    記憶装置。
  10. 【請求項１０】 前記制御手段は、前記特殊動作モード
    時、前記複数の第１のメモリブロックから１つのメモリ
    ブロックを選択するとき、前記複数の第３のメモリブロ
    ックから１つのメモリブロックを選択して選択状態へ駆
    動する、請求項８記載の半導体記憶装置。
  11. 【請求項１１】 データアクセスのためのノーマルモー
    ドとデータ保持のためのリフレッシュモードで動作可能
    な半導体記憶装置であって、 所定の電圧を供給するための電源ノード、 各々が、行列状に配列される複数のメモリセルおよび同
    一機能を有しかつメモリセル選択に関連る動作を行なう
    複数の繰返し回路を含む繰返し回路群とを有する複数の
    メモリブロック、および前記複数のメモリブロック各々
    に対応して設けられ、各々が前記電源ノードと対応のメ
    モリブロックの繰返し回路群とを結合する複数の電源ス
    イッチ回路を備え、前記複数の電源スイッチ回路の各々
    は、選択時第１の電流を流し、かつ非選択時前記第１の
    電流よりも小さい第２の電流を流し、さらに前記ノーマ
    ルモード時と前記リフレッシュモード時とで選択される
    電源スイッチ回路の数が異なるように、アドレス信号に
    従って前記複数の電源スイッチ回路を選択的に、選択状
    態へ駆動するための制御手段を備える、半導体記憶装
    置。
  12. 【請求項１２】 前記制御手段は、前記ノーマルモード
    時には、第１の数のアドレスビットをデコードして前記
    電源スイッチ回路を選択するための制御信号を生成し、
    かつ前記リフレッシュモード時には、前記第１の数より
    も大きな第２の数のアドレスビットをデコードして前記
    制御信号を生成する回路を含む、請求項１１記載の半導
    体記憶装置。
  13. 【請求項１３】 前記複数のメモリブロックは、各々が
    複数のメモリブロックを有する複数のグローバルブロッ
    クに分割され、 前記制御手段は、前記ノーマルモード時には前記複数の
    グローバルブロックのうちのグローバルブロックを特定
    するアドレスビットをデコードし、かつ前記リフレッシ
    ュモード時には前記複数のメモリブロックのうちのメモ
    リブロックを特定するアドレスビットをデコードする回
    路を含む、請求項１１記載の半導体記憶装置。
  14. 【請求項１４】 前記複数のメモリブロックの各々は、
    メモリセル行各々に対応して配置される複数のワード線
    を含み、 前記半導体記憶装置はさらに、 アドレス指定された行に対応して配置されたワード線を
    選択状態へ駆動するためのタイミングを前記リフレッシ
    ュモード時には前記ノーマルモード時よりも遅らせる手
    段を含む、請求項１１記載の半導体記憶装置。
  15. 【請求項１５】 前記複数のメモリブロックの各々は、
    メモリセル行それぞれに対応して配置される複数のワー
    ド線を含み、 前記制御手段は、前記リフレッシュモード時アドレス指
    定されたワード線を含むメモリブロックに対して設けら
    れた電源スイッチ回路を選択しかつ残りのメモリブロッ
    クに対して設けられた電源スイッチ回路を非選択状態と
    するように前記制御信号を発生する回路を含む、請求項
    １１記載の半導体記憶装置。
  16. 【請求項１６】 前記リフレッシュモード時、カウント
    指示信号に応答してカウント動作を行なってリフレッシ
    ュアドレスを生成する手段をさらに備え、 前記制御手段は、 前記リフレッシュアドレスのうちの所定のビットをデコ
    ードして次の制御信号を生成してラッチする第１のデコ
    ード回路と、 前記リフレッシュモード時、前記第１のデコード回路の
    デコード動作完了後に与えられるリフレッシュサイクル
    指示信号に応答して前記第１のデコード回路のラッチす
    る制御信号を前記複数の電源スイッチ回路へ印加する手
    段を備え、 前記カウント指示信号は前記リフレッシュサイクル指示
    信号の活性期間中に活性化され、かつ前記リフレッシュ
    アドレスが前記リフレッシュサイクル指示信号が指定す
    るリフレッシュサイクル時にデコードされるリフレッシ
    ュ行を指定する、請求項１１記載の半導体記憶装置。
  17. 【請求項１７】 前記複数のメモリブロックの特定のブ
    ロックは不良セルを置換し救済するためのスペアエレメ
    ントを含み、前記スペアエレメントは前記複数のメモリ
    ブロックの不良セルの救済が可能であり、 前記制御手段は、前記ノーマルモード時、前記特定のブ
    ロックの電源スイッチ回路を前記アドレス信号にかかわ
    らず選択し、かつリフレッシュモード時、前記アドレス
    信号が救済すべきセルを指定しているか否かの判定結果
    に従って前記特定のメモリブロックに対して設けられた
    電源スイッチ回路を選択的に選択状態へ駆動する回路を
    含む、請求項１１記載の半導体記憶装置。
  18. 【請求項１８】 前記制御手段は、前記ノーマルモード
    時前記アドレス信号が指定するメモリセルを含むメモリ
    ブロックに対して設けられた電源スイッチ回路を選択状
    態へ駆動する回路を含む、請求項１７記載の半導体記憶
    装置。
  19. 【請求項１９】 前記メモリブロックの各々はメモリセ
    ル各行に対応して設けられるワード線を含み、前記スペ
    アエレメントは、不良メモリセル行を救済するためのス
    ペア行を備え、 前記半導体記憶装置は、前記リフレッシュモード時にお
    けるワード線の選択状態への移行タイミングを前記ノー
    マルモード時におけるそれよりも遅らせるための手段を
    備える、請求項１７記載の半導体記憶装置。
  20. 【請求項２０】 前記リフレッシュモード時カウント指
    示信号に応答してカウント動作を行なってリフレッシュ
    アドレスを生成する手段をさらに備え、 前記制御手段は前記リフレッシュアドレスのうち所定の
    ビットをデコードして次の制御信号を生成してラッチす
    る第１のデコード回路と、 前記リフレッシュモード時前記第１のデコード回路のデ
    コード動作完了後に与えられるリフレッシュサイクル指
    示信号に応答して前記第１のデコード回路のラッチする
    制御信号を前記複数の電源スイッチ回路に印加する回路
    とを備え、前記カウント指示信号は前記リフレッシュサ
    イクル指示信号の活性化期間中に活性化されかつ前記リ
    フレッシュアドレスは前記リフレッシュサイクル指示信
    号が指定するリフレッシュサイクル時においてリフレッ
    シュ行を指定する、請求項１７記載の半導体記憶装置。
  21. 【請求項２１】 前記複数のメモリブロックの特定のブ
    ロックは不良セルを置換し救済するためのスペアエレメ
    ントを含み、前記スペアエレメントは前記複数のメモリ
    ブロックの不良セルの救済が可能であり、 前記制御手段は、前記ノーマルモード時前記複数の電源
    スイッチ回路のうち前記特定のブロックおよびアドレス
    指定されたメモリブロックに対して設けられた電源スイ
    ッチ回路を選択状態へ駆動するための回路を含む、請求
    項１１記載の半導体記憶装置。
  22. 【請求項２２】 前記制御手段は、前記ノーマルモード
    時前記特定のメモリブロックと前記アドレス信号が指定
    するメモリブロックとに対して設けられた電源スイッチ
    回路を選択状態へ駆動し、次いで前記スペア判定結果と
    前記アドレス信号とに従って選択状態へ駆動すべきメモ
    リセルを含むメモリブロックを除くメモリブロックに対
    して設けられた電源スイッチ回路を非選択状態へ駆動す
    る回路を含む、請求項１７記載の半導体記憶装置。
  23. 【請求項２３】 前記制御手段は、前記リフレッシュモ
    ード時、前記アドレス信号と前記スペア判定結果とに従
    って、選択状態へ駆動すべきメモリブロックに対して設
    けられた電源スイッチ回路を選択状態へ駆動するための
    回路を含む、請求項２１または２２記載の半導体記憶装
    置。
  24. 【請求項２４】 前記半導体記憶装置は、前記リフレッ
    シュモード時カウント指示信号に応答してカウント動作
    を行なってリフレッシュアドレスを生成する回路をさら
    に備え、 前記制御手段は、 前記リフレッシュアドレスのうちの所定のビットをデコ
    ードして次の制御信号を生成しかつラッチする第１のデ
    コード回路と、 前記リフレッシュモード時、前記第１のデコード回路の
    デコード動作完了後に与えられるリフレッシュサイクル
    指示信号に応答して前記第１のデコード回路のラッチす
    る制御信号を前記複数の電源スイッチ回路へ印加する回
    路を備え、 前記カウント指示信号は前記リフレッシュサイクル指示
    信号の活性化期間中に活性化され、かつ前記リフレッシ
    ュアドレスが前記リフレッシュサイクル指示信号が指定
    するリフレッシュサイクル時にデコードされてリフレッ
    シュ行を指定する、請求項２１または２２記載の半導体
    記憶装置。
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