JP2019036375A - 半導体記憶装置 - Google Patents

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Abstract

【課題】処理能力を向上できる。【解決手段】実施形態によれば、半導体記憶装置は、第１乃至第６メモリセルＭＴと順次配置された第１乃至第３ビット線ＢＬと、順次配置された第４乃至第６ビット線ＢＬと、第１乃至第６ビット線ＢＬにそれぞれ接続された第１乃至第６センス回路ＳＡＵを含み、第１及び第４センス回路ＳＡＵ、第２及び第５センス回路ＳＡＵ、及び第３及び第６センス回路ＳＡＵがそれぞれ隣接されたセンスアンプ２０と、第１及び第４センス回路ＳＡＵに接続された第１及び第４ラッチ回路ＸＤＬ、第２及び第５センス回路ＳＡＵに接続された第２及び第５ラッチ回路ＸＤＬ、及び第３及び第６センス回路ＳＡＵに接続された第３及び第６ラッチ回路ＸＤＬを含むデータレジスタ２１と、入出力回路１０と、を含む。【選択図】図７

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特許第５８１４８６７号公報 特開２０１１−１５１１５０号公報 特許第３８９７３８８号公報 米国特許６８９１７５３ Ｂ２号明細書
処理能力を向上できる半導体記憶装置を提供する。
上記実施形態に係る半導体記憶装置は、第１乃至第６メモリセルを含むメモリセルアレイと、第１乃至第３メモリセルにそれぞれ接続され、第１方向に沿って順次配置された第１乃至第３ビット線と、第４乃至第６メモリセルにそれぞれ接続され、第１方向に沿って順次配置された第４乃至第６ビット線と、第１乃至第６ビット線にそれぞれ接続された第１乃至第６センス回路を含み、第１センス回路と第４センス回路とは第２方向に沿って隣接され、第２センス回路と第５センス回路とは第２方向に沿って隣接され、第３センス回路と第６センス回路とは第２方向に沿って隣接されたセンスアンプと、第１乃至第６センス回路にそれぞれ接続された第１乃至第６ラッチ回路を含み、第１及び第４ラッチ回路は、第１バスを介して第１及び第４センス回路に接続され、第２及び第５ラッチ回路は、第２バスを介して第２及び第５センス回路に接続され、第３及び第６ラッチ回路は、第３バスを介して第３及び第６センス回路に接続された前記データレジスタと第１及び第４ラッチ回路と第１データ線を介して接続され、第２及び第５ラッチ回路と第２データ線を介して接続され、第３及び第６ラッチ回路と第３データ線を介して接続された入出力回路と、を含む。
図１は、第１実施形態に係る半導体記憶装置を備えるメモリシステムのブロック図である。 図２は、第１実施形態に係る半導体記憶装置のブロック図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図５は、第１実施形態に係る半導体記憶装置の備えるセンスアンプの回路図である。 図６は、第１実施形態に係る半導体記憶装置におけるメモリセルアレイ、ＢＬフックアップ回路、センスアンプ、及びデータレジスタのレイアウト図である。 図７は、第１実施形態に係る半導体記憶装置におけるビット線、ＢＬフックアップ回路、及びセンスアンプのレイアウト図である。 図８は、第１実施形態に係る半導体記憶装置におけるセンスアンプ及びデータレジスタのレイアウト図である。 図９は、第１実施形態に係る半導体記憶装置におけるビット線、センスアンプ線、センスアンプユニット、バスＤＢＵＳ、ラッチ回路ＸＤＬ、及びデータ線ＩＯの関係を示すテーブルである。 図１０は、第１実施形態に係る半導体記憶装置を備えるメモリシステムにおける第１セル読み出し及びキャッシュ読み出しのときの各種信号のタイミングチャートである。 図１１は、第１実施形態に係る半導体記憶装置を備えるメモリシステムにおける第２セル読み出し及びキャッシュ読み出しのときの各種信号のタイミングチャートである。 図１２は、第１実施形態に係る半導体記憶装置における読み出し動作のときのフローチャートである。 図１３は、第１実施形態に係る半導体記憶装置における読み出し動作のときのデータ転送の例を示す図である。 図１４は、第１実施形態に係る半導体記憶装置における読み出し動作のときのデータ転送の例を示す図である。 図１５は、第１実施形態に係る半導体記憶装置における読み出し動作のときのデータ転送の例を示す図である。 図１６は、第１実施形態に係る半導体記憶装置における読み出し動作のときのデータ転送の例を示す図である。 図１７は、第１実施形態に係る半導体記憶装置における読み出し動作のときのデータ転送の例を示す図である。 図１８は、第１実施形態に係る半導体記憶装置における読み出し動作のときのデータ転送の例を示す図である。 図１９は、第２実施形態に係る半導体記憶装置を備えるメモリシステムにおける第１セル読み出し及びキャッシュ読み出しのときの各種信号のタイミングチャートである。 図２０は、第２実施形態に係る半導体記憶装置を備えるメモリシステムにおける第２セル読み出し及びキャッシュ読み出しのときの各種信号のタイミングチャートである。 図２１は、第３実施形態に係る半導体記憶装置を備えるメモリシステムにおける第２セル読み出し及びキャッシュ読み出しのときの各種信号のタイミングチャートである。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
図１に示すように、メモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００及びコントローラ２００を備えている。コントローラ２００及びＮＡＮＤ型フラッシュメモリ１００は、例えばそれらの組み合わせにより一つの半導体記憶装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ１００は、ＮＡＮＤバスによってコントローラ２００と接続され、コントローラ２００からの命令に基づいて動作する。より具体的には、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００と、例えば８ビットの信号ＤＱ０〜ＤＱ７（以下、ＤＱ０〜ＤＱ７を限定しない場合は、単に信号ＤＱ、または信号ＤＱ［７：０］と表記する）の送受信を行う。信号ＤＱ０〜ＤＱ７には、例えばデータ、アドレス、及びコマンドが含まれる。また、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００から、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。そして、ＮＡＮＤ型フラッシュメモリ１００はコントローラ２００に、レディ／ビジー信号Ｒ／Ｂｎを送信する。
チップイネーブル信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ１００をイネーブルにするための信号であり、例えばＬｏｗ（“Ｌ”）レベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号であり、例えばＨｉｇｈ（“Ｈ”）レベルでアサートされる。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号であり、例えば“Ｈ”レベルでアサートされる。ライトイネーブル信号ＷＥｎは、受信した信号をＮＡＮＤ型フラッシュメモリ１００内へ取り込むための信号であり、コントローラ２００よりコマンド、アドレス、及びデータ等を受信する度に、例えば“Ｌ”レベルでアサートされる。よって、ライトイネーブル信号ＷＥｎがトグルされる度に、信号ＤＱがＮＡＮＤ型フラッシュメモリ１００に取り込まれる。リードイネーブル信号ＲＥｎは、コントローラ２００が、ＮＡＮＤ型フラッシュメモリ１００からデータを読み出すための信号である。リードイネーブル信号ＲＥｎは、例えば“Ｌ”レベルでアサートされる。よって、ＮＡＮＤ型フラッシュメモリ１００は、トグルされるリードイネーブル信号ＲＥｎに基づいて、コントローラ２００に信号ＤＱを出力する。レディ／ビジー信号Ｒ／Ｂｎは、ＮＡＮＤ型フラッシュメモリ１００がビジー状態であるかレディ状態であるか（コントローラ２００からコマンドを受信不可能な状態か可能な状態か）を示す信号であり、例えばＮＡＮＤ型フラッシュメモリ１００がビジー状態の際に“Ｌ”レベルとされる。
コントローラ２００は、ホスト機器２からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対してデータの読み出し、書き込み、消去等を命令する。また、コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００のメモリ空間を管理する。
コントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を含む。
ホストインターフェイス回路２１０は、コントローラバスを介してホスト機器２と接続され、ホスト機器２との通信を司る。ホストインターフェイス回路２１０は、プロセッサ２３０及びバッファメモリ２４０に、ホスト機器２から受信した命令及びデータを転送する。また、ホストインターフェイス回路２１０は、プロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器２へ転送する。
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤ型フラッシュメモリ１００にプロセッサ２３０から受信した命令を転送する。また、ＮＡＮＤインターフェイス回路２５０は、書き込み時には、ＮＡＮＤ型フラッシュメモリ１００に、バッファメモリ２４０内の書き込みデータを転送する。更に、ＮＡＮＤインターフェイス回路２５０は、読み出し時には、バッファメモリ２４０に、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを転送する。
プロセッサ２３０は、コントローラ２００全体の動作を制御する。また、プロセッサ２３０は、ホスト機器２の命令に応じて、各種コマンドを発行し、ＮＡＮＤ型フラッシュメモリ１００に送信する。例えば、プロセッサ２３０は、ホスト機器２から書き込み命令を受信した際には、それに応答して、ＮＡＮＤ型フラッシュメモリ１００に書き込み命令を送信する。読み出し及び消去の際も同様である。また、プロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。更に、プロセッサ２３０は、各種の演算を実行する。例えば、プロセッサ２３０は、データの暗号化処理やランダマイズ処理等を実行する。
ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。
内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
１．１．２ 半導体記憶装置の構成について
次に、半導体記憶装置の構成について、図２を用いて説明する。なお、図２では各ブロック間の接続の一部を矢印線で示しているが、ブロック間の接続はこれに限定されない。
図２に示すように、ＮＡＮＤ型フラッシュメモリ１００は、入出力回路１０、ロジック制御回路１１、ステータスレジスタ１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、レディ／ビジー回路１６、電圧発生回路１７、メモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２を含む。
入出力回路１０は、コントローラ２００との信号ＤＱの入出力を制御する。より具体的には、入出力回路１０は、入力回路と出力回路を備える。入力回路は、コントローラ２００から受信したデータＤＡＴ（書き込みデータＷＤ）を、データレジスタ２１に送信し、アドレスＡＤＤをアドレスレジスタ１３に送信し、コマンドＣＭＤをコマンドレジスタ１４に送信する。出力回路は、ステータスレジスタ１２から受信したステータス情報ＳＴＳ、データレジスタ２１から受信したデータＤＡＴ（読み出しデータＲＤ）、及びアドレスレジスタ１３から受信したアドレスＡＤＤをコントローラ２００に送信する。入出力回路１０とデータレジスタ２１とは、データバスを介して接続される。より具体的には、例えばデータバスは、信号ＤＱ０〜ＤＱ７に対応する８本のデータ線ＩＯ０〜ＩＯ７を含む。なお、データ線ＩＯの本数は、８本に限定されず、１６本でも３２本でも良く、任意に設定可能である。
ロジック制御回路１１は、コントローラ２００から例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。そしてロジック制御回路１１は、受信した信号に応じて、入出力回路１０及びシーケンサ１５を制御する。
ステータスレジスタ１２は、例えばデータの書き込み、読み出し、及び消去動作におけるステータス情報ＳＴＳを一時的に保持し、コントローラ２００に動作が正常に終了したか否かを通知する。
アドレスレジスタ１３は、入出力回路１０を介してコントローラ２００から受信したアドレスＡＤＤを一時的に保持する。そしてアドレスレジスタ１３は、ロウアドレスＲＡをロウデコーダ１９へ転送し、カラムアドレスＣＡをカラムデコーダ２２に転送する。
コマンドレジスタ１４は、入出力回路１０を介してコントローラ２００から受信したコマンドＣＭＤを一時的に保存し、シーケンサ１５に転送する。
シーケンサ１５は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。より具体的には、シーケンサ１５は、コマンドレジスタ１４が保持するコマンドＣＭＤに応じて、例えばステータスレジスタ１２、レディ／ビジー回路１６、電圧発生回路１７、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。
レディ／ビジー回路１６は、シーケンサ１５の動作状況に応じて、レディ／ビジー信号Ｒ／Ｂｎをコントローラ２００に送信する。
電圧発生回路１７は、シーケンサ１５の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、この発生した電圧を例えばメモリセルアレイ１８、ロウデコーダ１９、及びセンスアンプ２０等に供給する。ロウデコーダ１９及びセンスアンプ２０は、電圧発生回路１７より供給された電圧をメモリセルアレイ１８内のメモリセルトランジスタに印加する。
メモリセルアレイ１８は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫ（Ｌ−１））（Ｌは２以上の整数）を備えている。各々のブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３、…）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＳＲを含む。なお、メモリセルアレイ１８内のブロックＢＬＫ数及びブロックＢＬＫ内のストリングユニットＳＵ数は任意である。メモリセルアレイ１８の詳細については後述する。
ロウデコーダ１９は、ロウアドレスＲＡをデコードする。ロウデコーダ１９は、デコード結果に基づき、ブロックＢＬＫのいずれかを選択し、更にいずれかのストリングユニットＳＵを選択する。そして、ロウデコーダ１９は、必要な電圧をブロックＢＬＫに印加する。
センスアンプ２０は、読み出し動作のときには、メモリセルアレイ１８から読み出されたデータをセンスする。そして、センスアンプ２０は、読み出しデータＲＤをデータレジスタ２１に送信する。また、センスアンプ２０は、書き込み動作のときには、書き込みデータＷＤをメモリセルアレイ１８に送信する。
データレジスタ２１は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータＷＤ及び読み出しデータＲＤを保持する。例えば書き込み動作において、データレジスタ２１は、入出力回路１０から受信した書き込みデータＷＤを一時的に保持し、センスアンプ２０に送信する。また例えば、読み出し動作において、データレジスタ２１は、センスアンプ２０から受信した読み出しデータＲＤを一時的に保持し、入出力回路１０に送信する。
カラムデコーダ２２は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡをデコードし、デコード結果に応じてデータレジスタ２１内のラッチ回路を選択する。
１．１．３ メモリセルアレイの構成について
次に、メモリセルアレイ１８の構成について、図３を用いて説明する。図３の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
図３に示すように、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＳＲを含む。ＮＡＮＤストリングＳＲの各々は、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ７を限定しない場合は、メモリセルトランジスタＭＴと表記する。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。
なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電層を用いたＦＧ型であっても良い。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。更に、選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あれば良い。
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。より具体的には、メモリセルトランジスタＭＴ０〜ＭＴ７は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ７のドレインは、選択トランジスタＳＴ１のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続される。同様に、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０〜ＳＧＳ３にそれぞれ接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３を限定しない場合は、選択ゲート線ＳＧＤと表記する。選択ゲート線ＳＧＳ０〜ＳＧＳ３を限定しない場合は、選択ゲート線ＳＧＳと表記する。なお、各ストリングユニットＳＵの選択ゲート線ＳＧＳ０〜ＳＧＳ３は共通に接続されても良い。
ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。以下、ワード線ＷＬ０〜ＷＬ７を限定しない場合は、ワード線ＷＬと表記する。
ストリングユニットＳＵ内にある各ＮＡＮＤストリングＳＲの選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（Ｎ−１）（Ｎは２以上の整数）に接続される。以下、ビット線ＢＬ０〜ＢＬ（Ｎ−１）を限定しない場合は、ビット線ＢＬと表記する。各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＳＲを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤ及びＳＧＳに接続されたＮＡＮＤストリングＳＲの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１８は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
データの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。以下、データの書き込み及び読み出しの際、一括して選択されるメモリセルトランジスタＭＴの群を「メモリセルグループＭＣＧ」と呼ぶ。そして、１つのメモリセルグループＭＣＧに書き込まれる、または読み出される１ビットのデータの集まりを「ページ」と呼ぶ。
データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
更に、メモリセルアレイ１８の構成は、他の構成であっても良い。すなわちメモリセルアレイ１８の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．１．４ メモリセルアレイの断面構成について
次に、メモリセルアレイ１８の断面構成について、図４を用いて説明する。図４の例は、ストリングユニットＳＵ０及びＳＵ１の断面を示しており、ストリングユニットＳＵ２及びＳＵ３の構成も同様である。なお、図４において、層間絶縁膜は省略されている。
図４に示すように、半導体基板３０に平行な第１方向Ｄ１に沿って、半導体基板３０に平行で第１方向Ｄ１に垂直な第２方向Ｄ２に延びる複数のソース線コンタクトＬＩが設けられている。２つのソース線コンタクトＬＩの間には、１つのストリングユニットＳＵが配置されている。ソース線コンタクトＬＩは、半導体基板３０とＮＡＮＤストリングＳＲよりも上方に設けられる図示せぬソース線ＳＬとを接続する。なお、ソース線コンタクトＬＩ及びＮＡＮＤストリングＳＲの配置は任意に設定可能である。例えば２つのソース線コンタクトＬＩの間に複数のストリングユニットＳＵが設けられても良い。更に図４の例では、説明を簡略化するために１つのストリングユニットＳＵにおいて、複数のＮＡＮＤストリングＳＲが、第２方向Ｄ２に沿って１列に配列されている場合を示しているが、１つのストリングユニットＳＵにおけるＮＡＮＤストリングＳＲの配列は任意に設定可能である。例えば、第２方向Ｄ２に沿って、２列並行に配置されても良く、４列の千鳥配置に配列されても良い。
各ストリングユニットＳＵにおいて、ＮＡＮＤストリングＳＲは、半導体基板３０に垂直な第３方向Ｄ３に沿って形成されている。より具体的には、半導体基板３０の表面領域には、ｎ型ウェル３１が設けられている。そして、ｎ型ウェル３１の表面領域には、ｐ型ウェル３２が設けられている。また、ｐ型ウェル３２の表面領域の一部には、ｎ＋型拡散層３３が設けられている。そしてｐ型ウェル３２の上方には、選択ゲート線ＳＧＳ、メモリセルトランジスタＭＴ０〜ＭＴ７に接続されるワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する１０層の配線層３４が、それぞれ図示せぬ層間絶縁膜を介して順次積層されている。
そして、１０層の配線層３４を貫通してｐ型ウェル３２に達するピラー状の半導体層３５が形成されている。半導体層３５の側面には、トンネル絶縁膜３６、電荷蓄積層３７、及びブロック絶縁膜３８が順次形成される。半導体層３５には、例えば多結晶シリコンが用いられる。トンネル絶縁膜３６及びブロック絶縁膜３８には、例えばシリコン酸化膜が用いられる。電荷蓄積層３７には、例えばシリコン窒化膜が用いられる。半導体層３５は、ＮＡＮＤストリングＳＲの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして半導体層３５の上端は、コンタクトプラグ３９を介して、第１方向Ｄ１に延びる配線層４０に接続される。配線層４０は、ビット線ＢＬとして機能する。
なお、図４の例では、選択ゲート線ＳＧＤ及びＳＧＳとして機能する配線層３４は、それぞれ１層設けられているが、複数層設けられても良い。
ソース線コンタクトＬＩは、第２方向Ｄ２に沿ってライン形状を有する。ソース線コンタクトＬＩには、例えば多結晶シリコンが用いられる。そしてソース線コンタクトＬＩの底面はｎ＋型拡散層３３に接続され、上面はソース線ＳＬとして機能する配線層（不図示）に接続される。
１．１．５ センスアンプ及びデータレジスタの構成について
次に、センスアンプ２０及びデータレジスタ２１の構成について、図５を用いて説明する。
センスアンプ２０は、各ビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１））に対応して設けられた複数のセンスアンプユニットＳＡＵ（ＳＡＵ０〜ＳＡＵ（Ｎ−１）を含む。図５の例は、１本のビット線ＢＬに対応するセンスアンプユニットＳＡＵの回路図である。
なお、本実施形態では、ビット線ＢＬを流れる電流をセンスする電流センス方式のセンスアンプユニットＳＡＵを例に説明するが、電圧センス方式のセンスアンプユニットＳＡＵを用いても良い。以下の説明において、トランジスタのソースまたはドレインの一方を「トランジスタの一端」と呼び、ソースまたはドレインの他方を「トランジスタの他端」と呼ぶ。
データレジスタ２１は、各センスアンプユニットＳＡＵにそれぞれ対応して設けられた複数のラッチ回路ＸＤＬを含む。ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵから受信した読み出しデータＲＤ及び入出力回路１０から受信した書き込みデータＷＤを一時的に保持する。より具体的には、入出力回路１０が受信した書き込みデータＷＤは、ラッチ回路ＸＤＬを介して、センスアンプユニットＳＡＵに転送される。また、センスアンプユニットＳＡＵから受信した読み出しデータＲＤは、ラッチ回路ＸＤＬを介して入出力回路１０に転送される。
図５に示すように、センスアンプユニットＳＡＵは、ＢＬフックアップ回路ＢＨＵを介して、ビット線ＢＬに接続される。また、センスアンプユニットＳＡＵは、ＤＢＵＳスイッチ回路ＤＳＷを介して、データレジスタ２１内のラッチ回路ＸＤＬに接続される。
ＢＬフックアップ回路ＢＨＵは、各ビット線ＢＬに対応して設けられた複数の高耐圧ｎチャネルＭＯＳトランジスタ５０を含む。トランジスタ５０の一端は対応するビット線ＢＬに接続され、トランジスタ５０の他端は対応するセンスアンプ線ＳＡＬを介してセンスアンプユニットＳＡＵに接続される。トランジスタ５０のゲートには信号ＢＬＳが入力される。信号ＢＬＳは、ビット線ＢＬとセンスアンプユニットＳＡＵとの電気的接続を制御するための信号である。
センスアンプユニットＳＡＵは、センス回路ＳＡ、ラッチ回路ＳＤＬ、及びプリチャージ回路ＬＰＣを含む。
センス回路ＳＡは、低耐圧ｎチャネルＭＯＳトランジスタ５１〜６０、低耐圧ｐチャネルＭＯＳトランジスタ６１、及び容量素子６２を含む。
トランジスタ５１のゲートには、信号ＢＬＣが入力される。トランジスタ５１の一端はセンスアンプ線ＳＡＬに接続され、トランジスタ５１の他端はノードＳＣＯＭに接続される。トランジスタ５１は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである。
トランジスタ５２のゲートには、信号ＢＬＸが入力される。トランジスタ５２の一端はノードＳＣＯＭに接続され、トランジスタ５２の他端はノードＳＳＲＣに接続される。
トランジスタ５３のゲートは、ノードＩＮＶ＿Ｓに接続される。トランジスタ５３の一端はノードＳＳＲＣに接続され、トランジスタ５３の他端はノードＳＲＣＧＮＤに接続される。ノードＳＲＣＧＮＤには、例えば接地電圧ＶＳＳが印加される。
トランジスタ６１のゲートは、ノードＩＮＶ＿Ｓに接続される。トランジスタ６１の一端に電源電圧ＶＤＤＳＡが印加され、トランジスタ６１の他端はノードＳＳＲＣに接続される。
トランジスタ５４のゲートには、信号ＸＸＬが入力される。トランジスタ５４の一端はノードＳＣＯＭに接続され、トランジスタ５４の他端はノードＳＥＮに接続される。
トランジスタ５５のゲートには、信号ＨＬＬが入力される。トランジスタ５５の一端には電圧ＶＳＥＮＰが印加され、トランジスタ５５の他端はノードＳＥＮに接続される。
容量素子６２の一方の電極は、ノードＳＥＮに接続され、容量素子６２の他方の電極にはクロック信号ＣＬＫが入力される。
トランジスタ５７のゲートは、ノードＳＥＮに接続される。トランジスタ５７の一端はトランジスタ５８の一端に接続され、トランジスタ５７の他端にはクロック信号ＣＬＫが入力される。トランジスタ５７は、ノードＳＥＮの電圧をセンスするセンストランジスタとして機能する。
トランジスタ５８のゲートには、信号ＳＴＢが入力される。トランジスタ５８の他端はバスＬＢＵＳに接続される。
トランジスタ５６のゲートには、信号ＢＬＱが入力される。トランジスタ５６の一端はノードＳＥＮに接続され、トランジスタ５６の他端はバスＬＢＵＳに接続される。例えば、バスＬＢＵＳを介して、ノードＳＥＮを充電する場合、トランジスタ５６はオン状態とされる。
トランジスタ５９のゲートは、バスＬＢＵＳに接続される。トランジスタ５９の一端はトランジスタ６０の一端に接続され、トランジスタ５９の他端には電圧ＶＬＳＡが印加される。電圧ＶＬＳＡは、例えば接地電圧ＶＳＳであっても良い。
トランジスタ６０のゲートには、信号ＬＳＬが入力される。トランジスタ６０の他端はノードＳＥＮに接続される。
データの書き込み時には、センス回路ＳＡは、ラッチ回路ＳＤＬの保持データに応じて、ビット線ＢＬを制御する。
ラッチ回路ＳＤＬは、低耐圧ｎチャネルＭＯＳトランジスタ７０〜７３及び低耐圧ｐチャネルＭＯＳトランジスタ７４〜７７を含む。
トランジスタ７０のゲートには、信号ＳＴＬが入力される。トランジスタ７０の一端はバスＬＢＵＳに接続され、トランジスタ７０の他端はノードＬＡＴ＿Ｓに接続される。
トランジスタ７１のゲートには、信号ＳＴＩが入力される。トランジスタ７１の一端はバスＬＢＵＳに接続され、トランジスタ７１の他端はノードＩＮＶ＿Ｓに接続される。
トランジスタ７２のゲートは、ノードＩＮＶ＿Ｓに接続される。トランジスタ７２の一端は接地され（接地電圧配線に接続され）、トランジスタ７２の他端はノードＬＡＴ＿Ｓに接続される。
トランジスタ７３のゲートは、ノードＬＡＴ＿Ｓに接続される。トランジスタ７３の一端は接地され、トランジスタ７３の他端はノードＩＮＶ＿Ｓに接続される。
トランジスタ７４のゲートは、ノードＩＮＶ＿Ｓに接続される。トランジスタ７４の一端はノードＬＡＴ＿Ｓに接続され、トランジスタ７４の他端はトランジスタ７６の一端に接続される。
トランジスタ７５のゲートは、ノードＬＡＴ＿Ｓに接続される。トランジスタ７５の一端はノードＩＮＶ＿Ｓに接続され、トランジスタ７５の他端はトランジスタ７７の一端に接続される。
トランジスタ７６のゲートには、信号ＳＬＬが入力される。トランジスタ７６の他端には電源電圧ＶＤＤＳＡが印加される。
トランジスタ７７のゲートには信号ＳＬＩが入力される。トランジスタ７７の他端には電源電圧ＶＤＤＳＡが印加される。
ラッチ回路ＳＤＬでは、トランジスタ７２及び７４で第１インバータが構成され、トランジスタ７３及び７５で第２インバータが構成されている。ラッチ回路ＳＤＬは、データをノードＬＡＴ＿Ｓで保持し、その反転データをノードＩＮＶ＿Ｓで保持する。
なお、センスアンプユニットＳＡＵは、例えば、個々のメモリセルトランジスタＭＴが２ビット以上のデータを保持する多値動作用ラッチ回路として、ラッチ回路ＳＤＬと同様の構成をしたラッチ回路を複数備えていても良い。この場合、ラッチ回路は、データの送受信が可能なようにバスＬＢＵＳに接続されている。
プリチャージ回路ＬＰＣは、バスＬＢＵＳをプリチャージする。プリチャージ回路ＬＰＣは、例えば低耐圧ｎチャネルＭＯＳトランジスタ８０を含む。トランジスタ８０のゲートには、信号ＬＢＰが入力される。トランジスタ８０の一端はバスＬＢＵＳに接続され、トランジスタ８０の他端には電圧ＶＨＬＢが印加される。そしてプリチャージ回路ＬＰＣは、バスＬＢＵＳに電圧ＶＨＬＢを転送することで、バスＬＢＵＳをプリチャージする。
ＤＢＵＳスイッチ回路ＤＳＷは、バスＬＢＵＳとバスＤＢＵＳとを接続する。すなわち、ＤＢＵＳスイッチ回路ＤＳＷは、センスアンプユニットＳＡＵとデータレジスタ２１内のラッチ回路ＸＤＬとを接続する。ＤＢＵＳスイッチ回路ＤＳＷは、例えば低耐圧ｎチャネルＭＯＳトランジスタ８１を含む。トランジスタ８１のゲートには、信号ＤＢＳが入力される。トランジスタ８１の一端はバスＬＢＵＳに接続され、トランジスタ８１の他端はバスＤＢＵＳを介してデータレジスタ２１内のラッチ回路ＸＤＬに接続される。
なお、上記構成の、ＢＬフックアップ回路ＢＨＵ、センスアンプユニットＳＡＵ、及びＤＢＵＳスイッチ回路ＤＳＷにおける各種信号は、例えばシーケンサ１５によって与えられる。
１．２ ビット線とセンスアンプの接続について
次に、ビット線ＢＬとセンスアンプ２０の接続について説明する。
１．２．１ ＢＬフックアップ回路、センスアンプ及びデータレジスタの配置について
まず、ＢＬフックアップ回路ＢＨＵ、センスアンプ２０、及びデータレジスタ２１の配置について、図６を用いて説明する。図６の例は、半導体基板上に設けられたメモリセルアレイ１８、ＢＬフックアップ回路ＢＨＵ、センスアンプユニットＳＡＵ、及びデータレジスタ２１を示している。
図６に示すように、メモリセルアレイ１８は、第１方向Ｄ１に延びるＮ本のビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１））を介してＢＬフックアップ回路ＢＨＵに接続される。ビット線ＢＬ０〜ＢＬ（Ｎ−１）は、層間絶縁膜（不図示）を介して第２方向Ｄ２に沿って、順次配置されている。
また、ＢＬフックアップ回路ＢＨＵは、第１方向Ｄ１に延びるＭ本（Ｍは、整数Ｎと同数）のセンスアンプ線ＳＡＬ（ＳＡＬ０〜ＳＡＬ（Ｍ−１））を介してセンスアンプ２０に接続される。センスアンプ線ＳＡＬ０〜ＳＡＬ（Ｍ−１）は、層間絶縁膜を介して第２方向Ｄ２に沿って、順次配置されている。本実施形態では、ビット線ＢＬとセンスアンプ線ＳＡＬとは同数設けられているが、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…、ＢＬ（Ｎ−１）にそれぞれ接続されるセンスアンプ線ＳＡＬは、ＳＡＬ０、ＳＡＬ１、ＳＡＬ２、…、ＳＡＬ（Ｍ−１）の順番にはならない。ＢＬフックアップ回路ＢＨＵにおけるビット線ＢＬとセンスアンプ線ＳＡＬの接続については後述する。
センスアンプ２０において、各センスアンプ線ＳＡＬは、それぞれ対応するセンスアンプユニットＳＡＵに接続される。本実施形態では、センスアンプ線ＳＡＬとセンスアンプユニットＳＡＵとは同数設けられているが、センスアンプ線ＳＡＬ０、ＳＡＬ１、ＳＡＬ２、…、ＢＬ（Ｍ−１）にそれぞれ接続されるセンスアンプユニットＳＡＵは、ＳＡＵ０、ＳＡＵ１、ＳＡＵ２、…、ＳＡＵ（Ｎ−１）の順番にはならない。センスアンプ線ＳＡＬとセンスアンプユニットＳＡＵとの接続については後述する。
センスアンプ２０は、第１方向Ｄ１に延びるＫ本（Ｋは任意の整数）のバスＤＢＵＳ（ＤＢＵＳ０〜ＤＢＵＳ（Ｋ−１））を介してデータレジスタ２１に接続される。バスＤＢＵＳ０〜ＤＢＵＳ（Ｋ−１）は、層間絶縁膜を介して、第２方向Ｄ２に沿って、順次配置されている。１つのバスＤＢＵＳは、センスアンプ２０内の複数個のセンスアンプユニットＳＡＵと、これに対応するデータレジスタ２１内の複数個のラッチ回路ＸＤＬとを接続する。
データレジスタ２１は、８本のデータ線ＩＯ（ＩＯ０〜ＩＯ７）を介して、入出力回路１０に接続される。なお、図６の例では、データ線ＩＯは第１方向Ｄ１に沿って延びているが、第２方向Ｄ２に沿って延びていても良い。
１．２．２ ビット線ＢＬとセンスアンプとデータレジスタとの接続について
次に、ビット線ＢＬとセンスアンプ２０とデータレジスタ２１との接続の詳細について図７乃至図９を用いて説明する。図７は、ビット線ＢＬ、ＢＬフックアップ回路、及びセンスアンプ２０のレイアウトを示し、図８はセンスアンプ２０及びデータレジスタ２１のレイアウトを示す。また、図９は、ビット線ＢＬ、センスアンプ線ＳＡＬ、センスアンプユニットＳＡＵ、ラッチ回路ＸＤＬ、及びデータ線ＩＯの関係を示すテーブルである。
図７及び図８の例は、６４本のビット線ＢＬ０〜ＢＬ６３の一部と、これらに対応するＢＬフックアップ回路ＢＨＵ、センスアンプユニットＳＡＵ、及びラッチ回路ＸＤＬとの接続を示している。なお、図７の例において、ＢＬフックアップ回路ＢＨＵ内の配線のレイアウトについては、ビット線ＢＬとセンスアンプ線ＳＡＬとの接続関係が変わらなければ、任意に設定可能である。
以下、第２方向Ｄ２に沿って順次配置された複数のビット線ＢＬを「ビット線グループＢＧＰ」と呼ぶ。本実施形態では、第２方向Ｄ２に沿って順次配置された８本のビット線ＢＬを１つのビット線グループＢＧＰとして説明する。例えば、ビット線ＢＬ０〜ＢＬ７をビット線グループＢＧＰ０と表記する。他のビット線ＢＬも同様である。
図７に示すように、第２方向Ｄ２に沿って、ビット線ＢＬ０〜ＢＬ６３が順次配列されている。ビット線ＢＬ０〜ＢＬ７は、ビット線グループＢＧＰ０に含まれる。同様に、ビット線ＢＬ８〜ＢＬ１５は、ビット線グループＢＧＰ１に含まれ、ビット線ＢＬ１６〜ＢＬ２３は、ビット線グループＢＧＰ２に含まれ、ビット線ＢＬ２４〜ＢＬ３１は、ビット線グループＢＧＰ３に含まれる。ビット線ＢＬ３２〜ＢＬ３９は、ビット線グループＢＧＰ４に含まれ、ビット線ＢＬ４０〜ＢＬ４７は、ビット線グループＢＧＰ５に含まれる。ビット線ＢＬ４８〜ＢＬ５５は、ビット線グループＢＧＰ６に含まれ、ビット線ＢＬ５６〜ＢＬ６３は、ビット線グループＢＧＰ７に含まれる。
ＢＬフックアップ回路ＢＨＵでは、第２方向Ｄ２に沿って順次配置された１つのビット線グループＢＧＰの８本のビット線ＢＬが、図８に示すデータ線ＩＯ０〜ＩＯ７に対応する８本のセンスアンプ線ＳＡＬ（８個のセンスアンプユニットＳＡＵ）にそれぞれ接続される。より具体的には、例えば、ビット線グループＢＧＰ０のビット線ＢＬ０〜ＢＬ７において、ビット線ＢＬ０は、センスアンプ線ＳＡＬ０を介して、データ線ＩＯ０に対応するセンスアンプユニットＳＡＵ０に接続される。ビット線ＢＬ１は、センスアンプ線ＳＡＬ８を介して、データ線ＩＯ１に対応するセンスアンプユニットＳＡＵ１に接続され、ビット線ＢＬ２は、センスアンプ線ＳＡＬ１６を介して、データ線ＩＯ２に対応するセンスアンプユニットＳＡＵ２に接続される。同様に、図示されていないビット線ＢＬ３は、センスアンプ線ＳＡＬ２４を介して、データ線ＩＯ３に対応するセンスアンプユニットＳＡＵ３に接続される。ビット線ＢＬ４は、センスアンプ線ＳＡＬ３２を介して、データ線ＩＯ４に対応するセンスアンプユニットＳＡＵ４に接続される。ビット線ＢＬ５は、センスアンプ線ＳＡＬ４０を介して、データ線ＩＯ５に対応するセンスアンプユニットＳＡＵ５に接続される。ビット線ＢＬ６は、センスアンプ線ＳＡＬ４８を介して、データ線ＩＯ６に対応するセンスアンプユニットＳＡＵ６に接続される。そして、ビット線ＢＬ７は、センスアンプ線ＳＡＬ５６を介して、データ線ＩＯ７に対応するセンスアンプユニットＳＡＵ７に接続される。
また、ビット線グループＢＧＰ１のビット線ＢＬ８〜ＢＬ１５において、ビット線ＢＬ８は、センスアンプ線ＳＡＬ１を介して、データ線ＩＯ０に対応するセンスアンプユニットＳＡＵ８に接続される。ビット線ＢＬ９は、センスアンプ線ＳＡＬ９を介して、データ線ＩＯ１に対応するセンスアンプユニットＳＡＵ９に接続され、ビット線ＢＬ１０は、センスアンプ線ＳＡＬ１７を介して、データ線ＩＯ２に対応するセンスアンプユニットＳＡＵ１０に接続される。同様に、図示されていないビット線ＢＬ１１は、センスアンプ線ＳＡＬ２５を介して、データ線ＩＯ３に対応するセンスアンプユニットＳＡＵ１１に接続される。ビット線ＢＬ１２は、センスアンプ線ＳＡＬ３３を介して、データ線ＩＯ４に対応するセンスアンプユニットＳＡＵ１２に接続される。ビット線ＢＬ１３は、センスアンプ線ＳＡＬ４１を介して、データ線ＩＯ５に対応するセンスアンプユニットＳＡＵ１３に接続される。ビット線ＢＬ１４は、センスアンプ線ＳＡＬ４９を介して、データ線ＩＯ６に対応するセンスアンプユニットＳＡＵ１４に接続される。そして、ビット線ＢＬ１５は、センスアンプ線ＳＡＬ５７を介して、データ線ＩＯ７に対応するセンスアンプユニットＳＡＵ１５に接続される。
他のビット線グループＢＧＰも同様である。なお、１つのビット線グループＢＧＰに含まれるビット線ＢＬの本数は任意に設定可能である。例えば、ビット線グループＢＧＰに含まれるビット線ＢＬの個数は、１つのＤＢＵＳに接続されるセンスアンプユニットＳＡＵの個数、またはデータ線ＩＯの本数に応じて設定されても良い。
次に、センスアンプユニットＳＡＵとラッチ回路ＸＤＬとの接続について説明する。
図８に示すように、第１方向Ｄ１に沿ってそれぞれが隣接するように配置された８個のセンスアンプユニットＳＡＵと、それぞれが隣接するように配置された８個のラッチ回路ＸＤＬとが１つのバスＤＢＵＳを介して共通に接続されている。より具体的には、第１方向Ｄ１に沿って配置されたセンスアンプユニットＳＡＵ０、ＳＡＵ８、ＳＡＵ１６、ＳＡＵ２４、ＳＡＵ３２、ＳＡＵ４０、ＳＡＵ４８、及びＳＡＵ５６は、バスＤＢＵＳ０を介して、第１方向Ｄ１に沿って配置されたラッチ回路ＸＤＬ０、ＸＤＬ８、ＸＤＬ１６、ＸＤＬ２４、ＸＤＬ３２、ＸＤＬ４０、ＸＤＬ４８、及びＸＤＬ５６に接続される。そして、ラッチ回路ＸＤＬ０、ＸＤＬ８、ＸＤＬ１６、ＸＤＬ２４、ＸＤＬ３２、ＸＤＬ４０、ＸＤＬ４８、及びＸＤＬ５６は、データ線ＩＯ０に接続される。なお、センスアンプユニットＳＡＵ０、ＳＡＵ８、ＳＡＵ１６、ＳＡＵ２４、ＳＡＵ３２、ＳＡＵ４０、ＳＡＵ４８、及びＳＡＵ５６の配置は、互いに入れ替えても良い。同様に、ラッチ回路ＸＤＬ０、ＸＤＬ８、ＸＤＬ１６、ＸＤＬ２４、ＸＤＬ３２、ＸＤＬ４０、ＸＤＬ４８、及びＸＤＬ５６の配置は、互いに入れ替えても良い。
また、第１方向Ｄ１に沿って配置されたセンスアンプユニットＳＡＵ１、ＳＡＵ９、ＳＡＵ１７、ＳＡＵ２５、ＳＡＵ３３、ＳＡＵ４１、ＳＡＵ４９、及びＳＡＵ５７は、バスＤＢＵＳ１を介して、第１方向Ｄ１に沿って配置されたラッチ回路ＸＤＬ１、ＸＤＬ９、ＸＤＬ１７、ＸＤＬ２５、ＸＤＬ３３、ＸＤＬ４１、ＸＤＬ４９、及びＸＤＬ５７に接続される。そして、ラッチ回路ＸＤＬ１、ＸＤＬ９、ＸＤＬ１７、ＸＤＬ２５、ＸＤＬ３３、ＸＤＬ４１、ＸＤＬ４９、及びＸＤＬ５７は、データ線ＩＯ１に接続される。他のバスＤＢＵＳに接続されるセンスアンプユニットＳＡＵ及びラッチ回路ＸＤＬも同様である。
次に、ビット線ＢＬ、センスアンプ線ＳＡＬ、センスアンプユニットＳＡＵ、ラッチ回路ＸＤＬ、バスＤＢＵＳ、データ線ＩＯの関係について説明する。
図９に示すように、ビット線ＢＬ０は、センスアンプ線ＳＡＬ０、センスアンプユニットＳＡＵ０、バスＤＢＵＳ０、及びラッチ回路ＸＤＬ０を介してデータ線ＩＯ０に接続される。ビット線ＢＬ１は、センスアンプ線ＳＡＬ８、センスアンプユニットＳＡＵ１、バスＤＢＵＳ１、及びラッチ回路ＸＤＬ１を介してデータ線ＩＯ１に接続される。ビット線ＢＬ２は、センスアンプ線ＳＡＬ１６、センスアンプユニットＳＡＵ２、バスＤＢＵＳ２、及びラッチ回路ＸＤＬ２を介してデータ線ＩＯ２に接続される。ビット線ＢＬ３は、センスアンプ線ＳＡＬ２４、センスアンプユニットＳＡＵ３、バスＤＢＵＳ３、及びラッチ回路ＸＤＬ３を介してデータ線ＩＯ３に接続される。ビット線ＢＬ４は、センスアンプ線ＳＡＬ３２、センスアンプユニットＳＡＵ４、バスＤＢＵＳ４、及びラッチ回路ＸＤＬ４を介してデータ線ＩＯ４に接続される。ビット線ＢＬ５は、センスアンプ線ＳＡＬ４０、センスアンプユニットＳＡＵ５、バスＤＢＵＳ５、及びラッチ回路ＸＤＬ５を介してデータ線ＩＯ５に接続される。ビット線ＢＬ６は、センスアンプ線ＳＡＬ４８、センスアンプユニットＳＡＵ６、バスＤＢＵＳ６、及びラッチ回路ＸＤＬ６を介してデータ線ＩＯ６に接続される。ビット線ＢＬ７は、センスアンプ線ＳＡＬ５６、センスアンプユニットＳＡＵ７、バスＤＢＵＳ７、及びラッチ回路ＸＤＬ７を介してデータ線ＩＯ７に接続される。他のビット線ＢＬの接続も同様である。
例えば、１つのビット線グループＢＧＰに含まれるビット線ＢＬの本数を変数ａ（ａは、ａ２≦Ｎの関係を満たす整数）で表し、ビット線ＢＬ、センスアンプユニットＳＡＵ、及びラッチ回路ＸＤＬの番号を変数ｎ（ｎは、ｎ≦（Ｎ−１）の関係を見たす整数）で表し、センスアンプ線ＳＡＬ（センスアンプユニットＳＡＵ）の番号を変数ｍ（ｍは、ｍ≦（Ｎ−１）の関係を満たす整数）で表す。すると、ビット線ＢＬとこれに対応するセンスアンプ線ＳＡＬとの関係、すなわち変数ａ、ｎ、及びｍの関係は、以下のとおりである。
ｍ＝quotient（ｎ，ａ）＋ａ・mod（ｎ，ａ）＋（ａ２−ａ）・quotient（ｎ，ａ２）
ここで、例えばquotient（ｎ，ａ）は、ｎをａで割った商を示し、quotient（ｎ，ａ２）は、ｎをａ２で割った商を示すｑｕｏｔｉｅｎｔ関数である。また、mod（ｎ，ａ）は、ｎをａで割った整数の剰余を示すｍｏｄ関数である。
以下、データレジスタ２１が、例えば８本のデータ線ＩＯ０〜ＩＯ７を介して１回で出力する８ビット分のデータを「カラムデータ」と表記する。第２方向Ｄ２に沿って順次配置された８本のビット線ＢＬを介してセンスアンプ２０に読み出されるデータが、カラムデータに対応している場合、センスアンプ２０は、１回のデータ転送動作により、カラムデータをデータレジスタ２１に転送できる。より具体的には、センスアンプ２０は、１回のデータ転送動作で、例えばビット線グループＢＧＰ０のビット線ＢＬ０〜ＢＬ７に接続されたセンスアンプユニットＳＡＵ０〜ＳＡＵ７のデータを、データレジスタ２１に転送できる。そして、データレジスタ２１は、第２方向Ｄ２に沿って順次配置された８本のビット線ＢＬに対応するカラムデータを出力可能となる。
１．３ 読み出し動作について
次に、読み出し動作について説明する。読み出し動作は、大まかに、セル読み出しとキャッシュ読み出しとを含む。セル読み出しは、メモリセルアレイ１８からデータレジスタ２１、すなわちラッチ回路ＸＤＬにデータを読み出す動作であり、キャッシュ読み出しは、データレジスタ２１から入出力回路１０を介してコントローラ２００にデータを読み出す（外部出力する）動作である。そして、セル読み出し動作には「第１セル読み出し」と「第２セル読み出し」と呼ばれる２つのモードがあり、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００から受信するコマンドに基づいて、いずれかのモードでセル読み出し動作を行う。第１セル読み出しと第２セル読み出しとは、セル読み出し動作においてレディ／ビジー信号が“Ｌ”レベルとされる期間が異なる。すなわち、ＮＡＮＤ型フラッシュメモリがセル読み出し命令を受信してからキャッシュ読み出し命令を受信可能となるまでの期間が異なる。第２セル読み出しの方が、第１セル読み出しよりもレディ／ビジー信号が“Ｌ”レベルの期間が短い。なお、メモリセルアレイ１８からデータレジスタ２１にデータを転送する動作は、第１セル読み出しと第２セル読み出しとで同じである。
１．３．１ 第１セル読み出しにおけるコントローラの動作について
まず、第１セル読み出しにおけるコントローラ２００の動作について、図１０を用いて説明する。以下の説明において、ＮＡＮＤ型フラッシュメモリ１００が作業状態であることを示す信号を「内部ビジー信号」と呼ぶ。内部ビジー信号は、ＮＡＮＤ型フラッシュメモリ１００が作業状態にある場合、“Ｌ”レベル（ビジー状態）とされる。例えば、コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００にステータスリードコマンド（“７０ｈ”）を送信することにより、内部ビジー信号（例えばデータレジスタ２１がビジー状態か）を確認することができる。
図１０に示すように、コントローラ２００は、第１セル読み出し命令（コマンドＣＭＤ及びアドレスＡＤＤ）をＮＡＮＤ型フラッシュメモリ１００に送信する。より具体的には、まず、コントローラ２００は、第１セル読み出しを実行することを通知するコマンド“００ｈ”をＮＡＮＤ型フラッシュメモリ１００に送信するとともに、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”レベルにしてアサートする。
次に、コントローラ２００は、アドレスＡＤＤを送信すると共に、アドレスラッチイネーブル信号ＡＬＥを“Ｈ”レベルにしてアサートする。図１０の例では、カラムアドレスＣＡを２サイクル送信した後、ロウアドレスＲＡを３サイクル送信する場合を示しているが、カラムアドレスＣＡ及びロウアドレスＲＡのサイクルは任意に設定可能である。
更に、コントローラ２００は、第１セル読み出しの実行を指示する第１セルリードコマンド“３０ｈ”を送信すると共に、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”レベルにしてアサートする。
ＮＡＮＤ型フラッシュメモリ１００は、第１セルリードコマンド“３０ｈ”に応じて、セル読み出しを開始する。このとき、レディ／ビジー信号Ｒ／Ｂｎ及び内部ビジー信号は、ともに“Ｌ”レベル（ビジー状態）とされる。センスアンプ２０は、メモリセルアレイ１８からデータを読み出した後、データレジスタ２１に読み出しデータを転送する。以下、センスアンプ２０がメモリセルアレイ１８からデータ読み出しを開始してから、データレジスタ２１への読み出しデータ転送を終了するまでの期間を「期間ｔＲ１」と呼ぶ。第１セル読み出しでは、期間ｔＲ１の間、レディ／ビジー信号Ｒ／Ｂｎ及び内部ビジー信号が、ともに“Ｌ”レベル（レディ状態）とされる。
コントローラ２００は、レディ／ビジー信号Ｒ／Ｂｎが“Ｈ”レベル（レディ状態）に復帰したのを確認すると、キャッシュ読み出し命令をＮＡＮＤ型フラッシュメモリ１００に送信する。より具体的には、まず、コントローラ２００は、キャッシュ読み出しを実行することを通知するコマンド“０５ｈ”をＮＡＮＤ型フラッシュメモリ１００に送信するとともに、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”レベルにしてアサートする。
次に、コントローラ２００は、アドレスＡＤＤとして、カラムアドレスＣＡを２サイクル送信し、ロウアドレスＲＡを３サイクル送信すると共に、アドレスラッチイネーブル信号ＡＬＥを“Ｈ”レベルにしてアサートする。第１セル読み出し後のキャッシュ読み出しにおいては、第１セル読み出し時に送信されたカラムアドレスＣＡと、キャッシュ読み出し時に送信されたカラムアドレスＣＡとが異なっていても良い。また、キャッシュ読み出しにおけるアドレスＡＤＤにおいて、ロウアドレスＲＡは省略されても良い。
次に、コントローラ２００は、キャッシュ読み出しの実行を指示するキャッシュリードコマンド“Ｅ０ｈ”を送信すると共に、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”レベルにしてアサートする。
ＮＡＮＤ型フラッシュメモリ１００は、キャッシュリードコマンド“Ｅ０ｈ”に応じて、キャッシュ読み出しを開始する。より具体的には、コントローラ２００は、コマンド“Ｅ０ｈ”に対応するライトイネーブル信号ＷＥｎが“Ｌ”レベルから“Ｈ”レベルに立ち上がってから、待機期間ｔＷＨＲ１経過後、“Ｌ”レベルのリードイネーブル信号ＲＥｎを送信する。ＮＡＮＤ型フラッシュメモリ１００は、リードイネーブル信号ＲＥｎに基づいて、コントローラ２００に読み出しデータＲＤを送信する。
１．３．２ 第２セル読み出しにおけるコントローラの動作について
次に、第２セル読み出しにおけるコントローラ２００の動作について、図１１を用いて説明する。以下、図１０と異なる点についてのみ説明する。
図１１に示すように、コントローラ２００は、第２セル読み出し命令をＮＡＮＤ型フラッシュメモリ１００に送信する。より具体的には、まず、コントローラ２００は、第２セル読み出しを実行することを通知するコマンド“ＸＸｈ”をＮＡＮＤ型フラッシュメモリ１００に送信する。
次に、コントローラ２００は、カラムアドレスＣＡ及びロウアドレスＲＡを送信後、第２セル読み出しの実行を指示する第２セルリードコマンド“ＹＹｈ”を送信する。
ＮＡＮＤ型フラッシュメモリ１００は、第２セルリードコマンド“ＹＹｈ”に応じて、セル読み出しを開始する。このとき、レディ／ビジー信号Ｒ／Ｂｎ及び内部ビジー信号は、ともに“Ｌ”レベル（ビジー状態）とされる。センスアンプ２０は、メモリセルアレイ１８からデータを読み出した後、データレジスタ２１に読み出しデータを転送する。このとき、センスアンプ２０は、データレジスタ２１への１回目のデータ転送において、第２セル読み出しで指定されたカラムアドレスＣＡの先頭カラムのカラムデータを転送する。そして、ＮＡＮＤ型フラッシュメモリ１００は、先頭カラムのカラムデータの転送が終了すると、レディ／ビジー信号Ｒ／Ｂｎを“Ｈ”レベルとする。以下、センスアンプ２０がデータ読み出しを開始してから、データレジスタ２１への先頭カラムのカラムデータ転送を終了するまでの期間を「期間ｔＲ２」と呼ぶ。なお、期間ｔＲ２に転送されるデータは、先頭カラムのカラムデータに限定されない。期間ｔＲ２にデータが転送される回数は、データ転送が終了する回数よりも少ない回数が設定されていれば良く、期間ｔＲ２が期間ｔＲ１よりも短ければ良い。
センスアンプ２０は、レディ／ビジー信号Ｒ／Ｂｎが“Ｈ”レベルとされた後に、残りのデータをデータレジスタ２１に転送する。従って、内部ビジー信号は、期間ｔＲ１終了まで“Ｌ”レベルとされる。
コントローラ２００は、レディ／ビジー信号Ｒ／Ｂｎが“Ｈ”レベル（レディ状態）に復帰したのを確認すると、キャッシュ読み出し命令をＮＡＮＤ型フラッシュメモリ１００に送信する。より具体的には、コントローラ２００は、コマンド“０５ｈ”、カラムアドレスＣＡ及びロウアドレスＲＡ、キャッシュリードコマンド“Ｅ０ｈ”を順に送信する。
第２セル読み出しの場合、キャッシュ読み出しのカラムアドレスＣＡは、第２セル読み出しのカラムアドレスＣＡと同じにする。第１セル読み出しでは、センスアンプ２０からデータレジスタ２１にデータを転送する場合に、予め設定された順番でデータが転送される。他方で、第２セル読み出しでは、センスアンプ２０からデータレジスタ２１に転送される１回目のデータは、第２セル読み出しのカラムアドレスＣＡに基づいて決定される。従って、キャッシュ読み出しのカラムアドレスＣＡが、第２セル読み出しのカラムアドレスＣＡと異なると、センスアンプ２０からデータレジスタ２１へのデータ転送が未了の状態にあるため、ＮＡＮＤ型フラッシュメモリ１００は、データ出力ができない。この場合、ＮＡＮＤ型フラッシュメモリ１００は、読み出し不可を示すエラー信号をコントローラ２００に送信しても良い。あるいは、ＮＡＮＤ型フラッシュメモリ１００は、期間ｔＲ１終了まで、すなわちセンスアンプ２０からデータレジスタ２１へのデータ転送終了まで、キャッシュ読み出しを待機状態としても良い。すなわち、ＮＡＮＤ型フラッシュメモリ１００は、期間ｔＲ１終了まで待機期間ｔＷＨＲ１を延長しても良い。なお、期間ｔＲ１終了後であれば、データレジスタ２１へのデータの転送が終了しているため、コントローラ２００は、キャッシュ読み出しで異なるカラムアドレスＣＡを指定しても良い。以下、第２セルリードコマンド“ＹＹｈ”を取り込んでから期間ｔＲ１終了までの期間を、「カラムアドレス変更禁止期間ｔＩＨＢ」と呼ぶ。
ＮＡＮＤ型フラッシュメモリ１００は、期間ｔＲ２後であれば、期間ｔＲ１が終了していない状態においても、リードイネーブル信号ＲＥｎに基づいて、読み出しデータＲＤの送信を開始できる。従って、期間ｔＲ２後から期間ｔＲ１が終了するまでの期間（以下、「期間ｔ（Ｒ１−Ｒ２）」と呼ぶ）において、ＮＡＮＤ型フラッシュメモリ１００は、キャッシュ読み出しと並行して、残りのデータをセンスアンプ２０からデータレジスタ２１に転送する。
１．３．３ ＮＡＮＤ型フラッシュメモリにおける読み出し動作の全体の流れについて
次に、ＮＡＮＤ型フラッシュメモリ１００における読み出し動作の全体の流れについて、図１２を用いて説明する。
図１２に示すように、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００からセル読み出し命令を受信する（ステップＳ１）
シーケンサ１５は、第１セル読み出し命令を受信した場合(ステップＳ２＿Ｙｅｓ)、第１セル読み出しを開始する（ステップＳ３）。このとき、レディ／ビジー信号Ｒ／Ｂｎは、“Ｌ”レベルとされる。より具体的には、センスアンプ２０は、メモリセルアレイ１８からデータを読み出し、読み出したデータをデータレジスタ２１に転送する。
センスアンプ２０からデータレジスタ２１へのデータの転送が終了すると、シーケンサ１５は、レディ／ビジー信号Ｒ／Ｂｎを“Ｈ”レベルとし、第１セル読み出しを終了する（ステップＳ４）。
次に、シーケンサ１５は、コントローラ２００からキャッシュ読み出し命令を受信する（ステップＳ５）。
シーケンサ１５は、キャッシュ読み出し命令に基づいて、キャッシュ読み出しを開始する（ステップＳ６）。より具体的には、シーケンサ１５は、リードイネーブル信号ＲＥｎに基づいて、データをコントローラ２００に送信する。
シーケンサ１５は、コントローラ２００へのデータの送信が終了すると、キャッシュ読み出しを終了する（ステップＳ７）
ステップＳ２において、シーケンサ１５は、第２セル読み出し命令を受信した場合（ステップＳ２＿Ｎｏ）、第２セル読み出しを開始する（ステップＳ４）。このとき、レディ／ビジー信号Ｒ／Ｂｎは、“Ｌ”レベルとされる。
センスアンプ２０からデータレジスタ２１への先頭カラムのカラムデータの転送が終了すると、シーケンサ１５は、レディ／ビジー信号Ｒ／Ｂｎを“Ｈ”レベルとする（ステップＳ９）。
レディ／ビジー信号Ｒ／Ｂｎが“Ｈ”レベルとされた後も、センスアンプ２０は、残りのデータをデータレジスタ２１に転送する。そして、残りのデータの転送が終了すると（ステップＳ１０）、シーケンサ１５は、第２セル読み出しを終了する。
シーケンサ１５は、センスアンプ２０が残りのデータをデータレジスタ２１に転送している間に、キャッシュ読み出し命令を受信すると（ステップＳ５）、キャッシュ読み出し命令を開始する（ステップＳ６）。そして、シーケンサ１５は、センスアンプ２０のデータ転送が終了し（ステップＳ１０）、コントローラ２００へのデータの送信が終了すると、キャッシュ読み出しを終了する（ステップＳ７）。
１．４ 第２セル読み出しにおけるデータ転送の具体例について
次に、第２セル読み出しにおけるデータ転送の具体例について２つの例を説明する。
１．４．１ ビット線ＢＬ０〜ＢＬ６３に対応するデータを転送する場合について
まず、ビット線ＢＬ０〜ＢＬ６３に対応するデータを転送する場合について、図１３〜図１７を用いて説明する。図１３〜図１７の例では、説明を簡略化するため、ビット線ＢＬ０〜ＢＬ６３に対応するデータを転送する場合について説明する。
図１３に示すように、シーケンサ１５は、第２セル読み出し命令を受信すると、レディ／ビジー信号Ｒ／Ｂｎ及び内部ビジー信号を“Ｌ”レベルとして、第２セル読み出しを開始する。すなわち、期間ｔＲ２及び期間ｔＲ１が開始される。第２セル読み出し命令に基づいて、センスアンプユニットＳＡＵ０〜ＳＡＵ６３は、対応するビット線ＢＬ０〜ＢＬ６３を介してメモリセルトランジスタＭＴからデータを読み出す。以下、ビット線ＢＬ０〜ＢＬ６３に対応するデータをデータＤ０〜Ｄ６３と表記する。
図１４に示すように、次に、センスアンプ２０は、ラッチ回路ＸＤＬへの１回目のデータ転送により、先頭カラムのデータＤ０〜Ｄ７を転送する。より具体的には、センスアンプユニットＳＡＵ０からバスＤＢＵＳ０を介してラッチ回路ＸＤＬ０にデータＤ０が転送される。同様に、センスアンプユニットＳＡＵ１〜ＳＡＵ７からバスＤＢＵＳ１〜ＤＢＵＳ７を介してラッチ回路ＸＤＬ１〜ＸＤＬ７にデータＤ１〜Ｄ７が転送される。１回目のデータ転送終了後、レディ／ビジー信号Ｒ／Ｂｎは“Ｈ”レベルとされ、期間ｔＲ２が終了する。すなわち、期間ｔＲ２において、図１３及び図１４で説明したセンスアンプ２０へのデータの読み出しと、センスアンプ２０からデータレジスタ２１への先頭カラムのデータ転送が行われる。コントローラ２００は、レディ／ビジー信号Ｒ／Ｂｎが“Ｈ”レベルに復帰したのを確認すると、キャッシュ読み出し命令をＮＡＮＤ型フラッシュメモリ１００に送信する。
図１５に示すように、次に、シーケンサ１５は、キャッシュ読み出し命令に基づいて、ラッチ回路ＸＤＬ０〜ＸＤＬ７に格納されている先頭カラムのデータＤ０〜Ｄ７を、データ線ＩＯ０〜ＩＯ７を介して、コントローラ２００に出力する。ＮＡＮＤ型フラッシュメモリ１００は、キャッシュ読み出し命令を受信して先頭カラムのデータを出力している間も、これらの処理と並行して、センスアンプ２０からデータレジスタ２１へのデータ転送を行う。より具体的には、センスアンプ２０は、１回目のデータ転送から、先頭カラムのデータＤ０〜Ｄ７がコントローラ２００に出力される間も、ラッチ回路ＸＤＬへのデータの転送を継続しており、例えば、第２〜第５カラムのデータＤ８〜Ｄ３９がラッチ回路ＸＤＬ８〜ＸＤＬ３９に転送される。
図１６に示すように、引き続き、シーケンサ１５は、キャッシュ読み出し命令に基づいて、第２カラムのデータＤ８〜Ｄ１５を、データ線ＩＯ０〜ＩＯ７を介して、コントローラ２００に出力する。この間、センスアンプ２０では、例えば第６〜第８カラムのデータＤ４０〜Ｄ６３がラッチ回路ＸＤＬ４０〜ＸＤＬ６３に転送され、センスアンプ２０からデータレジスタ２１へのデータ転送が終了する。データ転送の終了に伴い、内部ビジー信号は、“Ｈ”レベルとされ、期間ｔＲ１が終了する。従って、期間ｔ（Ｒ１−Ｒ２）において、キャッシュ読み出しとセンスアンプ２０からデータレジスタ２１へのデータ転送とが並行して行われる。
図１７に示すように、センスアンプ２０からデータレジスタ２１へのデータ転送終了後もキャッシュ読み出しは継続され、例えば、第３カラムのデータＤ１６〜Ｄ２３がデータ線ＩＯ０〜ＩＯ７を介して、コントローラ２００に出力される。その後、キャッシュ読み出し命令に基づいて、データレジスタ２１に格納されている他のデータも、コントローラ２００に出力される。
１．４．２ ビット線ＢＬ０〜ＢＬ６３９９に対応するデータを転送する場合について
次に、ビット線ＢＬ０〜ＢＬ６３３９に対応するデータを転送する場合について、図１８を用いて説明する。
図１８に示すように、ビット線ＢＬ０〜ＢＬ６３９９に対応してラッチ回路ＸＤＬ０〜ＸＤＬ６３９９が設けられている。そして、センスアンプ２０からデータレジスタ２１への１回目のデータ転送により、カラム０〜９９に対応するカラムデータが、ラッチ回路ＸＤＬ０〜ＸＤＬ７、ＸＤＬ６４〜ＸＤＬ７１、…、ＸＤＬ６３３６〜ＸＤＬ６３４３に転送される。１回目のデータ転送終了後、レディ／ビジー信号Ｒ／Ｂｎは“Ｈ”レベルとされ、ＮＡＮＤ型フラッシュメモリ１００は、キャッシュ読み出し命令を受信する。
シーケンサ１５は、キャッシュ命令に基づいて、カラム０〜９９のカラムデータを、データ線ＩＯ０〜ＩＯ７を介して、コントローラ２００に順次出力する。これと並行して、センスアンプ２０は、２回目以降のデータ転送を行い、他のカラムのカラムデータをデータレジスタ２１に転送する。カラム０〜９９に対応するカラムデータ出力後、シーケンサ１５は、カラム１００〜７９９のカラムデータを、データ線ＩＯ０〜ＩＯ７を介して、コントローラ２００に順次出力する。
１．５ 本実施形態における効果について
本実施形態に係る構成であれば、処理能力を向上できる。以下、本効果について詳述する。
例えば、メモリセルアレイ１８からデータレジスタ２１へのデータ転送を終了するまでの期間ｔＲ１には、メモリセルアレイ１８からセンスアンプ２０にデータが読み出される読み出し期間と、センスアンプ２０からデータレジスタ２１へのデータ転送期間が含まれる。例えば、複数のセンスアンプユニットＳＡＵと複数のラッチ回路ＸＤＬとが共通のバスＤＢＵＳで接続されている場合、データが複数のラッチ回路ＸＤＬにシリアルに送信される（データの転送が複数回行われる）。より具体的には、例えば、メモリセルアレイ１８から順次配置された８本のビット線ＢＬを介して読み出される８ビットのデータが、カラムデータに相当するとする。そして、この順次配置された８本のビット線ＢＬに接続された８個のセンスアンプユニットＳＡＵが、１つのバスＤＢＵＳを介して８個のラッチ回路ＸＤＬに接続されている場合、データレジスタ２１が１カラム分のデータを出力するためには、センスアンプ２０からデータレジスタ２１にデータを８回転送する必要がある。
これに対し、本実施形態に係る構成では、順次配置された複数のビット線ＢＬが、ＢＬフックアップ回路ＢＨＵにおいて、異なるデータ線ＩＯに対応するセンスアンプ線ＳＡＬ（センスアンプユニットＳＡＵ）に接続される。従って、データレジスタ２１は、順次配置された複数のビット線ＢＬに対応するカラムデータを、１回のデータ転送により、センスアンプ２０から受信できる。これにより、データレジスタ２１がカラムデータを出力できる状態になるまでの期間を短くすることができる。
更に、本実施形態に係る構成であれば、半導体記憶装置が、セル読み出しにおいて、第１セル読み出しと第２セル読み出しの２つのモードを備える。そして、コントローラ２００は、セル読み出しとキャッシュ読み出しとが同じカラムアドレスＣＡの場合、第２セル読み出しを選択できる。第１セル読み出しの場合、センスアンプ２０からデータレジスタ２１への読み出しデータの転送が終わった後に、レディ／ビジー信号は“Ｈ”レベル（レディ状態）とされ、キャッシュ読み出しが可能となる。これに対し、第２セル読み出しの場合、センスアンプ２０は、データレジスタ２１への１回目のデータ転送において、第２セル読み出しで指定されたカラムアドレスＣＡの先頭カラムのカラムデータをデータレジスタ２１に転送できる。そして、半導体記憶装置は、先頭カラムのカラムデータの転送が終了したら、レディ／ビジー信号を“Ｈ”レベル（レディ状態）にできる。そして、半導体記憶装置は、センスアンプ２０からデータレジスタ２１へのデータ転送が終了していない状態においても、キャッシュ読み出し命令を受信してデータの出力を開始できる。例えば、半導体記憶装置から８カラム分のカラムデータを読み出す場合、第１セル読み出しでは、８回のデータ転送で、８カラム分のカラムデータをセンスアンプ２０からデータレジスタ２１に転送した後に、キャッシュ読み出しが実行可能となる。これに対し、第２セル読み出しでは、１回目のデータ転送で、先頭カラムのカラムデータをセンスアンプ２０からデータレジスタ２１に転送した後に、キャッシュ読み出しが実行可能となる。そして、第２セル読み出しでは、キャッシュ読み出しと並行して、残りの７カラム分のカラムデータがセンスアンプ２０からデータレジスタ２１に転送される。従って、第２セル読み出しでは、７回のデータ転送期間の分だけ、キャッシュ読み出し動作を早く開始することができる。すなわち、半導体記憶装置は、セル読み出し命令を受信してから、キャッシュ読み出し命令を受信するまでの期間を短くできる。従って、半導体記憶装置の処理能力を向上できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、キャッシュ読み出しの読み出し命令が無い場合について説明する。以下、第１実施形態と異なる点についてのみ説明する。
２．１ 第１セル読み出しにおけるコントローラの動作について
まず、第１セル読み出しにおけるコントローラ２００の動作について、図１９を用いて説明する。
図１９に示すように、コントローラ２００は、第１実施形態の図１０と同様に、第１セル読み出し命令をＮＡＮＤ型フラッシュメモリ１００に送信する。より具体的には、コントローラ２００は、コマンド“００ｈ”、カラムアドレスＣＡ及びロウアドレスＲＡ、第１リードコマンド“３０ｈ”を順に送信する。
ＮＡＮＤ型フラッシュメモリ１００は、セル読み出しを開始し、データレジスタ２１へのデータ転送が終了するまでの期間ｔＲ１において、レディ／ビジー信号Ｒ／Ｂｎ及び内部ビジー信号を“Ｌ”レベルにする。
コントローラ２００は、レディ／ビジー信号Ｒ／Ｂｎが“Ｈ”レベルになった後に、“Ｌ”レベルのリードイネーブル信号ＲＥｎを送信する。
２．２ 第２セル読み出しにおけるコントローラの動作について
次に、第２セル読み出しにおけるコントローラ２００の動作について、図２０を用いて説明する。以下、図１９と異なる点についてのみ説明する。
図２０に示すように、コントローラ２００は、第１実施形態の図１１と同様に、第２セル読み出し命令をＮＡＮＤ型フラッシュメモリ１００に送信する。より具体的には、コントローラ２００は、コマンド“ＸＸｈ”、カラムアドレスＣＡ及びロウアドレスＲＡ、第２セルリードコマンド“ＹＹｈ”を順に送信する。
ＮＡＮＤ型フラッシュメモリ１００は、セル読み出しを開始し、データレジスタ２１への先頭カラムのカラムデータ転送が終了するまでの期間ｔＲ２において、レディ／ビジー信号Ｒ／Ｂｎを“Ｌ”レベルにする。
コントローラ２００は、レディ／ビジー信号Ｒ／Ｂｎが“Ｈ”レベルになった後に、“Ｌ”レベルのリードイネーブル信号ＲＥｎを送信する。ＮＡＮＤ型フラッシュメモリ１００は、リードイネーブル信号ＲＥｎに基づいて、コントローラ２００に読み出しデータＲＤを送信する。
２．３ 本実施形態に係る効果について
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第２セル読み出しにおいて、センスアンプ２０からデータレジスタ２１にデータが転送される前に、レディ／ビジー信号Ｒ／Ｂｎが“Ｈ”レベルとされる場合について説明する。以下、第１及び第２実施形態と異なる点についてのみ説明する。
３．１ 第２セル読み出しにおけるコントローラの動作について
第２セル読み出しにおけるコントローラ２００の動作について、図２１を用いて説明する。
図２１に示すように、コントローラ２００は、第１実施形態の図１１と同様に、第２セル読み出し命令をＮＡＮＤ型フラッシュメモリ１００に送信する。より具体的には、コントローラ２００は、コマンド“ＸＸｈ”、カラムアドレスＣＡ及びロウアドレスＲＡ、第２セルリードコマンド“ＹＹｈ”を順に送信する。
ＮＡＮＤ型フラッシュメモリ１００は、第２セルリードコマンド“ＹＹｈ”に応じて、メモリセルアレイ１８からセンスアンプ２０へのデータ読み出しを開始する。このとき、レディ／ビジー信号Ｒ／Ｂｎ及び内部ビジー信号は、ともに“Ｌ”レベル（ビジー状態）とされる。本実施形態では、第２セル読み出しにおいて、センスアンプ２０からデータレジスタ２１へのデータ転送は実行されない。ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１８からセンスアンプ２０へのデータの読み出しを終了すると、レディ／ビジー信号Ｒ／Ｂｎ及び内部ビジー信号を“Ｈ”レベルとする。
以下、センスアンプ２０がデータ読み出しを開始してから終了するまでの期間を「期間ｔＲ３」と呼ぶ。期間ｔＲ３は、データレジスタ２１へのデータ転送期間が含まれないため、期間ｔＲ２よりも短い期間となる。
コントローラ２００は、レディ／ビジー信号Ｒ／Ｂｎが“Ｈ”レベル（レディ状態）に復帰したのを確認すると、キャッシュ読み出し命令をＮＡＮＤ型フラッシュメモリ１００に送信する。より具体的には、コントローラ２００は、コマンド“０５ｈ”、カラムアドレスＣＡ及びロウアドレスＲＡ、キャッシュリードコマンド“Ｅ０ｈ”を順に送信する。
本実施形態では、第２セル読み出しが終了した時点ではセンスアンプ２０からデータレジスタ２１へのデータ転送が行われていないため、キャッシュ読み出しのカラムアドレスＣＡと、第２セル読み出しのカラムアドレスＣＡとは異なっていても良い。
ＮＡＮＤ型フラッシュメモリ１００は、キャッシュ読み出しのカラムアドレスＣＡに基づいて、センスアンプ２０からデータレジスタ２１へのデータ転送を実行する（以下、この期間を「期間ｔＣＴ」とする）。
コントローラ２００は、第２セルリードコマンド“ＹＹｈ”に対応するライトイネーブル信号ＷＥｎが“Ｌ”レベルから“Ｈ”レベルに立ち上がってから、待機期間ｔＷＨＲ２経過後、“Ｌ”レベルのリードイネーブル信号ＲＥｎを送信する。この場合、待機期間ｔＷＨＲ２は、キャッシュ読み出しで指定されたカラムアドレスＣＡの先頭カラムのカラムデータがデータレジスタ２１に転送されるまでの期間よりも長い期間が設定される。例えば、待機期間ｔＷＨＲ２は、カラムデータの転送期間を含むため第１実施形態で説明した待機期間ｔＷＨＲ１よりも長い。
ＮＡＮＤ型フラッシュメモリ１００は、リードイネーブル信号ＲＥｎに基づいて、コントローラ２００に読み出しデータＲＤを送信する。そして、ＮＡＮＤ型フラッシュメモリ１００は、キャッシュ読み出しと並行して、データをセンスアンプ２０からデータレジスタ２１に転送する。
３．２ 本実施形態における効果について
本実施形態に係る構成であれば、第１及び第２実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、キャッシュ読み出しにおいて、第２セル読み出しと異なるカラムアドレスＣＡを選択することができる。
４．変形例等
上記実施形態に係る半導体記憶装置は、第１乃至第６メモリセル(MT)を含むメモリセルアレイ(18)と、第１乃至第３メモリセルにそれぞれ接続され、第１方向に沿って順次配置された第１乃至第３ビット線(BL0-BL2)と、第４乃至第６メモリセルにそれぞれ接続され、第１方向に沿って順次配置された第４乃至第６ビット線(BL8-BL10)と、第１乃至第６ビット線にそれぞれ接続された第１乃至第６センス回路(SAU0〜SAU2, SAU8〜SAU10)を含み、第１センス回路(SAU0)と第４センス回路(SAU8)とは第２方向に沿って隣接され、第２センス回路(SAU1)と第５センス回路(SAU9)とは第２方向に沿って隣接され、第３センス回路(SAU2)と第６センス回路(SAU10)とは第２方向に沿って隣接されたセンスアンプと、第１乃至第６センス回路にそれぞれ接続された第１乃至第６ラッチ回路(XDL0〜XDL2, XDL8〜XDL10)を含み、第１及び第４ラッチ回路(XDL0, XDL8)は、第１バス(DBUS0)を介して第１及び第４センス回路に接続され、第２及び第５ラッチ回路(XDL1, XDL9)は、第２バス(DBUS1)を介して第２及び第５センス回路に接続され、第３及び第６ラッチ回路(XDL2, XDL10)は、第３バス(DBUS2)を介して第３及び第６センス回路に接続された前記データレジスタと、第１及び第４ラッチ回路と第１データ線(IO0)を介して接続され、第２及び第５ラッチ回路と第２データ線(IO1)を介して接続され、第３及び第６ラッチ回路と第３データ線(IO2)を介して接続された入出力回路(10)と、を含む。
上記実施形態を適用することにより、処理能力を向上できる半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば、上記実施形態は、メモリセルトランジスタＭＴが半導体基板上に二次元に配置された平面型ＮＡＮＤ型フラッシュメモリにも適用できる。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
更に、上記実施形態における「隣接」とは、間に層間絶縁膜を介在させて配置されている状態も含む。
なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタＭＴが２ビット（４値）のデータを保持可能であり、４値のいずれかを保持している際の閾値レベルを低い方からＥｒレベル（消去レベル）、Ａレベル、Ｂレベル、及びＣレベルとしたとき、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。
読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。
（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。
（３）消去動作では、
半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。
（４）平面型ＮＡＮＤ型フラッシュメモリにおけるメモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層Ｈｉｇｈ−ｋ膜と膜厚が3〜10nmの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２…ホスト機器、１０…入出力回路、１１…ロジック制御回路、１２…ステータスレジスタ、１３…アドレスレジスタ、１４…コマンドレジスタ、１５…シーケンサ、１６…レディ／ビジー回路、１７…電圧発生回路、１８…メモリセルアレイ、１９…ロウデコーダ、２０…センスアンプ、２１…データレジスタ、２２…カラムデコーダ、３０…半導体基板、３１…ｎ型ウェル、３２…ｐ型ウェル、３３…ｎ＋型拡散層、３４、４０…配線層、３５…半導体層、３６…トンネル絶縁膜、３７…電荷蓄積層、３８…ブロック絶縁膜、３９…コンタクトプラグ、５０〜６１、７０〜７７、８０、８１…トランジスタ、６２…容量素子、１００…ＮＡＮＤ型フラッシュメモリ、２００…コントローラ、２１０…ホストインターフェイス回路、２２０…内蔵メモリ、２３０…プロセッサ、２４０…バッファメモリ、２５０…ＮＡＮＤインターフェイス回路、２６０…ＥＣＣ回路。

Claims (7)

  1. 第１乃至第６メモリセルを含むメモリセルアレイと、
    前記第１乃至第３メモリセルにそれぞれ接続され、第１方向に沿って順次配置された第１乃至第３ビット線と、
    前記第４乃至第６メモリセルにそれぞれ接続され、前記第１方向に沿って順次配置された第４乃至第６ビット線と、
    前記第１乃至第６ビット線にそれぞれ接続された第１乃至第６センス回路を含み、前記第１センス回路と前記第４センス回路とは第２方向に沿って隣接され、前記第２センス回路と前記第５センス回路とは前記第２方向に沿って隣接され、前記第３センス回路と前記第６センス回路とは前記第２方向に沿って隣接されたセンスアンプと、
    前記第１乃至第６センス回路にそれぞれ接続された第１乃至第６ラッチ回路を含み、前記第１及び第４ラッチ回路は、第１バスを介して前記第１及び第４センス回路に接続され、前記第２及び第５ラッチ回路は、第２バスを介して前記第２及び第５センス回路に接続され、前記第３及び第６ラッチ回路は、第３バスを介して前記第３及び第６センス回路に接続されたデータレジスタと、
    前記第１及び第４ラッチ回路と第１データ線を介して接続され、前記第２及び第５ラッチ回路と第２データ線を介して接続され、前記第３及び第６ラッチ回路と第３データ線を介して接続された入出力回路と、
    を備える半導体記憶装置。
  2. 読み出し動作は、データを前記メモリセルアレイから前記データレジスタに読み出す第１読み出し動作と、前記データを前記データレジスタから前記入出力回路を介して外部出力する第２読み出し動作とを含み、
    前記第１読み出し動作のカラムアドレスと前記第２読み出し動作のカラムアドレスとが一致しない場合、レディ／ビジー信号は、前記メモリセルアレイから前記センスアンプへの前記データの読み出しを開始してから前記データレジスタへの前記データの転送が終了するまでの第１期間、ビジー状態を示し、
    前記第１読み出し動作の前記カラムアドレスと前記第２読み出し動作の前記カラムアドレスとが一致する場合、前記レディ／ビジー信号は、前記メモリセルアレイから前記センスアンプへの前記データの前記読み出しを開始してから前記データレジスタへの１回目の前記データの転送が終了するまでの第２期間、前記ビジー状態を示す請求項１記載の半導体記憶装置。
  3. 読み出し動作は、データを前記メモリセルアレイから前記センスアンプを介して前記データレジスタに読み出す第１読み出し動作と、前記データを前記データレジスタから前記入出力回路を介して外部出力する第２読み出し動作とを含み、
    前記第１読み出し動作において、前記レディ／ビジー信号は、前記メモリセルアレイから前記センスアンプへの前記データの読み出しを開始してから、前記メモリセルアレイから前記センスアンプへの前記データの前記読み出しが終了するまでの第３期間、ビジー状態を示し、前記センスアンプから前記データレジスタへの前記データの転送は、前記第２読み出し動作のカラムアドレスに基づいて実行される請求項１記載の半導体記憶装置。
  4. 前記センスアンプから前記データレジスタにデータを転送する場合、１回目の転送動作で、前記第１乃至第３センス回路が読み出した前記データが前記第１乃至第３ラッチ回路にそれぞれ転送され、２回目の前記転送動作で、前記第４乃至第６センス回路が読み出した前記データが前記第４乃至第６ラッチ回路にそれぞれ転送される請求項１乃至３のいずれか一項記載の半導体記憶装置。
  5. 前記第２期間は、前記第１期間よりも短い請求項２記載の半導体記憶装置。
  6. 前記第２期間に前記第１乃至第３メモリセルのデータが前記センスアンプから前記データレジスタに転送された後、前記第２読み出し動作において前記第１乃至第３メモリセルの前記データが前記データレジスタから前記入出力回路に出力されるのと並行して、前記第４乃至第６メモリセルのデータが前記センスアンプから前記データレジスタに転送される請求項２記載の半導体記憶装置。
  7. 前記第１乃至第３メモリセルのデータが前記センスアンプから前記データレジスタに転送された後、前記第２読み出し動作において前記第１乃至第３メモリセルの前記データが前記データレジスタから前記入出力回路に出力されるのと並行して、前記第４乃至第６メモリセルのデータが前記センスアンプから前記データレジスタに転送される請求項３記載の半導体記憶装置。
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