JP3350045B2 - 半導体記憶装置 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置、特に、大容量にして低価
格な半導体記憶装置に関する。
格な半導体記憶装置に関する。
ダイナミック型ランダムアクセスメモリ（DRAM）は、
大容量の半導体記憶装置の代表的なものである。DRAMで
は、第２図に示すように互いに平行に複数のワード線Ｗ
を配置し、それと交わるように複数のデータ線Ｄが配置
され、それらの所望の交点にメモリセルMCを配置して、
メモリアレーを構成する。１個のメモリセルMCは、情報
記憶手段としての１個の蓄積容量CSと、スイッチとして
の１個のMOSトランジスタＭによって、構成されるのが
一般的である。蓄積容量CSに蓄えられた電荷量で、２進
１桁（１ビット）の情報を記憶する。また各メモリセル
はMOSトランジスタＭによりデータ線に接続されてお
り、MOSトランジスタＭを介して各メモリセル内の蓄積
容量とデータ線との間で信号の授受が行われる。
大容量の半導体記憶装置の代表的なものである。DRAMで
は、第２図に示すように互いに平行に複数のワード線Ｗ
を配置し、それと交わるように複数のデータ線Ｄが配置
され、それらの所望の交点にメモリセルMCを配置して、
メモリアレーを構成する。１個のメモリセルMCは、情報
記憶手段としての１個の蓄積容量CSと、スイッチとして
の１個のMOSトランジスタＭによって、構成されるのが
一般的である。蓄積容量CSに蓄えられた電荷量で、２進
１桁（１ビット）の情報を記憶する。また各メモリセル
はMOSトランジスタＭによりデータ線に接続されてお
り、MOSトランジスタＭを介して各メモリセル内の蓄積
容量とデータ線との間で信号の授受が行われる。
読出し動作は、以下のように行う。待機状態ではデー
タ線をある一定の電位にプリチャージしておき、フロー
ティング状態にした後、ワード線によりMOSトランジス
タＭをONにする。蓄積容量CSに蓄えられていた電荷が、
データ線Ｄの寄生容量CDとの間で再配分され、データ線
Ｄの電位が変化する。この信号について、データ線Ｄに
接続された信号検出手段（図示せず）により、“1"か
“0"かを判定する。通常、破壊読出しをしたメモリセル
の情報を再書込みする手段がデータ線に設けられ、信号
検出手段による判定結果に応じてデータ線を、“1"に対
応した高電位または“0"に対応した低電位にする。ワー
ド線Ｗを下げることにより、その電位に応じた電荷が蓄
積容量CSに蓄えられる。ただし、この再書込み手段は、
信号検出手段が自動的にその機能を果たしている場合も
ある。また書込み動作は、書込み手段によりデータ線を
高電位あるいは低電位にすることにより、再書込みと同
様にして行うことができる。
タ線をある一定の電位にプリチャージしておき、フロー
ティング状態にした後、ワード線によりMOSトランジス
タＭをONにする。蓄積容量CSに蓄えられていた電荷が、
データ線Ｄの寄生容量CDとの間で再配分され、データ線
Ｄの電位が変化する。この信号について、データ線Ｄに
接続された信号検出手段（図示せず）により、“1"か
“0"かを判定する。通常、破壊読出しをしたメモリセル
の情報を再書込みする手段がデータ線に設けられ、信号
検出手段による判定結果に応じてデータ線を、“1"に対
応した高電位または“0"に対応した低電位にする。ワー
ド線Ｗを下げることにより、その電位に応じた電荷が蓄
積容量CSに蓄えられる。ただし、この再書込み手段は、
信号検出手段が自動的にその機能を果たしている場合も
ある。また書込み動作は、書込み手段によりデータ線を
高電位あるいは低電位にすることにより、再書込みと同
様にして行うことができる。
DRAMの高集積化の方法として、メモリセルを立体化し
て，その面積を削減する方法が提案されている。例え
ば、アイ・イー・デー・エム、ダイジェスト オブ テ
クニカル ペーパーズ（1978）第348頁から第351頁（19
78 IEDM,Digest of Technical Papers,pp.348−351）
に、積層容量型メモリセル（STCセル）について論じら
れている。これは、蓄積容量部をシリコン基板上に積み
上げ、信号量の確保に必要な容量値を小さな面積で得よ
うとするメモリセルである。STCセルの断面図、平面
図、等価回路をそれぞれ第３図（ａ），（ｂ），（ｃ）
に示す。断面図は、平面図におけるＡ−Ａ′部の断面を
示している。
て，その面積を削減する方法が提案されている。例え
ば、アイ・イー・デー・エム、ダイジェスト オブ テ
クニカル ペーパーズ（1978）第348頁から第351頁（19
78 IEDM,Digest of Technical Papers,pp.348−351）
に、積層容量型メモリセル（STCセル）について論じら
れている。これは、蓄積容量部をシリコン基板上に積み
上げ、信号量の確保に必要な容量値を小さな面積で得よ
うとするメモリセルである。STCセルの断面図、平面
図、等価回路をそれぞれ第３図（ａ），（ｂ），（ｃ）
に示す。断面図は、平面図におけるＡ−Ａ′部の断面を
示している。
同図において、Ｗ（W1,W2）がワード線、SN（SN1,S
N2）が蓄積電極、PLがプレート電極、Ｄがデータ線であ
る。これらは、例えばそれぞれ、１層目ポリシリコン、
２層目ポリシリコン、３層目ポリシリコン，アルミニウ
ムで構成される。CIはキャパシタ用絶縁膜、例えばシリ
コンオキサイドのような絶縁膜で形成される。ワード線
Ｗと活性領域（active area）との交差部をゲートとし
てｎチャネルMOSトランジスタＭが構成され、キャパシ
タ用絶縁膜CIをはさんだ蓄積電極SNとプレート電極PLと
で蓄積容量CSが構成される。MOSトランジスタＭのドレ
インであるn+拡散層とデータ線Ｄとは、接続孔DCNTによ
り接続される。また、MOSトランジスタＭのソースであ
るn+拡散層と蓄積電極SNとは、接続孔MCNTにより接続さ
れる。
N2）が蓄積電極、PLがプレート電極、Ｄがデータ線であ
る。これらは、例えばそれぞれ、１層目ポリシリコン、
２層目ポリシリコン、３層目ポリシリコン，アルミニウ
ムで構成される。CIはキャパシタ用絶縁膜、例えばシリ
コンオキサイドのような絶縁膜で形成される。ワード線
Ｗと活性領域（active area）との交差部をゲートとし
てｎチャネルMOSトランジスタＭが構成され、キャパシ
タ用絶縁膜CIをはさんだ蓄積電極SNとプレート電極PLと
で蓄積容量CSが構成される。MOSトランジスタＭのドレ
インであるn+拡散層とデータ線Ｄとは、接続孔DCNTによ
り接続される。また、MOSトランジスタＭのソースであ
るn+拡散層と蓄積電極SNとは、接続孔MCNTにより接続さ
れる。
第３図（ａ），（ｃ）は、それぞれ、メモリセル２個
分を、第３図（ｂ）はメモリセル４個分、を示してお
り、これをマトリックス状に複数個配置し、メモリアレ
ーを構成する。
分を、第３図（ｂ）はメモリセル４個分、を示してお
り、これをマトリックス状に複数個配置し、メモリアレ
ーを構成する。
この構造では、蓄積容量のためにシリコン基板上に必
要な面積が、ほぼ、MOSトランジスタのソース部と蓄積
電極との接続孔MCNTの面積だけとなり、メモリセルの面
積が小さい。また、MOSトランジスタのドレインとデー
タ線との接続孔DCNTを、２個のメモリセルで共有して、
その面積の削減もはかっている。
要な面積が、ほぼ、MOSトランジスタのソース部と蓄積
電極との接続孔MCNTの面積だけとなり、メモリセルの面
積が小さい。また、MOSトランジスタのドレインとデー
タ線との接続孔DCNTを、２個のメモリセルで共有して、
その面積の削減もはかっている。
〔発明が解決しようとする課題〕 しかし、このような蓄積容量の構造の改良による、メ
モリセル面積の削減には限界がある。１トランジスタ１
キャパシタ型メモリセルは、データ線との接続孔,MOSト
ランジスタのゲート部,MOSトランジスタと蓄積電極との
接続孔、他のメモリセルとの分離のためのスペースを要
するため、これらでメモリセル面積が定まってしまう。
モリセル面積の削減には限界がある。１トランジスタ１
キャパシタ型メモリセルは、データ線との接続孔,MOSト
ランジスタのゲート部,MOSトランジスタと蓄積電極との
接続孔、他のメモリセルとの分離のためのスペースを要
するため、これらでメモリセル面積が定まってしまう。
MOSトランジスタの構造も立体化して、さらにメモリ
セル面積を削減する方法も提案されているが、製造プロ
セスが複雑化する。そのため、製造設備の投資額が大き
くなり、また歩留まりが悪化するため、面積を小さくし
ても記憶容量に対する価格の比は小さくならない。
セル面積を削減する方法も提案されているが、製造プロ
セスが複雑化する。そのため、製造設備の投資額が大き
くなり、また歩留まりが悪化するため、面積を小さくし
ても記憶容量に対する価格の比は小さくならない。
本発明の目的は、製造プロセスを複雑化することな
く、メモリセル面積を削減し、低価格で大容量の半導体
記憶装置を提供することにある。
く、メモリセル面積を削減し、低価格で大容量の半導体
記憶装置を提供することにある。
上記目的を達成するための本発明の特徴は、スイッチ
と情報記憶手段からなる複数のメモリセルを縦続接続し
たことにある。すなわち、複数の情報記憶手段を、互い
に平行な複数のワード線により制御される複数のスイッ
チにより縦続接続した構成とする。ここでは、この縦続
接続されたメモリセル群をメモリブロックと呼ぶことに
する。また縦続接続されたメモリセル群の一端をメモリ
ブロック外部との信号の授受を行う端子とし、データ線
に接続する。
と情報記憶手段からなる複数のメモリセルを縦続接続し
たことにある。すなわち、複数の情報記憶手段を、互い
に平行な複数のワード線により制御される複数のスイッ
チにより縦続接続した構成とする。ここでは、この縦続
接続されたメモリセル群をメモリブロックと呼ぶことに
する。また縦続接続されたメモリセル群の一端をメモリ
ブロック外部との信号の授受を行う端子とし、データ線
に接続する。
この構成において、メモリブロック中の情報記憶手段
に対する読出しあるいは書込みは、メモリブロック内の
複数のスイッチを複数のワード線で制御することによ
り、メモリブロック外部との接続端子を介して行う。
に対する読出しあるいは書込みは、メモリブロック内の
複数のスイッチを複数のワード線で制御することによ
り、メモリブロック外部との接続端子を介して行う。
この構成では、複数の情報記憶手段が含まれるメモリ
ブロックに対応して、外部との接続端子が設けられるた
め、データ線との接続孔の数が減少し、面積が削減され
る。また、本発明では、情報記憶手段の間にスイッチを
配置し、情報記憶手段同士の分離をスイッチで行ってい
る。そのため、従来のメモリで必要であった情報記憶手
段間の分離領域もメモリブロック毎に設ければよく、面
積が削減される。
ブロックに対応して、外部との接続端子が設けられるた
め、データ線との接続孔の数が減少し、面積が削減され
る。また、本発明では、情報記憶手段の間にスイッチを
配置し、情報記憶手段同士の分離をスイッチで行ってい
る。そのため、従来のメモリで必要であった情報記憶手
段間の分離領域もメモリブロック毎に設ければよく、面
積が削減される。
したがって、本発明により、半導体記憶装置のチップ
面積を削減し、高集積化できる。また、本発明を実現す
るために複雑な製造プロセスを導入する必要がなく、従
来の半導体メモリと同様のものを用いることで実現でき
る。
面積を削減し、高集積化できる。また、本発明を実現す
るために複雑な製造プロセスを導入する必要がなく、従
来の半導体メモリと同様のものを用いることで実現でき
る。
以下、本発明を実施例を用いて説明する。
第１図は、本発明の概念図であり、スイッチと情報記
憶手段からなる複数のメモリセルを縦続接続したメモリ
ブロックを示したものである。すなわち、互いに平行な
ワード線W1,W2,…,Wnにより制御される複数個（ここで
はｎ個）のスイッチSW1,SW2,…,SWnを直列に接続し、そ
れらの接点に情報記憶手段MM1,MM2,…,MMnを接続して情
報を記憶するメモリブロックMCBとした構成である。
憶手段からなる複数のメモリセルを縦続接続したメモリ
ブロックを示したものである。すなわち、互いに平行な
ワード線W1,W2,…,Wnにより制御される複数個（ここで
はｎ個）のスイッチSW1,SW2,…,SWnを直列に接続し、そ
れらの接点に情報記憶手段MM1,MM2,…,MMnを接続して情
報を記憶するメモリブロックMCBとした構成である。
この構成において、読出しあるいは書込みの基本的な
動作は以下の通りである。例えば、端子NBからｋ個目
（ただし、１≦ｋ≦ｎ）に接続された情報記憶手段MMk
の情報の読出しは、端子NBとMMkの間に接続されている
スイッチSW1,SW2,…,SWkをワード線W1,W2,…,WkによりO
Nとし、MMkの情報を、端子NBに読出すことにより行う。
また、情報記憶手段MMkへの情報の書込みも、スイッチS
W1,SW2,…,SWkをONとして、端子NBに入力された情報
を、MMkに書込むことにより行う。この基本的動作によ
りメモリブロックMCB内の各情報記憶手段に蓄えられた
情報の読出しあるいは書込みを行うことができるが、メ
モリブロックMCB内の情報記憶手段の読出し及び書込み
動作については後で詳しく述べる。
動作は以下の通りである。例えば、端子NBからｋ個目
（ただし、１≦ｋ≦ｎ）に接続された情報記憶手段MMk
の情報の読出しは、端子NBとMMkの間に接続されている
スイッチSW1,SW2,…,SWkをワード線W1,W2,…,WkによりO
Nとし、MMkの情報を、端子NBに読出すことにより行う。
また、情報記憶手段MMkへの情報の書込みも、スイッチS
W1,SW2,…,SWkをONとして、端子NBに入力された情報
を、MMkに書込むことにより行う。この基本的動作によ
りメモリブロックMCB内の各情報記憶手段に蓄えられた
情報の読出しあるいは書込みを行うことができるが、メ
モリブロックMCB内の情報記憶手段の読出し及び書込み
動作については後で詳しく述べる。
さて、第１図に示した実施例において、端子NBはメモ
リブロックMCBとメモリブロック外部との間で情報の授
受を行うための端子である。したがってこの端子に信号
検出手段及び情報の書込み手段が接続される。
リブロックMCBとメモリブロック外部との間で情報の授
受を行うための端子である。したがってこの端子に信号
検出手段及び情報の書込み手段が接続される。
また第４図に示した実施例のように、ワード線Ｗと直
交するデータ線Ｄを設け、上記端子NBをデータ線に接続
してもよい。この場合、第４図に示したように、データ
線Ｄに第１図に示したメモリブロックMCBを複数（MCB1,
MCB2など）接続することができる。メモリブロックMCB
中の情報記憶手段MM（MM1,MM2,…,MMn）から端子NBに読
出された信号は、データ線Ｄを通じて端子NDに伝達さ
れ、信号検出手段により検出される。また、書込み手段
により端子NDに入力された信号は、データ線Ｄを通じて
NBに伝達され、メモリブロックMCB中の情報記憶手段MM
に書込まれる。前述したように、メモリブロック内の情
報記憶手段からの情報の読出しあるいは情報記憶手段へ
の情報の書込みは、その情報記憶手段と端子NBとの間に
接続された、少なくとも１つ以上のスイッチを介して行
われる。したがって動作速度の点などから、メモリブロ
ック内に縦続接続できるメモリセル数には限度がある。
そこで、第４図に示した実施例では、メモリブロック内
のメモリセル数を多くすることなく、データ線に複数の
メモリセルブロックを接続することにより、信号検出手
段あるいは書込み手段当りのメモリセルの数を多くする
ことができる。したがって、信号検出手段あるいは書込
み手段の占有面積率を小さくできる。
交するデータ線Ｄを設け、上記端子NBをデータ線に接続
してもよい。この場合、第４図に示したように、データ
線Ｄに第１図に示したメモリブロックMCBを複数（MCB1,
MCB2など）接続することができる。メモリブロックMCB
中の情報記憶手段MM（MM1,MM2,…,MMn）から端子NBに読
出された信号は、データ線Ｄを通じて端子NDに伝達さ
れ、信号検出手段により検出される。また、書込み手段
により端子NDに入力された信号は、データ線Ｄを通じて
NBに伝達され、メモリブロックMCB中の情報記憶手段MM
に書込まれる。前述したように、メモリブロック内の情
報記憶手段からの情報の読出しあるいは情報記憶手段へ
の情報の書込みは、その情報記憶手段と端子NBとの間に
接続された、少なくとも１つ以上のスイッチを介して行
われる。したがって動作速度の点などから、メモリブロ
ック内に縦続接続できるメモリセル数には限度がある。
そこで、第４図に示した実施例では、メモリブロック内
のメモリセル数を多くすることなく、データ線に複数の
メモリセルブロックを接続することにより、信号検出手
段あるいは書込み手段当りのメモリセルの数を多くする
ことができる。したがって、信号検出手段あるいは書込
み手段の占有面積率を小さくできる。
第５図は、データ線を用いた別の実施例で、２個のメ
モリブロックMCB1とMCB2を対向させて配置し、データ線
Ｄとの接続点を共有した例である。メモリブロックとデ
ータ線との接続点の個数が、第４図に示した実施例の半
分になるため、接続点に要する面積をさらに小さくでき
る。
モリブロックMCB1とMCB2を対向させて配置し、データ線
Ｄとの接続点を共有した例である。メモリブロックとデ
ータ線との接続点の個数が、第４図に示した実施例の半
分になるため、接続点に要する面積をさらに小さくでき
る。
以上第１図，第４図及び第５図に示した実施例では、
縦続接続されたｎ個のメモリセルでメモリブロックMCB
を構成し、メモリブロックMCBとメモリブロック外部と
の間で信号の授受を行うための端子NBをメモリブロック
に１個だけ設けた。したがって、信号検出手段や書込み
手段、あるいはデータ線との接続点を減らすことがで
き、それに要する面積を低減できる。すなわち高集積化
が可能となる。またメモリブロックMCB内においては、
情報記憶手段MM同士の分離を縦続接続されたスイッチSW
で行うことができ、従来必要であった情報記憶手段間の
分離領域を別に設ける必要がなく、メモリセル１個当り
の面積を小さくすることができる。
縦続接続されたｎ個のメモリセルでメモリブロックMCB
を構成し、メモリブロックMCBとメモリブロック外部と
の間で信号の授受を行うための端子NBをメモリブロック
に１個だけ設けた。したがって、信号検出手段や書込み
手段、あるいはデータ線との接続点を減らすことがで
き、それに要する面積を低減できる。すなわち高集積化
が可能となる。またメモリブロックMCB内においては、
情報記憶手段MM同士の分離を縦続接続されたスイッチSW
で行うことができ、従来必要であった情報記憶手段間の
分離領域を別に設ける必要がなく、メモリセル１個当り
の面積を小さくすることができる。
第６図は、本発明の他の実施例で、第５図に示した実
施例におけるデータ線を２階層にした例である。すなわ
ち、第５図に示した、メモリブロックMCBが多数個接続
されたデータ線Ｄを複数個、例えばD1,D2に分割し、こ
れらのデータ線と平行に共通データ線CDを配し、選択的
に動作させることの可能な信号伝達手段DSを介して、デ
ータ線と共通データ線との間で信号の授受を行う方式で
ある。共通データ線CDを、ワード線Ｗやデータ線D1,D2
を形成する導電層とは別の導電層により形成することに
より、レイアウト上の問題や面積増大の問題は解決され
る。
施例におけるデータ線を２階層にした例である。すなわ
ち、第５図に示した、メモリブロックMCBが多数個接続
されたデータ線Ｄを複数個、例えばD1,D2に分割し、こ
れらのデータ線と平行に共通データ線CDを配し、選択的
に動作させることの可能な信号伝達手段DSを介して、デ
ータ線と共通データ線との間で信号の授受を行う方式で
ある。共通データ線CDを、ワード線Ｗやデータ線D1,D2
を形成する導電層とは別の導電層により形成することに
より、レイアウト上の問題や面積増大の問題は解決され
る。
メモリブロックMCBからデータ線D1あるいはD2に読出
された信号は、信号伝達手段DSを介し共通データ線CDを
通じて、端子NCDに伝達され、信号検出手段により検出
される。また、メモリブロックMCBへの書込みは、書込
み手段により端子NCDに入力された信号が、共通データ
線CDを通じ信号伝達手段DSを介してデータ線D1あるいは
D2に伝えられて行われる。
された信号は、信号伝達手段DSを介し共通データ線CDを
通じて、端子NCDに伝達され、信号検出手段により検出
される。また、メモリブロックMCBへの書込みは、書込
み手段により端子NCDに入力された信号が、共通データ
線CDを通じ信号伝達手段DSを介してデータ線D1あるいは
D2に伝えられて行われる。
この方式では、データ線が細分化されるため、その寄
生容量が小さい。また、共通データ線CDにはデータ線の
分割数に対応した少数の信号伝達手段DSのみが接続され
るので、その寄生容量も小さい。したがって、メモリブ
ロックMCBから端子NCDまでの信号経路の寄生容量が小さ
く、高速に信号が伝達される。さらに、信号伝達手段DS
を、読出し動作時にはデータ線D1あるいはD2からみたイ
ンピーダンスが高い状態で動作し、書込み動作時にはデ
ータ線D1あるいはD2と共通データ線CDとの接続手段とし
て働く信号伝達手段とすれば、読出し動作時に共通デー
タ線CDの寄生容量がデータ線D1あるいはD2の寄生容量か
ら分離される。したがって情報記憶手段がキャパシタで
構成されるようなメモリセルにこの信号伝達手段を用い
ると、共通データ線の寄生容量の影響を受けなくなり、
その分データ線に読出される信号電圧を大きくできる。
また、信号伝達手段DSに信号の増幅作用を持たせること
により、高速な動作が可能になる。
生容量が小さい。また、共通データ線CDにはデータ線の
分割数に対応した少数の信号伝達手段DSのみが接続され
るので、その寄生容量も小さい。したがって、メモリブ
ロックMCBから端子NCDまでの信号経路の寄生容量が小さ
く、高速に信号が伝達される。さらに、信号伝達手段DS
を、読出し動作時にはデータ線D1あるいはD2からみたイ
ンピーダンスが高い状態で動作し、書込み動作時にはデ
ータ線D1あるいはD2と共通データ線CDとの接続手段とし
て働く信号伝達手段とすれば、読出し動作時に共通デー
タ線CDの寄生容量がデータ線D1あるいはD2の寄生容量か
ら分離される。したがって情報記憶手段がキャパシタで
構成されるようなメモリセルにこの信号伝達手段を用い
ると、共通データ線の寄生容量の影響を受けなくなり、
その分データ線に読出される信号電圧を大きくできる。
また、信号伝達手段DSに信号の増幅作用を持たせること
により、高速な動作が可能になる。
なお、第４図に示した実施例においても、メモリブロ
ックMCBの端子NBとデータ線Ｄとの間に、上記したよう
な、読出し動作時にデータ線ＤとメモリブロックMCBの
寄生容量を分離するような信号伝達手段DSを挿入し、そ
れを介して信号の授受を行う構成もできる。その場合、
信号伝達手段の個数がメモリブロックMCBの数に対応し
て多くなるが、メモリブロックMCBの端子NBに読出され
る信号電圧を大きくすることができる。
ックMCBの端子NBとデータ線Ｄとの間に、上記したよう
な、読出し動作時にデータ線ＤとメモリブロックMCBの
寄生容量を分離するような信号伝達手段DSを挿入し、そ
れを介して信号の授受を行う構成もできる。その場合、
信号伝達手段の個数がメモリブロックMCBの数に対応し
て多くなるが、メモリブロックMCBの端子NBに読出され
る信号電圧を大きくすることができる。
第７図は、第４図に示した実施例に基づくメモリアレ
ー構成の例である。すなわち、第１図に示したメモリブ
ロックMCB（MCB11,MCB21など）が各々複数個（ここで
は、ｐ個）接続された複数のデータ線Ｄ（D1,D2など）
に、信号検出手段SA（SA1,SA2など）と情報一時記憶手
段DR（DR1,DR2など）が各々接続された構成である。情
報一時記憶手段DRは、メモリブロックMCB中の情報記憶
手段MMの情報を、読出しまたは書込み動作時に一時的に
退避させるためのものである。この図では、アドレスバ
ッファ，デコーダ，ドライバ及び入出力線，リードライ
トコントローラ等は省略されている。
ー構成の例である。すなわち、第１図に示したメモリブ
ロックMCB（MCB11,MCB21など）が各々複数個（ここで
は、ｐ個）接続された複数のデータ線Ｄ（D1,D2など）
に、信号検出手段SA（SA1,SA2など）と情報一時記憶手
段DR（DR1,DR2など）が各々接続された構成である。情
報一時記憶手段DRは、メモリブロックMCB中の情報記憶
手段MMの情報を、読出しまたは書込み動作時に一時的に
退避させるためのものである。この図では、アドレスバ
ッファ，デコーダ，ドライバ及び入出力線，リードライ
トコントローラ等は省略されている。
あるメモリブロックMCB、例えばMCB11中の情報記憶手
段MMkの読出しまたは書込みは以下のようにして行う。
まず、メモリブロックMCB11中のスイッチSW1をワード線
W1によりONとして情報記憶手段MM1から情報を読出し、
信号検出手段SA1により検出する。そしてその検出結果
を情報一時記憶手段DR1に蓄える。次に、スイッチSW1及
びSW2をONとして情報記憶手段MM2の情報を読出し、信号
検出手段SA1により検出し、情報一時記憶手段DR1に蓄え
る。このようにして、MM1,MM2,…,MMk-1の順に、情報記
憶手段から情報一時記憶手段DR1に情報を移動させる。
そして、スイッチSW1,SW2,…,SWkをONとして、情報記憶
手段MMkの情報を読出し、信号検出手段SA1により検出す
る。この検出結果をチップ外部に出力することで、ある
メモリブロックMCB中の情報記憶手段MMkの情報を読出す
ことができる。またこの検出結果は必要があればデータ
線を通じて情報記憶手段MMkに再書込みされる。一方、
書込みは、スイッチSW1,SW2,…,SWkがONになっている状
態のとき、チップ外部から入力された情報をデータ線を
通じて情報記憶手段MMkに書込むことで行える。このよ
うに情報記憶手段MMkの読出し、書込みが終了した後、
スイッチSWkをOFFし、情報一時記憶手段DR1に蓄えてい
る情報を、読出したメモリブロックMCB11に戻す。ま
ず、情報記憶手段MMk-1の情報を情報一時記憶手段DR1か
らデータ線D1に呼び出し、スイッチSW1,SW2,…,SWk-1を
介してメモリブロックMCB11中の情報記憶手段MMk-1に書
込む。次に、スイッチSWk-1をOFFにし、スイッチSW1,SW
2,…,SWk-2がONの状態で、情報記憶手段MMk-2の情報を
情報一時記憶手段DR1から呼び出してメモリブロックMCB
11中の情報記憶手段MMk-2に再書込みする。同様に、読
出しと逆の順で、情報記憶手段MM1まで再書込みを行
う。そして最後にスイッチSW1をOFFし、読出し動作ある
いは書込み動作を完了する。上記動作により、メモリブ
ロック内の任意の情報記憶手段の読出しあるいは書込み
を行うことができる。またメモリブロックMCB11を選択
したばあい、同じワード線につながるメモリブロックMC
B12なども同時に選択され、上記説明と同様な動作を行
う。これらのメモリブロックの選択は従来のDRAMと同様
Ｙデコーダ（図示せず）により行われる。さらにデータ
線方向のメモリブロック（MCB11,MCB21など）の選択は
ワード線の選択により行うことができる。
段MMkの読出しまたは書込みは以下のようにして行う。
まず、メモリブロックMCB11中のスイッチSW1をワード線
W1によりONとして情報記憶手段MM1から情報を読出し、
信号検出手段SA1により検出する。そしてその検出結果
を情報一時記憶手段DR1に蓄える。次に、スイッチSW1及
びSW2をONとして情報記憶手段MM2の情報を読出し、信号
検出手段SA1により検出し、情報一時記憶手段DR1に蓄え
る。このようにして、MM1,MM2,…,MMk-1の順に、情報記
憶手段から情報一時記憶手段DR1に情報を移動させる。
そして、スイッチSW1,SW2,…,SWkをONとして、情報記憶
手段MMkの情報を読出し、信号検出手段SA1により検出す
る。この検出結果をチップ外部に出力することで、ある
メモリブロックMCB中の情報記憶手段MMkの情報を読出す
ことができる。またこの検出結果は必要があればデータ
線を通じて情報記憶手段MMkに再書込みされる。一方、
書込みは、スイッチSW1,SW2,…,SWkがONになっている状
態のとき、チップ外部から入力された情報をデータ線を
通じて情報記憶手段MMkに書込むことで行える。このよ
うに情報記憶手段MMkの読出し、書込みが終了した後、
スイッチSWkをOFFし、情報一時記憶手段DR1に蓄えてい
る情報を、読出したメモリブロックMCB11に戻す。ま
ず、情報記憶手段MMk-1の情報を情報一時記憶手段DR1か
らデータ線D1に呼び出し、スイッチSW1,SW2,…,SWk-1を
介してメモリブロックMCB11中の情報記憶手段MMk-1に書
込む。次に、スイッチSWk-1をOFFにし、スイッチSW1,SW
2,…,SWk-2がONの状態で、情報記憶手段MMk-2の情報を
情報一時記憶手段DR1から呼び出してメモリブロックMCB
11中の情報記憶手段MMk-2に再書込みする。同様に、読
出しと逆の順で、情報記憶手段MM1まで再書込みを行
う。そして最後にスイッチSW1をOFFし、読出し動作ある
いは書込み動作を完了する。上記動作により、メモリブ
ロック内の任意の情報記憶手段の読出しあるいは書込み
を行うことができる。またメモリブロックMCB11を選択
したばあい、同じワード線につながるメモリブロックMC
B12なども同時に選択され、上記説明と同様な動作を行
う。これらのメモリブロックの選択は従来のDRAMと同様
Ｙデコーダ（図示せず）により行われる。さらにデータ
線方向のメモリブロック（MCB11,MCB21など）の選択は
ワード線の選択により行うことができる。
この動作方法では、メモリブロックMCBから最後に読
出した情報記憶手段MM（上記の説明ではMMk）の情報
は、情報一時記憶手段DRに蓄えずにそのまま読出し、書
込みを行うので、情報一時記憶手段DRは、メモリブロッ
クMCBの記憶容量よりも情報記憶手段MM1個の情報量だけ
少ない記憶容量を有すればよい。
出した情報記憶手段MM（上記の説明ではMMk）の情報
は、情報一時記憶手段DRに蓄えずにそのまま読出し、書
込みを行うので、情報一時記憶手段DRは、メモリブロッ
クMCBの記憶容量よりも情報記憶手段MM1個の情報量だけ
少ない記憶容量を有すればよい。
さて上記説明では、メモリブロック内のｋ番目の情報
記憶手段の読出し及び書込みについて説明したが、説明
から明らかなようにｋ番目の情報記憶手段の読出し及び
書込みのために、ｋ−１番目までの情報記憶手段の読出
し及び書込みも行っている。そこで、常にメモリブロッ
ク内の全ての情報記憶手段、すなわちｎ番目の情報記憶
手段まで読出すように動作させ、所望の情報記憶手段の
情報だけをチップ外部に出力させるようにすることもで
きる。また書込みは、読出し後の再書込み時、所望の情
報記憶手段に再書込み情報の代わりにチップ外部より入
力された書込み情報を書き込むことにより行える。この
ように常にメモリブロック内の全ての情報記憶手段まで
読出すあるいは書き込むように動作させることにより、
読出したいあるいは書き込みたい情報記憶手段のメモリ
ブロック内での位置に係わらず、１サイクル当りのワー
ド線の選択本数が一定となり、ワード線の制御が簡単に
なる。
記憶手段の読出し及び書込みについて説明したが、説明
から明らかなようにｋ番目の情報記憶手段の読出し及び
書込みのために、ｋ−１番目までの情報記憶手段の読出
し及び書込みも行っている。そこで、常にメモリブロッ
ク内の全ての情報記憶手段、すなわちｎ番目の情報記憶
手段まで読出すように動作させ、所望の情報記憶手段の
情報だけをチップ外部に出力させるようにすることもで
きる。また書込みは、読出し後の再書込み時、所望の情
報記憶手段に再書込み情報の代わりにチップ外部より入
力された書込み情報を書き込むことにより行える。この
ように常にメモリブロック内の全ての情報記憶手段まで
読出すあるいは書き込むように動作させることにより、
読出したいあるいは書き込みたい情報記憶手段のメモリ
ブロック内での位置に係わらず、１サイクル当りのワー
ド線の選択本数が一定となり、ワード線の制御が簡単に
なる。
また上記説明では、ある情報記憶手段の情報をチップ
外部に読出す方法として、情報記憶手段からの信号を信
号検出手段で検出し、その結果を出力するようにした
が、メモリブロック内の情報を情報一時記憶手段DRに蓄
えた後、この情報一時記憶手段DRからチップ外部への情
報の出力を行うこともできる。また、情報一次記憶手段
DRの情報を外部から入力された情報に書き換えることに
より、書込み動作を行うことができる。この場合情報一
時記憶手段DRの記憶容量は１個のメモリブロックMCBと
同じ記憶容量としておく。この方法では、情報一時記憶
手段DRをランダムアクセスが可能な構成にしておけば、
情報一時記憶手段DRに蓄えられた情報の内、任意の情報
を読出したり、書き換えたりすることができる。またあ
る特定の情報や一連の情報を何度も読出したい場合、こ
の情報一時記憶手段DRから情報を読出すことができ、高
速，低消費電力で読出しが可能となる。
外部に読出す方法として、情報記憶手段からの信号を信
号検出手段で検出し、その結果を出力するようにした
が、メモリブロック内の情報を情報一時記憶手段DRに蓄
えた後、この情報一時記憶手段DRからチップ外部への情
報の出力を行うこともできる。また、情報一次記憶手段
DRの情報を外部から入力された情報に書き換えることに
より、書込み動作を行うことができる。この場合情報一
時記憶手段DRの記憶容量は１個のメモリブロックMCBと
同じ記憶容量としておく。この方法では、情報一時記憶
手段DRをランダムアクセスが可能な構成にしておけば、
情報一時記憶手段DRに蓄えられた情報の内、任意の情報
を読出したり、書き換えたりすることができる。またあ
る特定の情報や一連の情報を何度も読出したい場合、こ
の情報一時記憶手段DRから情報を読出すことができ、高
速，低消費電力で読出しが可能となる。
さらにこれまでの説明では、１個のメモリブロック内
の情報は各々独立したものと考え、任意の情報を読出し
たり書き込んだりする方法について説明したが、本発明
では、１個のメモリブロック内の複数の情報は時系列に
読出されるので、１個のメモリブロックの情報を１つの
シリアルな情報の塊としてチップ外部に読出すこともで
きる。書込みも同様に１つのシリアルな情報の塊として
書き込むことができる。この場合、メモリブロック内の
情報を選択する必要がなく、シリアルな情報として入出
力すればよいため、情報の読出しや書込みの制御が簡単
になる。
の情報は各々独立したものと考え、任意の情報を読出し
たり書き込んだりする方法について説明したが、本発明
では、１個のメモリブロック内の複数の情報は時系列に
読出されるので、１個のメモリブロックの情報を１つの
シリアルな情報の塊としてチップ外部に読出すこともで
きる。書込みも同様に１つのシリアルな情報の塊として
書き込むことができる。この場合、メモリブロック内の
情報を選択する必要がなく、シリアルな情報として入出
力すればよいため、情報の読出しや書込みの制御が簡単
になる。
以上に述べたように、情報一時記憶手段DRを用いるこ
とにより、メモリブロック内の情報記憶手段が蓄えてい
る情報を失うことなく、読出し動作及び書込み動作が実
行できる。本メモリ構成を従来のDRAMのメモリ構成と比
較すると、情報一次記憶手段DRが余計に必要であるが、
多数のメモリブロックMCBで共有するので、その数は少
なくて良い。前述のように、メモリブロックMCBとする
ことによりデータ線との接続点の数が低減され、面積が
削減されるため、メモリ全体のチップ面積は減少する。
とにより、メモリブロック内の情報記憶手段が蓄えてい
る情報を失うことなく、読出し動作及び書込み動作が実
行できる。本メモリ構成を従来のDRAMのメモリ構成と比
較すると、情報一次記憶手段DRが余計に必要であるが、
多数のメモリブロックMCBで共有するので、その数は少
なくて良い。前述のように、メモリブロックMCBとする
ことによりデータ線との接続点の数が低減され、面積が
削減されるため、メモリ全体のチップ面積は減少する。
第８図は、本発明の他の実施例で、第７図に示した実
施例の情報一時記憶手段DRを取り除き、その役割をメモ
リアレー中のメモリブロックMCBに行わせる構成例であ
る。メモリブロックMCBは、第１図と同一のもので、そ
れぞれｎ個のスイッチSWと情報記憶手段MMで構成され
る。メモリブロックMCBはマトリックス状に配置され、
信号検出手段SAが接続されたデータ線Ｄに接続される。
ただし、データ線毎に、記憶容量よりも１個余分にメモ
リブロックMCBが設けられる。第８図はデータ線当りの
記憶容量が（ｎ×ｐ）ビットの場合を示しており、第７
図に示した実施例ではデータ線当りのメモリブロックMC
Bがｐ個であるが、この構成では（ｐ＋１）個とする。
そのため、一本のデータ線Ｄに接続された複数個のメモ
リブロックMCBの内の一個が、情報のない状態（空き状
態と呼ぶ）となっている。
施例の情報一時記憶手段DRを取り除き、その役割をメモ
リアレー中のメモリブロックMCBに行わせる構成例であ
る。メモリブロックMCBは、第１図と同一のもので、そ
れぞれｎ個のスイッチSWと情報記憶手段MMで構成され
る。メモリブロックMCBはマトリックス状に配置され、
信号検出手段SAが接続されたデータ線Ｄに接続される。
ただし、データ線毎に、記憶容量よりも１個余分にメモ
リブロックMCBが設けられる。第８図はデータ線当りの
記憶容量が（ｎ×ｐ）ビットの場合を示しており、第７
図に示した実施例ではデータ線当りのメモリブロックMC
Bがｐ個であるが、この構成では（ｐ＋１）個とする。
そのため、一本のデータ線Ｄに接続された複数個のメモ
リブロックMCBの内の一個が、情報のない状態（空き状
態と呼ぶ）となっている。
データ線Ｄには、信号検出手段SAが接続される。ま
た、リードライトコントローラRWCが接続された入出力
線IOが設けられ、ＹデコーダYDECにより制御されるスイ
ッチSWYによりデータ線Ｄと接続される。
た、リードライトコントローラRWCが接続された入出力
線IOが設けられ、ＹデコーダYDECにより制御されるスイ
ッチSWYによりデータ線Ｄと接続される。
さて、本実施例における読出し動作は、あるメモリブ
ロックMCB内のｎ個の情報記憶手段MMから情報を読出
し、その情報を空き状態のメモリブロックMCBに移し替
えることにより行う。第７図に示した実施例では、ある
メモリブロックMCBから読出された情報は情報一次記憶
手段DRに一時的に蓄え、その情報を元のメモリブロック
MCBに戻すことで行っていたのに対し、本実施例では別
なメモリブロックMCBに移し替えていく。したがって、
第７図の実施例で示した情報一時記憶手段DRが不要とな
る。しかし、本実施例では、ある情報を蓄えているメモ
リブロックMCBが読出し動作の度に変わってしまう。す
なわち、メモリアレー内で蓄えている情報の位置が移動
する。またメモリブロックMCB内の情報の読出しは、デ
ータ線Ｄとの端子に近い情報記憶手段MMから行われるの
に対し、書込み（別なメモリブロックへの移し替え）は
データ線Ｄとの端子から遠い情報記憶手段MMから行われ
る。すなわち、情報を移し替えることにより、メモリブ
ロックMCB内での情報の順序が逆転する。したがって、
ある情報がどのメモリブロックMCBに蓄えられている
か、さらにどの順序で蓄えられているか、を覚えておく
必要がある。
ロックMCB内のｎ個の情報記憶手段MMから情報を読出
し、その情報を空き状態のメモリブロックMCBに移し替
えることにより行う。第７図に示した実施例では、ある
メモリブロックMCBから読出された情報は情報一次記憶
手段DRに一時的に蓄え、その情報を元のメモリブロック
MCBに戻すことで行っていたのに対し、本実施例では別
なメモリブロックMCBに移し替えていく。したがって、
第７図の実施例で示した情報一時記憶手段DRが不要とな
る。しかし、本実施例では、ある情報を蓄えているメモ
リブロックMCBが読出し動作の度に変わってしまう。す
なわち、メモリアレー内で蓄えている情報の位置が移動
する。またメモリブロックMCB内の情報の読出しは、デ
ータ線Ｄとの端子に近い情報記憶手段MMから行われるの
に対し、書込み（別なメモリブロックへの移し替え）は
データ線Ｄとの端子から遠い情報記憶手段MMから行われ
る。すなわち、情報を移し替えることにより、メモリブ
ロックMCB内での情報の順序が逆転する。したがって、
ある情報がどのメモリブロックMCBに蓄えられている
か、さらにどの順序で蓄えられているか、を覚えておく
必要がある。
そこで本実施例では、メモリブロック及びメモリブロ
ック内のワード線を選択するためのＸデコーダを、サブ
ＸデコーダSXD（SXD1,SXD2など）と、Ｘアドレス制御手
段XSC（XSC1,XSC2など）とで構成した。サブＸデコーダ
SXDはメモリブロックMCB内のワード線W1,W2,…,Wnを選
択，制御するためのデコーダである。またＸアドレス制
御手段XSCは、メモリブロックMCBを選択するためのもの
である。このＸアドレス制御手段XSCは、対応するメモ
リブロックのＸアドレスを記憶するＸアドレスレジスタ
XR,XアドレスバッファXBに入力されたアドレスとXRに蓄
えているアドレスが一致しているか比較するＸアドレス
比較器XC,フラッグF1及びF2を記憶するフラッグレジス
タFR1,FR2とで構成される。フラッグF1は、メモリブロ
ックが空き状態か否か示すフラッグで、ここでは空き状
態のときに“1"とする。フラッグF2は、メモリブロック
内での情報の順序を示すフラッグである。
ック内のワード線を選択するためのＸデコーダを、サブ
ＸデコーダSXD（SXD1,SXD2など）と、Ｘアドレス制御手
段XSC（XSC1,XSC2など）とで構成した。サブＸデコーダ
SXDはメモリブロックMCB内のワード線W1,W2,…,Wnを選
択，制御するためのデコーダである。またＸアドレス制
御手段XSCは、メモリブロックMCBを選択するためのもの
である。このＸアドレス制御手段XSCは、対応するメモ
リブロックのＸアドレスを記憶するＸアドレスレジスタ
XR,XアドレスバッファXBに入力されたアドレスとXRに蓄
えているアドレスが一致しているか比較するＸアドレス
比較器XC,フラッグF1及びF2を記憶するフラッグレジス
タFR1,FR2とで構成される。フラッグF1は、メモリブロ
ックが空き状態か否か示すフラッグで、ここでは空き状
態のときに“1"とする。フラッグF2は、メモリブロック
内での情報の順序を示すフラッグである。
動作は、下記のように行われる。
まず、チップ外部からＸアドレスバッファXBに入力さ
れたＸアドレスが、各Ｘアドレス制御手段XSCに伝達さ
れる。このアドレスが、ＸアドレスレジスタXRに蓄えら
れているアドレスと、Ｘアドレス比較器XCにより比較さ
れる。二つのアドレスが一致し、かつフラッグF1が
“0"、すなわちメモリブロックMCBが空き状態でない場
合に、そのＸアドレス制御手段XSCに対応したサブＸデ
コーダSXDが選択される。サブＸデコーダSXDによりワー
ド線Ｗが制御され、対応するメモリブロックMCBの読出
し動作が行われる。また、フラッグF1の情報がサブＸデ
コーダSXDに送られ、フラッグF1が“1"であるとき、空
き状態としてサブＸデコーダSXDが選択され、対応する
メモリブロックMCBに書込み動作が行われる。
れたＸアドレスが、各Ｘアドレス制御手段XSCに伝達さ
れる。このアドレスが、ＸアドレスレジスタXRに蓄えら
れているアドレスと、Ｘアドレス比較器XCにより比較さ
れる。二つのアドレスが一致し、かつフラッグF1が
“0"、すなわちメモリブロックMCBが空き状態でない場
合に、そのＸアドレス制御手段XSCに対応したサブＸデ
コーダSXDが選択される。サブＸデコーダSXDによりワー
ド線Ｗが制御され、対応するメモリブロックMCBの読出
し動作が行われる。また、フラッグF1の情報がサブＸデ
コーダSXDに送られ、フラッグF1が“1"であるとき、空
き状態としてサブＸデコーダSXDが選択され、対応する
メモリブロックMCBに書込み動作が行われる。
ここでは、メモリブロックMCB11が空き状態となって
おり、メモリブロックMCB21の読出しを行うとして説明
する。まず、サブＸデコーダSXD2によりメモリブロック
MCB21のワード線が制御され、メモリブロックMCB21中の
スイッチSW1がONになり、メモリブロックMCB21中の情報
記憶手段MM1から情報がデータ線Ｄに読出される。その
信号が、信号検出手段SA1により検出され、情報が判別
される。一方サブＸデコーダSXD1によりメモリブロック
MCB11のワード線が制御され、メモリブロックMCB11中の
スイッチSWが全てONになり、メモリブロックMCB11中の
情報記憶手段MMnに、その判別結果が、書込まれる。次
に、メモリブロックMCB11中のスイッチSWnをOFFし、メ
モリブロックMCB21中のスイッチSW2をONさせ、メモリブ
ロックMCB21中の情報記憶手段MM2から情報をデータ線D1
に読出し、信号検出手段SA1で検出して、メモリブロッ
クMCB11中の情報記憶手段MMn-1に書込む。同様にして、
MCB21中の情報記憶手段に蓄えられている情報を、MCB11
中の情報記憶手段に移動させる。
おり、メモリブロックMCB21の読出しを行うとして説明
する。まず、サブＸデコーダSXD2によりメモリブロック
MCB21のワード線が制御され、メモリブロックMCB21中の
スイッチSW1がONになり、メモリブロックMCB21中の情報
記憶手段MM1から情報がデータ線Ｄに読出される。その
信号が、信号検出手段SA1により検出され、情報が判別
される。一方サブＸデコーダSXD1によりメモリブロック
MCB11のワード線が制御され、メモリブロックMCB11中の
スイッチSWが全てONになり、メモリブロックMCB11中の
情報記憶手段MMnに、その判別結果が、書込まれる。次
に、メモリブロックMCB11中のスイッチSWnをOFFし、メ
モリブロックMCB21中のスイッチSW2をONさせ、メモリブ
ロックMCB21中の情報記憶手段MM2から情報をデータ線D1
に読出し、信号検出手段SA1で検出して、メモリブロッ
クMCB11中の情報記憶手段MMn-1に書込む。同様にして、
MCB21中の情報記憶手段に蓄えられている情報を、MCB11
中の情報記憶手段に移動させる。
以上の動作により、メモリブロックMCB21は空き状態
となり、メモリブロックMCB11は空き状態でなくなるの
で、Ｘアドレス制御手段XSC2中のフラッグF1を“1"に、
Ｘアドレス制御手段XSC1中のフラッグF1を“0"にする。
そして、メモリブロックMCB11のＸアドレスとして、Ｘ
アドレスバッファXBに入力されたアドレスを、Ｘアドレ
ス制御手段XSC1中のＸアドレスレジスタXRに書込む。ま
た、メモリブロックMCB21からメモリブロックMCB11に、
メモリブロック内で情報の順序が反転して、情報が移動
するので、Ｘアドレス制御手段XSC2中のフラッグF2の情
報を反転させて、Ｘアドレス制御手段XSC1中のフラッグ
レジスタFR2に書込む。
となり、メモリブロックMCB11は空き状態でなくなるの
で、Ｘアドレス制御手段XSC2中のフラッグF1を“1"に、
Ｘアドレス制御手段XSC1中のフラッグF1を“0"にする。
そして、メモリブロックMCB11のＸアドレスとして、Ｘ
アドレスバッファXBに入力されたアドレスを、Ｘアドレ
ス制御手段XSC1中のＸアドレスレジスタXRに書込む。ま
た、メモリブロックMCB21からメモリブロックMCB11に、
メモリブロック内で情報の順序が反転して、情報が移動
するので、Ｘアドレス制御手段XSC2中のフラッグF2の情
報を反転させて、Ｘアドレス制御手段XSC1中のフラッグ
レジスタFR2に書込む。
チップ外への情報の読出しは、メモリブロックMCB21
中の所望の情報記憶手段から読出した情報が信号検出手
段SAにより判別されたときに、ＹデコーダYDECによりス
イッチSWYを選択して、情報を入出力線IOに伝達し、リ
ードライトコントローラRWCにより出力データDoutとす
る。入力データDinの書込みは、メモリブロックMCB11へ
情報を移し替える時に、スイッチSWYを選択し、入力デ
ータDinをリードライトコントローラRWCを介して入出力
線IOからデータ線D1に伝達して行う。メモリブロックMC
B内での、所望の情報の位置、すなわちデータ線との端
子から何番目の情報記憶手段かは、ＹデコーダYDECに入
力されるアドレス情報と、Ｘアドレス制御手段XSC中の
フラッグF2とにより選択される。
中の所望の情報記憶手段から読出した情報が信号検出手
段SAにより判別されたときに、ＹデコーダYDECによりス
イッチSWYを選択して、情報を入出力線IOに伝達し、リ
ードライトコントローラRWCにより出力データDoutとす
る。入力データDinの書込みは、メモリブロックMCB11へ
情報を移し替える時に、スイッチSWYを選択し、入力デ
ータDinをリードライトコントローラRWCを介して入出力
線IOからデータ線D1に伝達して行う。メモリブロックMC
B内での、所望の情報の位置、すなわちデータ線との端
子から何番目の情報記憶手段かは、ＹデコーダYDECに入
力されるアドレス情報と、Ｘアドレス制御手段XSC中の
フラッグF2とにより選択される。
この実施例では、第７図に示した実施例で用いていた
情報一時記憶手段DRが不要となり、情報一時記憶手段DR
の書込み及び読出しの動作が不要である。そのため、メ
モリブロックMCBの読出し、書込みに要するサイクル時
間が短くなる。また、消費電力も小さくなる。面積的に
は、メモリブロックMCBがデータ線一本当り１個余分に
必要であり、Ｘアドレスを比較するためのＸアドレス制
御手段XSCも必要であるが、第７図の情報一時記憶手段D
Rがないため、場合によっては第７図の構成よりも小さ
くなる。
情報一時記憶手段DRが不要となり、情報一時記憶手段DR
の書込み及び読出しの動作が不要である。そのため、メ
モリブロックMCBの読出し、書込みに要するサイクル時
間が短くなる。また、消費電力も小さくなる。面積的に
は、メモリブロックMCBがデータ線一本当り１個余分に
必要であり、Ｘアドレスを比較するためのＸアドレス制
御手段XSCも必要であるが、第７図の情報一時記憶手段D
Rがないため、場合によっては第７図の構成よりも小さ
くなる。
第９図にＸアドレス比較器XCの構成例を示す。ｐ＝2m
とすると、ｐ個のメモリブロックMCBを選択するために
は、ｍビットのアドレス情報が必要である。Ｘアドレス
バッファXBから出力されたアドレスをｍビットのBmBm-1
…B1、ＸアドレスレジスタXRに蓄えられているアドレス
をAmAm-1…A1とする。第８図に示した実施例で用いられ
るＸアドレス比較器XCは、AmとBm,Am-1とBm-1,…,A1とB
1がすべて一致し、かつフラッグF1が“0"のときに“1"
を出力し、そのほかの場合は“0"を出力する。そこで、
第９図に示した実施例では、ｍ個の排他的OR回路（EOR
ゲート）と多入力NORゲートとで構成した例を示す。EOR
ゲートは、二入力の比較器で、二つの入力が一致してい
るときに“0"を出力し、異なるときに“1"を出力する回
路である。ｍ個のEORゲートで、それぞれ、AmとBm,Am-1
とBm-1,…,A1とB1の比較を行う。それらの出力とフラッ
グF1が全て“0"のときだけ、多入力NORゲートの出力は
“1"になり、上記の論理が実現される。
とすると、ｐ個のメモリブロックMCBを選択するために
は、ｍビットのアドレス情報が必要である。Ｘアドレス
バッファXBから出力されたアドレスをｍビットのBmBm-1
…B1、ＸアドレスレジスタXRに蓄えられているアドレス
をAmAm-1…A1とする。第８図に示した実施例で用いられ
るＸアドレス比較器XCは、AmとBm,Am-1とBm-1,…,A1とB
1がすべて一致し、かつフラッグF1が“0"のときに“1"
を出力し、そのほかの場合は“0"を出力する。そこで、
第９図に示した実施例では、ｍ個の排他的OR回路（EOR
ゲート）と多入力NORゲートとで構成した例を示す。EOR
ゲートは、二入力の比較器で、二つの入力が一致してい
るときに“0"を出力し、異なるときに“1"を出力する回
路である。ｍ個のEORゲートで、それぞれ、AmとBm,Am-1
とBm-1,…,A1とB1の比較を行う。それらの出力とフラッ
グF1が全て“0"のときだけ、多入力NORゲートの出力は
“1"になり、上記の論理が実現される。
第10図はＸアドレス比較器XCの別な構成例を示す図で
ある。第９図では、ｍ個のEORゲートを用いて、ｍビッ
トについての比較を同時に行う構成であるが、１個のEO
Rゲートを時分割で多重使用して、時系列にｍ桁の比較
を行うようにした例である。RS型フリップフロップFFを
用いることにより、EORゲートを時分割で多重使用して
いる。
ある。第９図では、ｍ個のEORゲートを用いて、ｍビッ
トについての比較を同時に行う構成であるが、１個のEO
Rゲートを時分割で多重使用して、時系列にｍ桁の比較
を行うようにした例である。RS型フリップフロップFFを
用いることにより、EORゲートを時分割で多重使用して
いる。
動作は以下の通りである。まず待機状態では、EORゲ
ートの入力端子ＡとＢを同レベル（“0"あるいは“1"）
に保ち、フリップフロップFFのリセット端子Ｒを“0"に
し、またフリップフロップFFのセット端子Ｓを“1"にし
て、クロック端子Ｔを“1"にすることにより、フリップ
フロップFFの出力端子Ｑを“1"に、を“0"にしてお
く。次にクロック端子Ｔを“0"に、セット端子Ｓを“0"
にしてから、ＸアドレスバッファXB及びＸアドレスレジ
スタXRからＸアドレス比較器XCへのＸアドレスの伝達
を、それぞれ１ビットずつ時系列に行う。まず、EORゲ
ートの入力端子ＡとＢにAmとBmが入力され、一致してい
るか比較され、その出力がフリップフロップFFのリセッ
ト端子Ｒに入力される。そして、クロック端子Ｔを“1"
にして、リセット端子Ｒの情報をフリップフロップFFに
取り込む。AmとBmが一致するときは、リセット端子Ｒが
“0"となるので、FFの出力端子Ｑは“1",は“0"のま
まである。一方、AmとBmが異なるときには、Ｒが“1"と
なり、Ｑは“0",は“1"に反転する。次に、クロック
端子Ｔを“0"に戻し、EORゲートの入力端子ＡとＢにA
m-1とBm-1を入力し、再びクロック端子Ｔを“1"にし
て、リセット端子Ｒの情報をフリップフロップFFに取り
込む。フリップフロップFFの出力端子Ｑが“1",が
“0"の場合、Am-1とBm-1が一致していればＱは“1",
は“0"のままであり、Am-1とBm-1が異なるときはＱは
“0",は“1"に反転する。すでにＱが“0",が“1"と
なっていれば、そのままに保たれる。以下同様にA1とB1
まで、EORゲートの入力端子ＡとＢに入力し、クロック
端子Ｔに入力されるクロックに同期してリセット端子Ｒ
の情報をフリップフロップFFに取り込む動作を繰り返
す。その結果、AmとBm,Am-1とBm-1,…,A1とB1がすべて
一致したときだけ、出力端子Ｑが“1",が“0"のまま
となる。一方比較されるアドレスの組合せの内一つでも
不一致のときは、出力端子Ｑが“0",が“1"となる。
この出力端子の情報とフラッグF1をNORゲートに入力
し、その出力をＸアドレス比較器XCの出力とすることに
より、第９図に示した実施例と同じ論理が実現できる。
本実施例では、出力を得るまでの時間が長くなるが、EO
Rゲートが１個で済み、面積を小さくできる。
ートの入力端子ＡとＢを同レベル（“0"あるいは“1"）
に保ち、フリップフロップFFのリセット端子Ｒを“0"に
し、またフリップフロップFFのセット端子Ｓを“1"にし
て、クロック端子Ｔを“1"にすることにより、フリップ
フロップFFの出力端子Ｑを“1"に、を“0"にしてお
く。次にクロック端子Ｔを“0"に、セット端子Ｓを“0"
にしてから、ＸアドレスバッファXB及びＸアドレスレジ
スタXRからＸアドレス比較器XCへのＸアドレスの伝達
を、それぞれ１ビットずつ時系列に行う。まず、EORゲ
ートの入力端子ＡとＢにAmとBmが入力され、一致してい
るか比較され、その出力がフリップフロップFFのリセッ
ト端子Ｒに入力される。そして、クロック端子Ｔを“1"
にして、リセット端子Ｒの情報をフリップフロップFFに
取り込む。AmとBmが一致するときは、リセット端子Ｒが
“0"となるので、FFの出力端子Ｑは“1",は“0"のま
まである。一方、AmとBmが異なるときには、Ｒが“1"と
なり、Ｑは“0",は“1"に反転する。次に、クロック
端子Ｔを“0"に戻し、EORゲートの入力端子ＡとＢにA
m-1とBm-1を入力し、再びクロック端子Ｔを“1"にし
て、リセット端子Ｒの情報をフリップフロップFFに取り
込む。フリップフロップFFの出力端子Ｑが“1",が
“0"の場合、Am-1とBm-1が一致していればＱは“1",
は“0"のままであり、Am-1とBm-1が異なるときはＱは
“0",は“1"に反転する。すでにＱが“0",が“1"と
なっていれば、そのままに保たれる。以下同様にA1とB1
まで、EORゲートの入力端子ＡとＢに入力し、クロック
端子Ｔに入力されるクロックに同期してリセット端子Ｒ
の情報をフリップフロップFFに取り込む動作を繰り返
す。その結果、AmとBm,Am-1とBm-1,…,A1とB1がすべて
一致したときだけ、出力端子Ｑが“1",が“0"のまま
となる。一方比較されるアドレスの組合せの内一つでも
不一致のときは、出力端子Ｑが“0",が“1"となる。
この出力端子の情報とフラッグF1をNORゲートに入力
し、その出力をＸアドレス比較器XCの出力とすることに
より、第９図に示した実施例と同じ論理が実現できる。
本実施例では、出力を得るまでの時間が長くなるが、EO
Rゲートが１個で済み、面積を小さくできる。
第９図にはｍビットの比較を並列に行う構成を、第10
図にはｍビットの比較を時系列に行う構成を示したが、
第９図の構成では出力を得るまでの時間が短く、第10図
の構成では面積が小さいというそれぞれの長所を持つ。
時間と面積との兼ね合いにより、場合によっては、それ
らの中間的構成を取ることもできる。例えば、２ビット
の並列な比較を時系列に行う構成である。第10図の構成
で、フリップフロップFFのリセット端子Ｒに、２個のEO
Rゲートの出力の論理和を取ることにより実現できる。
図にはｍビットの比較を時系列に行う構成を示したが、
第９図の構成では出力を得るまでの時間が短く、第10図
の構成では面積が小さいというそれぞれの長所を持つ。
時間と面積との兼ね合いにより、場合によっては、それ
らの中間的構成を取ることもできる。例えば、２ビット
の並列な比較を時系列に行う構成である。第10図の構成
で、フリップフロップFFのリセット端子Ｒに、２個のEO
Rゲートの出力の論理和を取ることにより実現できる。
第11図は、第８図に示した実施例と同様に、メモリブ
ロック間で情報を移動させることにより動作を行う、他
の実施例である。第８図に示した実施例では、各メモリ
ブロックMCBと外部から入力されるＸアドレスとの対応
を、Ｘアドレス制御手段XSCの中のＸアドレスレジスタX
Rで、分散して蓄えている。一方、第11図に示した実施
例では、外部から入力されたアドレス（外部アドレスと
呼ぶ）と、チップ内でのメモリブロックの位置を表すア
ドレス（内部アドレスと呼ぶ）との関係を記憶し、アド
レスの変換表として、一つのメモリでまとめて蓄える構
成にした。
ロック間で情報を移動させることにより動作を行う、他
の実施例である。第８図に示した実施例では、各メモリ
ブロックMCBと外部から入力されるＸアドレスとの対応
を、Ｘアドレス制御手段XSCの中のＸアドレスレジスタX
Rで、分散して蓄えている。一方、第11図に示した実施
例では、外部から入力されたアドレス（外部アドレスと
呼ぶ）と、チップ内でのメモリブロックの位置を表すア
ドレス（内部アドレスと呼ぶ）との関係を記憶し、アド
レスの変換表として、一つのメモリでまとめて蓄える構
成にした。
すなわち、第11図に示すように、第８図で複数個配置
されていたＸアドレス制御回路XSCの替わりに、Ｘデコ
ーダXDEC,アドレス変換表のメモリXTM,空き状態のメモ
リブロックのＸアドレスを記憶するレジスタXSRが配置
される。メモリXTMには、ＸアドレスバッファXBが接続
される。第８図と同様に、メモリブロックMCBがマトリ
ックス状に配置され、データ線Ｄに（ｐ＋１）個ずつ接
続され、それらに対応して（ｐ＋１）個のサブＸデコー
ダSXDが配置される。また、データ線Ｄには、信号検出
手段SAが設けられ、ＹデコーダYDECにより制御されるス
イッチSWYを介して、リードライトコントローラRWCが設
けられた入出力線IOに接続される。
されていたＸアドレス制御回路XSCの替わりに、Ｘデコ
ーダXDEC,アドレス変換表のメモリXTM,空き状態のメモ
リブロックのＸアドレスを記憶するレジスタXSRが配置
される。メモリXTMには、ＸアドレスバッファXBが接続
される。第８図と同様に、メモリブロックMCBがマトリ
ックス状に配置され、データ線Ｄに（ｐ＋１）個ずつ接
続され、それらに対応して（ｐ＋１）個のサブＸデコー
ダSXDが配置される。また、データ線Ｄには、信号検出
手段SAが設けられ、ＹデコーダYDECにより制御されるス
イッチSWYを介して、リードライトコントローラRWCが設
けられた入出力線IOに接続される。
動作は以下のように行われる。ＸアドレスバッファXB
に入力された外部アドレスがメモリXTMに伝達され、そ
れをアドレスとしてXTMに蓄えられている内部アドレス
（XARとする）が読出される。XARがＸデコーダXDECに伝
達され、読出し動作を制御するサブＸデコーダSXDで選
択される。また、レジスタXSRから空きブロックを示す
内部アドレス（XAWとする）がXDECに伝達され、書込み
動作を制御するサブＸデコーダSXDで選択される。例え
ば、XARによりサブＸデコーダSXD2が、XAWによりサブＸ
デコーダSXD1が選択されたとすると、第８図での動作の
説明と同様に、サブＸデコーダSXD2及びSXD1により、メ
モリブロック間での情報の移動が行われる。また、メモ
リXTMに、第８図でのフラッグF2、すなわち、メモリブ
ロック内での情報の順序も、記憶しておき、それをXAR
とともに読出す。フラッグF2をＹデコーダYDECに伝達
し、それに応じてスイッチSWYを制御し、入出力線IOと
の信号の授受を行う。
に入力された外部アドレスがメモリXTMに伝達され、そ
れをアドレスとしてXTMに蓄えられている内部アドレス
（XARとする）が読出される。XARがＸデコーダXDECに伝
達され、読出し動作を制御するサブＸデコーダSXDで選
択される。また、レジスタXSRから空きブロックを示す
内部アドレス（XAWとする）がXDECに伝達され、書込み
動作を制御するサブＸデコーダSXDで選択される。例え
ば、XARによりサブＸデコーダSXD2が、XAWによりサブＸ
デコーダSXD1が選択されたとすると、第８図での動作の
説明と同様に、サブＸデコーダSXD2及びSXD1により、メ
モリブロック間での情報の移動が行われる。また、メモ
リXTMに、第８図でのフラッグF2、すなわち、メモリブ
ロック内での情報の順序も、記憶しておき、それをXAR
とともに読出す。フラッグF2をＹデコーダYDECに伝達
し、それに応じてスイッチSWYを制御し、入出力線IOと
の信号の授受を行う。
読出されるメモリブロックを示すＸアドレスXARは、
次の空き状態メモリブロックのＸアドレスとなるので、
レジスタXSRに書込む。また、アドレスバッファXBから
入力された外部アドレスに対応する内部アドレスは、XA
Rから、情報の移動先であるメモリブロックを示すＸア
ドレスXAWに換わる。そこで、メモリXTM内に、アドレス
バッファXBから入力された外部アドレスに対応する内部
アドレスとして、XAWを書込む。さらに、メモリブロッ
ク内での情報の順序が逆転するのでF2を反転させて、XA
WとともにメモリXTMに書込む。
次の空き状態メモリブロックのＸアドレスとなるので、
レジスタXSRに書込む。また、アドレスバッファXBから
入力された外部アドレスに対応する内部アドレスは、XA
Rから、情報の移動先であるメモリブロックを示すＸア
ドレスXAWに換わる。そこで、メモリXTM内に、アドレス
バッファXBから入力された外部アドレスに対応する内部
アドレスとして、XAWを書込む。さらに、メモリブロッ
ク内での情報の順序が逆転するのでF2を反転させて、XA
WとともにメモリXTMに書込む。
本実施例では、第８図に示した構成でＸアドレス比較
器XCによりＸアドレスを比較していた代わりに、アドレ
スの変換表のメモリXTMを読出す。多数のＸアドレス比
較器XCの動作が、一回のメモリXTMの読出し動作で済む
ため、消費電力が小さくて済む。
器XCによりＸアドレスを比較していた代わりに、アドレ
スの変換表のメモリXTMを読出す。多数のＸアドレス比
較器XCの動作が、一回のメモリXTMの読出し動作で済む
ため、消費電力が小さくて済む。
以下、MOSトランジスタをスイッチ，蓄積容量を情報
記憶手段として構成したメモリブロックMCBを用いた実
施例に従い、本発明を具体的に説明する。
記憶手段として構成したメモリブロックMCBを用いた実
施例に従い、本発明を具体的に説明する。
第12図は、メモリブロックMCB（MCB11,MCB21など）を
マトリックス状に配置して構成したメモリアレーMCAの
具体例である。メモリブロックMCBは、ｎチャネルMOSト
ランジスタＭ（M1,M2など）をスイッチ、蓄積容量CS（C
S1,CS2など）を情報記憶手段として、第12図に示したよ
うに構成される。すなわち、１トランジスタ１キャパシ
タ形メモリセルがｎ個縦続接続したメモリブロックであ
る。複数のデータ線Ｄ（D1,D2など）に、それぞれ複数
のメモリブロックMCBが接続される。メモリブロックMCB
を制御する複数のワード線Ｗ（W1,W2など）は、データ
線と交わるように配置される。
マトリックス状に配置して構成したメモリアレーMCAの
具体例である。メモリブロックMCBは、ｎチャネルMOSト
ランジスタＭ（M1,M2など）をスイッチ、蓄積容量CS（C
S1,CS2など）を情報記憶手段として、第12図に示したよ
うに構成される。すなわち、１トランジスタ１キャパシ
タ形メモリセルがｎ個縦続接続したメモリブロックであ
る。複数のデータ線Ｄ（D1,D2など）に、それぞれ複数
のメモリブロックMCBが接続される。メモリブロックMCB
を制御する複数のワード線Ｗ（W1,W2など）は、データ
線と交わるように配置される。
メモリブロックMCBの読出し動作は、以下のように行
う。待機状態ではデータ線をある一定の電位にプリチャ
ージしておき、フローティング状態にした後、ワード線
W1を高電位にしてMOSトランジスタM1をONにする。蓄積
容量CS1に蓄えられていた電荷が、データ線Ｄの寄生容
量CDとの間で再配分され、データ線Ｄの電位が変化す
る。この信号について、データ線Ｄに接続された信号検
出手段（図示せず）により、“1"か“0"かを判定する。
次に、データ線Ｄを再びプリチャージした後に、ワード
線W1に加えワード線W2も高電位に上げて、MOSトランジ
スタM1とM2をONにする。蓄積容量CS2に蓄えられている
電荷が、データ線Ｄの寄生容量CD及びCS1に再配分さ
れ、データ線Ｄの電位が変化する。信号検出手段で、こ
の信号の判別を行う。このように、データ線Ｄをプリチ
ャージした後に、W1,W2,…,Wnという順にワード線を上
げて、M1,M2,…,Mnという順にON状態のMOSトランジスタ
を増やしていき、CS1,CS2,…,CSnの順に蓄積容量から電
荷をデータ線Ｄに読出して、信号検出手段で情報を判別
する。
う。待機状態ではデータ線をある一定の電位にプリチャ
ージしておき、フローティング状態にした後、ワード線
W1を高電位にしてMOSトランジスタM1をONにする。蓄積
容量CS1に蓄えられていた電荷が、データ線Ｄの寄生容
量CDとの間で再配分され、データ線Ｄの電位が変化す
る。この信号について、データ線Ｄに接続された信号検
出手段（図示せず）により、“1"か“0"かを判定する。
次に、データ線Ｄを再びプリチャージした後に、ワード
線W1に加えワード線W2も高電位に上げて、MOSトランジ
スタM1とM2をONにする。蓄積容量CS2に蓄えられている
電荷が、データ線Ｄの寄生容量CD及びCS1に再配分さ
れ、データ線Ｄの電位が変化する。信号検出手段で、こ
の信号の判別を行う。このように、データ線Ｄをプリチ
ャージした後に、W1,W2,…,Wnという順にワード線を上
げて、M1,M2,…,Mnという順にON状態のMOSトランジスタ
を増やしていき、CS1,CS2,…,CSnの順に蓄積容量から電
荷をデータ線Ｄに読出して、信号検出手段で情報を判別
する。
メモリブロックMCBの書込み動作は、以下のように行
う。まず、ワード線W1,W2,…,Wnを全て高電位にして、M
OSトランジスタM1,M2,…,Mnを全てONにした状態で、書
込む情報に応じて、データ線Ｄを高電位または低電位に
する。ワード線Wnを下げることにより、MOSトランジス
タMnをOFFにし、蓄積容量CSnにデータ線Ｄの電位に応じ
た電荷を蓄える。次に、MnがOFFの状態で、データ線Ｄ
を所望の情報に応じた電位にし、ワード線Wn-1を下げて
MOSトランジスタMn-1もOFFにし、蓄積容量CSn-1にデー
タ線Ｄの電位に応じた電荷を蓄える。このように、デー
タ線Ｄを所望の情報に応じて高電位または低電位にし、
読出し動作と逆に、Wn,Wn-1,…,W1という順にワード線
を下げて、Mn,Mn-1,…,M1という順にスイッチをOFFにし
ていき、CSn,CSn-1,…,CS1の順に蓄積容量に電荷を蓄え
ていく。
う。まず、ワード線W1,W2,…,Wnを全て高電位にして、M
OSトランジスタM1,M2,…,Mnを全てONにした状態で、書
込む情報に応じて、データ線Ｄを高電位または低電位に
する。ワード線Wnを下げることにより、MOSトランジス
タMnをOFFにし、蓄積容量CSnにデータ線Ｄの電位に応じ
た電荷を蓄える。次に、MnがOFFの状態で、データ線Ｄ
を所望の情報に応じた電位にし、ワード線Wn-1を下げて
MOSトランジスタMn-1もOFFにし、蓄積容量CSn-1にデー
タ線Ｄの電位に応じた電荷を蓄える。このように、デー
タ線Ｄを所望の情報に応じて高電位または低電位にし、
読出し動作と逆に、Wn,Wn-1,…,W1という順にワード線
を下げて、Mn,Mn-1,…,M1という順にスイッチをOFFにし
ていき、CSn,CSn-1,…,CS1の順に蓄積容量に電荷を蓄え
ていく。
読出し動作と書込み動作を別々に述べたが、両者を組
合せて、情報を失うことの無いように動作を行う。例え
ば、第７図に示した実施例のように、読出した情報を、
メモリアレーMCAの外部に設けた情報一時記憶手段DRに
蓄えておき、読出したメモリブロックに再書込みを行
う。あるいは、第８図及び第11図に示した実施例のよう
に、データ線当り１個余分のメモリブロックを設けてお
き、あるメモリブロックから情報を読出すとき、空き状
態のブロックへ読出された情報を書込んでいく。
合せて、情報を失うことの無いように動作を行う。例え
ば、第７図に示した実施例のように、読出した情報を、
メモリアレーMCAの外部に設けた情報一時記憶手段DRに
蓄えておき、読出したメモリブロックに再書込みを行
う。あるいは、第８図及び第11図に示した実施例のよう
に、データ線当り１個余分のメモリブロックを設けてお
き、あるメモリブロックから情報を読出すとき、空き状
態のブロックへ読出された情報を書込んでいく。
蓄積容量を情報記憶手段として用いているため、リフ
レッシュ動作が必要であり、上記の読出し動作と書込み
動作を組合せて行う。リフレッシュ動作は、１トランジ
スタ１キャパシタ形メモリセルを用いた従来のDRAMで
は、メモリセルを単位として行われるが、本発明では、
メモリブロックを単位として行われる。したがって、１
回のリフレッシュ動作のサイクルタイムが長いが、リフ
レッシュサイクル数が従来のDRAMのｎ分の１となる。そ
のため、チップ外部からリフレッシュ動作の制御を行う
とき、その回数が少なくて済む。また、外部からアクセ
ス可能な時間を、連続して長くできる。
レッシュ動作が必要であり、上記の読出し動作と書込み
動作を組合せて行う。リフレッシュ動作は、１トランジ
スタ１キャパシタ形メモリセルを用いた従来のDRAMで
は、メモリセルを単位として行われるが、本発明では、
メモリブロックを単位として行われる。したがって、１
回のリフレッシュ動作のサイクルタイムが長いが、リフ
レッシュサイクル数が従来のDRAMのｎ分の１となる。そ
のため、チップ外部からリフレッシュ動作の制御を行う
とき、その回数が少なくて済む。また、外部からアクセ
ス可能な時間を、連続して長くできる。
この構成では、データ線に接続されるMOSトランジス
タが、メモリブロックMCBにつきM1の１個である。従来
のDRAMでは、第２図に示すように、メモリセル当り１個
であるのに対し、ｎ個のメモリセルで１個なので、ｎ分
の１となる。そのため、データ線に接続される拡散層が
少なく、データ線容量CDを小さくできる。前述のよう
に、１トランジスタ１キャパシタ形メモリセルを用いた
DRAMでは、データ線に現れる信号は、蓄積容量CSに蓄え
られた電荷の再配分による電位変化であり、データ線容
量CDが小さいほど信号は大きい。第12図に示したメモリ
アレーでは、メモリブロックMCB中で信号経路となるMOS
トランジスタに接続された蓄積容量が、データ線容量CD
に並列に加えられることになる。したがって、データ線
からみてｋ番目に接続された蓄積容量CSkから電荷を読
出すときには、CDに加えCS1,CS2,…,CSk-1との間で電荷
の再配分が行われるが、データ線容量CDが小さいため、
十分な大きさの信号が得られる。そのため、高S/Nな読
出しが実現できる。
タが、メモリブロックMCBにつきM1の１個である。従来
のDRAMでは、第２図に示すように、メモリセル当り１個
であるのに対し、ｎ個のメモリセルで１個なので、ｎ分
の１となる。そのため、データ線に接続される拡散層が
少なく、データ線容量CDを小さくできる。前述のよう
に、１トランジスタ１キャパシタ形メモリセルを用いた
DRAMでは、データ線に現れる信号は、蓄積容量CSに蓄え
られた電荷の再配分による電位変化であり、データ線容
量CDが小さいほど信号は大きい。第12図に示したメモリ
アレーでは、メモリブロックMCB中で信号経路となるMOS
トランジスタに接続された蓄積容量が、データ線容量CD
に並列に加えられることになる。したがって、データ線
からみてｋ番目に接続された蓄積容量CSkから電荷を読
出すときには、CDに加えCS1,CS2,…,CSk-1との間で電荷
の再配分が行われるが、データ線容量CDが小さいため、
十分な大きさの信号が得られる。そのため、高S/Nな読
出しが実現できる。
データ線容量CDを、接続されるトランジスタの拡散層
による成分（トランジスタ１個当りCMとする）と、それ
以外の成分C0とに分けて考える。各データ線にｐ個のメ
モリブロックが接続されるとき、 CD＝ｐ×CM＋C0 …（１） となる。蓄積容量に蓄える蓄積電圧の大きさをVS,デー
タ線に現われる信号電圧の大きさをVsigとする。蓄積容
量CSkから電荷を読出すときの信号電圧の大きさVsig(k)
は、 である。蓄積容量が全て同じ値CSのとき、 であり、信号電圧の大きさVsigは、ｋ＝ｎのとき最小値
Vsig(n) となる。ここで、上式の分母をCCとおくと、式（１）よ
り、 CC＝CD＋ｎ×CS ＝ｐ×CM＋C0＋ｎ×CS …（５） となる。データ線当りのメモリセル数をＮとすれば、 Ｎ＝ｐ×ｎ …（６） であるから、式（５）は、 CC＝（N/n）×CM＋C0＋ｎ×CS …（７） となる。このCCが小さいほど、式（４）からVsig(n)が
大きく、高S/Nな読出しが実現される。したがって、Ｎ
が一定の条件の下で、S/Nについてのｎの最適値が存在
する。例えば、CM＝0.4［fF］,C0＝100［fF］,CS＝20
［fF］,N＝512の場合には、式（７）のCCはｎ＝３のと
き最小で約228fFとなり、３個のメモリセルを縦続接続
してメモリブロックとする構成が、最も高S/Nな読出し
ができる。したがって、第13図（ｃ）のように１つの接
続孔を２つのメモリブロックで共有する形にすれば、１
つの接続孔に６つのメモリセルが接続される構成が好ま
しいことになる。
による成分（トランジスタ１個当りCMとする）と、それ
以外の成分C0とに分けて考える。各データ線にｐ個のメ
モリブロックが接続されるとき、 CD＝ｐ×CM＋C0 …（１） となる。蓄積容量に蓄える蓄積電圧の大きさをVS,デー
タ線に現われる信号電圧の大きさをVsigとする。蓄積容
量CSkから電荷を読出すときの信号電圧の大きさVsig(k)
は、 である。蓄積容量が全て同じ値CSのとき、 であり、信号電圧の大きさVsigは、ｋ＝ｎのとき最小値
Vsig(n) となる。ここで、上式の分母をCCとおくと、式（１）よ
り、 CC＝CD＋ｎ×CS ＝ｐ×CM＋C0＋ｎ×CS …（５） となる。データ線当りのメモリセル数をＮとすれば、 Ｎ＝ｐ×ｎ …（６） であるから、式（５）は、 CC＝（N/n）×CM＋C0＋ｎ×CS …（７） となる。このCCが小さいほど、式（４）からVsig(n)が
大きく、高S/Nな読出しが実現される。したがって、Ｎ
が一定の条件の下で、S/Nについてのｎの最適値が存在
する。例えば、CM＝0.4［fF］,C0＝100［fF］,CS＝20
［fF］,N＝512の場合には、式（７）のCCはｎ＝３のと
き最小で約228fFとなり、３個のメモリセルを縦続接続
してメモリブロックとする構成が、最も高S/Nな読出し
ができる。したがって、第13図（ｃ）のように１つの接
続孔を２つのメモリブロックで共有する形にすれば、１
つの接続孔に６つのメモリセルが接続される構成が好ま
しいことになる。
また、メモリを使用する形態を考慮すれば、4,8個と
いったメモリセルがメモリブロックを形成している構成
が好ましいことになる。
いったメモリセルがメモリブロックを形成している構成
が好ましいことになる。
データ線に接続される拡散層の数が少ないことによる
別な効果として、データ線モードのソフトエラーの改善
がある。データ線モードのソフトエラーは、アルファ線
の入射により基板中に生じた電荷が、読出し時にフロー
ティング状態となっているデータ線に収集され、情報が
誤判定されてしまう現象である。データ線に接続される
拡散層の数が少ないため、基板中に生じた電荷がデータ
線に収集される割合が小さく、誤判定の起きる確立が小
さい。
別な効果として、データ線モードのソフトエラーの改善
がある。データ線モードのソフトエラーは、アルファ線
の入射により基板中に生じた電荷が、読出し時にフロー
ティング状態となっているデータ線に収集され、情報が
誤判定されてしまう現象である。データ線に接続される
拡散層の数が少ないため、基板中に生じた電荷がデータ
線に収集される割合が小さく、誤判定の起きる確立が小
さい。
第13図（ａ）と（ｂ）は、メモリブロックMCBの構造
の例を示した断面図と平面図であり、第13図（ｃ）は、
その等価回路である。それぞれ３個のトランジスタＭと
蓄積容量CSで構成したメモリブロックMCBの、２個分
（平面図は４個分）を示している。断面図は、平面図に
おけるＡ−Ａ′部の断面を示している。
の例を示した断面図と平面図であり、第13図（ｃ）は、
その等価回路である。それぞれ３個のトランジスタＭと
蓄積容量CSで構成したメモリブロックMCBの、２個分
（平面図は４個分）を示している。断面図は、平面図に
おけるＡ−Ａ′部の断面を示している。
同図において、Ｗ（W11など）がワード線、SN（SN11
など）が蓄積電極、PLがプレート電極、Ｄがデータ線で
ある。これらは、例えばそれぞれ、１層目ポリシリコ
ン、２層目ポリシリコン、３層目ポリシリコン，アルミ
ニウムで構成される。CIはキャパシタ用絶縁膜で、例え
ばシリコンオキサイド（SiO2）、あるいはシリコンオキ
サイドとシリコンナイトライド（Si3N4）との多層膜の
ような絶縁膜で形成される。ワード線Ｗと活性領域（ac
tive area）との交差部をゲートとしてｎチャネルMOSト
ランジスタＭが構成され、キャパシタ用絶縁膜CIをはさ
んだ蓄積電極SNとプレート電極PLとで蓄積容量CSが構成
される。MOSトランジスタＭのドレインであるn+拡散層
とデータ線Ｄとは、接続孔DCNTにより接続される。ま
た、MOSトランジスタＭのソースであるn+拡散層と蓄積
電極SNとは、接続孔MCNTにより接続される。第３図に示
した従来のSTCセルと、同じプロセスで製造できる。
など）が蓄積電極、PLがプレート電極、Ｄがデータ線で
ある。これらは、例えばそれぞれ、１層目ポリシリコ
ン、２層目ポリシリコン、３層目ポリシリコン，アルミ
ニウムで構成される。CIはキャパシタ用絶縁膜で、例え
ばシリコンオキサイド（SiO2）、あるいはシリコンオキ
サイドとシリコンナイトライド（Si3N4）との多層膜の
ような絶縁膜で形成される。ワード線Ｗと活性領域（ac
tive area）との交差部をゲートとしてｎチャネルMOSト
ランジスタＭが構成され、キャパシタ用絶縁膜CIをはさ
んだ蓄積電極SNとプレート電極PLとで蓄積容量CSが構成
される。MOSトランジスタＭのドレインであるn+拡散層
とデータ線Ｄとは、接続孔DCNTにより接続される。ま
た、MOSトランジスタＭのソースであるn+拡散層と蓄積
電極SNとは、接続孔MCNTにより接続される。第３図に示
した従来のSTCセルと、同じプロセスで製造できる。
接続孔DCNTは、２個のメモリブロックで共有してい
る。１個の接続孔DCNTに、2n個のメモリセルが接続され
ていることになり、従来のDRAMセルのｎ分の１の個数の
接続孔DCNTで良い。また、隣接するメモリセル間の分離
が、スイッチとして動作するMOSトランジスタにより行
われる。これらの理由により、ｎ個のメモリセルを縦続
接続したメモリブロックは、従来のDRAMのメモリセルを
ｎ個並べるよりも、データ線方向の長さが短く、面積が
小さい。また、データ線長が短くなり、データ線の寄生
容量が小さくなる。
る。１個の接続孔DCNTに、2n個のメモリセルが接続され
ていることになり、従来のDRAMセルのｎ分の１の個数の
接続孔DCNTで良い。また、隣接するメモリセル間の分離
が、スイッチとして動作するMOSトランジスタにより行
われる。これらの理由により、ｎ個のメモリセルを縦続
接続したメモリブロックは、従来のDRAMのメモリセルを
ｎ個並べるよりも、データ線方向の長さが短く、面積が
小さい。また、データ線長が短くなり、データ線の寄生
容量が小さくなる。
第14図は、メモリブロックMCBの構造の別な例を示し
たものである。アイ・イー・イー・イー，トランスアク
ション オン エレクトロン デバイシズ，ボリューム
37,第737頁から第743頁（IEEE Trans.Electron Device
s,vol.37,pp.737−743,1990）に提案されているデータ
線をプレート電極によりシールドしたメモリセルを、縦
続接続してメモリブロックMCBとしている。第14図
（ａ）は断面図で、同図（ｂ）に示す平面図におけるＡ
−Ａ′部の断面を示している。等価回路は、第13図
（ｃ）のようになる。
たものである。アイ・イー・イー・イー，トランスアク
ション オン エレクトロン デバイシズ，ボリューム
37,第737頁から第743頁（IEEE Trans.Electron Device
s,vol.37,pp.737−743,1990）に提案されているデータ
線をプレート電極によりシールドしたメモリセルを、縦
続接続してメモリブロックMCBとしている。第14図
（ａ）は断面図で、同図（ｂ）に示す平面図におけるＡ
−Ａ′部の断面を示している。等価回路は、第13図
（ｃ）のようになる。
ワード線Ｗ及びデータ線Ｄは、ポリシリコンあるいは
ポリサイド等で構成される。蓄積電極SNは、ポリシリコ
ンなどで構成される。キャパシタ用絶縁膜CIは、SiO2,S
i3N4,Ta2O5などの高融点金属酸化物、あるいはそれらの
多層膜で構成できる。プレート電極PLは、ポリシリコン
あるいはタングステンなどの金属で構成される。プレー
ト電極PL及び蓄積電極SNとデータ線Ｄとの上下関係が、
第13図とは逆になっている。データ線Ｄがプレート電極
PLによりシールドされており、データ線間の容量が小さ
い。そのため、データ線間干渉雑音の影響が小さくな
る。例えば、蓄積容量からデータ線に信号を読出す場
合、データ線に読出される信号電圧が隣接するデータ線
の電位変動（信号電圧）の影響を受けない。したがって
高S/Nな読出しが可能となる。
ポリサイド等で構成される。蓄積電極SNは、ポリシリコ
ンなどで構成される。キャパシタ用絶縁膜CIは、SiO2,S
i3N4,Ta2O5などの高融点金属酸化物、あるいはそれらの
多層膜で構成できる。プレート電極PLは、ポリシリコン
あるいはタングステンなどの金属で構成される。プレー
ト電極PL及び蓄積電極SNとデータ線Ｄとの上下関係が、
第13図とは逆になっている。データ線Ｄがプレート電極
PLによりシールドされており、データ線間の容量が小さ
い。そのため、データ線間干渉雑音の影響が小さくな
る。例えば、蓄積容量からデータ線に信号を読出す場
合、データ線に読出される信号電圧が隣接するデータ線
の電位変動（信号電圧）の影響を受けない。したがって
高S/Nな読出しが可能となる。
第13図及び第14図では、メモリブロックMCB内の蓄積
容量CSを、ワード線Ｗ上に積み上げた積層容量で構成し
た例を示したが、本発明のメモリブロックMCBの構成
は、それに限定されるものではない。例えば、アイ・イ
ー・デー・エム ダイジェスト オブ テクニカル ペ
ーパーズ（1982）第806頁から第808頁（1982 IEDM Dige
st of Technical Papers,pp.806−808）に、DRAMの蓄積
容量用として論じられているような溝型容量を、蓄積容
量CSとして用いても、本発明のメモリブロックMCBは構
成できる。
容量CSを、ワード線Ｗ上に積み上げた積層容量で構成し
た例を示したが、本発明のメモリブロックMCBの構成
は、それに限定されるものではない。例えば、アイ・イ
ー・デー・エム ダイジェスト オブ テクニカル ペ
ーパーズ（1982）第806頁から第808頁（1982 IEDM Dige
st of Technical Papers,pp.806−808）に、DRAMの蓄積
容量用として論じられているような溝型容量を、蓄積容
量CSとして用いても、本発明のメモリブロックMCBは構
成できる。
第15図は、第７図に示した実施例に基づいて構成され
た具体的実施例で、情報一時記憶手段DRを用いて、メモ
リアレーMCA中のメモリブロックMCBに対する動作を行
う。データ線Ｄ（D1,D2,…,Dq）に発生する雑音を除去
するために、ダミーデータ線DDを設け、データ線Ｄに現
れる信号をダミーデータ線DDに現れる参照信号と差動で
検出する。参照信号を発生するダミーデータ線DDを、複
数のデータ線で共有することにより、面積を小さくして
いる。
た具体的実施例で、情報一時記憶手段DRを用いて、メモ
リアレーMCA中のメモリブロックMCBに対する動作を行
う。データ線Ｄ（D1,D2,…,Dq）に発生する雑音を除去
するために、ダミーデータ線DDを設け、データ線Ｄに現
れる信号をダミーデータ線DDに現れる参照信号と差動で
検出する。参照信号を発生するダミーデータ線DDを、複
数のデータ線で共有することにより、面積を小さくして
いる。
ｑ本のデータ線D1,D2,…,Dqと１本のダミーデータ線D
Dに、それぞれ複数のメモリブロックMCBを接続して、第
12図に示したメモリアレーMCAを構成する。ダミーデー
タ線DDに接続されたメモリブロックMCBを、ダミーブロ
ックDCBと呼ぶ。ダミーブロックDCBは、メモリブロック
MCBと同じ構成で、蓄積容量DCSはメモリブロックMCB中
の蓄積容量CSと同じ大きさである。また、ダミーブロッ
クDCBは、各データ線のメモリブロックMCBと対応づけら
れ、同じワード線により制御される。ダミーデータ線に
は、メモリブロックMCB中の蓄積容量CSに蓄えられた
“1"の情報に対応する電荷が読出された場合にデータ線
に現われる電位と、“0"の場合の電位との、ほぼ中間の
電位が必要である。これは、“1"の電位VCCと“0"の電
位0Vの中間の電位（VCC/2）を、蓄積容量DCSに前もって
蓄えておくことにより実現される。
Dに、それぞれ複数のメモリブロックMCBを接続して、第
12図に示したメモリアレーMCAを構成する。ダミーデー
タ線DDに接続されたメモリブロックMCBを、ダミーブロ
ックDCBと呼ぶ。ダミーブロックDCBは、メモリブロック
MCBと同じ構成で、蓄積容量DCSはメモリブロックMCB中
の蓄積容量CSと同じ大きさである。また、ダミーブロッ
クDCBは、各データ線のメモリブロックMCBと対応づけら
れ、同じワード線により制御される。ダミーデータ線に
は、メモリブロックMCB中の蓄積容量CSに蓄えられた
“1"の情報に対応する電荷が読出された場合にデータ線
に現われる電位と、“0"の場合の電位との、ほぼ中間の
電位が必要である。これは、“1"の電位VCCと“0"の電
位0Vの中間の電位（VCC/2）を、蓄積容量DCSに前もって
蓄えておくことにより実現される。
データ線Ｄは、信号伝達手段DS（DS1など）により信
号検出手段SA（SA1など）の入力端子NDS（NDS1など）に
接続される。端子NDSには、負荷回路LD（LD1など）が接
続される。また、信号検出手段SAの出力端子が、スイッ
チSWWにより端子NDSに接続される。一方、ダミーデータ
線DDは、信号伝達手段DDSにより、複数の信号検出手段S
Aに共通な参照信号の入力端子DNDSに接続される。端子D
NDSには、端子NDSと同じく、負荷回路DLDが接続され
る。また、スイッチSWWにより中間電圧Vh（＝VCC/2）の
電圧源に接続される。信号検出手段SAの端子NSA,▲
▼は、スイッチSWRにより情報一時記憶手段DR（DR1な
ど）に、スイッチSWYにより入出力対線IO,▲▼に接
続される。情報一時記憶手段DRは、メモリブロックMCB
と同じｎビットの記憶容量を有し、４トランジスタメモ
リセルRC（RC1〜RCn）で構成され、選択線WR（WR1〜W
Rn）で制御される。またデータ線Ｄ及びダミーデータ線
DDにはプリチャージ回路PD（PD1など）,DPDが接続さ
れ、プリチャージ電圧Vpにプリチャージされる。
号検出手段SA（SA1など）の入力端子NDS（NDS1など）に
接続される。端子NDSには、負荷回路LD（LD1など）が接
続される。また、信号検出手段SAの出力端子が、スイッ
チSWWにより端子NDSに接続される。一方、ダミーデータ
線DDは、信号伝達手段DDSにより、複数の信号検出手段S
Aに共通な参照信号の入力端子DNDSに接続される。端子D
NDSには、端子NDSと同じく、負荷回路DLDが接続され
る。また、スイッチSWWにより中間電圧Vh（＝VCC/2）の
電圧源に接続される。信号検出手段SAの端子NSA,▲
▼は、スイッチSWRにより情報一時記憶手段DR（DR1な
ど）に、スイッチSWYにより入出力対線IO,▲▼に接
続される。情報一時記憶手段DRは、メモリブロックMCB
と同じｎビットの記憶容量を有し、４トランジスタメモ
リセルRC（RC1〜RCn）で構成され、選択線WR（WR1〜W
Rn）で制御される。またデータ線Ｄ及びダミーデータ線
DDにはプリチャージ回路PD（PD1など）,DPDが接続さ
れ、プリチャージ電圧Vpにプリチャージされる。
第16図（ａ）に示す動作波形に従い、第15図に示した
回路の読出し動作を説明する。第12図に示した実施例と
同様に、メモリブロックMCB中の蓄積容量CSに蓄えられ
た電荷を、時系列にデータ線Ｄに読出す。第16図（ａ）
では、CS1に“1",CS2に“0",…CSnに“0"というよう
に、“1"と“0"とが交互に書込まれていた場合について
示している。またプリチャージ電圧VpをVCC/2として説
明する。
回路の読出し動作を説明する。第12図に示した実施例と
同様に、メモリブロックMCB中の蓄積容量CSに蓄えられ
た電荷を、時系列にデータ線Ｄに読出す。第16図（ａ）
では、CS1に“1",CS2に“0",…CSnに“0"というよう
に、“1"と“0"とが交互に書込まれていた場合について
示している。またプリチャージ電圧VpをVCC/2として説
明する。
まず予め、信号φＲ及びφＷを低電位にしておき、信
号伝達手段DS,DDSをOFFさせ、信号検出手段SAの容量を
データ線Ｄから切り離し、プリチャージ回路PD,DPDによ
りデータ線Ｄ及びダミーデータ線DDをプリチャージ電圧
VPにプリチャージしておく。また信号φＬをVCCにし、
負荷回路LD,DLDを導通状態にしておく。さらに、信号φ
SAPを低電位にしておき、信号検出手段SA内の端子NSA,
▲▼をVCCにプリチャージするとともに、信号φ
DRを高電位（VCC＋α）にしてスイッチSWRをONさせ、情
報一時記憶手段DR部もプリチャージしておく。
号伝達手段DS,DDSをOFFさせ、信号検出手段SAの容量を
データ線Ｄから切り離し、プリチャージ回路PD,DPDによ
りデータ線Ｄ及びダミーデータ線DDをプリチャージ電圧
VPにプリチャージしておく。また信号φＬをVCCにし、
負荷回路LD,DLDを導通状態にしておく。さらに、信号φ
SAPを低電位にしておき、信号検出手段SA内の端子NSA,
▲▼をVCCにプリチャージするとともに、信号φ
DRを高電位（VCC＋α）にしてスイッチSWRをONさせ、情
報一時記憶手段DR部もプリチャージしておく。
そして、信号φDRを低電位にし、スイッチSWRをOFFに
して情報一時記憶手段DR部の寄生容量を信号検出手段SA
から切離す。また信号φSAPをVCCに、信号φＰを低電位
にし、信号検出手段SA内の端子NSA,NSA、及びデータ
線，ダミーデータ線をフローティング状態にする。
して情報一時記憶手段DR部の寄生容量を信号検出手段SA
から切離す。また信号φSAPをVCCに、信号φＰを低電位
にし、信号検出手段SA内の端子NSA,NSA、及びデータ
線，ダミーデータ線をフローティング状態にする。
その後、複数列あるメモリブロックMCBの内の一列の
メモリブロックのワード線W1を高電位（VCC＋α）に上
げてMOSトランジスタM11をONにし、蓄積容量CS1に蓄え
られていた電荷を各データ線Ｄ（D1,D2,…,Dq）に読出
す。その電荷によるデータ線Ｄの電位変動が、信号φＲ
をVCCにすると信号伝達手段DSにより検出され電流に変
換される。この電流は電源電圧VCCから負荷回路LDを通
じて流れ、その結果、信号伝達手段DSは負荷回路LDを負
荷としたソース接地の増幅器として動作し、端子NDSに
データ線Ｄの電位変動に応じた出力が得られる。このよ
うに各データ線毎に各端子NDSに現われた出力はそれぞ
れの信号検出手段SAに入力される。このとき、データ線
Ｄはフローティング状態のままであり、電位は変化しな
い。信号伝達手段DSを用いることにより、データ線Ｄの
振幅が小さく、データ線間の干渉雑音が小さい。また信
号伝達手段DSによりデータ線Ｄの寄生容量と信号検出手
段SA部の寄生容量が分離され、蓄積容量CSから情報を読
出した時のデータ線Ｄの電位変動を大きくすることがで
きる。すなわち高S/Nな読出しが可能となる。
メモリブロックのワード線W1を高電位（VCC＋α）に上
げてMOSトランジスタM11をONにし、蓄積容量CS1に蓄え
られていた電荷を各データ線Ｄ（D1,D2,…,Dq）に読出
す。その電荷によるデータ線Ｄの電位変動が、信号φＲ
をVCCにすると信号伝達手段DSにより検出され電流に変
換される。この電流は電源電圧VCCから負荷回路LDを通
じて流れ、その結果、信号伝達手段DSは負荷回路LDを負
荷としたソース接地の増幅器として動作し、端子NDSに
データ線Ｄの電位変動に応じた出力が得られる。このよ
うに各データ線毎に各端子NDSに現われた出力はそれぞ
れの信号検出手段SAに入力される。このとき、データ線
Ｄはフローティング状態のままであり、電位は変化しな
い。信号伝達手段DSを用いることにより、データ線Ｄの
振幅が小さく、データ線間の干渉雑音が小さい。また信
号伝達手段DSによりデータ線Ｄの寄生容量と信号検出手
段SA部の寄生容量が分離され、蓄積容量CSから情報を読
出した時のデータ線Ｄの電位変動を大きくすることがで
きる。すなわち高S/Nな読出しが可能となる。
同時にダミーブロックDCBについても同じ動作が行わ
れ、蓄積容量DCSからダミーデータ線DDに電荷が読出さ
れる。また、ダミーデータ線DDの電位に対応した電圧が
端子DNDSに出力され、複数の信号検出手段SAに参照電圧
として入力される。この参照電圧は、メモリブロックMC
B中の蓄積容量CSから読出す情報が“1"のときと“0"の
ときの中間の電圧である。
れ、蓄積容量DCSからダミーデータ線DDに電荷が読出さ
れる。また、ダミーデータ線DDの電位に対応した電圧が
端子DNDSに出力され、複数の信号検出手段SAに参照電圧
として入力される。この参照電圧は、メモリブロックMC
B中の蓄積容量CSから読出す情報が“1"のときと“0"の
ときの中間の電圧である。
次に信号φSA1を上げ、信号検出手段SAをPMOSトラン
ジスタのラッチ回路を負荷とした差動増幅器として動作
させる。そして端子▲▼,NSAに現われる信号電圧
が十分大きくなってから、信号φSA1を下げ、信号φSA2
を上げて、信号検出手段SAを入出力共通フリップフロッ
プ形差動増幅器として動作させ、端子NSAと▲▼
との電位差をVCCまで増幅する。このとき、端子NDS,DND
Sには増幅された信号が帰還されないため、参照信号を
複数の信号検出手段SAに用いることができる。そして、
端子NSA,▲▼に現われた信号を、スイッチSWRをO
Nにして情報一時記憶手段DRに伝達し、選択線WR1を高電
位（VCC＋α）に上げて、４トランジスタメモリセルRC1
に書込んだ後、選択線WR1を低電位にし、格納する。そ
の後、メモリブロックMCB内のMOSトランジスタM1及びス
イッチSWRをONにしたまま、信号φSA2を下げ、信号φＰ
をVCCに、信号φSAPを低電位にし、データ線D,ダミーデ
ータ線，信号検出手段SA,情報一時記憶手段DRをプリチ
ャージする。この時信号φＲは低電位にしておき、信号
伝達手段DS,DDSはOFFさせておく。
ジスタのラッチ回路を負荷とした差動増幅器として動作
させる。そして端子▲▼,NSAに現われる信号電圧
が十分大きくなってから、信号φSA1を下げ、信号φSA2
を上げて、信号検出手段SAを入出力共通フリップフロッ
プ形差動増幅器として動作させ、端子NSAと▲▼
との電位差をVCCまで増幅する。このとき、端子NDS,DND
Sには増幅された信号が帰還されないため、参照信号を
複数の信号検出手段SAに用いることができる。そして、
端子NSA,▲▼に現われた信号を、スイッチSWRをO
Nにして情報一時記憶手段DRに伝達し、選択線WR1を高電
位（VCC＋α）に上げて、４トランジスタメモリセルRC1
に書込んだ後、選択線WR1を低電位にし、格納する。そ
の後、メモリブロックMCB内のMOSトランジスタM1及びス
イッチSWRをONにしたまま、信号φSA2を下げ、信号φＰ
をVCCに、信号φSAPを低電位にし、データ線D,ダミーデ
ータ線，信号検出手段SA,情報一時記憶手段DRをプリチ
ャージする。この時信号φＲは低電位にしておき、信号
伝達手段DS,DDSはOFFさせておく。
次に、スイッチSWRをOFFにし、信号φＰを低電位に、
信号φSAPをVCCにした後、ワード線W1に加えワード線W2
を高電位に上げて、各メモリブロックMCB内の蓄積容量C
S2に蓄えられている電荷を各データ線Ｄに読出す。そし
て蓄積容量CS1に蓄えられていた電荷の読出しと同様
に、信号伝達手段DS,負荷回路LDを介して信号検出手段S
Aに入力し、増幅された情報を情報一時記憶手段DR内の
４トランジスタメモリセルRC2に書込む。以下、同様に
高電位にするワード線を一本ずつ増やしていき、順番に
蓄積容量CSに蓄えられている電荷をデータ線Ｄに読出
し、信号伝達手段DS,負荷回路LDを介して信号検出手段S
Aに入力し、増幅された情報を情報一次記憶手段DRに書
込む。蓄積容量CSnまで読出して、一つのメモリブロッ
クMCBに対する読出し動作が終了する。ここまでの間
に、所望の蓄積容量CSの情報が信号検出手段SAにより増
幅された状態で、スイッチSWYをONにして、情報を入出
力対線IO,▲▼に差動信号として出力する。また、
入出力対線IO,▲▼にチップ外部より書き込まれた
情報に、スイッチSWYをONにして、信号検出手段SAによ
り増幅された情報を書き換えることにより、書込み動作
が行える。なお、チップ外部への情報の読出し、あるい
はチップ外部からの情報の書込みは、次に述べる再書込
み動作の間に行ってもよい。
信号φSAPをVCCにした後、ワード線W1に加えワード線W2
を高電位に上げて、各メモリブロックMCB内の蓄積容量C
S2に蓄えられている電荷を各データ線Ｄに読出す。そし
て蓄積容量CS1に蓄えられていた電荷の読出しと同様
に、信号伝達手段DS,負荷回路LDを介して信号検出手段S
Aに入力し、増幅された情報を情報一時記憶手段DR内の
４トランジスタメモリセルRC2に書込む。以下、同様に
高電位にするワード線を一本ずつ増やしていき、順番に
蓄積容量CSに蓄えられている電荷をデータ線Ｄに読出
し、信号伝達手段DS,負荷回路LDを介して信号検出手段S
Aに入力し、増幅された情報を情報一次記憶手段DRに書
込む。蓄積容量CSnまで読出して、一つのメモリブロッ
クMCBに対する読出し動作が終了する。ここまでの間
に、所望の蓄積容量CSの情報が信号検出手段SAにより増
幅された状態で、スイッチSWYをONにして、情報を入出
力対線IO,▲▼に差動信号として出力する。また、
入出力対線IO,▲▼にチップ外部より書き込まれた
情報に、スイッチSWYをONにして、信号検出手段SAによ
り増幅された情報を書き換えることにより、書込み動作
が行える。なお、チップ外部への情報の読出し、あるい
はチップ外部からの情報の書込みは、次に述べる再書込
み動作の間に行ってもよい。
上記のようにしてメモリブロックMCBから読出した情
報を、第16図（ｂ）に示す動作波形に従い、読出し動作
とは逆の順番で再書込みする。第16図（ｂ）は、第16図
（ａ）に示したように、CS1から“1"、CS2から“0"、…
CSnから“0"と、“1"と“0"を交互に読出した後の、再
書込み動作を示している。
報を、第16図（ｂ）に示す動作波形に従い、読出し動作
とは逆の順番で再書込みする。第16図（ｂ）は、第16図
（ａ）に示したように、CS1から“1"、CS2から“0"、…
CSnから“0"と、“1"と“0"を交互に読出した後の、再
書込み動作を示している。
まず、信号φＬを下げて、負荷回路LD,DLDを非導通状
態にする。また、信号φＷを高電位（VCC＋α）にし信
号伝達手段DS,DDSをON状態のスイッチとして動作させ、
データ線Ｄを端子NDSに、ダミーデータ線DDを端子DNDS
に、接続する。信号φDRは高電位（VCC＋α）にしてお
き、スイッチSWRもON状態にしておく。そして、信号φ
SAPを低電位にし端子NSA,▲▼及び情報一時記憶
手段DRをプリチャージした後、信号φＰを低電位に、信
号φSAPをVCCにし、データ線Ｄ及び端子NSA,▲▼
をそれぞれフローティング状態にする。
態にする。また、信号φＷを高電位（VCC＋α）にし信
号伝達手段DS,DDSをON状態のスイッチとして動作させ、
データ線Ｄを端子NDSに、ダミーデータ線DDを端子DNDS
に、接続する。信号φDRは高電位（VCC＋α）にしてお
き、スイッチSWRもON状態にしておく。そして、信号φ
SAPを低電位にし端子NSA,▲▼及び情報一時記憶
手段DRをプリチャージした後、信号φＰを低電位に、信
号φSAPをVCCにし、データ線Ｄ及び端子NSA,▲▼
をそれぞれフローティング状態にする。
その後、選択線WRnを上げて情報一時記憶手段DR中の
４トランジスタメモリセルRCnから情報を読出す。すな
わち端子NSA,▲▼から４トランジスタメモリセル
RCnへ電流が流れ、端子NSAと▲▼との間に電位差
が生じる。そして信号φSA2を上げて、信号検出手段SA
を入出力共通フリップフロップ形差動増幅器として動作
させ、この信号を増幅する。情報が確定してから、選択
線WRnを下げる。また、信号φSAWを上げてスイッチSWW
をONにし、インバータにより反転増殖した信号検出手段
SAの出力を、信号伝達手段DSを介しデータ線Ｄを通じて
メモリブロックMCBに伝達し、ワード線Wnを下げて蓄積
容量CSnに、情報“0"に対応する0Vを再書込みする。同
時に、中間電圧Vh（＝VCC/2）がダミーデータ線DDに伝
達され、ダミーブロックDCB内の蓄積容量DCSnに書込ま
れる。このとき、インバータにより、データ線Ｄの寄生
容量は端子▲▼から分離されており、信号検出手
段SAにより確定している情報が反転する恐れは無い。な
お、入力端子がNSAに接続され出力端子が開放となって
いるインバータは、NSAと▲▼で寄生容量のバラ
ンスを取るためのものである。
４トランジスタメモリセルRCnから情報を読出す。すな
わち端子NSA,▲▼から４トランジスタメモリセル
RCnへ電流が流れ、端子NSAと▲▼との間に電位差
が生じる。そして信号φSA2を上げて、信号検出手段SA
を入出力共通フリップフロップ形差動増幅器として動作
させ、この信号を増幅する。情報が確定してから、選択
線WRnを下げる。また、信号φSAWを上げてスイッチSWW
をONにし、インバータにより反転増殖した信号検出手段
SAの出力を、信号伝達手段DSを介しデータ線Ｄを通じて
メモリブロックMCBに伝達し、ワード線Wnを下げて蓄積
容量CSnに、情報“0"に対応する0Vを再書込みする。同
時に、中間電圧Vh（＝VCC/2）がダミーデータ線DDに伝
達され、ダミーブロックDCB内の蓄積容量DCSnに書込ま
れる。このとき、インバータにより、データ線Ｄの寄生
容量は端子▲▼から分離されており、信号検出手
段SAにより確定している情報が反転する恐れは無い。な
お、入力端子がNSAに接続され出力端子が開放となって
いるインバータは、NSAと▲▼で寄生容量のバラ
ンスを取るためのものである。
その後、信号φSAWを下げて端子NDS及びデータ線Ｄを
フローティング状態にし、信号φSA2を下げ、さらに信
号φSAPを下げて端子NSA,▲▼をプリチャージす
る。その後再び信号φSAPを上げて端子NSA,▲▼
をフローティング状態にした後、蓄積容量CSn-1から読
出して情報一時記憶手段DR中の４トランジスタメモリセ
ルRCn-1に蓄えている情報を、選択線WRn-1を上げて読出
し、信号φSA2を上げて信号検出手段SAで増幅し、再書
込みする。同時に、蓄積容量DCSには中間電圧Vh（＝VCC
/2）が書込まれる。同様にして、読出し動作と逆の順番
で、情報一時記憶手段DR中の４トランジスタメモリセル
RCに蓄えている情報を読出し、再書込みする。
フローティング状態にし、信号φSA2を下げ、さらに信
号φSAPを下げて端子NSA,▲▼をプリチャージす
る。その後再び信号φSAPを上げて端子NSA,▲▼
をフローティング状態にした後、蓄積容量CSn-1から読
出して情報一時記憶手段DR中の４トランジスタメモリセ
ルRCn-1に蓄えている情報を、選択線WRn-1を上げて読出
し、信号φSA2を上げて信号検出手段SAで増幅し、再書
込みする。同時に、蓄積容量DCSには中間電圧Vh（＝VCC
/2）が書込まれる。同様にして、読出し動作と逆の順番
で、情報一時記憶手段DR中の４トランジスタメモリセル
RCに蓄えている情報を読出し、再書込みする。
上記の再書込み動作では、情報一時記憶手段DRから情
報を読出す際、データ線容量を信号検出手段SAから分離
して行っている。したがってデータ線Ｄの電位は、情報
一時記憶手段DRからの読出しに関与しないので、データ
線Ｄのプリチャージを行う必要がない。そのため、“1"
もしくは“0"を連続して書込むときに、データ線Ｄの電
圧は変化させなくて良く、消費電力が小さくて済む。
報を読出す際、データ線容量を信号検出手段SAから分離
して行っている。したがってデータ線Ｄの電位は、情報
一時記憶手段DRからの読出しに関与しないので、データ
線Ｄのプリチャージを行う必要がない。そのため、“1"
もしくは“0"を連続して書込むときに、データ線Ｄの電
圧は変化させなくて良く、消費電力が小さくて済む。
第15図に示した実施例では、ダミーデータ線DDは、デ
ータ線Ｄと同じ雑音成分が生じるように構成する必要が
ある。信号検出時に、ワード線などの選択線がパルス駆
動されたときに、その配線とのカップリング雑音が同じ
になるよう、寄生容量値などの電気的特性についてデー
タ線と整合を取らなければならない。本実施例では、デ
ータ線Ｄの信号は１個の信号検出手段SAに入力されるの
に対して、ダミーデータ線DDの参照信号は複数の信号検
出手段SAに入力されており、バランスが問題となりう
る。しかし、信号検出手段SAの入力端子部の寄生容量
を、信号伝達手段DSによりデータ線Ｄ及びダミーデータ
線DDから分離しているため、データ線Ｄとダミーデータ
線DDとで容量の整合を取れば良い。データ線Ｄとダミー
データ線DDは、同じ構成であるメモリブロックMCBとダ
ミーブロックDCBが接続され、配線長も同じなので、整
合が取れる。データ線の容量に複数の蓄積容量CSが並列
に加えられても、ダミーブロックDCB中の蓄積容量DCSは
メモリブロックMCB中の蓄積容量CSと同じ大きさであ
り、しかも同様の動作が行われるため、整合が保たれ
る。
ータ線Ｄと同じ雑音成分が生じるように構成する必要が
ある。信号検出時に、ワード線などの選択線がパルス駆
動されたときに、その配線とのカップリング雑音が同じ
になるよう、寄生容量値などの電気的特性についてデー
タ線と整合を取らなければならない。本実施例では、デ
ータ線Ｄの信号は１個の信号検出手段SAに入力されるの
に対して、ダミーデータ線DDの参照信号は複数の信号検
出手段SAに入力されており、バランスが問題となりう
る。しかし、信号検出手段SAの入力端子部の寄生容量
を、信号伝達手段DSによりデータ線Ｄ及びダミーデータ
線DDから分離しているため、データ線Ｄとダミーデータ
線DDとで容量の整合を取れば良い。データ線Ｄとダミー
データ線DDは、同じ構成であるメモリブロックMCBとダ
ミーブロックDCBが接続され、配線長も同じなので、整
合が取れる。データ線の容量に複数の蓄積容量CSが並列
に加えられても、ダミーブロックDCB中の蓄積容量DCSは
メモリブロックMCB中の蓄積容量CSと同じ大きさであ
り、しかも同様の動作が行われるため、整合が保たれ
る。
本実施例では、ダミーブロックDCB中の蓄積容量DC
Sに、対応するメモリブロックMCB中の蓄積容量CSへの情
報の書込みと同時に、中間電圧Vh8＝VCC/2）が蓄えら
れ、その後は次の選択時まで放置される。すなわち、蓄
積容量DCSに蓄えられた電荷は、蓄積容量CSに蓄えられ
た“1"の電荷と同様に、蓄積容量部でのリーク電流等に
より、時間とともに減衰していく。したがって、従来の
DRAMでのダミーセルの構成法、例えば1980年アイ・イー
・イー・イー，インターナショナル ソリッド ステー
ト サーキッツ カンファレンス，ダイジェスト オブ
テクニカル ペーパーズ，第234頁から第235頁（1980
IEEE ISSCC Digest of Technical Papers,pp.234−23
5）に記載されているような、ダミーセルにダミーセル
内の端子を所望の電位に設定する回路を付加し、プリチ
ャージの期間その電位に固定しておく方法などを応用し
た場合に比べ、高電位側の情報が減衰し、低電位側の情
報として誤判定されるまでの時間、すなわちデータ保持
時間を長くすることができる。このことは、メモリブロ
ックMCBをリフレッシュする時間間隔を長くできること
であり、半導体記憶装置がリフレッシュ動作を行ってい
る時間の割合を小さく、システムにとって半導体記憶装
置を使用できる時間の割合を大きくできる。また、リフ
レッシュに要する消費電力を小さくできる。しかも、メ
モリブロックMCBに対する動作とダミーブロックDCBに対
する動作が同じなので、制御が簡単であり、そのための
回路規模が小さく、消費電力も小さい。
Sに、対応するメモリブロックMCB中の蓄積容量CSへの情
報の書込みと同時に、中間電圧Vh8＝VCC/2）が蓄えら
れ、その後は次の選択時まで放置される。すなわち、蓄
積容量DCSに蓄えられた電荷は、蓄積容量CSに蓄えられ
た“1"の電荷と同様に、蓄積容量部でのリーク電流等に
より、時間とともに減衰していく。したがって、従来の
DRAMでのダミーセルの構成法、例えば1980年アイ・イー
・イー・イー，インターナショナル ソリッド ステー
ト サーキッツ カンファレンス，ダイジェスト オブ
テクニカル ペーパーズ，第234頁から第235頁（1980
IEEE ISSCC Digest of Technical Papers,pp.234−23
5）に記載されているような、ダミーセルにダミーセル
内の端子を所望の電位に設定する回路を付加し、プリチ
ャージの期間その電位に固定しておく方法などを応用し
た場合に比べ、高電位側の情報が減衰し、低電位側の情
報として誤判定されるまでの時間、すなわちデータ保持
時間を長くすることができる。このことは、メモリブロ
ックMCBをリフレッシュする時間間隔を長くできること
であり、半導体記憶装置がリフレッシュ動作を行ってい
る時間の割合を小さく、システムにとって半導体記憶装
置を使用できる時間の割合を大きくできる。また、リフ
レッシュに要する消費電力を小さくできる。しかも、メ
モリブロックMCBに対する動作とダミーブロックDCBに対
する動作が同じなので、制御が簡単であり、そのための
回路規模が小さく、消費電力も小さい。
第17図は、本発明の別の具体的実施例で、信号伝達手
段DS,負荷回路LD,信号検出手段SA,スイッチSWY及びSWR,
情報一時記憶手段DRなどを、複数のデータ線Ｄ（同図で
はｑ本）で共有することにより、チップ面積の削減と、
これらの回路のレイアウトピッチを緩和した例である。
複数のデータ線に同時に読出された信号を、スイッチSW
D（SWD11など）で切り替えて信号検出手段SAに時系列に
入力して、判別を行うことにより、信号検出手段SAなど
を共有する。また、第６図に示した実施例のように、デ
ータ線Ｄと平行に共通データ線CD（CD1,CD2など）を設
け、信号伝達手段DS（DS11,DS21など）を介して、デー
タ線と信号の授受を行い、複数のメモリアレーMCA（MCA
11,MCA21など）で信号検出手段SAなどを共有する。この
二つの手法により、マトリクス状に配置された複数のデ
ータ線Ｄで、信号検出手段SA等が共有され、信号検出手
段SA等の占有面積率を小さくできる。
段DS,負荷回路LD,信号検出手段SA,スイッチSWY及びSWR,
情報一時記憶手段DRなどを、複数のデータ線Ｄ（同図で
はｑ本）で共有することにより、チップ面積の削減と、
これらの回路のレイアウトピッチを緩和した例である。
複数のデータ線に同時に読出された信号を、スイッチSW
D（SWD11など）で切り替えて信号検出手段SAに時系列に
入力して、判別を行うことにより、信号検出手段SAなど
を共有する。また、第６図に示した実施例のように、デ
ータ線Ｄと平行に共通データ線CD（CD1,CD2など）を設
け、信号伝達手段DS（DS11,DS21など）を介して、デー
タ線と信号の授受を行い、複数のメモリアレーMCA（MCA
11,MCA21など）で信号検出手段SAなどを共有する。この
二つの手法により、マトリクス状に配置された複数のデ
ータ線Ｄで、信号検出手段SA等が共有され、信号検出手
段SA等の占有面積率を小さくできる。
メモリアレーMCAのｑ個のデータ線D1,D2,…,Dqをスイ
ッチSWDを介して信号伝達手段DSに接続する。プリチャ
ージ回路PD（PD11など）は、スイッチSWDと信号伝達手
段DSとの接続端子に接続される。ダミーアレーDCA（DCA
1など）もメモリアレーMCAと同じ構成であり、スイッチ
DSWD（DSWD1など）を介して信号伝達手段DDS（DDS1な
ど）に接続される。また共通ダミーデータ線DCDに複数
のダミーアレーDCAが設けられる。第17図で、メモリア
レーMCA,プリチャージ回路PD,信号伝達手段DS,負荷回路
LD,信号検出手段SA,スイッチSWW,SWY,SWR,情報一時記憶
手段DRは、第12図と同じものである。ただし、情報一時
記憶手段DRは、記憶容量が（ｑ×ｎ）ビットで、（ｑ×
ｎ）個の４トランジスタメモリセルRCからなる。
ッチSWDを介して信号伝達手段DSに接続する。プリチャ
ージ回路PD（PD11など）は、スイッチSWDと信号伝達手
段DSとの接続端子に接続される。ダミーアレーDCA（DCA
1など）もメモリアレーMCAと同じ構成であり、スイッチ
DSWD（DSWD1など）を介して信号伝達手段DDS（DDS1な
ど）に接続される。また共通ダミーデータ線DCDに複数
のダミーアレーDCAが設けられる。第17図で、メモリア
レーMCA,プリチャージ回路PD,信号伝達手段DS,負荷回路
LD,信号検出手段SA,スイッチSWW,SWY,SWR,情報一時記憶
手段DRは、第12図と同じものである。ただし、情報一時
記憶手段DRは、記憶容量が（ｑ×ｎ）ビットで、（ｑ×
ｎ）個の４トランジスタメモリセルRCからなる。
本実施例の読出し動作を、第18図（ａ）を用いて説明
する。負荷回路LD,信号検出手段SA,スイッチSWW,SWY,SW
R,情報一時記憶手段DRの動作は、第15図に示した実施例
と同様なので、それらに関する信号の波形は第18図
（ａ）では省略し、説明も省く。まず待機状態では、信
号φＰをVCCにしてプリチャージ回路PDを動作させ、ス
イッチSWDの制御信号φD1,φD2,…，φDqを全て高電位
（VCC＋α）として、スイッチSWDを全てONにし、各メモ
リアレーMCA内のデータ線D1,D2,…,Dqをプリチャージ電
圧VPにプリチャージしておく。次に、信号φＰ及び
φD2,…，φDqを0Vにして、データ線D1,D2,…,Dqをフロ
ーティング状態にする。そして、複数列あるメモリアレ
ーMCAの内、例えばMCA11,MCA12などの一列分のメモリア
レーが選択され、さらにそのメモリアレー内に複数列あ
るメモリブロックMCBの内の一列分のメモリブロックが
選択される。そしてそのメモリブロックのワード線W1を
高電位（VCC＋α）に上げ、各メモリブロックの各デー
タ線にメモリブロックMCB中の蓄積容量CS1から電荷を読
出す。このとき制御信号φD1を高電位に保っておくこと
により、各メモリブロックのデータ線D1に現われた信号
は信号伝達手段DSに伝えられる。この信号は信号φＲを
上げることにより電流に変換され、共通データ線CDを通
じて負荷回路LDから電流が流れ、共通データ線CDの電圧
が信号検出手段SAに入力される。同様にして、ダミーア
レーDCA1から複数の信号検出手段SAに、共通な参照信号
が入力される。信号検出手段SAにより差動増幅が行わ
れ、その出力が情報一時記憶手段DRに伝達され蓄えられ
る。次に、制御信号φD1を下げ、スイッチSWDと信号伝
達手段DSとの接続端子をプリチャージ回路PDによりプリ
チャージした後、制御信号φD2を上げてスイッチSWDを
切り換え、同様な動作を行う。以下、同様に制御信号φ
Dqまで繰り返し、各メモリブロックの各データ線D1,D2,
…,Dqに読出された信号を増幅し、情報一時記憶手段DR
に蓄える。その後、制御信号φD1,φD2,…，φDqを全て
上げて、プリチャージ回路PDを動作させ、各データ線
D1,D2,…,Dqをプリチャージする。そして、ワード線W1
に加えワード線W2も上げて、情報をデータ線に読出し、
制御信号φD1,φD2,…，φDqを順次上げて信号検出手段
SAで信号を検出し情報一時記憶手段DRに蓄える。これを
ワード線Wnまで行う。
する。負荷回路LD,信号検出手段SA,スイッチSWW,SWY,SW
R,情報一時記憶手段DRの動作は、第15図に示した実施例
と同様なので、それらに関する信号の波形は第18図
（ａ）では省略し、説明も省く。まず待機状態では、信
号φＰをVCCにしてプリチャージ回路PDを動作させ、ス
イッチSWDの制御信号φD1,φD2,…，φDqを全て高電位
（VCC＋α）として、スイッチSWDを全てONにし、各メモ
リアレーMCA内のデータ線D1,D2,…,Dqをプリチャージ電
圧VPにプリチャージしておく。次に、信号φＰ及び
φD2,…，φDqを0Vにして、データ線D1,D2,…,Dqをフロ
ーティング状態にする。そして、複数列あるメモリアレ
ーMCAの内、例えばMCA11,MCA12などの一列分のメモリア
レーが選択され、さらにそのメモリアレー内に複数列あ
るメモリブロックMCBの内の一列分のメモリブロックが
選択される。そしてそのメモリブロックのワード線W1を
高電位（VCC＋α）に上げ、各メモリブロックの各デー
タ線にメモリブロックMCB中の蓄積容量CS1から電荷を読
出す。このとき制御信号φD1を高電位に保っておくこと
により、各メモリブロックのデータ線D1に現われた信号
は信号伝達手段DSに伝えられる。この信号は信号φＲを
上げることにより電流に変換され、共通データ線CDを通
じて負荷回路LDから電流が流れ、共通データ線CDの電圧
が信号検出手段SAに入力される。同様にして、ダミーア
レーDCA1から複数の信号検出手段SAに、共通な参照信号
が入力される。信号検出手段SAにより差動増幅が行わ
れ、その出力が情報一時記憶手段DRに伝達され蓄えられ
る。次に、制御信号φD1を下げ、スイッチSWDと信号伝
達手段DSとの接続端子をプリチャージ回路PDによりプリ
チャージした後、制御信号φD2を上げてスイッチSWDを
切り換え、同様な動作を行う。以下、同様に制御信号φ
Dqまで繰り返し、各メモリブロックの各データ線D1,D2,
…,Dqに読出された信号を増幅し、情報一時記憶手段DR
に蓄える。その後、制御信号φD1,φD2,…，φDqを全て
上げて、プリチャージ回路PDを動作させ、各データ線
D1,D2,…,Dqをプリチャージする。そして、ワード線W1
に加えワード線W2も上げて、情報をデータ線に読出し、
制御信号φD1,φD2,…，φDqを順次上げて信号検出手段
SAで信号を検出し情報一時記憶手段DRに蓄える。これを
ワード線Wnまで行う。
再書込み動作は、第18図（ｂ）に波形を示すように、
読出し動作と逆の順番で行う。信号φＰ及びφD1,φD2,
…，φDq-1を下げ、信号φＷを上げる。ワード線W1,W2,
…,Wnを全て上げた状態で、φDq,φD(q-1),…，φD1を
順次上げ、情報一次記憶手段DRから所望の情報を読出し
て、データ線Dq,Dq-1,…,D1に伝達し、ワード線Wnを下
げてメモリブロックMCBに書込む。これをWn-1,Wn-2,…
と、W1まで行っていく。そして、信号φＰ及びφD1,φ
D2,…，φDqを上げて、待機状態に戻す。
読出し動作と逆の順番で行う。信号φＰ及びφD1,φD2,
…，φDq-1を下げ、信号φＷを上げる。ワード線W1,W2,
…,Wnを全て上げた状態で、φDq,φD(q-1),…，φD1を
順次上げ、情報一次記憶手段DRから所望の情報を読出し
て、データ線Dq,Dq-1,…,D1に伝達し、ワード線Wnを下
げてメモリブロックMCBに書込む。これをWn-1,Wn-2,…
と、W1まで行っていく。そして、信号φＰ及びφD1,φ
D2,…，φDqを上げて、待機状態に戻す。
上記の動作は、共通データ線一本当りｑ個のメモリブ
ロックMCBから、情報一時記憶手段DRに情報を読み込ん
で、外部との信号の授受を行い、ｑ個のメモリブロック
MCBに情報を戻す動作である。別の動作として、第７図
に示した実施例について述べたように、各メモリブロッ
クから最後に読出される蓄積容量CSnの情報を、情報一
時記憶手段DRに蓄えずに元のメモリブロックMCBに再書
込みする動作もできる。その場合、情報一時記憶手段DR
の記憶容量は｛ｑ×（ｎ−１）｝で良く、情報一時記憶
手段DRを小さくできる。この場合、データ線に現われた
信号が信号検出手段SAで増幅され、再書込みのためにそ
のデータ線の電圧が大きく変動すると、隣接するデータ
線に信号検出手段SAにより増幅される前の信号が残って
おり、データ線間の干渉雑音が問題になる恐れがある。
しかしこの問題は、第14図に示したデータ線をプレート
でシールドしたメモリブロックのような、データ線間干
渉雑音の小さい構造を取り入れることにより、回避でき
る。
ロックMCBから、情報一時記憶手段DRに情報を読み込ん
で、外部との信号の授受を行い、ｑ個のメモリブロック
MCBに情報を戻す動作である。別の動作として、第７図
に示した実施例について述べたように、各メモリブロッ
クから最後に読出される蓄積容量CSnの情報を、情報一
時記憶手段DRに蓄えずに元のメモリブロックMCBに再書
込みする動作もできる。その場合、情報一時記憶手段DR
の記憶容量は｛ｑ×（ｎ−１）｝で良く、情報一時記憶
手段DRを小さくできる。この場合、データ線に現われた
信号が信号検出手段SAで増幅され、再書込みのためにそ
のデータ線の電圧が大きく変動すると、隣接するデータ
線に信号検出手段SAにより増幅される前の信号が残って
おり、データ線間の干渉雑音が問題になる恐れがある。
しかしこの問題は、第14図に示したデータ線をプレート
でシールドしたメモリブロックのような、データ線間干
渉雑音の小さい構造を取り入れることにより、回避でき
る。
第19図は、本発明の他の具体的実施例である。メモリ
ブロックMCBから読出した信号を差動増幅器で検出し増
幅する構成で、しかもデータ線を折り返し形（Folded D
ata Line）にした例を、メモリアレー中の１データ対線
について示したものである。MOSトランジスタＭ（MR11,
ML11など）をスイッチ、蓄積容量CS（CSR11,CSL11な
ど）を情報記憶手段としてメモリブロックMCB（MCBR,MC
BL）が構成され、データ対線D,に接続される。２個の
蓄積容量CSから同時にＤ及びに電荷が読出されること
が無いように、Ｄとの接続孔の反対側にとの接続孔が
設けられる。第５図と同様に、２個のメモリブロックで
データ線との接続孔を共有して、面積の削減するため、
データ線Ｄとの接続孔を差動増幅器SA側に設けたMCB
Rと、反対側に設けたMCBLとを、交互に配置する。ま
た、面積を節約するために、ワード線W2（WR2,WL2）に
よりM12,M02（MR12,MR02あるいはML12,ML02）の２個の
トランジスタを制御する。
ブロックMCBから読出した信号を差動増幅器で検出し増
幅する構成で、しかもデータ線を折り返し形（Folded D
ata Line）にした例を、メモリアレー中の１データ対線
について示したものである。MOSトランジスタＭ（MR11,
ML11など）をスイッチ、蓄積容量CS（CSR11,CSL11な
ど）を情報記憶手段としてメモリブロックMCB（MCBR,MC
BL）が構成され、データ対線D,に接続される。２個の
蓄積容量CSから同時にＤ及びに電荷が読出されること
が無いように、Ｄとの接続孔の反対側にとの接続孔が
設けられる。第５図と同様に、２個のメモリブロックで
データ線との接続孔を共有して、面積の削減するため、
データ線Ｄとの接続孔を差動増幅器SA側に設けたMCB
Rと、反対側に設けたMCBLとを、交互に配置する。ま
た、面積を節約するために、ワード線W2（WR2,WL2）に
よりM12,M02（MR12,MR02あるいはML12,ML02）の２個の
トランジスタを制御する。
データ対線D,に、スイッチSWMを介して信号検出手
段として用いられる差動増幅器SAとプリチャージ回路PC
が接続される。また、スイッチSWRを介して、情報一時
記憶手段DRが差動増幅器SAに接続される。さらに、入出
力対線IO,▲▼が設けられ、スイッチSWYを介して差
動増幅器SAに接続される。差動増幅器SAは、入出力共通
方式フリップフロップ形差動増幅器を用いている。情報
一時記憶手段DRは、データ対線当り３ビットを記憶でき
る記憶手段で、４トランジスタメモリセルRC（RC1な
ど）を用いて構成されている。
段として用いられる差動増幅器SAとプリチャージ回路PC
が接続される。また、スイッチSWRを介して、情報一時
記憶手段DRが差動増幅器SAに接続される。さらに、入出
力対線IO,▲▼が設けられ、スイッチSWYを介して差
動増幅器SAに接続される。差動増幅器SAは、入出力共通
方式フリップフロップ形差動増幅器を用いている。情報
一時記憶手段DRは、データ対線当り３ビットを記憶でき
る記憶手段で、４トランジスタメモリセルRC（RC1な
ど）を用いて構成されている。
メモリブロックMCBの構造の例について、断面図を第2
0図（ａ）に、平面図を（ｂ）に示す。断面図は、平面
図におけるＡ−Ａ′部の断面を示している。
0図（ａ）に、平面図を（ｂ）に示す。断面図は、平面
図におけるＡ−Ａ′部の断面を示している。
同図において、Ｗ（WR1など）がワード線、SN（SNR01
など）が蓄積電極、PLがプレート電極、Ｄがデータ線で
ある。これらは、第13図に示した構造と、同様の製造プ
ロセスで、同様の材料により構成される。
など）が蓄積電極、PLがプレート電極、Ｄがデータ線で
ある。これらは、第13図に示した構造と、同様の製造プ
ロセスで、同様の材料により構成される。
第21図（ａ）の動作波形を用いて、読出し動作を説明
する。ここでは、あるメモリブロックMCBRから情報を読
出す場合について示す。またデータ線のプリチャージ電
圧VPをVCC/2とし、この電圧を参照電圧として読出す場
合について説明する。まず、蓄積容量CSR11から情報を
読出す。プリチャージ回路PCによりプリチャージ電圧VP
となっているデータ対線D,Dを、信号φＰを0Vに下げる
ことにより、フローティング状態にする。また、スイッ
チSWMをONにしたまま、スイッチSWRをOFFにして、情報
一時記憶手段DR部の寄生容量を差動増幅器SAから切り離
す。ワード線WR1を高電位（VCC＋α）に上げてMOSトラ
ンジスタMR11をONにし、蓄積容量CSR11に蓄えられてい
た電荷をデータ線Ｄに読出す。第21図（ａ）のデータ対
線D,の波形では、蓄積容量CSR11に電荷として蓄えら
れていた情報が高電位の場合を示している。次に信号φ
SAをVCCに上げ、信号▲▼を0Vに下げて差動増幅
器SAを動作させ、データ線Ｄの信号電圧を検出し増幅す
る。ここで、スイッチSWRをONにし４トランジスタメモ
リセルRC1の選択線WR1を上げて、情報を４トランジスタ
メモリセルRC1に書込み、選択線WR1を下げる。そして、
信号φSA,▲▼をVPに戻し、信号φＰをVCCに上げ
て、データ対線D,及び蓄積容量CSR11をプリチャージ
電圧VPにプリチャージした後に、ワード線WR1を低電位0
Vに下げてMOSトランジスタMR11をOFFにする。次に、同
様にして蓄積容量CSR01から情報を読出す。信号φＰを0
Vに下げてデータ対線D,をフローティング状態にし、
スイッチSWRをOFFにした後、ワード線WR3を高電位（VCC
＋α）に上げて、蓄積容量CSR01に蓄えられていた電荷
をデータ線に読出す。差動増幅器SAを動作させて、デ
ータ線の信号電圧を検出し増幅し、この情報を情報一
時記憶手段DR中の４トランジスタメモリセルRC2に蓄え
る。そして、信号φSA,▲▼をVPに戻し、信号φ
ＰをVCCまで上げて、データ対線D,及び蓄積容量CSR01
をプリチャージ電圧VPにプリチャージする。その後、ワ
ード線WR3を高電位（VCC＋α）にしたまま、ワード線W
R2も高電位（VCC＋α）に上げて、蓄積容量CSR02に蓄え
られていた電荷をデータ線に読出す。このとき、蓄積
容量CSR12に蓄えられていた電荷は、蓄積容量CSR11との
間で電荷再配分されて保たれる。蓄積容量CSR02からデ
ータ線に読出された信号を差動増幅器SAで検出し４ト
ランジスタメモリセルRC3に蓄えた後、プリチャージ回
路PCによりデータ対線D,及び蓄積容量CSR01,CSR02を
プリチャージする。次にワード線WR2を高電位（VCC＋
α）のままワード線WR1も上げて、蓄積容量CSR12及びC
SR11に蓄えられていた電荷をデータ線Ｄに読出す。この
信号を差動増幅器SAで検出し増幅する。このようにし
て、メモリブロックMCBR内の４個の蓄積容量CSRが記憶
していた情報が全て読出される。ここまでの間に、所望
の蓄積容量CSRの情報が差動増幅器SAにより増幅された
状態で、スイッチSWYをONにして入出力対線IO,▲▼
に情報を差動信号として出力する。
する。ここでは、あるメモリブロックMCBRから情報を読
出す場合について示す。またデータ線のプリチャージ電
圧VPをVCC/2とし、この電圧を参照電圧として読出す場
合について説明する。まず、蓄積容量CSR11から情報を
読出す。プリチャージ回路PCによりプリチャージ電圧VP
となっているデータ対線D,Dを、信号φＰを0Vに下げる
ことにより、フローティング状態にする。また、スイッ
チSWMをONにしたまま、スイッチSWRをOFFにして、情報
一時記憶手段DR部の寄生容量を差動増幅器SAから切り離
す。ワード線WR1を高電位（VCC＋α）に上げてMOSトラ
ンジスタMR11をONにし、蓄積容量CSR11に蓄えられてい
た電荷をデータ線Ｄに読出す。第21図（ａ）のデータ対
線D,の波形では、蓄積容量CSR11に電荷として蓄えら
れていた情報が高電位の場合を示している。次に信号φ
SAをVCCに上げ、信号▲▼を0Vに下げて差動増幅
器SAを動作させ、データ線Ｄの信号電圧を検出し増幅す
る。ここで、スイッチSWRをONにし４トランジスタメモ
リセルRC1の選択線WR1を上げて、情報を４トランジスタ
メモリセルRC1に書込み、選択線WR1を下げる。そして、
信号φSA,▲▼をVPに戻し、信号φＰをVCCに上げ
て、データ対線D,及び蓄積容量CSR11をプリチャージ
電圧VPにプリチャージした後に、ワード線WR1を低電位0
Vに下げてMOSトランジスタMR11をOFFにする。次に、同
様にして蓄積容量CSR01から情報を読出す。信号φＰを0
Vに下げてデータ対線D,をフローティング状態にし、
スイッチSWRをOFFにした後、ワード線WR3を高電位（VCC
＋α）に上げて、蓄積容量CSR01に蓄えられていた電荷
をデータ線に読出す。差動増幅器SAを動作させて、デ
ータ線の信号電圧を検出し増幅し、この情報を情報一
時記憶手段DR中の４トランジスタメモリセルRC2に蓄え
る。そして、信号φSA,▲▼をVPに戻し、信号φ
ＰをVCCまで上げて、データ対線D,及び蓄積容量CSR01
をプリチャージ電圧VPにプリチャージする。その後、ワ
ード線WR3を高電位（VCC＋α）にしたまま、ワード線W
R2も高電位（VCC＋α）に上げて、蓄積容量CSR02に蓄え
られていた電荷をデータ線に読出す。このとき、蓄積
容量CSR12に蓄えられていた電荷は、蓄積容量CSR11との
間で電荷再配分されて保たれる。蓄積容量CSR02からデ
ータ線に読出された信号を差動増幅器SAで検出し４ト
ランジスタメモリセルRC3に蓄えた後、プリチャージ回
路PCによりデータ対線D,及び蓄積容量CSR01,CSR02を
プリチャージする。次にワード線WR2を高電位（VCC＋
α）のままワード線WR1も上げて、蓄積容量CSR12及びC
SR11に蓄えられていた電荷をデータ線Ｄに読出す。この
信号を差動増幅器SAで検出し増幅する。このようにし
て、メモリブロックMCBR内の４個の蓄積容量CSRが記憶
していた情報が全て読出される。ここまでの間に、所望
の蓄積容量CSRの情報が差動増幅器SAにより増幅された
状態で、スイッチSWYをONにして入出力対線IO,▲▼
に情報を差動信号として出力する。
以上のようにしてメモリブロックMCBRから読出した情
報を、第21図（ｂ）に示す書込み動作に従い、読出し動
作とは逆の順番で再書込みする。まず、蓄積容量CSR12
から読出した信号が差動増幅器SAで増幅されている状態
で、ワード線WR1を下げることにより、蓄積容量CSR12か
ら読出された情報が、蓄積容量CSR12とCSR11とに書込ま
れる。データ対線D,をプリチャージした後に、スイッ
チSWMをOFFにしてデータ対線D,Dの容量を差動増幅器SA
から切り離す。そして、選択線WR3を上げて、４トラン
ジスタメモリセルRC3に蓄えておいた情報を読出し、差
動増幅器SAにより増幅する。その後スイッチSWMをONに
して、蓄積容量CSR02とCSR01に書込み、ワード線WR2を
下げる。そして、データ対線D,及び蓄積容量CSR01を
プリチャージし直してスイッチSWMをOFFにし、蓄積容量
CSR01から読出した情報を情報一時記憶手段DR中の４ト
ランジスタメモリセルRC2から呼出して再書込みし、ワ
ード線WR3を下げる。最後に、ワード線WR1を選択し、蓄
積容量CSR11を情報一時記憶手段DR中の４トランジスタ
メモリセルRC1に記憶していた情報に書換える。以上で
再書込みが終了する。
報を、第21図（ｂ）に示す書込み動作に従い、読出し動
作とは逆の順番で再書込みする。まず、蓄積容量CSR12
から読出した信号が差動増幅器SAで増幅されている状態
で、ワード線WR1を下げることにより、蓄積容量CSR12か
ら読出された情報が、蓄積容量CSR12とCSR11とに書込ま
れる。データ対線D,をプリチャージした後に、スイッ
チSWMをOFFにしてデータ対線D,Dの容量を差動増幅器SA
から切り離す。そして、選択線WR3を上げて、４トラン
ジスタメモリセルRC3に蓄えておいた情報を読出し、差
動増幅器SAにより増幅する。その後スイッチSWMをONに
して、蓄積容量CSR02とCSR01に書込み、ワード線WR2を
下げる。そして、データ対線D,及び蓄積容量CSR01を
プリチャージし直してスイッチSWMをOFFにし、蓄積容量
CSR01から読出した情報を情報一時記憶手段DR中の４ト
ランジスタメモリセルRC2から呼出して再書込みし、ワ
ード線WR3を下げる。最後に、ワード線WR1を選択し、蓄
積容量CSR11を情報一時記憶手段DR中の４トランジスタ
メモリセルRC1に記憶していた情報に書換える。以上で
再書込みが終了する。
また書込み動作は、読出し動作中あるいは再書込み動
作中、所望の蓄積容量の情報が差動増幅器SAで増幅され
た状態の時に、その情報を書き換えることにより行え
る。すなわちスイッチSWYをONにし、入出力対線IO,▲
▼に書き込まれたチップ外部からの情報を差動増幅器
SAに書き込むことで行える。
作中、所望の蓄積容量の情報が差動増幅器SAで増幅され
た状態の時に、その情報を書き換えることにより行え
る。すなわちスイッチSWYをONにし、入出力対線IO,▲
▼に書き込まれたチップ外部からの情報を差動増幅器
SAに書き込むことで行える。
本実施例のメモリブロックMCBは、従来DRAMで用いら
れている１トランジスタ１キャパシタ形メモリセルを、
２個直列接続し、さらに２個組合せた構成となってい
る。その結果、データ線との接続孔の数が半分で済み、
メモリセルの面積を小さくできる。１トランジスタ１キ
ャパシタ形メモリセルは破壊読出しであるので、メモリ
ブロックMCBに対する動作を時系列に行い、情報一時記
憶手段DRを用いて情報が失われることを防いでいる。し
かも、高S/Nが得られる折り返し形データ線構成が、適
用可能である。
れている１トランジスタ１キャパシタ形メモリセルを、
２個直列接続し、さらに２個組合せた構成となってい
る。その結果、データ線との接続孔の数が半分で済み、
メモリセルの面積を小さくできる。１トランジスタ１キ
ャパシタ形メモリセルは破壊読出しであるので、メモリ
ブロックMCBに対する動作を時系列に行い、情報一時記
憶手段DRを用いて情報が失われることを防いでいる。し
かも、高S/Nが得られる折り返し形データ線構成が、適
用可能である。
第22図は、第19図に示した実施例において、データ対
線D,の容量あるいはワード線との結合雑音のバランス
をとるため、ダミーブロックDCBをデータ対線D,に接
続した例である。ダミーブロックDCBは、メモリブロッ
クMCBLと同じ構成で、蓄積容量DCS（DCS01,DCS02,D
CS11,DCS12）の値もメモリブロックMCBL中の容積容量C
SLと同じであり、ダミーワード線DW（DW1,DW2,DW3）に
より制御される。ダミーブロックDCBが接続されている
他は、第19図と同じ構成であり、第22図では、信号検出
手段SA,情報一時記憶手段DRなどは省略している。
線D,の容量あるいはワード線との結合雑音のバランス
をとるため、ダミーブロックDCBをデータ対線D,に接
続した例である。ダミーブロックDCBは、メモリブロッ
クMCBLと同じ構成で、蓄積容量DCS（DCS01,DCS02,D
CS11,DCS12）の値もメモリブロックMCBL中の容積容量C
SLと同じであり、ダミーワード線DW（DW1,DW2,DW3）に
より制御される。ダミーブロックDCBが接続されている
他は、第19図と同じ構成であり、第22図では、信号検出
手段SA,情報一時記憶手段DRなどは省略している。
プリチャージ回路PCに入力するプリチャージ電圧VPを
VCC/2とする。待機状態に、ダミーワード線DW（DW1,D
W2,DW3）を高電位にし、プリチャージ回路PCをONにし
て、データ対線D,とともに、ダミーブロックDCBの蓄
積容量DCSを、（VCC/2）にプリチャージする。読出し動
作時、ダミーワード線DWを下げ、VCC/2を蓄積容量DCSに
蓄えた後、データ対線D,をフローティング状態にす
る。読出し動作時のダミーワード線DWの駆動方法は、ダ
ミーワード線DW3とワード線WR1あるいはWL1,DW2とWR2あ
るいはWL2,DW1とワード線WR3あるいはWL3を、同じ信号
で駆動する。例えば、メモリブロックMCBRを選択した場
合、ワード線WR1によりMOSトランジスタMR11をONさせる
とともに、ダミーブロックDCB内のMOSトランジスタDM01
をONさせる。このようにメモリブロック中の蓄積容量CS
がデータ線の寄生容量に並列に加えられても、ダミーブ
ロック中の同じ大きさの蓄積容量DCSが対となるデータ
線に加えられるようにする。一方メモリブロックの再書
込み動作時は、ダミーブロックを用いる必要がないの
で、ダミーワード線DWを上げままとし、待機状態に戻
る。
VCC/2とする。待機状態に、ダミーワード線DW（DW1,D
W2,DW3）を高電位にし、プリチャージ回路PCをONにし
て、データ対線D,とともに、ダミーブロックDCBの蓄
積容量DCSを、（VCC/2）にプリチャージする。読出し動
作時、ダミーワード線DWを下げ、VCC/2を蓄積容量DCSに
蓄えた後、データ対線D,をフローティング状態にす
る。読出し動作時のダミーワード線DWの駆動方法は、ダ
ミーワード線DW3とワード線WR1あるいはWL1,DW2とWR2あ
るいはWL2,DW1とワード線WR3あるいはWL3を、同じ信号
で駆動する。例えば、メモリブロックMCBRを選択した場
合、ワード線WR1によりMOSトランジスタMR11をONさせる
とともに、ダミーブロックDCB内のMOSトランジスタDM01
をONさせる。このようにメモリブロック中の蓄積容量CS
がデータ線の寄生容量に並列に加えられても、ダミーブ
ロック中の同じ大きさの蓄積容量DCSが対となるデータ
線に加えられるようにする。一方メモリブロックの再書
込み動作時は、ダミーブロックを用いる必要がないの
で、ダミーワード線DWを上げままとし、待機状態に戻
る。
ダミーブロックDCBを接続することにより、読出し動
作時、メモリブロック中の蓄積容量CSがデータ線Ｄの寄
生容量に並列に加えられても、ダミーブロック中の同じ
大きさの蓄積容量DCSがデータ線Ｄに加えられ、データ
対線ＤとＤの容量のバランスは保たれる。またワード線
とダミーデータ線を同じ信号で駆動することにより、ワ
ード線からデータ線に生じる雑音をデータ対線ＤとＤの
間で等しくすることができる。これにより、差動増幅器
SAでの情報の誤判定の恐れが無くなる。
作時、メモリブロック中の蓄積容量CSがデータ線Ｄの寄
生容量に並列に加えられても、ダミーブロック中の同じ
大きさの蓄積容量DCSがデータ線Ｄに加えられ、データ
対線ＤとＤの容量のバランスは保たれる。またワード線
とダミーデータ線を同じ信号で駆動することにより、ワ
ード線からデータ線に生じる雑音をデータ対線ＤとＤの
間で等しくすることができる。これにより、差動増幅器
SAでの情報の誤判定の恐れが無くなる。
第23図は、第15図に示した回路に基づく半導体記憶装
置のチップ構成の要部をブロック図で示している。図中
１はｎビットを記憶するメモリブロックがマトリックス
状に配置されたメモリアレー、２は各メモリブロックに
接続されるワード線を制御するサブＸデコーダ、３はＸ
デコーダ、４は信号検出回路、５は情報一時記憶手段、
６はＹデコーダ、７はアドレスバッファ、８はメモリブ
ロックから読出した情報を蓄える出力データレジスタ、
９は外部から入力された情報を蓄える入力データレジス
タ、10は各部のタイミングを制御するクロックジェネレ
ータ、11は読出しと書込みとの切り換えを制御するライ
トクロックジェネレータ、12はチップ外部とのデータの
授受のタイミングを制御する転送クロックジェネレータ
である。メモリブロックのｎビットを単位として、チッ
プ外部に情報を読出す動作、または、外部から入力され
た情報を書き込む動作を行う。
置のチップ構成の要部をブロック図で示している。図中
１はｎビットを記憶するメモリブロックがマトリックス
状に配置されたメモリアレー、２は各メモリブロックに
接続されるワード線を制御するサブＸデコーダ、３はＸ
デコーダ、４は信号検出回路、５は情報一時記憶手段、
６はＹデコーダ、７はアドレスバッファ、８はメモリブ
ロックから読出した情報を蓄える出力データレジスタ、
９は外部から入力された情報を蓄える入力データレジス
タ、10は各部のタイミングを制御するクロックジェネレ
ータ、11は読出しと書込みとの切り換えを制御するライ
トクロックジェネレータ、12はチップ外部とのデータの
授受のタイミングを制御する転送クロックジェネレータ
である。メモリブロックのｎビットを単位として、チッ
プ外部に情報を読出す動作、または、外部から入力され
た情報を書き込む動作を行う。
第24図の信号波形を用いて、動作を説明する。同図
（ａ）は読出し動作を、（ｂ）は書込み動作を示してい
る。チップセレクト信号▲▼の立ち下がりにより、
動作が開始される。そのときに入力されている多ビット
のアドレスＡがアドレスバッファ７に取り込まれ、Ｘデ
コーダ３及びＹデコーダ５に伝達される。また、そのと
きのライトイネーブル信号▲▼がライトクロックジ
ェネレータ11に取り込まれ、読出しか書込みかが選択さ
れる。
（ａ）は読出し動作を、（ｂ）は書込み動作を示してい
る。チップセレクト信号▲▼の立ち下がりにより、
動作が開始される。そのときに入力されている多ビット
のアドレスＡがアドレスバッファ７に取り込まれ、Ｘデ
コーダ３及びＹデコーダ５に伝達される。また、そのと
きのライトイネーブル信号▲▼がライトクロックジ
ェネレータ11に取り込まれ、読出しか書込みかが選択さ
れる。
まず、読出し動作の場合を説明する。Ｘデコーダ３に
より、メモリアレー１中の１行分のメモリブロックが選
択され、サブＸデコーダ２によりワード線の制御が行わ
れて、メモリブロックから情報が読出され、信号検出手
段４により検出され、情報一時記憶手段５に蓄えられて
いく。このときに、Ｙデコーダ６により列方向の選択が
行われ、１個のメモリブロックのｎビットの情報が、信
号検出手段４から情報一時記憶手段５に伝達されるのと
同時に、随時出力データレジスタ８に蓄えられる。選択
されたメモリブロックの情報を全て検出した後、転送ク
ロックジェネレータ12により出力データレジスタ８が制
御されて、データ転送信号▲▼の立ち下がりの度
に、ｎビットのデータDOUTが連続的に外部に出力され
る。また、情報一時記憶手段５に蓄えられていた情報
が、それぞれ信号検出手段４により検出されてメモリア
レー１に伝達され、読出された各メモリブロックが再書
き込みされる。
より、メモリアレー１中の１行分のメモリブロックが選
択され、サブＸデコーダ２によりワード線の制御が行わ
れて、メモリブロックから情報が読出され、信号検出手
段４により検出され、情報一時記憶手段５に蓄えられて
いく。このときに、Ｙデコーダ６により列方向の選択が
行われ、１個のメモリブロックのｎビットの情報が、信
号検出手段４から情報一時記憶手段５に伝達されるのと
同時に、随時出力データレジスタ８に蓄えられる。選択
されたメモリブロックの情報を全て検出した後、転送ク
ロックジェネレータ12により出力データレジスタ８が制
御されて、データ転送信号▲▼の立ち下がりの度
に、ｎビットのデータDOUTが連続的に外部に出力され
る。また、情報一時記憶手段５に蓄えられていた情報
が、それぞれ信号検出手段４により検出されてメモリア
レー１に伝達され、読出された各メモリブロックが再書
き込みされる。
一方、書込み動作は以下のように行われる。Ｘデコー
ダ３により、書込みを行うメモリブロックを含んだメモ
リアレー１中の１行分のメモリブロックが選択され、サ
ブＸデコーダ２によりワード線の制御が行われて、メモ
リブロックから情報が読出され、信号検出手段４により
検出され、情報一時記憶手段５に蓄えられる。また、転
送クロックジェネレータ12により出力データレジスタ８
が制御されて、データ転送信号▲▼の度に、入力デ
ータDinがデータ入力レジスタ９に取り込まれる。その
後、情報一時記憶手段５に蓄えられていた情報が、メモ
リアレー１に伝達され、読出された各メモリブロックが
再書き込みされるのと同時に、Ｙデコーダ６により選択
された列では、データ入力レジスタに取り込まれたデー
タが、信号検出手段４を介してメモリアレー１に伝達し
て書き込む。
ダ３により、書込みを行うメモリブロックを含んだメモ
リアレー１中の１行分のメモリブロックが選択され、サ
ブＸデコーダ２によりワード線の制御が行われて、メモ
リブロックから情報が読出され、信号検出手段４により
検出され、情報一時記憶手段５に蓄えられる。また、転
送クロックジェネレータ12により出力データレジスタ８
が制御されて、データ転送信号▲▼の度に、入力デ
ータDinがデータ入力レジスタ９に取り込まれる。その
後、情報一時記憶手段５に蓄えられていた情報が、メモ
リアレー１に伝達され、読出された各メモリブロックが
再書き込みされるのと同時に、Ｙデコーダ６により選択
された列では、データ入力レジスタに取り込まれたデー
タが、信号検出手段４を介してメモリアレー１に伝達し
て書き込む。
この構成では、データ転送信号▲▼を用いること
により、チップ外部との信号の授受をレジスタを介して
ｎビットずつ連続して行う。そのため、高い伝送レート
が実現できる。このような半導体記憶装置に適した用途
として、例えば、計算機システムにおける外部記憶装置
がある。従来、外部記憶装置としては、ハードディスク
等の磁気記憶装置が用いられているが、この実施例の半
導体記憶装置を用いることにより、小型化、高速化が行
える。その場合、この半導体記憶装置の制御装置とし
て、例えば、特開昭63−127486あるいは特開昭63−1136
53に開示されている半導体メモリ制御装置を用いること
ができる。
により、チップ外部との信号の授受をレジスタを介して
ｎビットずつ連続して行う。そのため、高い伝送レート
が実現できる。このような半導体記憶装置に適した用途
として、例えば、計算機システムにおける外部記憶装置
がある。従来、外部記憶装置としては、ハードディスク
等の磁気記憶装置が用いられているが、この実施例の半
導体記憶装置を用いることにより、小型化、高速化が行
える。その場合、この半導体記憶装置の制御装置とし
て、例えば、特開昭63−127486あるいは特開昭63−1136
53に開示されている半導体メモリ制御装置を用いること
ができる。
第25図は、本発明による半導体記憶装置の応用例で、
音声記録再生装置を構成した例を、ブロック図で示した
ものである。図中21は音声入力手段たるマイク、28は音
声出力手段たるスピーカ、22及び27は増幅器、23はアナ
ログ／デジタル変換器、25はデジタル／アナログ変換
器、24はパラレル／シリアル変換器、25はシリアル／パ
ラレル変換器、30は半導体記憶装置、29は半導体記憶装
置30を制御する制御回路である。同図では、帯域制限用
ローパスフィルタ及び波形整形用ローパスフィルタ等は
省略している。
音声記録再生装置を構成した例を、ブロック図で示した
ものである。図中21は音声入力手段たるマイク、28は音
声出力手段たるスピーカ、22及び27は増幅器、23はアナ
ログ／デジタル変換器、25はデジタル／アナログ変換
器、24はパラレル／シリアル変換器、25はシリアル／パ
ラレル変換器、30は半導体記憶装置、29は半導体記憶装
置30を制御する制御回路である。同図では、帯域制限用
ローパスフィルタ及び波形整形用ローパスフィルタ等は
省略している。
録音動作は、マイク21に入力された音声を、増幅器22
により増幅し、そのアナログ信号をアナログ／デジタル
変換器23によりデジタル信号に変換し、並列なデジタル
信号をパラレル／シリアル変換器により時系列な信号に
変換し、半導体記憶装置30に伝達し、制御回路29で制御
して書き込むことにより行われる。このとき、半導体記
憶装置30のアドレスやクロック信号等を制御回路29で発
生させる。一方、再生動作は、制御回路29により半導体
記憶装置30を制御して、記憶している情報を時系列に読
出し、シリアル／パラレル変換器25により並列な情報に
変換し、デジタル／アナログ変換器26によりアナログ信
号に変換し、増幅器27により増幅して、スピーカ28より
出力する。
により増幅し、そのアナログ信号をアナログ／デジタル
変換器23によりデジタル信号に変換し、並列なデジタル
信号をパラレル／シリアル変換器により時系列な信号に
変換し、半導体記憶装置30に伝達し、制御回路29で制御
して書き込むことにより行われる。このとき、半導体記
憶装置30のアドレスやクロック信号等を制御回路29で発
生させる。一方、再生動作は、制御回路29により半導体
記憶装置30を制御して、記憶している情報を時系列に読
出し、シリアル／パラレル変換器25により並列な情報に
変換し、デジタル／アナログ変換器26によりアナログ信
号に変換し、増幅器27により増幅して、スピーカ28より
出力する。
音声の記録のデータレートは、64kビット／秒で良
く、サイクル時間が15μｓの半導体記憶装置で対応でき
る。また、情報はは時系列に連続なデータである。この
ため、音声記録装置に用いる半導体記憶装置は、速度は
問題とならず、安価で大容量であることが要求される。
このような用途には、DRAMよりも高集積化できる本発明
の半導体記憶装置が適している。
く、サイクル時間が15μｓの半導体記憶装置で対応でき
る。また、情報はは時系列に連続なデータである。この
ため、音声記録装置に用いる半導体記憶装置は、速度は
問題とならず、安価で大容量であることが要求される。
このような用途には、DRAMよりも高集積化できる本発明
の半導体記憶装置が適している。
以上に述べた実施例で明らかなように、本発明では、
スイッチと情報記憶手段からなる複数のメモリセルを縦
続接続してメモリブロックとし、そのメモリブロックを
用いてメモリアレーを構成することにより、データ線と
メモリセルとの接点の数を削減することができる。その
結果、接続孔の占有面積が小さくでき、チップ面積を削
減できる。また、データ線の寄生容量が小さくなり、高
S/Nな読出しが実現できる。
スイッチと情報記憶手段からなる複数のメモリセルを縦
続接続してメモリブロックとし、そのメモリブロックを
用いてメモリアレーを構成することにより、データ線と
メモリセルとの接点の数を削減することができる。その
結果、接続孔の占有面積が小さくでき、チップ面積を削
減できる。また、データ線の寄生容量が小さくなり、高
S/Nな読出しが実現できる。
第１図は本発明の概念図でありメモリブロックの構成を
示す図、第２図及び第３図は従来例を説明するための
図、第４図はデータ線を用いた本発明の実施例を示した
図、第５図はデータ線を用いた別の実施例を示した図、
第６図はデータ線に加え共通データ線を配置した実施例
を示した図、第７図は情報一時記憶手段を用いた本発明
によるメモリ構成の例を示した図、第８図は本発明によ
る別のメモリ構成の例を示した図、第９図及び第10図は
第８図に示した実施例に用いられる回路の例を示した
図、第11図は別の周辺回路を用いたメモリ構成の例を示
した図、第12図は１トランジスタ１キャパシタ形メモリ
セルを用いた実施例を示した図、第13図は第12図のメモ
リブロックの平面図、断面図及びその等価回路図、第14
図は別の構造のメモリブロックの平面図及び断面図、第
15図はダミーデータ線を複数の信号検出手段で共有した
具体的実施例を示した図、第16図は第15図に示した回路
の動作波形を示した図、第17図は信号検出手段を複数の
データ線で共有した具体的実施例を示した図、第18図は
第17図に示した回路の動作波形を示した図、第19図はデ
ータ線を対線で構成した具体的実施例を示した図、第20
図は第19図中のメモリブロックの平面図及び断面図、第
21図は第19図の回路の動作波形を示した図、第22図はダ
ミーブロックの構成例を示す図、第23図はチップ構成の
ブロック図、第24図は第23図の構成の動作波形を示した
図、第25図は音声記録再生装置に応用した例を示した図
である。 MC……メモリセル、MCB……メモリブロック、SW……ス
イッチ、MM……情報記憶手段、Ｗ……ワード線、Ｄ……
データ線、Ｍ……MOSトランジスタ、CS……蓄積容量、S
N……蓄積電極、PL……プレート電極、MCA……メモリア
レー、CD……共通データ線、DCB……ダミーブロック、D
CA……ダミーアレー、DS……信号伝達手段、SA……信号
検出手段、DR……情報一時記憶手段、IO……入出力線、
PD……プリチャージ回路、LD……負荷回路。
示す図、第２図及び第３図は従来例を説明するための
図、第４図はデータ線を用いた本発明の実施例を示した
図、第５図はデータ線を用いた別の実施例を示した図、
第６図はデータ線に加え共通データ線を配置した実施例
を示した図、第７図は情報一時記憶手段を用いた本発明
によるメモリ構成の例を示した図、第８図は本発明によ
る別のメモリ構成の例を示した図、第９図及び第10図は
第８図に示した実施例に用いられる回路の例を示した
図、第11図は別の周辺回路を用いたメモリ構成の例を示
した図、第12図は１トランジスタ１キャパシタ形メモリ
セルを用いた実施例を示した図、第13図は第12図のメモ
リブロックの平面図、断面図及びその等価回路図、第14
図は別の構造のメモリブロックの平面図及び断面図、第
15図はダミーデータ線を複数の信号検出手段で共有した
具体的実施例を示した図、第16図は第15図に示した回路
の動作波形を示した図、第17図は信号検出手段を複数の
データ線で共有した具体的実施例を示した図、第18図は
第17図に示した回路の動作波形を示した図、第19図はデ
ータ線を対線で構成した具体的実施例を示した図、第20
図は第19図中のメモリブロックの平面図及び断面図、第
21図は第19図の回路の動作波形を示した図、第22図はダ
ミーブロックの構成例を示す図、第23図はチップ構成の
ブロック図、第24図は第23図の構成の動作波形を示した
図、第25図は音声記録再生装置に応用した例を示した図
である。 MC……メモリセル、MCB……メモリブロック、SW……ス
イッチ、MM……情報記憶手段、Ｗ……ワード線、Ｄ……
データ線、Ｍ……MOSトランジスタ、CS……蓄積容量、S
N……蓄積電極、PL……プレート電極、MCA……メモリア
レー、CD……共通データ線、DCB……ダミーブロック、D
CA……ダミーアレー、DS……信号伝達手段、SA……信号
検出手段、DR……情報一時記憶手段、IO……入出力線、
PD……プリチャージ回路、LD……負荷回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−212780（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401
Claims (24)
- 【請求項１】第１及び第２ワード線を含むワード線群
と、 前記ワード線群と交差するデータ線と、 第１及び第２情報記憶手段と、前記第１情報記憶手段と
前記データ線との間に接続され前記第１ワード線に制御
される第１スイッチと、前記第１情報記憶手段と前記第
２情報記憶手段との間に接続され前記第２ワード線に制
御される第２スイッチとを備えるメモリブロックと、 前記データ線に接続される第１信号伝達手段と、 前記第１信号伝達手段に接続される共通データ線とを具
備し、 前記第１情報記憶手段から読み出される信号は、前記第
１スイッチを介して前記データ線に出力され、 前記第２情報記憶手段から読み出される信号は、前記第
１及び第２スイッチを介して前記データ線に読み出さ
れ、 前記データ線には、前記メモリブロックが複数接続さ
れ、 前記共通データ線には、前記データ線が前記第１信号伝
達手段を介して複数接続され、 前記共通データ線に複数接続されている前記第１信号伝
達手段の夫々は、対応する前記データ線と前記共通デー
タ線の導通状態を制御することを特徴とする半導体記憶
装置。 - 【請求項２】請求項１記載の半導体記憶装置において、
前記データ線が複数接続される前記共通データ線を複数
本有することを特徴とする半導体記憶装置。 - 【請求項３】請求項１又は請求項２記載の半導体記憶装
置において、前記第１信号伝達手段は、読出し時に対応
する前記データ線からみたインピーダンスが高い状態で
信号を伝達し、書き込み時には接続手段として動作する
ことを特徴とする半導体記憶装置。 - 【請求項４】請求項２記載の半導体装置において、前記
複数の共通データ線に設けられた複数の差動信号検出手
段と、前記複数の共通データ線に共通に設けられ、複数
のダミーデータ線が制御信号により選択可能な第２信号
伝達手段により接続された共通ダミーデータ線とを有
し、差動信号検出手段に前記複数の共通データ線の対応
する一つと前記共通ダミーデータ線が接続されることを
特徴とする半導体記憶装置。 - 【請求項５】請求項４記載の半導体記憶装置において、
前記ダミーデータ線には、前記メモリブロックと同一の
構成であるダミーブロックが接続されることを特徴とす
る半導体記憶装置。 - 【請求項６】請求項５記載の半導体記憶装置において、
前記ダミーデータ線に接続されるダミーブロックの個数
は、前記複数のデータ線の夫々に接続されるメモリブロ
ックの個数と等しく、前記メモリブロックと前記ダミー
ブロックは同一の信号が印加される前記ワード線群に接
続されていることを特徴とする半導体記憶装置。 - 【請求項７】請求項１乃至請求項３のいずれかに記載の
半導体記憶装置において、前記メモリブロックから読出
された信号を検出するための信号検出手段を有し、前記
信号検出手段は前記共通データ線に接続されることを特
徴とする半導体記憶装置。 - 【請求項８】請求項１乃至請求項３のいずれかに記載の
半導体記憶装置において、前記共通データ線は対線から
なり、前記共通データ対線に差動信号検出手段を接続し
たことを特徴とする半導体記憶装置。 - 【請求項９】第１及び第２ワード線を夫々に含む複数の
ワード線群と、 前記ワード線群と交差する複数のデータ線と、 第１及び第２情報記憶手段と、前記第１情報記憶手段と
前記複数のデータ線の対応する一つとの間に接続され前
記複数のワード線群の一つにおける前記第１ワード線に
制御される第１スイッチと、前記第１情報記憶手段と前
記第２情報記憶手段との間に接続され前記複数のワード
線群の一つにおける前記第２ワード線に制御される第２
スイッチとを夫々に備える複数のメモリブロックと、 前記複数のデータ線に共通に設けられたダミーデータ線
と、前記複数のデータ線に接続された第１信号変換手段
と、前記ダミーデータ線に接続された第２信号変換手段
と、前記第１信号変換手段に対応して設けられた差動信
号検出手段とを更に有し、 前記第１情報記憶手段から読み出される信号は、前記第
１スイッチを介して前記データ線に出力され、 前記第２情報記憶手段から読み出される信号は、前記第
１及び第２スイッチを介して前記データ線に読み出さ
れ、 前記差動信号検出手段は、前記信号変換手段の一つの出
力と、前記第２信号変換手段の出力とが入力されること
を特徴とする半導体記憶装置。 - 【請求項１０】請求項９記載の半導体記憶装置におい
て、前記第１信号変換手段及び前記第２信号変換手段の
夫々は電圧電流変換回路で構成された信号伝達手段と電
流電圧変換回路として動作する負荷回路からなることを
特徴とする半導体記憶装置。 - 【請求項１１】請求項９または請求項10記載の半導体装
置において、前記第１信号変換手段は複数のデータ線に
共通に、又、前記第２信号変換手段は、複数のダミーデ
ータ線に共通に、設けられ、前記第１又は第２信号変換
手段と前記複数のデータ線あるいは複数のダミーデータ
線の各々と接続するためのスイッチ手段を有することを
特徴とする半導体記憶装置。 - 【請求項１２】第１及び第２ワード線を含むワード線群
と、 前記ワード線群と交差するデータ線と、 第１及び第２情報記憶手段と、前記第１情報記憶手段と
前記データ線との間に接続され前記第１ワード線に制御
される第１スイッチと、前記第１情報記憶手段と前記第
２情報記憶手段との間に接続され前記第２スイッチとを
備えるメモリブロックとを具備し、 前記第１情報記憶手段から読み出される信号は、前記第
１スイッチを介して前記データ線に出力され、 前記第２情報記憶手段から読み出される信号は、前記第
１及び第２スイッチを介して前記データ線に読み出さ
れ、 前記第１及び第２スイッチの夫々は、トランジスタであ
り、 前記第１及び第２情報記憶手段の夫々は、キャパシタで
あり、 前記キャパシタは、前記トランジスタの一方の不純物添
加領域に接しており、前記トランジスタ及びデータ線の
上まで延びている電極と、その上に設けられた絶縁膜
と、さらにその上に設けられた導電性電極により形成さ
れることを特徴とする半導体記憶装置。 - 【請求項１３】第１及び第２ワード線を含むワード線群
と、 前記ワード線群と交差するデータ線と、 第１及び第２情報記憶手段を含む複数の情報記憶手段
と、第１及び第２スイッチを含む複数のスイッチを含む
メモリブロックとを備え、 前記第１スイッチは、前記第１情報記憶手段と前記デー
タ線との間に接続されるとともに前記第１ワード線によ
り制御されるものであり、 前記第２スイッチは、前記第１情報記憶手段と前記第２
情報記憶手段との間に接続されるとともに前記第２ワー
ド線により制御されるものであり、 前記第１情報記憶手段から読み出される信号は、前記第
１スイッチを介して前記データ線に読み出され、 前記第２情報記憶手段から読み出される信号は、前記第
１及び第２スイッチを介して前記データ線に読み出さ
れ、 前記複数のメモリブロックの数は、前記データ線の一つ
の接続孔につき２つであり、 前記複数の情報記憶手段は、一つのメモリブロックにつ
き３つまたは４つであることを特徴とする半導体記憶装
置。 - 【請求項１４】第１及び第２ワード線をそれぞれに含む
複数のワード線群と、 前記複数のワード線群と交差するデータ線と、 第１及び第２情報記憶用キャパシタ、前記第１情報記憶
用キャパシタと前記データ線との間に接続されそのゲー
トに前記複数のワード線群の一つにおける前記第１ワー
ド線が接続される第1MOSトランジスタ、及び前記第１情
報記憶用キャパシタと前記第２情報記憶用キャパシタと
の間に接続されそのゲートに前記複数のワード線群の一
つにおける前記第２ワード線が接続される第2MOSトラン
ジスタをそれぞれ有する複数のメモリブロックと、 前記データ線に接続され、前記データ線に前記メモリブ
ロックから読み出される信号を検出するための信号検出
手段とを備え、 前記複数のメモリブロックは、第１、第２及び第３メモ
リブロックを含み、 前記第１メモリブロックから読み出した情報を前記信号
検出手段で検出し、その検出結果を第２メモリブロック
に書き込み、前記第３メモリブロックから読み出した情
報を前記信号検出手段で検出し、その検出結果を第１メ
モリブロックに書き込むことにより、読み出し動作を行
うことを特徴とする半導体記憶装置。 - 【請求項１５】請求項14記載の半導体記憶装置におい
て、前記複数のメモリブロックの数は、記憶容量から必
要とされる数より１個余分に設けられることを特徴とす
る半導体記憶装置。 - 【請求項１６】請求項14または請求項15記載の半導体記
憶装置において、前記複数のメモリブロックと外部より
入力されるアドレスとの対応関係を記憶する手段と、前
記対応関係に従って前記メモリブロックを選択する手段
を有することを特徴とする半導体記憶装置。 - 【請求項１７】第１及び第２ワード線をそれぞれに含む
複数のワード線群と、 前記複数のワード線群と交差する複数のデータ線と、 第１及び第２情報記憶用キャパシタと、前記第１情報記
憶用キャパシタと前記複数のデータ線の対応する一つと
の間に接続され前記複数のワード線群の一つにおける前
記第１ワード線に制御される第１スイッチと、前記第１
情報記憶用キャパシタと前記第２情報記憶用キャパシタ
との間に接続され前記複数のワード線群の一つにおける
前記第２ワード線に制御される第２スイッチとを夫々が
備える複数のメモリブロックと、 前記複数のメモリブロックを有する複数のメモリアレー
と、 前記複数のメモリブロックに共通して設けられる信号伝
達手段と、 前記複数のデータ線のうち一つを選択して前記信号伝達
手段に接続するためのスイッチ回路と、 前記信号伝達手段に対応して設けられ、前記複数のメモ
リアレーの信号を受ける信号増幅手段と、 前記信号伝達手段と前記信号増幅手段とを接続するため
の共通データ線とを具備し、 前記第１情報記憶手段から読み出される信号は、前記第
１スイッチを介して前記データ線に出力され、 前記第２情報記憶手段から読み出される信号は、前記第
１及び第２スイッチを介して前記データ線に読み出され
ることを特徴とする半導体記憶装置。 - 【請求項１８】請求項17記載の半導体記憶装置におい
て、 前記複数のデータ線の夫々に接続される負荷回路と略同
一となる負荷回路が接続されるダミーデータ線とを備
え、 前記信号増幅手段は、差動信号増幅手段であり、前記ダ
ミーデータ線に出力される信号を参照電圧として前記複
数のデータ線を介して出力される信号を検出することを
特徴とする半導体装置。 - 【請求項１９】請求項18記載の半導体記憶装置におい
て、前記ダミーデータ線には、前記複数のデータ線に対
して設けられた前記複数のメモリブロックの複製である
複数のダミーブロックが設けられることを特徴とする半
導体記憶装置。 - 【請求項２０】請求項19記載の半導体装置において、前
記複数のメモリブロックと前記複数のダミーブロック
は、共通に設けられたワード線群に接続されることを特
徴とする半導体記憶装置。 - 【請求項２１】請求項20記載の半導体記憶装置におい
て、前記ワード線群により前記複数のメモリブロックの
一つを選択する際には、前記複数のダミーブロックの対
応する一つが選択され、 前記データ線の信号振幅の略中間となる電圧が前記ダミ
ーデータ線に出力されることで前記参照電圧を形成する
ことを特徴とする半導体記憶装置。 - 【請求項２２】請求項17記載の半導体記憶装置におい
て、前記スイッチ回路と前記信号伝達手段との間に設け
られたプリチャージ回路を更に有することを特徴とする
半導体記憶装置。 - 【請求項２３】請求項17記載の半導体記憶装置におい
て、前記共通データ線に接続された負荷回路を更に有す
ることを特徴とする半導体記憶装置。 - 【請求項２４】第１及び第２ワード線を含むワード線群
と、 前記ワード線群と交差するデータ線と、 第１及び第２情報記憶用キャパシタ、前記第１情報記憶
用キャパシタと前記データ線との間に接続されそのゲー
トに前記第１ワード線が接続される第1MOSトランジス
タ、及び前記第１情報記憶用キャパシタと前記第２情報
記憶用キャパシタとの間に接続されそのゲートに前記第
２ワード線が接続される第2MOSトランジスタをそれぞれ
有するメモリブロックとを備え、 前記第１及び第2MOSトランジスタは、半導体基板上で所
定の方向にソース、ゲート、及びドレインが繰り返し形
成され、 前記第1MOSトランジスタのソース又はドレインの一方は
第１拡散層領域に形成され、 前記第1MOSトランジスタのソース又はドレインの残る他
方及び前記第2MOSトランジスタのソース又はドレインの
一方は共通の第２拡散層領域に形成され、 前記第2MOSトランジスタのソースまたはドレインの残る
他方は第３拡散層領域に形成され、 前記第１キャパシタは、前記第２拡散層に接続された第
１蓄積電極、キャパシタ用絶縁膜層、及びプレート電極
からなり、 前記第２キャパシタは、前記第３拡散層に接続された第
２蓄積電極、前記キャパシタ用絶縁膜層、及び前記プレ
ート電極層からなり、 前記プレート電極層は、前記第１及び第２蓄積電極より
前記半導体基板の主面を基準として上層に設けられ、 前記データ線は、前記プレート電極層より下層に設けら
れることを特徴とする半導体記憶装置。
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