JPH031395A - 静止形ランダムアクセス・メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は集積回路の分野、特に静止形ランダムアクセ
ス・メモリに関する。

従来の技術及び問題点 ＲＡＭでは、静電容量の観点から、任意のビット線又は
ビット線の対に関連づるセルの数が極く少ないことが一
般的に有利である。ビット線当りのセルの数を制限する
必要性は、放射のある環境では特に重要である。これは
、アクセスされていないセルからの光電流に対する累積
的な洩れ電流がアクセスされたセルからの電流より大き
い場合、誤りが生じ得るからである。困難は、アレイに
対するデータの母線接続を妥当なものにして、それと共
にビット線を短かくづる様な方式（配置及び回路）を開
発することであった。例えば、第１図は０本の接続線（
接続線に付した斜線で示す）によっ又ワード線駆動器（
Ｗ／し駆動器）に接続されると共に、センスアンプ及び
入出力Ｉ１０バスに接続されたｎｘｍ　（ｎ及びｍは整
数である）個のメモリ・セルのアレイの従来の方式を示
す。このメモリ方式は、ｎの数値が大きくなると共に、
ビット線に多数のセルが接続されると云う前に述べた問
題がある為、特に放射を持つ環境の影響を受は易い。ｍ
が大きくなった時も、選択されていない列からの洩れ又
は光電流が大きくなると云う同様な問題が起こり得る。

他の方式は、第２図の略図に示づ様に、第１図に示した
アレイの各々の半分の間にセンスアンプ及びＩ１０バス
を配置することにより、列当りのセルの数を減少しよう
とするものであった。更に別の方式は、第１図に示すメ
モリ・セル・アレイを第３図の略図に示す様に４つの部
分に分割することによって、基本的なｎｘｗアレイにあ
るセルの数を減少しようとするものであり、センスアン
プＳＡが各々のアレイに付設され、入出力Ｉ１０バスが
、第３図に示す様に、アレイの各部分の廻りに配置され
る。更に、ワード線駆動器（Ｗ／Ｌ駆動器）がアレイの
対の部分の間に配置される。上に述べた従来の方式は、
余分の面積、電力、遅延を必要とするか、又はＩ１０バ
スが受入れ難い程長いと云う問題がある。

従って、放射を持つ環境で動作する場合の改良されたＳ
　ＲＡ　Ｍアーキテクチュアに対する要望がある。

この発明の目的は、新規で改良された静止形ランダムア
クセス・メモリを提供することである。

この発明の別の目的は、放射の環境に対する耐性を強め
た新規で改良された静止形ランダムアクセス・メモリを
提供することである。

この発明の別の目的は、セグメント分割ビット線静止形
ランダムアクセス・メモリ・アーキテクチュアに対する
新規で改良された方式を提供することである。

問題点を解決する為の手段及び作用 この発明の前述の目的が、ＳＲＡＭのビット線をセグメ
ントに分ｙ［する静止形ランダム７クセス・メモリ（Ｓ
ＲＡＭ）によって達成される。各々のセグメントはそれ
自身のプリチャージ／等化回路及びラッチを持っている
。このアーキテクチュアは少ない電力で、高速で、且つ
過渡的な過及び累積的な合計社を含む放射のある環境で
生ずる洩れを有する装置に対する許容ｉを良くして動作
する。このアーキテクチュアは、大形の高速メモリに対
してビット線の静電容量が小さいと云う利点を持ち、Ａ
ＳＩＣ用のモジュール能力を有する。

実　　施　　例 この発明は、妥当なＩ１０バス構造を保ちながら、ビッ
ト線当りのセルの数を比較的少なくして、大形メモリ・
アレイを構成することができる様にする。この発明は、
ビット線に接続される行の数を減らすことにより、アク
セスされたセルからの電流とアクセスされていないセル
からの洩れ電流との比を改善する。第４図はこの発明の
好ましい実施例を示す。この図で、メモリの列が複数個
のセグメントに分割されており、各々のセグメントはｎ
（ｎは整数）個のメモリ・セルを有する。数ｎは例えば
、４．８又は１６であってよい。数ｎが小さければ小さ
い程、セグメントのガンマ大ドツト耐性が大きいが、配
置効率が低くなる（ｎの値が小さくなるにつれて、メモ
リの配置に必要な場所が一層大きくなる）。各々のセグ
メントＳＧが一対のビット線を持ち、プリチャージ及び
等化回路が付属している。ラッチ又はセンスアンプが各
々のセグメントに付設されている。例えば、各セグメン
トにラッチがあると、列ピット線ＣＢＬをインバータに
接続し、その出力をデータを認識する為の成る閾値電圧
と比較することができる。

セグメントは、ｎチャンネル形通過トランジスタ２０に
より、列ビット線ＣＢＬ及びセグメント復号器を通じて
、それに対して作用する様に選択することができる。ト
ランジスタ２０のゲートが２ｍｇ１４の線（ｍは整数）
のうちの１つに接続される。成るセグメントが選択され
ると、セグメント復号器からの信号により、トランジス
タ２０のゲート電圧が上界する。これはトランジスタ２
０をターンオンするのに十分である。関連する列ビット
１ＩＣＢＬに接続されたトランジスタ２０のドレイン／
ソースを通じて、メモリ・セルがデータを受取り、或い
はデータがマルチプレクサに伝達される。マルチプレク
サは、列アドレスを受取る列復号器からその入力を受取
る。更に、マルチプレクサが、バスからデータを受取る
為、又はバスにデータを伝達する為、入出力Ｉ１０バス
に接続される。更に第４図は列ビット線ＣＢＬに対する
随意選択のセンスアンプを示している。２重列ビット線
方式を使って、随意選択によるダミー列ビット１ｉｔ（
ＤＣＢＬ）が随意選択のセンスアンプ及び列ピット線Ｃ
ＢＬと共に動作して、列ビット線に情報をラッチするこ
とができる様に使うことができる。セグメント選択の間
、随意選択の列ピット線ＤＣＢＬの電圧を、ｎチャンネ
ル形トランジスタ２１のうちの１つを介して引下げる。

ビット線ＤＣＢＬは、随意選択のセンスアンプに対する
制御信号線、Ｉ１０パスのプリチャージ及びマルチプレ
クサのプリチャージとして作用し得る。これは、ダミー
・ビット線が各々のＷ／Ｌからの入力を持つ様な、シュ
スタ他に於けるダミー・ビット線の使い方と同様である
。この発明は、ＤＣＢＬが各々のセグメント選択線から
だけの入力を持ち、ファンインを減少すると云う利点を
有する。実際、シュスタ他の方式は、ダミー・ビット線
に対する入力を、完全に復号したＷ／Ｌではなく、部分
的に復号した行アドレス信号として、ファンインを減少
することにより、標準的な（即ちセグメント分割のビッ
ト線でない）アーキテクチュアに対して改善することが
できる。セグメント・ラッチは、随意選択のセンスアン
プと共に使われる時、ブリセンスアンプとして作用し得
る。動作について説明すると、セグメント・ラッチは、
ビット線を駆動する時、必ずしも一杯の電圧変化を生じ
ないことがある。随意選択のセンスアンプは、ビット線
が一杯の電圧変化を生ずる様に保証する。

第５図はメモリ・セル・セグメントの回路図である。メ
モリ・セル２４が、ｎチャンネル形通過トランジスタ２
６を介して、セグメント・ビット線ＢＬ及びＢＬ　　に
接続される。ワード線ＷＬがトランジスタ２６のゲート
に接続される。ビット線ｐチャンネル形プルアップ・ト
ランジスタ４０゜４２のソースが電源電圧Ｖｄｄに接続
される。トランジスタ４０．４２のドレインが夫々ビッ
ト線ＢＬ及びＢＬ　　に接続される。ヒツト線ｎチャン
ネル形プルダウン・トランジスタがトランジスタ２８．
３０で構成される。ｎチ１ｚンネル形セグメント・ラッ
チ・トランジスタ３２のドレインがトランジスタ２８．
３０のソースに接続される。トランジスタ３２のソース
が電圧Ｖ　ｓｓ　（Ｖ　ＳＳは例えばアース電位であっ
てよい）に接続される。ビット線ＢＬ及びＢＬ−をプリ
チャージするトランジスタは、ｎチャンネル形トランジ
スタ３６．３８で構成される。ｎチャンネル形トランジ
スタ３４のドレイン及びソースがビット線ＢＬ及びＢＬ
−の間に接続され、そのゲートがトランジスタ３６゜３
８のゲートＰＣＥに接続され、ビット線の等化を行なう
。ｎチャンネル形トランジスタ４４．４６及びインバー
タ５０がセグメントの選択を行なう。

動作について説明すると、選ばれたメモリ・セル２４に
対する読取又は書込み動作の前に、トランジスタ３４．
３６．３８によって、セグメント・ビット線ＢＬ及びＢ
し−がプリチャージされ且つ等化される。ビット線ＢＬ
及びＢＬ　　から、通過トランジスタ２６を介して情報
がメモリ・セル２４に転送され、又はこのセルから転送
される。

メモリ・セル２４からの情報が、トランジスタ３２のゲ
ートのセグメント・ラッチ・パルスと関連してラッチさ
れる。読取動作は次の様に行なうことができる。ビット
線をプリチャージ及び等化する。（例えば等化の間）ワ
ード線を付勢する。セグメントをラッチする。セグメン
トを列ビット線ＣＢＬに接続する。そして列から出力を
取出す。

書込み動作順序は、例えば次の様に構成することができ
る。ビット線をプリチャージして等化する。

列ピット線を強制的に入力データに応じたレベルにする
。セグメントを列ビット線ＣＢＬに接続する。セグメン
トをラッチする。そしてワード線ＷＬを付勢する（ワー
ド線が高い電圧レベルになる）。セグメントの選択は、
トランジスタ４４のゲートのセグメント接続信号によっ
て行なわれる。

読取動作の間、列ビット線ＣＢＬが（トランジスタ４４
のゲートがセグメント接続信号を受取る時）トランジス
タ４４を介してセグメント・ビット線ＢＬに接続される
。書込み動作の間、セグメント接続信号が適当なセグメ
ントのトランジスタ４４のゲートに送られ、セグメント
のトランジスタ４６のゲートに書込み信号Ｗが送られる
。列ビット線ＣＢＬがセグメント・ビット線ＢＬに電圧
状態をかける。インバータ５０及びトランジスタ４４゜
４６を介して、セグメントビット線ＢＬ−に反対の電圧
状態をかける。

この発明の別の実施例が第６図の回路図に示されている
。第６図は、ｐチャンネル形プルアップ・トランジスタ
４０．４２のラッチ作用をするｐチャンネル形ラッチ・
トランジスタ５２を持つセグメントの一部分を示す。ｎ
チャンネル形プルダウン・トランジスタが、主にｎチャ
ンネル形ラッチ・トランジスタ３２を通じてラッチされ
る。セグメント・ラッチ信号がインバータ５４に通され
、トランジスタ４２及び３２を同時に付能する。

夫々トランジスタ５２．３２によってプルアップ及びプ
ルダウン・トランジスタの両方をラッチすることにより
、ラッチ動作の前に、両方のセグメント・ビット線を浮
動させることができ、こうして雑音による差電圧の増幅
を最小限に抑えることができる。

セグメント分割ビット線アーキテクチュアは種々の配置
で構成することができる。−形式では、列ビット線が同
じ相互接続レベルにあるセグメント・ビット線と平行に
伸び、セル３個の相互接続ピッチ幅になる。これは少な
くとも１つの放射耐性Ｓｏｌメモリ・セルの配置に収ま
る。別の可能性は、列ビット線をセグメント・ビット線
と平行にするが、別の相互接続レベルに誼くことである
。

これは、周辺回路も別の相互接続レベルを使う場合に非
常に望ましい。別の相互接続は、メモリ・アレイに対す
る電力バスとして使うことができる。

別の相互接続レベルを使う時、セグメントの場合と同じ
様に、列当り差動の一対のビット線を設けることが面積
の点で実現可能である。セグメント分割ビット線は（セ
グメント分割でない構造の同じ寸法のメモリに比べて）
短かいから、メモリ・セルの単純な列を持つ同等の機能
を有するメモリ構造の場合に可能なよりも、セグメント
当りに使う装置を−・層小さくすることができる。セグ
メント分割ビット線構造は、妥当なチップの縦横比を保
ちながらビット線を短かくすることができ、前に述べた
従来技術に伴う余分の面積、電力を必要とし且つ遅延が
長くなると云う過剰のＩ１０バスを必要としない点で、
優れている。この優秀性は、多重ビット入出力Ｉ１０方
式を持つメモリ構造では、特に増大する。

セグメント分割ビット線アーキテクチュアでセグメント
の数が大幅に増加するにつれて、バスに取付けられる余
分の通過トランジスタによる洩れ又は光電流に影響され
なくなる程度が減少することがある。この問題は、中間
レール（レールは電力供給電圧を云う）で選択されてい
ないセグメントを等化することにより、軽減することが
できる。

この代わりに中間レールで選択されたセグメントを等化
することができる。第７図はこの様な方式の回路の回路
図である。第７図では、ｐチャンネル形トランジスタ６
０が共通ドレインでｎチャンネル形トランジスタ６２に
接続されている。トランジスタ６０．６２の夫々のゲー
ト及びソースが一緒に結合されている。ｎチャンネル形
通過トランジスタ６４．６６のドレイン／ソース領域が
トランジスタ６０．６２の共通のドレインに接続される
。列ビット線ＣＢＬがトランジスタ６４．６６を介して
、セグメント・ビット線Ｂ１−に接続される。動作につ
いて説明すると、列ピット線ＣＢＬ及びセグメント・ビ
ットｌ５ＩＲＬは、トランジスタ６４．６６のゲートが
高いセグメント選択信号を受取る時間の間、トランジス
タ６０．６２により、中間レールの所で等化される。

ワード線アドレスの予備復号を利用して、予備復号され
た信号の一群がセグメントを選択する様に使うことがで
きる。この群が、選択されたセグメントのプリチャージ
及びセンスアンプのラッチ゛作用を制御すると共に、選
択されたセグメントに於けるワード線の選択を付能する
。この方式は、ワード線の選択、プリチャージ及びラッ
チ動作の相対的なタイミングを厳密に制御すると云う利
点がある。第８ａ図は４つのセグメントを持つと共に、
セグメント当り１６本のワード線を持つ萌述の予備復号
方式を構成し得る回路の回路図である。

第８ａ図は、第２図に示す前に述べたセグメント・アー
キテクチュアを示している。更に、直列接続のナンド・
ゲート７０及びインバータ７２（添字はワード線の番号
、即ち１−１６を示す）で構成されたワード線駆動器Ｗ
／Ｌが示されている。

下位ピット、上位ビット及びセグメント選択線が、ナン
ド・ゲート７０によってナンドされ、所望のセグメント
からの１本のワード線を選択する。例えば、セグメント
＃３からワード線１５を選択するには、下位ビット３、
上位ピット３及びセグメント選択１ｉ１３から論理高信
号を受取らなければならない。

随意選択の遅延回路（随意選択の遅延１）が、ワード線
が付勢される後まで、プリチャージのターンオフを遅延
させる。第８ｂ図は、時間に対するアドレスＡのアドレ
スの変化、時間に対するアドレス変化の検出パルスＡＴ
Ｄ、時間に対するワード線ＷＬの選択（オン／オフ）、
時間に対する（プリチャージ及び等化回路をターンオン
する為の）プリチャージ及び等化の付能ＰＥＱ、及び時
間に対するヒツト線ＢＬ及びＢＬ　　の電圧の相対的な
タイミングを示す時間線図である。随意選択の遅延１が
ガンマ・ドツト耐性を持たせる。これは、遅延がないと
、（ガンマ・ドツトの様な）雑音が、一方又は両方のビ
ット線を、セルからの情報を受取る前に低電圧状態に下
げることがあるからである。これは、誤ったメモリ状態
をラッチすることにつながる惧れがある。第８ａ図に戻
って説明すると、第８ａ図の別の随意選択の遅延回路（
随意選択の遅延２）は、ラッチ動作の前に、ビット線に
差別的な電圧を設定する時間を持たせる。

第８Ｃ図は、時間に対するプリチャージ及び等化付能及
び時間に対する（センスアンプのラッチに使われる）セ
ンスアンプ・ラッチ信号に対して、随意選択の遅延２の
遅延を示している。随意選択の遅延２は、プリチャージ
がオフになる前に、随意選択の遅延１がワード線をオン
にすれば、必要でないことがある。

第８ｄ図は随意選択の遅延１を構成するのに使われる回
路を示す。インバータのチェーン（２個のインバータし
か示してないが、インバータの数がこれより多くても少
なくてもよい）７４が、ナンド・ゲート７６に対して一
方の入力を供給する。

ナンド・ゲート７６に対するもう１つの入力は、インバ
ータ・チェーン７４に対する入力、又はセグメント選択
用の制御信号である。インバータ７８がナンド・ゲート
７６の出力を受取って、センスアンプ・ラッチ信号を作
る。インバータ・チェーン７４にある選ばれたインバー
タの出力から信号を取出して、ビット線のプリチャージ
用の制御信号を作る。

第８ｅ図はインバータ・チェーン７４によって、随意選
択の遅延１及び２を構成する別の実施例の回路図である
。プリチャージ制御信号が、チェーン内の成るインバー
タの選ばれた出力から取出される。センスアンプ・ラッ
チ制御信号がインバータ・チェーンの出力から取出され
る。このチェーンには４つのインバータしか示してない
が、更に多くを使うことも考えられる。

サイクルにプリチャージ用の時間が余りない場合、第８
ｄ図及び第８ｅ図に示す回路の代わりに、セグメント選
択のターンオン用の制御信号に対する応答が遅く、セグ
メント選択のターンオフ用の制御信号に対する応答が早
い回路を使うことができる。この他の回路も考えられる
。重要な目的は、ワード線の選択に対するタイミングを
制御する為に、予備復号回路のセグメント選択線を活用
することである。

第８ａ図の予備復号方式の代わりが第９図の回路図に示
されている。第９図は、ワード線の選択にセグメント選
択信号を含まない回路を示す。即ち、セグメントの選択
信号とワード線アドレスとをナンドする代わりに、セグ
メント選択線の信号がセグメント制御回路に直接的に行
く。この代案により、選択されていないセグメントのＷ
／Ｌをターンオンすることができる。

セグメント選択信号を伝える線を使って、列ビット線の
感知作用のタイミングを制御する随意選択のダミー列ビ
ット線に、ビット線遅延信号を発生りることができる。

第１０ａ図は、遅延回路８８を介してｎチャンネル形ト
ランジスタ２１に接続されたセグメント選択線を示す。

随意選択のダミー列ビット線ＤＣＢＬをプリチャージす
る一連のｐチャンネル形トランジスタが、電圧Ｖｄｄと
列ビット線ＤＣＢＬの間に接続されている。１つのセグ
メント選択線が高電圧に切換ねると、列ビット線ＤＣＢ
Ｌからプリチャージが除かれる。その後、１つのセグメ
ント選択線によって１つのｎチャンネル形トランジスタ
２１のゲートが付勢されることにより、遅延回路８８に
よって決定された期間の後、ビット線ＤＣＢＬが低電圧
に下げられる。上に述べた動作により、ダミー列ビット
１ｉｉＤＣＢＬからビット線準備完ｒ信号が開始される
。

セグメント選択線はアドレス変化検出パルスによって制
御することができることに注意されたい。

例えば、第１０ｂ図の回路図に示す様に、セグメント選
択は、ｎチャンネル形トランジスタ９２に接続されたｐ
チャンネル形トランジスタ９０を含むＣＭＯＳインバー
タによって構成することができる。インバータはアドレ
ス変化検出信号ＡＴＤによってゲートすることができる
。

以上説明したこの発明は、半導体の製造技術で周知の色
々な方法によって構成することができる。

この発明を好ましい実施例及び成る代案について詳しく
説明したが、この説明が例に過ぎず、この発明を制約す
るものと解してはならないことを承知されたい。更に、
以上の説明から、当業者であれば、この発明の実施例の
細部に種々の変更を加えること、並びにこの発明のその
他の実施例も容易に考えられることを承知されたい。例
えば、ｎ形トランジスタはｐ形トランジスタに置換えて
もよいし、逆に置換えてもよい。更に、電界効果トラン
ジスタの代りにバイポーラ・トランジスタを使ってもよ
いし、或いはその逆にしてもよい。

この様な全ての変更及びその他の実施例も、特許請求の
範囲によって定められたこの発明の範囲内に属する。

この発明は以上の説明に関連して、更に下記の実施態様
を有する。

（１）　　メモリ・セル・セグメントの複数個の行及び
ケ１を持っていて、各セグメントにはプリチャージ回路
、等化回路、センスアンプ及び少なくとも１つのメモリ
・セルが一意的に且つ作動的に関連している様な静止形
ランダムアクセス・メモリに於いて、セグメントのある
列に選択的に接続し得る列ビット線と、複数個のセグメ
ント選択線を含むＳＲＡＭとを有し、各々のセグメント
選択線が選ばれたセグメントを選択することができる静
止形ランダムアクセス・メモリ。

（２）　　（１）項に記載した静止形ランダムアクセス
・メモリ於いて、タイミング１ｉＩ１１１Ｉｌ信号を発
生する為、各々のセグメント線からの入力を持つダミー
列ビット線を有する静止形ランダムアクセス・メモリ。

（３）　　（１）項に記載した静止形ランダムアクセス
・メモリに於いて、少なくとも１つのメモリ・セルが交
差結合したインバータで構成される静止形ランダムアク
セス・メモリ。

（４）　　（３）項に記載した静止形ランダムアクセス
・メモリに於いて、各々の交差結合したインバータが、
ｎチャンネル形トランジスタとゲート及びドレインを共
有するｐチャンネル形トランジスタで構成されている静
止形ランダムアクセス・メモリ。

（５）　　（１）項に記載した静止形ランダムアクセス
・メモリに於いて、セグメントにある１行ののメモリ・
セルをアクセスする様に、ワード・アドレス及びセグメ
ント選択を論理的にアンドする様に作用し得る回路を有
する静止形ランダムアクセス・メモリ。

（６）　　１１）項に記載した静止形ランダムアクセス
・メモリに於いて、そのソースをゲートに接続したｐチ
ャンネルトランジスタと、そのソースをゲートに接続し
たｎチャンネル形トランジスタとを含み、該ｎチャンネ
ル形及びｐチャンネル形トランジスタがドレインを共有
する様なセグメント選択回路を有する静止形ランダムア
クセス・メモリ。

（７）　　ｍ　ＩＪａに記載した静止形ランダムアクセ
ス・メモリに於いて、ラッチがプルアップ・トランジス
タを含む静止形ランダムアクセス・メモリ。

（８）　　（１）項に記載した静止形ランダムアクセ４
゜ ス・メモリに於いて、ラッチがプルダウン・トランジス
タを含む静止形ランダムアクセス・メモリ。

（９）　　ダミー・ビット線を持ち、該ダミー・ビット
線がＷ／Ｌの小グループを何曲する信号からの入力持つ
様なメモリ。

（１０）　　（９）項に記載したメモリに於いて、信号
が部分的に復号された行アドレスから得られるメモリ。

（１１）　　Ｓ　ＲＡ　Ｍのビット線がセグメントに分
割されている様な静止形ランダムアクセス・メモリ（Ｓ
ＲＡＭ）を説明した。各セグメントはそれ自身のプリチ
ャージ／等化回路及びラッチ回路と比較的少ないメモリ
・セルを持っており、こうして少ない電力で、高速で、
洩れのある装置に対する許容度を良くして動作する。

【図面の簡単な説明】

第１図乃至第３図はワード線駆動器に接続されたメモリ
・セルのアレイの従来の方式を示す回路図、第４図はこ
の発明の好ましい実施例の回路図、第５図はメモリ・セ
ル・セグメントの回路図、第６図はこの発明の別の実施
例の回路図、第７図は高度にセグメント分割されたメモ
リのガンマ・ドツト耐性を温存する為に使われる回路の
回路図、第８ａ図は予備復号セグメントを構成するのに
使われる回路の回路図、第８ｂ図は第８ａ図の回路に関
連する時間線図、第８Ｃ図は第８ａ図の随意選択の遅延
２に関連する時間線図、第８ｄ図ば随意選択の遅延１を
構成する回路の回路図、第８ｅ図は遅延１及び２を構成
する為のこの発明の別の実施例の回路図、第９図は予備
復号方式を構成する為の、第８ａ図に示す回路の代わり
の回路の回路図、第１０ａ図及び第１０ｂ図はセグメン
ト選択回路の回路図である。 主な符号の説明 ＳＧ：セグメント ＣＢＬ：列ビット線 ２０：通過トランジスタ

Claims (1)

【特許請求の範囲】
1. （１）メモリ・セル・セグメントの複数個の行及び列を
   持つていて、各セグメントにはプリチャージ回路、等化
   回路、センスアンプ及び少なくとも１つのメモリ・セル
   が一意的に且つ作動的に関連している様な静止形ランダ
   ムアクセス・メモリに於いて、セグメントのある列に選
   択的に接続し得る列ビット線と、複数個のセグメント選
   択線を含むＳＲＡＭとを有し、各々のセグメント選択線
   が選ばれたセグメントを選択することができる静止形ラ
   ンダムアクセス・メモリ。