KR20050045204A - 유효 데이터 구간 축소를 방지하기 위한 기입 데이터 라인구조를 갖는 메모리 장치 - Google Patents

유효 데이터 구간 축소를 방지하기 위한 기입 데이터 라인구조를 갖는 메모리 장치 Download PDF

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Abstract

유효 데이터 구간 축소를 방지하기 위한 기입 데이터 라인 구조를 갖는 메모리 장치가 개시된다. 본 발명의 메모리 장치는 기입 데이터가 실리는 기입 데이터 라인을 사이에 두고 배치되고 복수개의 메모리 셀들이 배열된 이븐 블락과 오드 블락으로 나뉘어진 상단부 뱅크와 하단부 뱅크를 포함한다. 제1 기입 글로벌 데이터 라인은 기입 데이터 라인과 상단부 뱅크의 이븐 블락 및 하단부 뱅크의 이븐 블락을 연결시키고, 제2 기입 글로벌 데이터 라인은 기입 데이터 라인과 상단부 뱅크의 오드 블락 및 하단부 뱅크의 오드 블락을 연결시킨다. 상단부 뱅크의 이븐 블락과 연결되는 제1 기입 글로벌 데이터 라인의 길이가 하단부 뱅크의 이븐 블락과 연결되는 제1 기입 글로벌 데이터 라인의 길이 보다 긴 경우, 제1 기입 글로벌 데이터 라인의 상기 상단부 뱅크쪽에 제1 리피터 배치하고, 하단부 뱅크의 오드 블락과 연결되는 제2 기입 글로벌 데이터 라인의 길이가 상단부 뱅크의 오드 블락과 연결되는 제2 기입 글로벌 데이터 라인의 길이 보다 긴 경우, 제2 기입 글로벌 데이터 라인의 하단부 뱅크쪽에 제2 리피터를 배치한다.

Description

유효 데이터 구간 축소를 방지하기 위한 기입 데이터 라인 구조를 갖는 메모리 장치{Memory device having write data line for preventing valid data period reduction}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 독출 데이터 라인과 기입 데이터 라인이 분리되고 각 뱅크별 기입 데이터 라인의 길이 차이로 인하여 유효 데이터 구간이 축소되는 것을 방지하기 위한 기입 데이터 라인 구조를 갖는 메모리 장치에 관한 것이다.
도 1은 4 뱅크를 공유하는 데이터 라인을 갖는 종래의 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(100) 내 4개의 뱅크들(A_BANK, B_BANK, C_BANK, D_BANK:110, 120, 130, 140)은 각각 이븐(even) 블락과 오드(odd) 블락으로 나뉘어져 있다. A 내지 D 뱅크(110, 120, 130, 140)는 이븐 블락들(112, 122, 132, 142)끼리 제1 글로벌 데이터 라인(GIO_even)을 공유한다. 그리고 A 내지 D 뱅크(110, 120, 130, 140)의 오드 블락들(114, 124, 134, 144)끼리 제2 글로벌 데이터 라인(GIO_odd)을 공유한다.
제1 및 제2 글로벌 데이터 라인들(GIO_even, GIO_odd)는 데이터 라인 센스앰프(IOSA, 미도시)와 데이터 라인 출력 드라이버(DIODRV, 미도시)와 연결되는 데이터 라인(DIO)와 연결된다. 메모리 장치(100)의 독출 동작시, 제1 글로벌 데이터 라인(GIO_even)은 글로벌 라인 먹스(GIOMUX)를 통해 선택되는 A 내지 D 뱅크들(110, 120, 130, 140) 중 어느 하나의 뱅크의 이븐 블락(112, 122, 132, 142)의 데이터를 데이터 라인(DIO)으로 전달한다. 메모리 장치(100)의 기입 동작시, 제1 글로벌 데이터 라인(GIO_even)은 데이터 라인(DIO)으로 입력되는 데이터를 글로벌 라인 드라이버(GIODRV)를 통해 A 내지 D 뱅크들(110, 120, 130, 140)의 이븐 블락들(112, 122, 132, 142)로 전달한다. 즉, 제1 및 제2 글로벌 데이터 라인(GIO_even, GIO_odd)은 독출 동작과 기입 동작시 공유된다.
이러한 메모리 장치(100)에서 A 및 C 뱅크(110, 130)의 이븐 블락들(112,132)과 B 및 D 뱅크(120, 140)의 이븐 블락들(122, 142)로 데이터를 기입하는 동작을 살펴보면, A 및 C 뱅크(110, 130)의 이븐 블락들(112, 132)과 연결되는 제1 글로벌 데이터 라인(GIO_even)의 길이가 B 및 D 뱅크(120, 140)의 이븐 블락들(122, 142)과 연결되는 제1 글로벌 데이터 라인(GIO_even)의 길이보다 물리적으로 길어서, A 및 C 뱅크(110, 130)로 기입될 데이터의 유효 데이터 구간이 줄어드는 문제점이 발생한다.
따라서, 각 뱅크들과 연결되는 글로벌 데이터 라인의 물리적인 거리 차이에 따른 유효 데이터 구간 감소 현상을 방지할 수 있는 메모리 장치의 존재가 요구된다.
본 발명의 목적은 각 뱅크와 연결되는 글로벌 데이터 라인의 길이가 상대적으로 긴 글로벌 데이터 라인에 리피터(repeater) 또는 탭퍼링 인버터(tapering inverter)를 배치하는 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 메모리 장치는 메모리 셀로 기입될 데이터가 실리는 기입 데이터 라인; 기입 데이터 라인을 사이에 두고 배치되고 복수개의 메모리 셀들이 배열된 이븐 블락과 오드 블락으로 나뉘어진 상단부 뱅크와 하단부 뱅크; 기입 데이터 라인과 상단부 뱅크의 이븐 블락 및 하단부 뱅크의 이븐 블락을 연결시키는 제1 기입 글로벌 데이터 라인; 기입 데이터 라인과 상기 상단부 뱅크의 오드 블락 및 하단부 뱅크의 오드 블락을 연결시키는 제2 기입 글로벌 데이터 라인; 상단부 뱅크의 이븐 블락과 연결되는 제1 기입 글로벌 데이터 라인의 길이가 하단부 뱅크의 이븐 블락과 연결되는 제1 기입 글로벌 데이터 라인의 길이 보다 길어, 제1 기입 글로벌 데이터 라인의 상기 상단부 뱅크쪽에 배치되는 제1 리피터; 및 하단부 뱅크의 오드 블락과 연결되는 제2 기입 글로벌 데이터 라인의 길이가 상단부 뱅크의 오드 블락과 연결되는 제2 기입 글로벌 데이터 라인의 길이 보다 길어, 제2 기입 글로벌 데이터 라인의 하단부 뱅크쪽에 배치되는 제2 리피터를 포함한다.
바람직하기로, 메모리 장치는 상단부 뱅크의 이븐 블락과 하단부 뱅크의 이븐 블락과 연결되는 제1 독출 글로벌 데이터 라인; 상단부 뱅크의 오드 블락과 하단부 뱅크의 오즈 블락과 연결되는 제2 독출 글로벌 데이터 라인; 및 제1 및 제2 독출 글로벌 데이터 라인을 데이터 라인 입출력 센스 앰프와 연결시키는 독출 데이터 라인을 더 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 메모리 장치는 메모리 셀로 기입될 기입 데이터가 실리는 기입 데이터 라인; 기입 데이터 라인을 사이에 두고 배치되고 복수개의 메모리 셀들이 배열된 이븐 블락과 오드 블락으로 각각 나뉘어진 상단부 뱅크와 하단부 뱅크; 기입 데이터 라인과 상단부 뱅크의 이븐 블락 및 하단부 뱅크의 이븐 블락을 연결시키는 제1 기입 글로벌 데이터 라인; 기입 데이터 라인과 상단부 뱅크의 오드 블락 및 하단부 뱅크의 오드 블락을 연결시키는 제2 기입 글로벌 데이터 라인; 및 제1 및 제2 기입 글로벌 데이터 라인과 각각 연결되고 기입 데이터를 메모리 셀로 구동하는 제1 및 제2 글로벌 데이터 라인 드라이버를 구비하고, 제1 기입 글로벌 데이터 라인의 길이가 제2 기입 글로벌 데이터 라인의 길이 보다 긴 경우, 제1 글로벌 데이터 라인과 연결되는 제1 글로벌 데이터 라인 드라이버 내 인버터를 제1 기입 글로벌 데이터 라인 상에 텝퍼링 인버터로 배치시키는 것을 특징으로 한다.
따라서, 본 발명의 메모리 장치에 의하면, 각 뱅크들과 연결되는 데이터 라인을 독출 데이터 라인과 기입 데이터 라인으로 분리하고 길이가 상대적으로 긴 기입 데이터 라인에다가 리피터나 텝퍼링 인버터를 배치하여, 기입 데이터의 처짐으로 인해 기입 데이터의 유효 데이터 구간이 짧아지는 것을 방지한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(200)는 종래의 도 1의 메모리 장치(100)와 비교하여 각 뱅크들(110, 120, 130, 140)과 연결되는 글로벌 데이터 라인이 독출 동작시 데이터 경로가 되는 독출 글로벌 데이터 라인(GIO_R)과 기입 동작시 데이터 경로가 되는 기입 글로벌 데이터 라인(GIO_W)으로 분리되어 있다.
독출 글로벌 데이터 라인(GIO_R)은 독출 데이터 라인(DIO_R)을 통해 데이터 라인 센스 앰프(IOSA, 미도시)와 연결되고 글로벌 데이터 라인 먹스(GIOMUX)를 통해 각 뱅크들(110, 120, 130, 140)의 이븐 블락들(112, 122, 132, 142)과 연결된다. 기입 글로벌 데이터 라인(GIO_W)은 기입 데이터 라인 드라이버(WDIODRV, 미도시)를 통해 입력되는 기입 데이터를 글로벌 데이터 라인 드라이버(GIODRV)를 통해 각 뱅크들(110, 120, 130, 140)의 이븐 블락들(112, 122, 132, 142)로 전달한다.
A 및 C 뱅크(110, 130)의 이븐 블락들(112, 132)과 연결되는 기입 글로벌 데이터 라인(GIO_W)의 길이는 B 및 D 뱅크(120, 140)와 연결되는 기입 글로벌 데이터 라인(GIO_W)의 길이 보다 상대적으로 길다. 이에 따라, A 및 C 뱅크(110, 130)의 이븐 블락들(112, 132)로 전달되는 기입 데이터의 속도가 느려지는 것을 해결하기 위하여 리피터(repeater, 210)를 기입 글로벌 데이터 라인(GIO_W)에 배치된다. 리피터(210)는 간단히 인버터들의 체인으로 구현할 수 있다.
기입 글로벌 데이터 라인(GIO_W)에 배치되는 리피터들을 구체적으로 도시하는 그림이 도 3에 나타낸다. 도 3은 기입 데이터 라인(DIO_W)을 기준으로 상단부 뱅크, 예컨대 도 2의 A 또는 C 뱅크와 하단부 뱅크, 예컨대 B 또는 D 뱅크가 배치되고, 상단부 뱅크와 하단부 뱅크는 이븐 블락(311, 321)과 오드 블락(315, 325)으로 나뉘어지고, 이브 블락(311, 321)와 오드 블락(315, 325)은 다시 상단 DQ 블락(312, 316, 322, 326)과 하단 DQ 블락(314, 318, 324, 328)으로 각각 나뉘어진다. 기입 데이터 라인(DIO_W)을 상단부 뱅크 내 이븐 블락(311)의 상단 및 하단 DQ 블락(312, 314)과 연결시키는 기입 글로벌 데이터 라인(GIO_W) 상에 리피터들(330, 335)이 배치되고, 기입 데이터 라인(DIO_W)을 하단부 뱅크 내 오드 블락(325)의 상단 및 하단 DQ 블락(326, 328)과 연결시키는 기입 글로벌 데이터 라인(GIO_W) 상에 리피터들(340, 345)이 배치된다.
도 4는 본 발명의 다른 실시예에 따른 기입 데이터 라인 구조를 보여주는 도면이다. 이를 참조하면, 기입 데이터 라인(WDIO) 상에 텝퍼링(tapering) 인버터가 배치된다. 데이터 라인 드라이버(410)를 통해 입력되는 데이터(DID)는 제1 인에이블 신호(EN1)의 활성화에 응답하여 기입 데이터 라인(DIO_W)으로 전달된다.
기입 데이터 라인(DIO_W)은 길이가 상대적으로 긴 라인과 길이가 상대적으로 짧은 라인으로 구분되어진다. 짧은 길이의 기입 데이터 라인(DIO_W)과 연결되는 기입 데이터 라인 드라이버(420)는 제2 인에이블 신호(EN2)에 응답하여 기입 데이터 라인(DIO_W) 상의 데이터를 예컨대, 도 2의 하단부 뱅크들, B 뱅크(120) 또는 D 뱅크(140)의 글로벌 데이터 라인들(GIOi, GIOiB, GIOj, GIOjB)로 전달한다. 긴 길이의 기입 데이터 라인(DIO_W)과 연결되는 기입 데이터 라인 드라이버(430)는 제3 인에이블 신호(EN3)에 응답하여 기입 데이터 라인(DIO_W) 상의 데이터를 예컨대, 도 2의 상단부 뱅크들, A 뱅크(110) 또는 C 뱅크(130)의 글로벌 데이터 라인들(GIOi, GIOiB, GIOj, GIOjB)로 전달한다.
여기에서, 긴 기입 데이터 라인(DIO_W)과 연결되는 기입 데이터 라인 드라이버(430)에서 기입 데이터 라인(DIO_W)과 연결되는 인버터(432)가 기입 데이터 라인 드라이버(430) 회로군에서 벗어나 기입 데이터 라인(DIO_W) 상에 배치됨을 볼 수 있다. 이는 짧은 기입 데이터 라인(DIO_W)과 연결되는 기입 데이터 라인 드라이버(420)의 인버터들(421, 42)이 기입 데이터 라인 드라이버(420) 회로군에 속해있는 것과는 기능적으로는 동일하지만, 길이가 긴 기입 데이터 라인(DIO_W)의 부하로 인해 데이터 신호가 늘어지는 것을 방지하기 위하여 배치되는 것이다. 이로써 기입 데이터의 유효 데이터 구간이 충분히 확보된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 메모리 장치에 의하면, 각 뱅크들과 연결되는 데이터 라인을 독출 데이터 라인과 기입 데이터 라인으로 분리하고 길이가 상대적으로 긴 기입 데이터 라인에다가 리피터나 텝퍼링 인버터를 배치하여, 기입 데이터의 처짐으로 인해 기입 데이터의 유효 데이터 구간이 짧아지는 것을 방지한다.
도 1은 종래의 메모리 장치를 설명하는 도면이다.
도 2는 본 발명의 일실시예에 따른 기입 데이터 라인 구조를 갖는 메모리 장치를 설명하는 도면이다.
도 3은 도 2의 기입 데이터 라인에 배치되는 리피터들을 보여주는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 기입 데이터 라인 구조를 갖는 메모리 장치를 설명하는 도면이다.

Claims (4)

  1. 메모리 셀로 기입될 데이터가 실리는 기입 데이터 라인;
    상기 기입 데이터 라인을 사이에 두고 배치되고, 복수개의 강기 메모리 셀들이 배열된 이븐 블락과 오드 블락으로 나뉘어진 상단부 뱅크와 하단부 뱅크;
    상기 기입 데이터 라인과 상기 상단부 뱅크의 이븐 블락 및 상기 하단부 뱅크의 이븐 블락을 연결시키는 제1 기입 글로벌 데이터 라인;
    상기 기입 데이터 라인과 상기 상단부 뱅크의 오드 블락 및 상기 하단부 뱅크의 오드 블락을 연결시키는 제2 기입 글로벌 데이터 라인;
    상기 상단부 뱅크의 이븐 블락과 연결되는 상기 제1 기입 글로벌 데이터 라인의 길이가 상기 하단부 뱅크의 이븐 블락과 연결되는 상기 제1 기입 글로벌 데이터 라인의 길이 보다 긴 경우, 상기 제1 기입 글로벌 데이터 라인의 상기 상단부 뱅크쪽에 배치되는 제1 리피터; 및
    상기 하단부 뱅크의 오드 블락과 연결되는 상기 제2 기입 글로벌 데이터 라인의 길이가 상기 상단부 뱅크의 오드 블락과 연결되는 상기 제2 기입 글로벌 데이터 라인의 길이 보다 긴 경우, 상기 제2 기입 글로벌 데이터 라인의 상기 하단부 뱅크쪽에 배치되는 제2 리피터를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 장치는
    상기 상단부 뱅크의 이븐 블락과 상기 하단부 뱅크의 이븐 블락과 연결되는 제1 독출 글로벌 데이터 라인;
    상기 상단부 뱅크의 오드 블락과 상기 하단부 뱅크의 오즈 블락과 연결되는 제2 독출 글로벌 데이터 라인; 및
    상기 제1 및 제2 독출 글로벌 데이터 라인을 데이터 라인 입출력 센스 앰프와 연결시키는 독출 데이터 라인을 더 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 제1 및 제2 리피터들은
    인버터 체인으로 구성되는 것을 특징으로 하는 메모리 장치.
  4. 메모리 셀로 기입될 기입 데이터가 실리는 기입 데이터 라인;
    상기 기입 데이터 라인을 사이에 두고 배치되고, 복수개의 상기 메모리 셀들이 배열된 이븐 블락과 오드 블락으로 각각 나뉘어진 상단부 뱅크와 하단부 뱅크;
    상기 기입 데이터 라인과 상기 상단부 뱅크의 이븐 블락 및 상기 하단부 뱅크의 이븐 블락을 연결시키는 제1 기입 글로벌 데이터 라인;
    상기 기입 데이터 라인과 상기 상단부 뱅크의 오드 블락 및 상기 하단부 뱅크의 오드 블락을 연결시키는 제2 기입 글로벌 데이터 라인; 및
    상기 제1 및 제2 기입 글로벌 데이터 라인과 각각 연결되고 상기 기입 데이터를 상기 메모리 셀로 구동하는 제1 및 제2 글로벌 데이터 라인 드라이버를 구비하고,
    상기 제1 기입 글로벌 데이터 라인의 길이가 상기 제2 기입 글로벌 데이터 라인의 길이 보다 긴 경우, 상기 제1 글로벌 데이터 라인과 연결되는 상기 제1 글로벌 데이터 라인 드라이버 내 인버터를 상기 제1 기입 글로벌 데이터 라인 상에 텝퍼링 인버터로 배치시키는 것을 특징으로 하는 메모리 장치.
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* Cited by examiner, † Cited by third party
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KR100819100B1 (ko) * 2007-01-04 2008-04-03 삼성전자주식회사 반도체 메모리 장치에서의 데이터 라인 배치 구조 및 라인드라이빙 방법

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KR100819100B1 (ko) * 2007-01-04 2008-04-03 삼성전자주식회사 반도체 메모리 장치에서의 데이터 라인 배치 구조 및 라인드라이빙 방법

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