JP4221329B2 - 半導体記憶装置 - Google Patents

Description

本発明は、ダイナミックランダムアクセスメモリ等の半導体記憶装置に関し、より特定的には、階層的に構成されたデータ線を備えた半導体記憶装置に関する。

ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭという）のように、高集積かつ大容量の半導体記憶装置では、メモリセルと入出力端子との間のデータ転送は、配線負荷が異なる２種類の配線、すなわち、ビット線とデータ線とを用いて行われる。ビット線は、配線負荷を十分に小さくした配線であり、主にメモリセルの微少電荷の読み出しおよび書き込みに使用される。データ線は、主にメモリアレイ上に配線された、配線負荷がビット線に比べて非常に大きな配線であり、ビット線と入出力端子との間のデータ転送に使用される。

図１１は、半導体記憶装置の一般的な構成を示す図である。図１１に示す半導体記憶装置は、複数のメモリセル１１を含む複数のメモリセル群１０ａ〜１０ｎ、複数のセンスアンプ１２ａ〜１２ｎ、複数の列選択スイッチ１３ａ〜１３ｎ、データ線選択スイッチ２１、２２、ライトバッファ２３、および、リードアンプ２４を備えている。このうちメモリセル群１０ａ〜１０ｎ、センスアンプ１２ａ〜１２ｎ、および、列選択スイッチ１３ａ〜１３ｎは、メモリアレイを構成し、データ線選択スイッチ２１、２２、ライトバッファ２３、および、リードアンプ２４は、周辺回路２０を構成する。例えば、メモリセル群１０ａに含まれるメモリセル１１と入出力端子ＤＩＮ、ＤＯＵＴとの間のデータ転送は、メモリセル群１０ａ内部に設けられたビット線ＢＬ０ａ〜ＢＬ３ａと、メモリアレイ上を横断するグローバルデータ線ＤＬ０、ＤＬ１と、周辺回路２０内部に設けられたローカルデータ線ＬＤＬとを用いて行われる。

大容量かつ高速な半導体記憶装置を構成するためには、配線負荷の大きなデータ線を高速に動作させる必要がある。従来、データ線を高速に動作させる方法として、論理的には１本のデータ線を実際には２本の配線（以下、データ線対という）で構成し、データ線対を流れる相補データの差分を検知して増幅する方法が広く用いられている。図１１に示すビット線ＢＬ０ａ〜ＢＬ３ａ、グローバルデータ線ＤＬ０、ＤＬ１、および、ローカルデータ線ＬＤＬは、いずれも、このようなデータ線対によって構成されている。以下、データ線対のプリチャージ方式について説明する。

図１２は、従来の半導体記憶装置の構成を示す図である。図１２には、主に、図１１に示す周辺回路２０の詳細な構成が示されている。図１２において、メモリセル１１は、１ビットのデータを記憶するセルである。センスアンプ１２は、メモリセル１１に接続されたビット線対ＢＬ０／ＮＢＬ０〜ＢＬ３／ＮＢＬ３上のデータを増幅する。ライトバッファ２３は、入力端子ＤＩＮから入力されたデータを、ローカルデータ線対ＬＤＬ／ＮＬＤＬ、グローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１、および、ビット線対ＢＬ０／ＮＢＬ０〜ＢＬ３／ＮＢＬ３を経由して、メモリセル１１に書き込む。リードアンプ２４は、メモリセル１１から読み出され、センスアンプ１２で増幅された、グローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１およびローカルデータ線対ＬＤＬ／ＮＬＤＬ上のデータを高速に増幅する。

データ線選択スイッチ２１、２２は、データ線選択信号ＤＬＳＷ０、ＤＬＳＷ１に従い、２対のグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１の高々一方と、ローカルデータ線対ＬＤＬ／ＮＬＤＬとを接続する。列選択スイッチ１３は、列選択信号ＣＳＷ０、ＣＳＷ１に従い、２対のビット線対（例えば、ＢＬ０／ＮＢＬ０、ＢＬ１／ＮＢＬ１）の高々一方と、グローバルデータ線対（例えば、ＤＬ０／ＮＤＬ０）とを接続する。

半導体記憶装置９は、データ線対をプリチャージするために、入出力信号１ビットごとに３個のプリチャージ回路９１〜９３を備えている。プリチャージ回路９１〜９３は、いずれも、プリチャージ制御信号ＥＱＤＬに従い、信号線をプリチャージする。より詳細には、プリチャージ回路９１はグローバルデータ線対ＤＬ０／ＮＤＬ０を、プリチャージ回路９２はグローバルデータ線対ＤＬ１／ＮＤＬ１を、プリチャージ回路９３はローカルデータ線対ＬＤＬ／ＮＬＤＬを、それぞれプリチャージする。このように、半導体記憶装置９は、グローバルデータ線対に対応したプリチャージ回路と、ローカルデータ線対に対応したプリチャージ回路とを備えている。

図１３を参照して、半導体記憶装置９におけるデータ線のプリチャージ方式について説明する。ここでは、時刻Ｔａにおいて、ビット線対ＢＬ０／ＮＢＬ０に接続されたメモリセル１１（以下、メモリセルＭ０という）に対してデータ「０」を書き込むコマンド（ＷＲＩＴＥコマンド）が入力され、時刻Ｔｂにおいて、ビット線対ＢＬ３／ＮＢＬ３に接続されたメモリセル１１（以下、メモリセルＭ３という）からデータを読み出すコマンド（ＲＥＡＤコマンド）が入力された場合について説明する。

時刻Ｔａより前では、半導体記憶装置９は、コマンド待機状態にある。コマンド待機状態では、データ線選択信号ＤＬＳＷ０、ＤＬＳＷ１は非活性状態（ハイレベル）に、列選択信号ＣＳＷ０、ＣＳＷ１も非活性状態（ローレベル）に制御される。これにより、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１は、互いに切り離された状態となる。また、コマンド待機状態では、プリチャージ制御信号ＥＱＤＬは、活性状態（ローレベル）に制御される。したがって、コマンド待機状態では、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１は、互いに切り離された状態で個別に、プリチャージ回路９１〜９３によってハイレベルにプリチャージされる。

時刻ＴａにＷＲＩＴＥコマンドが入力されると、半導体記憶装置９は、コマンド待機状態からコマンド実行状態に遷移する。この場合、プリチャージ制御信号ＥＱＤＬは非活性状態（ハイレベル）に変化し、これに伴い、プリチャージ回路９１〜９３は動作を停止する。したがって、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１のプリチャージは解除され、これらの信号線は入力データを書き込み可能な状態となる。

ＷＲＩＴＥコマンドで指定されたアドレスをデコードした結果、データ線選択信号ＤＬＳＷ０が活性状態（ローレベル）に、列選択信号ＣＳＷ０も活性状態（ハイレベル）に変化する。これに加えて、ワード線ＷＬ０が活性状態に変化するので、メモリセルＭ０はビット線対ＢＬ０／ＮＢＬ０に接続される。これにより、メモリセルＭ０に記憶されていたデータ（例えば「１」）は、センスアンプ１２で増幅された後に、ビット線対ＢＬ０／ＮＢＬ０上に読み出される。ライトバッファ２３は、ビット線対ＢＬ０／ＮＢＬ０上に読み出されたデータ「１」を、ＷＲＩＴＥコマンドで指定されたデータ「０」に書き換える。この時点で、半導体記憶装置９は、書き込み処理を完了する。

書き込み処理が完了した後、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１は、次の動作に備えるために、再びプリチャージされる。これらの信号線をプリチャージする間、データ線選択信号ＤＬＳＷ０、ＤＬＳＷ１は非活性状態に制御される。したがって、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１は、互いに切り離された状態で個別にプリチャージされる。

次に、時刻ＴｂにＲＥＡＤコマンドが入力されると、半導体記憶装置９は、ＷＲＩＴＥコマンド入力時と同様に、コマンド待機状態からコマンド実行状態に遷移する。この場合も、プリチャージ制御信号ＥＱＤＬは非活性状態に変化し、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１のプリチャージは解除される。

ＲＥＡＤコマンドで指定されたアドレスをデコードした結果、データ線選択信号ＤＬＳＷ１が活性状態（ローレベル）に、列選択信号ＣＳＷ１も活性状態（ハイレベル）に変化する。これに加えて、ワード線ＷＬ０が活性状態に変化するので、メモリセルＭ３はビット線対ＢＬ３／ＮＢＬ３に接続される。これにより、メモリセルＭ３に記憶されていたデータ（例えば「０」）は、センスアンプ１２で増幅された後に、ビット線対ＢＬ３／ＮＢＬ３上に読み出される。このデータは、グローバルデータ線対ＤＬ１／ＮＤＬ１およびローカルデータ線対ＬＤＬ／ＮＬＤＬ上を伝送され、リードアンプ２４に到達する。リードアンプ２４は、メモリセルＭ３から読み出されたデータを再び増幅し、出力端子ＤＯＵＴから出力する。この時点で、半導体記憶装置９は、読み出し処理を完了する。

読み出し処理が完了した後、書き込み処理完了時と同様に、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１は、次の動作に備えるために、再びプリチャージされる。

このように、半導体記憶装置９は、メモリセルと入出力端子との間でデータ転送を行うために、ビット線対と２種類のデータ線対（ローカルデータ線対とグローバルデータ線対）とを備えており、２種類のデータ線対は、データ線選択スイッチ２１、２２によって切り離された状態で個別にプリチャージされる。このように複数の部分に分けてデータ線対をプリチャージすることにより、各部分の配線負荷を軽減し、データ線を高速にプリチャージすることができる。以上に述べたデータ線対のプリチャージ方式は、メモリセルと入出力端子との間のデータ転送を高速化する方法として、一般に用いられている。

一方、データ線対のプリチャージに関する他の方式としては、半導体記憶装置の内部に、データ線対用の電源回路と、センスアンプ用の電源回路とを設けることにより、内部電源を外部電源から分離する方法が知られている（例えば、特許文献１参照）。この方法によれば、センスアンプ動作時の電流消費によって電源レベルが変動したために、ビット線のハイレベルが変動した場合でも、これに追従してデータ線のプリチャージレベルが変動する。したがって、外部電源の変動の影響を受けることなく、ビット線対とデータ線対との間のデータ転送を誤りなく高速に行うことができる。
特開２０００−３０４５５号公報

しかしながら、従来の半導体記憶装置は、グローバルデータ線対のそれぞれとローカルデータ線対とに対応して、プリチャージ回路を備えている。このため、プリチャージ制御信号の充放電電流により、プリチャージ回路の個数が多いほど、半導体記憶装置の消費電力が増大する。また、レイアウト時にはビット線ピッチで決められた幅でプリチャージ回路を配置するが、プリチャージ回路の個数が多くなると、レイアウト面積が増大する。

例えば、２対のビット線対に対応して１対のグローバルデータ線対を設け、４対のビット線対に対応して１対のローカルデータ線対を設けた半導体記憶装置（図１２）では、入出力信号１ビットごとに３個のプリチャージ回路が必要となる。このため、この半導体記憶装置では、３個のプリチャージ回路の分だけ、消費電力とレイアウト面積が増大する。消費電力とレイアウト面積が増大することは、システムオンチップに含まれる混載ＤＲＡＭなどのように、入出力データ幅が大きい半導体記憶装置では、特に深刻な問題となる。

それ故に、本発明は、プリチャージ回路の個数を削減することにより、低消費電力かつ小面積の半導体記憶装置を提供することを目的とする。

上記課題を解決するために、本発明の第１の半導体記憶装置は、階層的に構成されたデータ線を備えた半導体記憶装置であって、互いに直交する第１および第２の方向に配置された複数のメモリセルと、第１の方向に並べて配置され、第２の方向に並んだメモリセルを一括して選択する複数のワード線と、第２の方向に並べて配置され、第１の方向に並んだメモリセルに共通して接続された複数のビット線と、ビット線上の信号を増幅する複数のセンスアンプと、外部から入力されたデータをメモリセルに書き込む書き込み回路と、メモリセルから読み出されたデータを外部に出力する読み出し回路と、一以上のビット線に対応して設けられた複数のグローバルデータ線と、二以上のグローバルデータ線に対応して設けられ、書き込み回路および読み出し回路に接続されたローカルデータ線と、グローバルデータ線に対応して設けられ、グローバルデータ線とローカルデータ線との接続状態を切り換える複数のデータ線選択スイッチと、グローバルデータ線に対応して設けられ、与えられた制御信号に従って動作する複数のプリチャージ回路とを備え、コマンド待機状態では、すべてのデータ線選択スイッチは接続状態にあり、すべてのプリチャージ回路が動作することを特徴とする。
これにより、グローバルデータ線に対応したプリチャージ回路のみを設けた半導体記憶装置においても、データ線選択スイッチを好適な態様で制御することにより、ローカルデータ線およびグローバルデータ線を正しくプリチャージすることができる。よって、プリチャージ回路の個数を削減することにより、半導体記憶装置のレイアウト面積と消費電力を削減することができる。

この場合、コマンド実行状態では、コマンド実行に必要なデータ線選択スイッチは接続状態を維持し、残余のデータ線選択スイッチは開放状態となり、すべてのプリチャージ回路は動作を停止してもよい。
これにより、コマンド実行に必要なグローバルデータ線はローカルデータ線に接続されたままとなる。よって、接続状態を切り換えるための時間をなくし、アクセス時間を短縮することができる。

より好ましくは、読み出しコマンド実行状態では、読み出し回路がデータの取り込みを行っている間、読み出しコマンド実行に不要なデータ線選択スイッチは開放状態となってもよい。
これにより、グローバルデータ線の配線負荷を低減した状態でデータの取り込みを行うことにより、読み出し回路におけるデータの取り込み時間を短縮することができる。

あるいは、コマンド実行状態では、コマンド実行に必要なデータ線選択スイッチは接続状態を維持し、残余のデータ線選択スイッチは開放状態となり、コマンド実行に必要なグローバルデータ線に対応したプリチャージ回路は動作を停止し、残余のプリチャージ回路は動作を継続してもよい。
これにより、コマンド実行に不要なデータ線はプリチャージされた状態を維持するので、コマンド実行に不要なデータ線のプリチャージ電流を削減することができる。よって、半導体記憶装置の消費電力を削減することができる。

あるいは、半導体記憶装置は、ビット線に対応して設けられ、グローバルデータ線とビット線との接続状態を切り換える複数の列選択スイッチをさらに備え、コマンド待機状態では、すべての列選択スイッチは開放状態となり、コマンド実行状態では、コマンド実行に必要な列選択スイッチは接続状態となり、残余の列選択スイッチは開放状態を維持してもよい。
これにより、コマンド実行に必要なセンスアンプだけを選択的に動作させて、センスアンプを流れる電流を削減することができる。よって、半導体記憶装置の消費電力を削減することができる。また、コマンド実行に不要なグローバルデータ線は、コマンド実行に必要なグローバルデータ線のシールド線としても機能する。よって、グローバルデータ線間のノイズ干渉を抑え、半導体記憶装置の誤動作を防ぐことができる。

より好ましくは、半導体記憶装置は、グローバルデータ線に対応して、ドレイン端子およびゲート端子がグローバルデータ線に接続され、ソース端子がプリチャージ回路と同じ電源に接続されたクランプ用トランジスタをさらに備え、すべてのプリチャージ回路は、同じタイミングで動作してもよい。
これにより、プリチャージ回路を簡単な方法で制御した場合でも、コマンド実行に不要なデータ線を、コマンド実行に必要なデータ線のシールド線として効果的に機能させることができる。

また、データ線選択スイッチとプリチャージ回路とが、同一電導型のトランジスタによって構成されていてもよい。
これにより、素子分離領域を設ける必要がなくなるので、周辺回路のレイアウト面積を削減することができる。

本発明の第２の半導体記憶装置は、階層的に構成されたデータ線を備えた半導体記憶装置であって、互いに直交する第１および第２の方向に配置された複数のメモリセルと、第１の方向に並べて配置され、第２の方向に並んだメモリセルを一括して選択する複数のワード線と、第２の方向に並べて配置され、第１の方向に並んだメモリセルに共通して接続された複数のビット線と、ビット線上の信号を増幅する複数のセンスアンプと、外部から入力されたデータをメモリセルに書き込む書き込み回路と、メモリセルから読み出されたデータを外部に出力する読み出し回路と、一以上のビット線に対応して設けられた複数のグローバルデータ線と、二以上のグローバルデータ線に対応して設けられ、書き込み回路および読み出し回路に接続されたローカルデータ線と、グローバルデータ線に対応して設けられ、グローバルデータ線とローカルデータ線との接続状態を切り換える複数のデータ線選択スイッチと、ローカルデータ線に対応して設けられ、与えられた制御信号に従って動作するプリチャージ回路とを備え、コマンド待機状態では、すべてのデータ線選択スイッチは接続状態にあり、プリチャージ回路が動作することを特徴とする。
これにより、ローカルデータ線に対応したプリチャージ回路のみを設けた半導体記憶装置においても、データ線選択スイッチを好適な態様で制御することにより、ローカルデータ線およびグローバルデータ線を正しくプリチャージすることができる。よって、プリチャージ回路の個数を削減することにより、半導体記憶装置のレイアウト面積と消費電力を削減することができる。特に、プリチャージ回路の個数を大幅に削減できるので、プリチャージ回路のサイズがレイアウトのボトルネックとなることがない。よって、最小のビット線ピッチでビット線を配置することが可能となり、メモリアレイのレイアウト面積を削減することができる。

この場合、コマンド実行状態からコマンド待機状態に遷移する前に、プリチャージ回路が動作し、すべてのデータ線選択スイッチが時分割で一時的に接続状態となってもよい。
これにより、１個のプリチャージ回路がローカルデータ線と複数のグローバルデータ線とを一括してプリチャージすることを防止し、従来と同程度の駆動能力を有するプリチャージ回路を使用することができる。また、同時にプリチャージされるデータ線の配線負荷を削減し、ピーク電流増加による電圧降下を抑制することができる。

あるいは、半導体記憶装置は、ビット線に対応して設けられ、グローバルデータ線とビット線との接続状態を切り換える複数の列選択スイッチをさらに備え、コマンド待機状態では、すべての列選択スイッチは開放状態となり、コマンド実行状態では、コマンド実行に必要な列選択スイッチは接続状態となり、残余の列選択スイッチは開放状態を維持してもよい。
これにより、コマンド実行に必要なセンスアンプだけを選択的に動作させて、センスアンプを流れる電流を削減することができる。よって、半導体記憶装置の消費電力を削減することができる。また、コマンド実行に不要なグローバルデータ線は、コマンド実行に必要なグローバルデータ線のシールド線としても機能する。よって、グローバルデータ線間のノイズ干渉を抑え、半導体記憶装置の誤動作を防ぐことができる。

より好ましくは、半導体記憶装置は、グローバルデータ線に対応して、ドレイン端子およびゲート端子がグローバルデータ線に接続され、ソース端子がプリチャージ回路と同じ電源に接続されたクランプ用トランジスタをさらに備えていてもよい。
これにより、コマンド実行に不要なデータ線を、コマンド実行に必要なデータ線のシールド線として効果的に機能させることができる。

本発明の半導体記憶装置によれば、ローカルデータ線とグローバルデータ線とを用いてデータ線を階層的に構成し、ローカルデータ線またはグローバルデータ線のいずれか一方に対応したプリチャージ回路のみを設けた場合でも、データ線選択スイッチを好適な態様で制御することにより、ローカルデータ線とグローバルデータ線とを正しくプリチャージすることができる。したがって、プリチャージ回路の個数を削減することにより、レイアウト面積と消費電力を削減し、アクセス時間を短縮することができる。

以下、図面を参照して、本発明の第１〜第３の実施形態に係る半導体記憶装置の構成を説明する。各実施形態では、主に、図１１に示す周辺回路２０の詳細について説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示す図である。図１に示す半導体記憶装置１は、メモリセル１１、センスアンプ１２、列選択スイッチ１３、データ線選択スイッチ２１、２２、ライトバッファ２３、リードアンプ２４、および、プリチャージ回路３１、３２を備えている。また、半導体記憶装置１は、ワード線ＷＬ０、ビット線対ＢＬ０／ＮＢＬ０〜ＢＬ３／ＮＢＬ３、ローカルデータ線対ＬＤＬ／ＮＬＤＬ、および、グローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１を備えている。図１に示す構成要素のうち、メモリセル１１、センスアンプ１２、および、列選択スイッチ１３は、メモリアレイを構成し、データ線選択スイッチ２１、２２、ライトバッファ２３、リードアンプ２４、および、プリチャージ回路３１、３２は、周辺回路を構成する。グローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１は、主にメモリセルアレイ上に設けられ、ローカルデータ線対ＬＤＬ／ＮＬＤＬは、周辺回路の内部に設けられる。

図１において、メモリセル１１は、１ビットのデータを記憶するセルである。メモリセル１１は、２次元状に、すなわち、互いに直交する行方向および列方向に並べて配置される。以下、回路構成を示す図面では、便宜上、図面の縦方向を行方向、図面の横方向を列方向と呼ぶ。図１では、ワード線ＷＬ０とビット線対ＢＬ０／ＮＢＬ０〜ＢＬ３／ＮＢＬ３との交点に１個ずつ、全部で４個のメモリセル１１が配置されている。なお、図１では、図面を簡略化するために、メモリセル１１が４個だけ記載されているが、一般に半導体記憶装置では、複数のワード線と複数のビット線対との交点に１個ずつ、全体では多数のメモリセル１１が配置される。

センスアンプ１２は、ビット線対ＢＬ０／ＮＢＬ０〜ＢＬ３／ＮＢＬ３に対応して設けられ、各ビット線対上の信号を増幅する。ライトバッファ２３は、入力端子ＤＩＮから入力されたデータを、ローカルデータ線対ＬＤＬ／ＮＬＤＬ、グローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１、および、ビット線対ＢＬ０／ＮＢＬ０〜ＢＬ３／ＮＢＬ３を経由して、メモリセル１１に書き込む。リードアンプ２４は、メモリセル１１から読み出され、センスアンプ１２で増幅された、グローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１およびローカルデータ線対ＬＤＬ／ＮＬＤＬ上のデータを高速に増幅する。

データ線選択スイッチ２１、２２、および、列選択スイッチ１３は、コマンド実行状態では、４個のメモリセル１１のうちの１個と、入力端子ＤＩＮ（書き込み時）または出力端子ＤＯＵＴ（読み出し時）とを接続する。より詳細には、データ線選択スイッチ２１は、データ線選択信号ＤＬＳＷ０に従い、ローカルデータ線対ＬＤＬ／ＮＬＤＬとグローバルデータ線対ＤＬ０／ＮＤＬ０との接続状態を切り換える。データ線選択スイッチ２２は、データ線選択信号ＤＬＳＷ１に従い、ローカルデータ線対ＬＤＬ／ＮＬＤＬとグローバルデータ線対ＤＬ１／ＮＤＬ１との接続状態を切り換える。列選択スイッチ１３は、列選択信号ＣＳＷ０、ＣＳＷ１に従い、２対のビット線対（例えば、ＢＬ０／ＮＢＬ０、ＢＬ１／ＮＢＬ１）と、グローバルデータ線対（例えば、ＤＬ０／ＮＤＬ０）との接続状態を切り換える。データ線選択スイッチ２１、２２および列選択スイッチ１３によって、４個のメモリセル１１のうちから１個のメモリセルが選択され、選択されたメモリセルと入出力端子ＤＩＮ、ＤＯＵＴとの間のデータ転送が可能となる。なお、これらのスイッチは、与えられた制御信号が活性状態であるときに接続状態となり、制御信号が非活性状態であるときに開放状態になるものとする。

半導体記憶装置１は、データ線対をプリチャージするために、入出力信号１ビットごとに２個のプリチャージ回路３１、３２を備えている。プリチャージ回路３１、３２は、いずれも、プリチャージ制御信号ＥＱＤＬに従い、信号線をプリチャージする。より詳細には、プリチャージ回路３１は、グローバルデータ線対ＤＬ０／ＮＤＬ０に対応して設けられ、プリチャージ制御信号ＥＱＤＬに従い、主にグローバルデータ線対ＤＬ０／ＮＤＬ０をプリチャージする。一方、プリチャージ回路３２は、グローバルデータ線対ＤＬ１／ＮＤＬ１に対応して設けられ、プリチャージ制御信号ＥＱＤＬに従い、主にグローバルデータ線対ＤＬ１／ＮＤＬ１をプリチャージする。半導体記憶装置１は、グローバルデータ線対に対応したプリチャージ回路のみを備え、ローカルデータ線対に対応したプリチャージ回路を備えていない。このため、ローカルデータ線対ＬＤＬ／ＮＬＤＬのプリチャージは、後述するように、プリチャージ回路３１、３２によって行われる。

図２を参照して、半導体記憶装置１におけるデータ線のプリチャージ方式について説明する。ここでは、時刻Ｔａにおいて、メモリセルＭ０（ワード線ＷＬ０とビット線対ＢＬ０／ＮＢＬ０との交点に配置されたメモリセル１１）に対してデータ「０」を書き込むＷＲＩＴＥコマンドが入力され、時刻Ｔｂにおいて、メモリセルＭ３（ワード線ＷＬ０とビット線対ＢＬ３／ＮＢＬ３との交点に配置されたメモリセル１１）からデータを読み出すＲＥＡＤコマンドが入力された場合について説明する。なお、以下に示すタイミングチャート（図３、図５、図７）は、いずれも、上記と同様に２種類のコマンドが入力された場合についてのものである。

時刻Ｔａより前では、半導体記憶装置１は、コマンド待機状態にある。コマンド待機状態では、データ線選択信号ＤＬＳＷ０、ＤＬＳＷ１は活性状態（ローレベル）に、列選択信号ＣＳＷ０、ＣＳＷ１は非活性状態（ローレベル）に制御される。これにより、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１は、互いに接続される。一方、グローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１は、ビット線対ＢＬ０／ＮＢＬ０〜ＢＬ３／ＮＢＬ３とは切り離される。また、コマンド待機状態では、プリチャージ制御信号ＥＱＤＬは、活性状態（ローレベル）に制御される。したがって、コマンド待機状態では、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１は、互いに接続された状態で、プリチャージ回路３１、３２によって一括してハイレベルにプリチャージされる。

時刻ＴａにＷＲＩＴＥコマンドが入力されると、半導体記憶装置１は、コマンド待機状態からコマンド実行状態に遷移する。この場合、プリチャージ制御信号ＥＱＤＬは非活性状態（ハイレベル）に変化し、これに伴い、プリチャージ回路３１、３２は動作を停止する。したがって、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１のプリチャージは解除され、これらの信号線は入力データを書き込み可能な状態となる。

ＷＲＩＴＥコマンドで指定されたアドレスをデコードした結果、コマンド実行に必要なデータ線選択信号ＤＬＳＷ０は活性状態（ローレベル）を維持するが、それ以外のデータ線選択信号ＤＬＳＷ１は非活性状態（ハイレベル）に変化する。また、コマンド実行に必要な列選択信号ＣＳＷ０は活性状態（ハイレベル）に変化するが、それ以外の列選択信号ＣＳＷ１は非活性状態（ローレベル）を維持する。これに加えて、ワード線ＷＬ０が活性状態に変化するので、メモリセルＭ０はビット線対ＢＬ０／ＮＢＬ０に接続される。これにより、メモリセルＭ０に記憶されていたデータ（例えば「１」）は、センスアンプ１２で増幅された後に、ビット線対ＢＬ０／ＮＢＬ０上に読み出される。ライトバッファ２３は、ビット線対ＢＬ０／ＮＢＬ０上に読み出されたデータ「１」を、ＷＲＩＴＥコマンドで指定されたデータ「０」に書き換える。この時点で、半導体記憶装置１は、書き込み処理を完了する。

メモリセルＭ０に対する書き込みを行っている間、コマンド実行に不要なグローバルデータ線対ＤＬ１／ＮＤＬ１は、列選択スイッチ１３を介して、ビット線対ＢＬ２／ＮＢＬ２に対応したセンスアンプ１２に接続されている。このため、このセンスアンプ１２は、ワード線ＷＬ０とビット線対ＢＬ２／ＮＢＬ２との交点に設けられたメモリセル１１（以下、メモリセルＭ２という）からビット線対ＢＬ２／ＮＢＬ２上に読み出されたデータを、グローバルデータ線対ＤＬ１／ＮＤＬ１の配線負荷を含めて増幅する。

書き込み処理が完了した後、データ線選択信号ＤＬＳＷ０、ＤＬＳＷ１および列選択信号ＣＳＷ０、ＣＳＷ１は、コマンド待機状態と同じ値に戻る。より詳細には、データ線選択信号ＤＬＳＷ１は活性状態（ローレベル）に、列選択信号ＣＳＷ０は非活性状態（ローレベル）に変化する。また、データ線選択信号ＤＬＳＷ１の変化とほぼ同時に、プリチャージ制御信号ＥＱＤＬは、活性状態（ハイレベル）に変化する。これにより、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１は、互いに接続された状態で、プリチャージ回路３１、３２によって一括してプリチャージされる。

次に、時刻ＴｂにＲＥＡＤコマンドが入力されると、半導体記憶装置１は、ＷＲＩＴＥコマンド入力時と同様に、コマンド待機状態からコマンド実行状態に遷移する。この場合も、プリチャージ制御信号ＥＱＤＬは非活性状態に変化し、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１のプリチャージは解除される。

ＲＥＡＤコマンドで指定されたアドレスをデコードした結果、コマンド実行に必要なデータ線選択信号ＤＬＳＷ１は活性状態（ローレベル）を維持するが、それ以外のデータ線選択信号ＤＬＳＷ０は非活性状態（ハイレベル）に変化する。また、コマンド実行に必要な列選択信号ＣＳＷ１は活性状態（ハイレベル）に変化するが、それ以外の列選択信号ＣＳＷ０は非活性状態（ローレベル）を維持する。これに加えて、ワード線ＷＬ０が活性状態に変化するので、メモリセルＭ３はビット線対ＢＬ３／ＮＢＬ３に接続される。これにより、メモリセルＭ３に記憶されていたデータ（例えば「０」）は、センスアンプ１２で増幅された後に、ビット線対ＢＬ３／ＮＢＬ３上に読み出される。このデータは、グローバルデータ線対ＤＬ１／ＮＤＬ１およびローカルデータ線対ＬＤＬ／ＮＬＤＬ上を伝送され、リードアンプ２４に到達する。リードアンプ２４は、メモリセルＭ３から読み出されたデータを再び増幅し、出力端子ＤＯＵＴから出力する。この時点で、半導体記憶装置１は、読み出し処理を完了する。

読み出し処理が完了した後、書き込み処理完了時と同様に、データ線選択信号ＤＬＳＷ０は活性状態（ローレベル）に、列選択信号ＣＳＷ１は非活性状態（ローレベル）に変化する。また、データ線選択信号ＤＬＳＷ０の変化とほぼ同時に、プリチャージ制御信号ＥＱＤＬは活性状態（ハイレベル）に変化する。これにより、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１は、互いに接続された状態で、プリチャージ回路３１、３２によって一括してプリチャージされる。

以上に示すように、本実施形態に係る半導体記憶装置１は、グローバルデータ線対に対応したプリチャージ回路を備えているが、ローカルデータ線対に対応したプリチャージ回路を備えていない。また、コマンド待機状態では、データ線選択スイッチ２１、２２は接続状態にあり、プリチャージ回路３１、３２はプリチャージ動作を行う。これにより、コマンド待機状態において、ローカルデータ線対およびグローバルデータ線対は、互いに接続された状態で一括してプリチャージされる。したがって、半導体記憶装置１によれば、ローカルデータ線対に対応したプリチャージ回路を備えることなく、ローカルデータ線対およびグローバルデータ線対を正しくプリチャージすることができる。よって、ローカルデータ線対に対応したプリチャージ回路の分だけ、周辺回路のレイアウト面積を削減することができる。例えば、０．１３μｍプロセスを用いて試作した、ある半導体記憶装置では、従来の半導体記憶装置と比べて、周辺回路のレイアウト面積を約１０％削減することができた。

また、半導体記憶装置１では、ローカルデータ線対は、複数のグローバルデータ線対に対応して設けられており、グローバルデータ線対に対応して設けられた複数のプリチャージ回路によってプリチャージされる。したがって、１個のプリチャージ回路によってローカルデータ線対をプリチャージする場合よりも、プリチャージの際の負荷を軽減し、プリチャージ期間のオーバーヘッドを削減することができる。また、プリチャージ回路を削減することにより、プリチャージ制御信号の本数を減らせるので、半導体記憶装置の消費電力を削減することもできる。

また、半導体記憶装置１では、コマンド実行状態においては、データ線選択信号ＤＬＳＷ０、ＤＬＳＷ１のうち、コマンド実行に必要なほうの信号は活性状態を維持するので、データ線選択スイッチ２１、２２が接続状態に変化した後、ライトバッファ２３あるいはリードアンプ２４が活性化するまでの間に、タイミングマージンを設ける必要がない。したがって、コマンド入力からデータ出力までのアクセス時間を短縮することができる。例えば、０．１３μｍプロセスを用いて試作した上記半導体記憶装置では、従来の半導体記憶装置と比べて、アクセス時間を約５％短縮することができた。

次に、図３を参照して、データ線の別のプリチャージ方式について説明する。図３に示すプリチャージ方式を採用した場合、半導体記憶装置１では、リードアンプ２４がデータの取り込みを行っている間、データ線選択スイッチ２１、２２のうちＲＥＡＤコマンド実行に不要なスイッチは、開放状態となる。図３において、時刻Ｔｂより前の時間帯（すなわち、コマンド待機状態、および、ＷＲＩＴＥコマンド実行状態）では、各信号線は図２と同じように変化するので、ここではその説明を省略する。

時刻ＴｂにＲＥＡＤコマンドが入力さると、読み出し完了までは、各信号線は、図２と同じように変化する。すなわち、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１のプリチャージは、解除される。ＲＥＡＤコマンドで指定されたアドレスをデコードした結果、データ線選択信号ＤＬＳＷ０は非活性状態に、列選択信号ＣＳＷ１は活性状態に変化する。また、ワード線ＷＬ０が活性状態に変化するので、メモリセルＭ３はビット線対ＢＬ３／ＮＢＬ３に接続される。これにより、メモリセルＭ３に記憶されていたデータ（例えば「０」）は、センスアンプ１２で増幅された後に、ビット線対ＢＬ３／ＮＢＬ３上に読み出され、グローバルデータ線対ＤＬ１／ＮＤＬ１およびローカルデータ線対ＬＤＬ／ＮＬＤＬ上を経由してリードアンプ２４に到達する。リードアンプ２４は、このデータを再び増幅し、出力端子ＤＯＵＴから出力する。

図３に示すプリチャージ方式では、リードアンプ２４が活性化され、データの取り込みを開始するのとほぼ同時に、データ線選択信号ＤＬＳＷ１は非活性状態（ハイレベル）に、列選択信号ＣＳＷ１も非活性状態（ローレベル）に変化し、プリチャージ制御信号ＥＱＤＬは活性状態（ローレベル）に変化する。このとき、データ線選択信号ＤＬＳＷ０は非活性状態（ハイレベル）を維持しているので、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１は、互いに切り離された状態となる。したがって、プリチャージ回路３１はグローバルデータ線対ＤＬ０／ＮＤＬ０のみを、プリチャージ回路３２はグローバルデータ線対ＤＬ１／ＮＤＬ１のみをそれぞれプリチャージする。

次に、リードアンプ２４がデータの取り込みを完了した後、データ線選択信号ＤＬＳＷ０、ＤＬＳＷ１は、再び活性状態（ローレベル）に変化する。これにより、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１は、互いに接続された状態となり、プリチャージ回路３１、３２は、主にローカルデータ線対ＬＤＬ／ＮＬＤＬをプリチャージする。このように図３に示すプリチャージ方式では、ローカルデータ線対ＬＤＬ／ＮＬＤＬとグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１とは、別の時間帯でプリチャージされる。

以上に示すように、図３に示すプリチャージ方式を採用した場合、半導体記憶装置１では、リードアンプ２４がデータの取り込みを行っている間、データ線選択スイッチ２１、２２のうちＲＥＡＤコマンド実行に不要なスイッチは、開放状態となる。このようにグローバルデータ線の配線負荷を低減した状態でデータの取り込みを行うことにより、リードアンプ２４におけるデータラッチ時間を短縮することができる。

また、リードアンプ２４がデータ出力を行っている間に、グローバルデータ線対をプリチャージすることにより、グローバルデータ線対のプリチャージ時間をアクセス時間に吸収することができる。特に、グローバルデータ線の負荷が重く、ローカルデータ線の負荷が軽くなるようにデータ線を分割した場合には、この効果は顕著なものとなる。また、ローカルデータ線対とグローバルデータ線対のプリチャージ期間をずらすことにより、プリチャージに必要な電流のピーク値を分散することができる。したがって、局所的な電源ドロップによる動作不具合を防止することもできる。

なお、図３に示すプリチャージ方式では、リードアンプ２４の活性化とほぼ同時に、データ線選択信号ＤＬＳＷ０、ＤＬＳＷ１が非活性状態に変化することとしたが、データ出力が完了するまでにグローバルデータ線対がプリチャージされ、かつ、ローカルデータ線対とグローバルデータ線対とが別の時間帯にプリチャージされる限り、データ線選択信号ＤＬＳＷ０、ＤＬＳＷ１は、図３に示すタイミング以外のタイミングで変化してもよい。

なお、本実施形態では、図２および図３に示すプリチャージ方式において、データ線をハイレベルにプリチャージすることとしたが、データ線をローレベルにプリチャージしてもよく、あるいは、データ線に対して１／２・Ｈプリチャージを実行してもよい。

また、本実施形態では、２対のグローバルデータ線対に対応して１対のローカルデータ線対を設けることとしたが、例えば、４対のグローバルデータ線対に対応して１対のローカルデータ線対を設けてもよい。また、グローバルデータ線対とローカルデータ線対の配線負荷が比較的小さい場合には、複数のグローバルデータ線対に対応して１個のプリチャージ回路を設けてもよい。例えば、２対のグローバルデータ線対に対応して１個のプリチャージ回路を設ければ、プリチャージ回路をさらに削減することができる。

また、本実施形態では、データ線選択スイッチ２１、２２およびプリチャージ回路３１、３２は、同一電導型のトランジスタ（図１では、Ｐチャネルトランジスタ）によって構成されている。このように、同一電導型のトランジスタを使用することにより、素子分離領域が不要となるので、周辺回路のレイアウト面積を小さくすることができる。なお、データ線選択スイッチ２１、２２およびプリチャージ回路３１をＮチャネルトランジスタで構成してもよく、データ線選択スイッチ２１、２２をＣＭＯＳで構成してもよいことは言うまでもない。

（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体記憶装置の構成を示す図である。図４に示す半導体記憶装置２は、第１の実施形態に係る半導体記憶装置１（図１）からプリチャージ回路３１、３２を削除し、プリチャージ回路３３を追加したものである。本実施形態の構成要素のうち、第１の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。

半導体記憶装置２は、データ線対をプリチャージするために、入出力信号１ビットごとに１個のプリチャージ回路３３を備えている。プリチャージ回路３３は、ローカルデータ線対ＬＤＬ／ＮＬＤＬに対応して設けられ、プリチャージ制御信号ＥＱＤＬに従い、信号線をプリチャージする。半導体記憶装置２は、ローカルデータ線対に対応したプリチャージ回路のみを備え、グローバルデータ線対に対応したプリチャージ回路を備えていない。このため、グローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１のプリチャージは、後述するように、プリチャージ回路３３によって行われる。

図５を参照して、半導体記憶装置２におけるデータ線のプリチャージ方式について説明する。半導体記憶装置２では、書き込み完了後および読み出し完了後に、データ線選択信号ＤＬＳＷ０、ＤＬＳＷ１が、時分割で一時的に活性状態になる。書き込み完了時の動作と読み出し完了時の動作は同じであるので、以下では、書き込み完了時の動作について説明する。

書き込みが完了した後、まず、列選択信号ＣＳＷ０が非活性状態（ローレベル）に変化する。次に、データ線選択信号ＤＬＳＷ０が非活性状態（ハイレベル）に、データ線選択信号ＤＬＳＷ１が活性状態（ローレベル）に変化し、これとほぼ同時に、プリチャージ制御信号ＥＱＤＬが活性状態（ローレベル）に変化する。これにより、グローバルデータ線対ＤＬ１／ＮＤＬ１は、ローカルデータ線対ＬＤＬ／ＮＬＤＬに接続され、グローバルデータ線対ＤＬ０／ＮＤＬ０は、ローカルデータ線対ＬＤＬ／ＮＬＤＬから切り離される。したがって、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ１／ＮＤＬ１は、互いに接続された状態で、プリチャージ回路３３によって一括してプリチャージされる。これに対して、グローバルデータ線対ＤＬ０／ＮＤＬ０は、この時点ではプリチャージされない。

ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ１／ＮＤＬ１を所定時間だけプリチャージした後、データ線選択信号ＤＬＳＷ０は活性状態（ローレベル）に、データ線選択信号ＤＬＳＷ１は非活性状態（ハイレベル）に変化する。これにより、グローバルデータ線対ＤＬ０／ＮＤＬ０は、ローカルデータ線対ＬＤＬ／ＮＬＤＬに接続され、グローバルデータ線対ＤＬ１／ＮＤＬ１は、ローカルデータ線対ＬＤＬ／ＮＬＤＬから切り離される。したがって、これ以降、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０は、互いに接続された状態で、プリチャージ回路３３によって一括してプリチャージされる。この間、グローバルデータ線対ＤＬ１／ＮＤＬ１は、プリチャージされた状態を維持する。

ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０を所定時間だけプリチャージした後、データ線選択信号ＤＬＳＷ１は活性状態（ローレベル）に変化する。これにより、半導体記憶装置２は、コマンド待機状態に戻る。コマンド待機状態では、必要であれば、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１は、互いに接続された状態で、プリチャージ回路３３によって一括してプリチャージされる。

以上に示すように、本実施形態に係る半導体記憶装置２は、ローカルデータ線対に対応したプリチャージ回路を備えているが、グローバルデータ線対に対応したプリチャージ回路を備えていない。また、コマンド待機状態では、データ線選択スイッチ２１、２２は接続状態にあり、プリチャージ回路３３はプリチャージ動作を行う。このため、半導体記憶装置２では、コマンド待機状態において、ローカルデータ線対およびグローバルデータ線対は、互いに接続された状態で一括してプリチャージされる。したがって、半導体記憶装置２によれば、グローバルデータ線対に対応したプリチャージ回路を備えることなく、ローカルデータ線対およびグローバルデータ線対を正しくプリチャージすることができる。よって、グローバルデータ線対に対応したプリチャージ回路の分だけ、周辺回路のレイアウト面積を削減することができる。

また、一般に半導体記憶装置をレイアウトするときに、プリチャージ回路のワード線方向のサイズがボトルネックとなって、最小のビット線ピッチ（この値は、メモリセルのサイズ等によって定まる）でビット線を配置できないことがある。ところが、半導体記憶装置２に含まれるプリチャージ回路の個数は、従来の半導体記憶装置（図１２）の１／３以下に削減されているので、従来の半導体記憶装置ではプリチャージ回路のサイズが問題となる場合でも、半導体記憶装置２ではプリチャージ回路のサイズが問題にならず、最小のビット線ピッチでビット線を配置することが可能となる。このように、周辺回路のレイアウト面積をプリチャージ回路の分だけ削減するだけでなく、ビット線ピッチを狭くして、メモリアレイの面積を大幅に削減することも可能となる。

また、半導体記憶装置２は、コマンド実行状態からコマンド待機状態に遷移する前に、グローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１を時分割でプリチャージする。これにより、１個のプリチャージ回路がローカルデータ線と複数のグローバルデータ線とを一括してプリチャージすることを防止し、従来と同程度の駆動能力を有するプリチャージ回路を使用することができる。また、同時にプリチャージされるデータ線の配線負荷を削減し、ピーク電流増加による電圧降下を抑制することができる。

なお、半導体記憶装置２では、グローバルデータ線対を時分割でプリチャージすることとしたが、グローバルデータ線対の配線負荷がプリチャージ回路の能力に対してそれほど大きくない場合には、必ずしも、グローバルデータ線対を時分割でプリチャージする必要はない。また、この場合、コマンド実行状態からコマンド待機状態に遷移する前に、ローカルデータ線対およびグローバルデータ線対を互いに切り離した状態で、先にローカルデータ線対のみをプリチャージし、その後に、ローカルデータ線対およびグローバルデータ線対を互いに接続した状態で、すべてのグローバルデータ線対を一括してプリチャージしてもよい。また、第１の実施形態と同様に、データ線をローレベルにプリチャージしてもよく、あるいは、データ線に対して１／２・Ｈプリチャージを実行してもよい。

（第３の実施形態）
図６は、本発明の第３の実施形態に係る半導体記憶装置の構成を示す図である。図６に示す半導体記憶装置３は、第１の実施形態に係る半導体記憶装置１（図１）に論理ゲート４１を追加し、プリチャージ回路３１、３２を異なるプリチャージ制御信号で制御することとしたものである。本実施形態の構成要素のうち、第１の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。

半導体記憶装置３は、データ線対をプリチャージするために、入出力信号１ビットごとに２個のプリチャージ回路３１、３２を備えている。本実施形態では、第１の実施形態とは異なり、プリチャージ回路３１、３２は、互いに異なる２本のプリチャージ制御信号に従い、信号線をプリチャージする。より詳細には、プリチャージ回路３１は、プリチャージ制御信号ＥＱＤＬ０に従い、主にグローバルデータ線対ＤＬ０／ＮＤＬ０をプリチャージする。プリチャージ回路３２は、プリチャージ制御信号ＥＱＤＬ１に従い、主にグローバルデータ線対ＤＬ１／ＮＤＬ１をプリチャージする。ローカルデータ線対ＬＤＬ／ＮＬＤＬのプリチャージは、第１の実施形態と同様に、プリチャージ回路３１、３２によって行われる。

論理ゲート４１は、列選択スイッチ１３の制御信号ＹＷ０〜ＹＷ３を出力する。例えば、制御信号ＹＷ０は、データ線選択信号ＤＬＳＷ０の否定と列選択信号ＣＳＷ０の論理積であり、ビット線対ＢＬ０／ＮＢＬ０に対応した列選択スイッチ１３の制御信号となる。制御信号ＹＷ１〜ＹＷ３も、これと同様である。したがって、列選択スイッチ１３は、列選択信号が活性状態（ハイレベル）で、かつ、データ線選択信号が活性状態（ローレベル）であるときに接続状態となり、それ以外のときは開放状態となる。

図７を参照して、半導体記憶装置３におけるデータ線のプリチャージ方式について説明する。図７に示すプリチャージ方式では、プリチャージ制御信号ＥＱＤＬ０は、グローバルデータ線対ＤＬ０／ＮＤＬ０を必要とするコマンドの実行時（この例では、メモリセルＭ０に対するＷＲＩＴＥコマンド実行時）に非活性状態（ハイレベル）となり、それ以外の時には活性状態（ローレベル）となる。プリチャージ制御信号ＥＱＤＬ１は、グローバルデータ線対ＤＬ１／ＮＤＬ１を必要とするコマンドの実行時（この例では、メモリセルＭ３に対するＲＥＡＤコマンド実行時）に非活性状態（ハイレベル）となり、それ以外の時には活性状態（ローレベル）となる。

また、制御信号ＹＷ０は、ビット線対ＢＬ０／ＮＢＬ０に接続されたメモリセル１１に対するコマンド実行時（この例では、メモリセルＭ０に対するＷＲＩＴＥコマンド実行時）において、列選択信号ＣＳＷ０が活性状態（ハイレベル）であるときに限り、活性状態（ハイレベル）となる。制御信号ＹＷ３は、ビット線対ＢＬ３／ＮＢＬ３に接続されたメモリセル１１に対するコマンド実行時（この例では、メモリセルＭ３に対するＲＥＡＤコマンド実行時）において、列選択信号ＣＳＷ１が活性状態（ハイレベル）であるときに限り、活性状態（ハイレベル）となる。なお、この例では、制御信号ＹＷ１、ＹＷ２は、コマンド待機状態およびコマンド実行状態のいずれにおいても、非活性状態（ローレベル）を維持する。

図７において、時刻Ｔａより前のコマンド待機状態では、各信号線は、図２と同じ値に制御される。コマンド待機状態では、プリチャージ制御信号ＥＱＤＬ０、ＥＱＤＬ１は、いずれも、活性状態（ローレベル）に制御される。

時刻ＴａにＷＲＩＴＥコマンドが入力されると、プリチャージ制御信号ＥＱＤＬ０、ＥＱＤＬ１および制御信号ＹＷ０〜ＹＷ３を除く各信号線は、図２と同じように変化する。また、プリチャージ制御信号ＥＱＤＬ０は、図２に示すプリチャージ制御信号ＥＱＤＬと同じように変化し、制御信号ＹＷ０は、図２に示す列選択信号ＣＳＷ０と同じように変化する。したがって、半導体記憶装置３は、第１の実施形態と同様に、入力端子ＤＩＮから入力されたデータをメモリセルＭ０に書き込むことができる。

この間、制御信号ＹＷ１〜ＹＷ３は、非活性状態（ローレベル）を維持し、プリチャージ制御信号ＥＱＤＬ１は、活性状態（ローレベル）を維持する。したがって、コマンド実行に不要なグローバルデータ線対ＤＬ１／ＮＤＬ１は、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびセンスアンプ１２から切り離されたまま、プリチャージされた状態を維持している。書き込み処理を完了し、制御信号ＹＷ０が非活性状態（ローレベル）に変化した後に、データ線選択信号ＤＬＳＷ１は活性状態（ローレベル）に変化し、プリチャージ制御信号ＥＱＤＬ０も活性状態（ローレベル）に変化する。これにより、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１は、次のコマンドに備えて、プリチャージされる。

時刻ＴｂにＲＥＡＤコマンドが入力されると、ＷＲＩＴＥコマンド入力時と同様に、プリチャージ制御信号ＥＱＤＬ０、ＥＱＤＬ１および制御信号ＹＷ０〜ＹＷ３を除く各信号線は、図２と同じように変化する。また、プリチャージ制御信号ＥＱＤＬ１は、図２に示すプリチャージ制御信号ＥＱＤＬと同じように変化し、制御信号ＹＷ３は、図２に示す列選択信号ＣＳＷ１と同じように変化する。したがって、半導体記憶装置３は、第１の実施形態と同様に、メモリセルＭ３から読み出したデータを出力端子ＤＯＵＴから出力することができる。

この間、制御信号ＹＷ０〜ＹＷ２は、非活性状態（ローレベル）を維持し、プリチャージ制御信号ＥＱＤＬ０は、活性状態（ローレベル）を維持する。したがって、コマンド実行に不要なグローバルデータ線対ＤＬ０／ＮＤＬ０は、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびセンスアンプ１２から切り離されたまま、プリチャージされた状態を維持している。読み出し処理を完了し、制御信号ＹＷ３が非活性状態（ローレベル）に変化した後に、データ線選択信号ＤＬＳＷ０は活性状態（ローレベル）に変化し、プリチャージ制御信号ＥＱＤＬ１も活性状態（ローレベル）に変化する。これにより、ローカルデータ線対ＬＤＬ／ＮＬＤＬおよびグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１は、次のコマンドに備えて、プリチャージされる。

以上に示すように、本実施形態に係る半導体記憶装置３では、アクセス対象となるメモリセルのアドレス情報に応じて、センスアンプ１２とグローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１との接続状態が制御される。これにより、コマンド実行に必要なセンスアンプ１２だけを選択的に動作させて、センスアンプ１２を流れる電流を削減することができる。また、半導体記憶装置３では、コマンド実行に不要なデータ線はプリチャージされた状態を維持するので、コマンド実行に不要なデータ線のプリチャージ電流を削減することができる。これらのことから、半導体記憶装置の消費電力を削減することができる。

近年の半導体記憶装置では、大容量化に伴い、データ線の配線負荷は非常に大きくなっている。例えば、０．１３μｍプロセスを用いた半導体記憶装置では、データ線で消費される電力が、全体の消費電力の半分程度を占めるとも言われている。したがって、データ線で消費される電力を削減することは、半導体記憶装置の性能上、極めて重要である。

また、半導体記憶装置３では、負荷容量の大きいグローバルデータ線のうち、コマンド実行に不要なグローバルデータ線は、電源レベルにプリチャージされている。したがって、このグローバルデータ線は、局所的な平滑容量として機能し、補助的に電圧変動を抑制する役割を果たす。また、コマンド実行に不要なグローバルデータ線は、特定の電圧レベルに固定されているので、コマンド実行に必要なグローバルデータ線のシールド線としても機能する。これにより、グローバルデータ線間のノイズ干渉を抑え、半導体記憶装置の誤動作を防ぐことができる。また、第１の実施形態と同様に、プリチャージ回路の個数を削減することにより、半導体記憶装置の消費電力とレイアウト面積を削減できることは言うまでもない。

図８は、本発明の第３の実施形態の第１変形例に係る半導体記憶装置の構成を示す図である。図８に示す半導体記憶装置４は、図７に示す半導体記憶装置３にクランプ用トランジスタ４２を追加し、プリチャージ回路３１、３２を同じプリチャージ制御信号で制御することとしたものである。半導体記憶装置４の構成要素のうち、半導体記憶装置３と同一の構成要素については、同一の参照符号を付して、説明を省略する。

半導体記憶装置４は、グローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１に対応したクランプ用トランジスタ４２を備えている。クランプ用トランジスタ４２のドレイン端子およびゲート端子は、グローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１に接続され、クランプ用トランジスタ４２のソース端子は、プリチャージ回路３１、３２と同じ電源に接続される。クランプ用トランジスタ４２には、コマンド実行時のデータ転送に影響を与えないように、十分小さい能力を有するトランジスタが使用される。半導体記憶装置４では、クランプ用トランジスタ４２として、Ｐチャネルトランジスタが使用されている。

半導体記憶装置４におけるデータ線のプリチャージ方式は、図７を用いて説明した、半導体記憶装置３におけるデータ線のプリチャージ方式とほぼ同じである。ただし、両者は、以下の点で相違する。半導体記憶装置４では、プリチャージ回路３１、３２は、いずれも、プリチャージ制御信号ＥＱＤＬによって制御される。このため、グローバルデータ線対ＤＬ０／ＮＤＬ０、ＤＬ１／ＮＤＬ１のうち、コマンド実行に不要な信号線対は、ハイインピーダンス状態となる。このハイインピーダンス状態をクランプ用トランジスタ４２でクランプすることにより、コマンド実行に不要なグローバルデータ線の電圧がクランプ用トランジスタ４２の閾値電圧Ｖｔを超えると、当該グローバルデータ線には電流が供給される。したがって、プリチャージ回路３１、３２を異なるタイミングで制御しなくても、コマンド実行に不要なデータ線を、コマンド実行に必要なデータ線のシールド線として機能させることができる。

なお、ここまで、グローバルデータ線対に対応したプリチャージ回路のみを備えた半導体記憶装置に、論理ゲート４１やクランプ用トランジスタ４２を追加した半導体記憶装置について説明してきたが、ローカルデータ線対に対応したプリチャージ回路のみを備えた半導体記憶装置に、論理ゲート４１やクランプ用トランジスタ４２を追加してもよい。図９および図１０に示す半導体記憶装置５、６は、第２の実施形態に係る半導体記憶装置２（図４）に、論理ゲート４１やクランプ用トランジスタ４２を追加したものである。半導体記憶装置５、６は、それぞれ、半導体記憶装置３、４と同様の効果を奏する。

また、以上の説明では、クランプ用トランジスタ４２としてＰチャネルトランジスタを使用することとしたが、データ線のプリチャージ方式に応じて、クランプ用トランジスタ４２としてＮチャネルトランジスタを使用してもよい。また、第１および第２の実施形態と同様に、データ線をローレベルにプリチャージしてもよく、あるいは、データ線に対して１／２・Ｈプリチャージを実行してもよい。

また、半導体記憶装置の容量やビット構成などに応じて、第１〜第３の実施形態の特徴を任意に組み合わせて半導体記憶装置を構成してもてもよいことは言うまでもない。

本発明の半導体記憶装置は、低消費電力かつ小面積という特徴を有するので、ダイナミックランダムアクセスメモリなどの半導体記憶装置や、半導体記憶装置を内蔵した半導体集積回路に利用することができる。特に、消費電力に対する要求が厳しい、モバイル機器用の半導体記憶装置や半導体集積回路としての利用が有用である。

本発明の第１の実施形態に係る半導体記憶装置の構成を示す図 本発明の第１の実施形態に係る半導体記憶装置のタイミングチャート 本発明の第１の実施形態に係る半導体記憶装置の他のタイミングチャート 本発明の第２の実施形態に係る半導体記憶装置の構成を示す図 本発明の第２の実施形態に係る半導体記憶装置のタイミングチャート 本発明の第３の実施形態に係る半導体記憶装置の構成を示す図 本発明の第３の実施形態に係る半導体記憶装置のタイミングチャート 本発明の第３の実施形態の第１変形例に係る半導体記憶装置の構成を示す図 本発明の第３の実施形態の第２変形例に係る半導体記憶装置の構成を示す図 本発明の第３の実施形態の第３変形例に係る半導体記憶装置の構成を示す図 半導体記憶装置の一般的な構成を示す図 従来の半導体記憶装置の構成を示す図 従来の半導体記憶装置のタイミングチャート

符号の説明

１、２、３、４、５、６…半導体記憶装置
１１…メモリセル
１２…センスアンプ
１３…列選択スイッチ
２１、２２…データ線選択スイッチ
２３…ライトバッファ
２４…リードアンプ
３１、３２、３３…プリチャージ回路
４１…論理ゲート
４２…クランプ用トランジスタ

Claims (11)

1. 階層的に構成されたデータ線を備えた半導体記憶装置であって、
   互いに直交する第１および第２の方向に配置された複数のメモリセルと、
   前記第１の方向に並べて配置され、前記第２の方向に並んだ前記メモリセルを一括して選択する複数のワード線と、
   前記第２の方向に並べて配置され、前記第１の方向に並んだ前記メモリセルに共通して接続された複数のビット線と、
   前記ビット線上の信号を増幅する複数のセンスアンプと、
   外部から入力されたデータを前記メモリセルに書き込む書き込み回路と、
   前記メモリセルから読み出されたデータを外部に出力する読み出し回路と、
   一以上の前記ビット線に対応して設けられた複数のグローバルデータ線と、
   二以上の前記グローバルデータ線に対応して設けられ、前記書き込み回路および前記読み出し回路に接続されたローカルデータ線と、
   前記グローバルデータ線に対応して設けられ、前記グローバルデータ線と前記ローカルデータ線との接続状態を切り換える複数のデータ線選択スイッチと、
   前記グローバルデータ線それぞれに一つずつ設けられ、与えられた制御信号に従って動作する複数のプリチャージ回路とを備え、
   前記プリチャージ回路は、前記ローカルデータ線には設けられておらず、
   コマンド待機状態では、すべての前記データ線選択スイッチは接続状態にあり、すべての前記プリチャージ回路が動作することを特徴とする、半導体記憶装置。
2. コマンド実行状態では、コマンド実行に必要な前記データ線選択スイッチは接続状態を維持し、残余の前記データ線選択スイッチは開放状態となり、すべての前記プリチャージ回路は動作を停止することを特徴とする、請求項１に記載の半導体記憶装置。
3. 読み出しコマンド実行状態では、前記読み出し回路がデータの取り込みを行っている間、読み出しコマンド実行に不要な前記データ線選択スイッチは開放状態となることを特徴とする、請求項２に記載の半導体記憶装置。
4. コマンド実行状態では、コマンド実行に必要な前記データ線選択スイッチは接続状態を維持し、残余の前記データ線選択スイッチは開放状態となり、コマンド実行に必要な前記グローバルデータ線に設けた前記プリチャージ回路は動作を停止し、残余の前記プリチャージ回路は動作を継続することを特徴とする、請求項１に記載の半導体記憶装置。
5. 前記ビット線に対応して設けられ、前記グローバルデータ線と前記ビット線との接続状態を切り換える複数の列選択スイッチをさらに備え、
   コマンド待機状態では、すべての前記列選択スイッチは開放状態となり、
   コマンド実行状態では、コマンド実行に必要な前記列選択スイッチは接続状態となり、残余の前記列選択スイッチは開放状態を維持することを特徴とする、請求項１に記載の半導体記憶装置。
6. 前記グローバルデータ線に対応して、ドレイン端子およびゲート端子が前記グローバルデータ線に接続され、ソース端子が前記プリチャージ回路と同じ電源に接続されたクランプ用トランジスタをさらに備え、
   すべての前記プリチャージ回路は、同じタイミングで動作することを特徴とする、請求項５に記載の半導体記憶装置。
7. 前記データ線選択スイッチと前記プリチャージ回路とが、同一電導型のトランジスタによって構成されていることを特徴とする、請求項１に記載の半導体記憶装置。
8. 階層的に構成されたデータ線を備えた半導体記憶装置であって、
   互いに直交する第１および第２の方向に配置された複数のメモリセルと、
   前記第１の方向に並べて配置され、前記第２の方向に並んだ前記メモリセルを一括して選択する複数のワード線と、
   前記第２の方向に並べて配置され、前記第１の方向に並んだ前記メモリセルに共通して接続された複数のビット線と、
   前記ビット線上の信号を増幅する複数のセンスアンプと、
   外部から入力されたデータを前記メモリセルに書き込む書き込み回路と、
   前記メモリセルから読み出されたデータを外部に出力する読み出し回路と、
   一以上の前記ビット線に対応して設けられた複数のグローバルデータ線と、
   二以上の前記グローバルデータ線に対応して設けられ、前記書き込み回路および前記読み出し回路に接続されたローカルデータ線と、
   前記グローバルデータ線に対応して設けられ、前記グローバルデータ線と前記ローカルデータ線との接続状態を切り換える複数のデータ線選択スイッチと、
   前記ローカルデータ線に設けられ、与えられた制御信号に従って動作するプリチャージ回路とを備え、
   前記プリチャージ回路は、前記グローバルデータ線には設けられておらず、
   コマンド待機状態では、すべての前記データ線選択スイッチは接続状態にあり、前記プリチャージ回路が動作することを特徴とする、半導体記憶装置。
9. コマンド実行状態からコマンド待機状態に遷移する前に、前記プリチャージ回路が動作し、すべての前記データ線選択スイッチが時分割で一時的に接続状態となることを特徴とする、請求項８に記載の半導体記憶装置。
10. 前記ビット線に対応して設けられ、前記グローバルデータ線と前記ビット線との接続状態を切り換える複数の列選択スイッチをさらに備え、
    コマンド待機状態では、すべての前記列選択スイッチは開放状態となり、
    コマンド実行状態では、コマンド実行に必要な前記列選択スイッチは接続状態となり、残余の前記列選択スイッチは開放状態を維持することを特徴とする、請求項８に記載の半導体記憶装置。
11. 前記グローバルデータ線に対応して、ドレイン端子およびゲート端子が前記グローバルデータ線に接続され、ソース端子が前記プリチャージ回路と同じ電源に接続されたクランプ用トランジスタをさらに備えた、請求項１０に記載の半導体記憶装置。

Images