JP2002100187A - 半導体メモリ装置 - Google Patents
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Abstract
く、しかも、容易に多ビット化できるようにすることを
最も主要な特徴としている。 【解決手段】たとえば、メモリセルアレイ11を複数個
のサブアレイ12に分割する。各サブアレイ12内の、
各メモリセル13にはワード線WLをそれぞれ接続す
る。また、各メモリセル13の、相補の記憶ノードにつ
ながる端子の一方にはそれぞれローカルビット線14a
を接続し、端子の他方にはそれぞれローカルビット線1
4bを共通に接続する。さらに、複数のサブアレイ12
により2つのサブアレイ群17a,17bを構成し、一
方のサブアレイ群17a,17bのグローバルビット線
16と他方のサブアレイ群17a,17bのローカルビ
ット線14bとを、それぞれ接続してなる構成とされて
いる。
Description
からなるメモリセルアレイと書き込み回路とを有する半
導体メモリ装置に関するもので、特に、SRAM(スタ
ティック型ランダムアクセスメモリ)のメモリセルアレ
イの構成に関するものである。
能の向上の要求とにより、半導体メモリ装置は大容量化
かつ高速化が図られている。特に、マイクロプロセッサ
の動作周波数の向上およびデータビット幅の増大にとも
なって、マイクロプロセッサに内蔵される半導体メモリ
装置には、サイクルタイムの高速化や多ビット化が求め
られている。
ィック型ランダムアクセスメモリ)の構成例を示すもの
である。メモリセルアレイ101には、記憶素子である
メモリセル102がアレイ状に配置されている。メモリ
セルアレイ101には、行方向のワード線WLと列方向
のビット線BL,/BLとが設けられている。すなわ
ち、各メモリセル102の、互いに相補な記憶ノード
は、ワード線WLによって制御されるスイッチング回路
(図示していない)を介して、それぞれ一対のビット線
BL,/BLに接続されている。また、各ビット線B
L,/BLは各書き込み回路・読み出し回路103に、
各ワード線WLはアドレスデコーダ104に、それぞれ
接続されている。アドレス信号が半導体メモリ装置に入
力されると、アドレスデコーダ104によってワード線
WLの1つが選択される。そして、そのワード線WLに
つながるメモリセル102に対し、各書き込み回路・読
み出し回路103により、それぞれにビット線BL,/
BLを介してデータの書き込み/読み出しが行われる。
ビット線BL,/BLに数多くのメモリセル102が接
続される。そのために、メモリセル102の記憶ノード
につながる端子の容量と配線の容量とにより、その容量
負荷は非常に大きくなる。
102には駆動力の弱い小さいサイズのトランジスタが
使われる。したがって、メモリセル102からビット線
BL,/BLには微小な信号しか伝えられない。このた
め、メモリセル102内のスイッチング回路は、N型M
OSFETによるパストランジスタで構成される。ま
た、書き込み回路・読み出し回路103には、ビット線
BL,/BL間の微小振幅差を増幅するセンスアンプが
用いられる。そして、読み出し動作時には、ビット線B
L,/BLがあらかじめ“H”レベルに設定(プリチャ
ージ)される。そのビット線BL,/BLのレベルの変
化として、メモリセル102内のデータの読み出しが行
われる。書き込み動作時においては、書き込みデータに
応じて、あらかじめプリチャージされたビット線BL,
/BLのどちらか一方が接地レベルまで駆動される。こ
うすることによって、メモリセル102内へのデータの
書き込みが行われる。
きいビット線BL,/BLを、1クロックサイクル内に
充放電させる必要がある。特に、書き込み動作と読み出
し動作とが連続する際には、書き込み動作時にビット線
BL,/BLの一方を‘L’レベルに駆動する。その
後、次の読み出し動作が始まるまでの間に、所定の
‘H’レベルまで、ビット線BL,/BLのプリチャー
ジを完了していなければならない。読み出し動作は微小
振幅で動作するために、プリチャージが不完全だと、誤
動作を引き起こす。つまり、ビット線BL,/BLが所
定の‘H’レベルにまで完全に達していないと、読み出
し動作時にビット線BL,/BLのオフセットが生じ、
誤動作の原因となる。半導体メモリ装置における動作周
波数は、このビット線BL,/BLの充放電で決まって
しまう。
装置では、ビット線の容量負荷が大きい。そのために、
ビット線の充放電を短時間に行うことができず、半導体
メモリ装置の動作周波数の向上が困難であった。ビット
線の容量負荷を小さくするには、ビット線に接続される
メモリセルの数を少なくすれば良い。
定とした場合、ビット線の本数を増加させることにな
る。そのため、メモリセル以外の回路が増え、結果的
に、メモリ装置の面積が増大する。
せることなく、ビット線の容量負荷を削減する方法とし
て、ビット線を階層化する方法がある。図7は、従来の
半導体メモリ装置における、メモリセルアレイの他の構
成例を示すものである。この例の場合、メモリセルアレ
イ201は、複数のサブアレイ202に分割されてい
る。ビット線(BL,/BL)は、各サブアレイ202
内でそれぞれのメモリセル203に接続されるローカル
ビット線204と、各サブアレイ202内のローカルビ
ット線204が共通に接続されるグローバルビット線2
05とに階層化されている。ビット線は双方向信号線で
ある。そのため、ローカルビット線204とグローバル
ビット線205との間には、パストランジスタからなる
スイッチング手段206が設けられている。このスイッ
チング手段206は、アドレス信号線207を介して供
給されるアドレス信号(サブアレイ選択用のデコード出
力)によって制御される。メモリアクセスが行われる際
には、図示していないアドレスデコーダによって、メモ
リセル203とそのメモリセル203が含まれるサブア
レイ202とが選択される。また、選択されたサブアレ
イ202内のローカルビット線204が、スイッチング
手段206によってグローバルビット線205に接続さ
れる。そして、データの読み出し動作または書き込み動
作が行われることになる。
ブアレイ202の大きさの分だけ増加する。ところが、
メモリセル203の端子の容量がサブアレイ202の個
数分の1に減少する。そのために、総容量負荷が減り、
動作周波数が向上する。
ル203あたり4本のビット線が必要となる。メモリセ
ル203の大きさは配線ピッチの4倍程度であり、その
うちの1本は電源線として機能する。このことから、こ
の例の半導体メモリ装置を実現するためには、ビット線
に2種類の配線層が必要となってくる。また、ビット線
の容量負荷は削減されるものの、書き込み動作と読み出
し動作が連続する際には、グローバルビット線205の
書き込み動作後のプリチャージを十分に行わなければな
らない。よって、動作周波数が率束されるという問題が
あった。
に別の構成例を示すものである。これは、図7に示した
構成のメモリセルアレイにおいて、グローバルビット線
を書き込み用と読み出し用とに分けて設けた場合の例で
ある。すなわち、このメモリセルアレイ201’の場
合、ローカルビット線204にバッファ回路210を介
して読み出し回路211がつながる、読み出し用グロー
バルビット線212が接続されている。こうして、読み
出し動作時には、読み出し用グローバルビット線212
が駆動されるような、シングルエンド(Single−
end)タイプの構成とすることによって、ビット線の
本数の削減を可能としている。
2)と書き込み用(205)とに分けることで、それぞ
れの動作を、グローバルビット線上で独立して実行でき
る。書き込み動作と読み出し動作とが混在するのは、ロ
ーカルビット線204上のみである。よって、書き込み
動作後のプリチャージが動作周波数に影響するのは、容
量負荷の小さいローカルビット線204のみとなる。ま
た、読み出し動作はCMOSレベルの信号で行われる。
そのために、読み出し用グローバルビット線212のプ
リチャージは、論理値が‘H’レベルになれば良く、先
に説明した他の従来例のように、完全に‘H’レベルに
する必要がない。このため、プリチャージの時間を短縮
でき、動作周波数を向上させることが可能となる。
モリセル203あたり、5本のビット線が必要となる。
そのため、さらにビット線の配線層(階層数)を増やす
か、または、各サブアレイ202内のローカルビット線
204とグローバルビット線205との間にカラムセレ
クタを設けて、グローバルビット線205を2メモリセ
ル単位に配線する必要がある。カラムセレクタを設ける
ようにした場合、2メモリセルで1ビットのデータ幅に
なる。よって、同じセルアレイを用いた場合には、デー
タ幅を半分にしなければならないという欠点があった。
においては、グローバルビット線を読み出し用と書き込
み用とに分けることで、プリチャージの時間を短縮で
き、動作周波数を向上させることが可能となるものの、
1セルあたりのビット線の本数が増えるため、ビット線
の配線層を増やしたり、カラムセレクタを設けるように
した場合には、データ幅を半分にしたりしなければなら
ないという欠点があった。
ト線の本数が増えるのを抑制でき、動作周波数が高く
て、多ビット化が容易に可能な半導体メモリ装置を提供
することを目的としている。
めに、この発明の半導体メモリ装置にあっては、複数個
の記憶素子からなり、前記記憶素子のそれぞれが行方向
に複数のサブアレイに分割されたメモリセルアレイと、
前記各サブアレイ内の、各列の前記記憶素子の、互いに
相補な関係にある一対の記憶ノードの一方にそれぞれ接
続された第1のビット線と、前記各サブアレイ内の、前
記第1のビット線がスイッチング手段を介してそれぞれ
共通に接続される第2のビット線と、前記各サブアレイ
内の、各列の前記記憶素子の、互いに相補な関係にある
一対の記憶ノードの他方にそれぞれ共通に接続された第
3のビット線と、前記第2のビット線と前記第3のビッ
ト線とに接続された書き込み回路とを具備したことを特
徴とする。
線層を増やすことなく、ビット線を容易に階層化できる
ようになる。これにより、ビット線の容量を効果的に削
減することが可能となるものである。
いて図面を参照して説明する。
の実施形態にかかる、半導体メモリ装置(スタティック
型ランダムアクセスメモリ)のメモリセルアレイの構成
例を示すものである。図1において、メモリセルアレイ
11は、行方向に、複数個のサブアレイ12に分割され
ている。各サブアレイ12内には、記憶素子である複数
のメモリセル13が行方向に配置されている。各サブア
レイ12内の、各メモリセル13にはワード線WLがそ
れぞれ接続されている。また、各メモリセル13は、図
2に示すように、互いに相補な関係にある一対の記憶ノ
ードにつながる端子の一方に、それぞれローカルビット
線(第1のビット線)14aが接続されている。そのロ
ーカルビット線14aは、スイッチング手段15をそれ
ぞれ介して、グローバルビット線(第2のビット線)1
6に共通に接続されている。さらに、上記各メモリセル
13の、互いに相補な関係にある一対の記憶ノードにつ
ながる端子の他方には、それぞれローカルビット線(第
3のビット線)14bが共通に接続されている。
3に示すように、パストランジスタ21を用いて構成さ
れている。すなわち、このスイッチング手段15は、ア
ドレス信号線22を介して供給されるアドレス信号(サ
ブアレイ選択用のデコード出力)と、さらにインバータ
回路23を介して供給されるアドレス信号の反転信号と
によって、上記パストランジスタ21の導通/非導通状
態を切り換え制御するように構成されている。なお、ス
イッチング手段15としては、トライステートバッファ
を用いて構成することもできる。
複数(この場合、2つ)のサブアレイ群17a,17b
を構成している。そして、サブアレイ群17aのグロー
バルビット線16と隣接するサブアレイ群17bのロー
カルビット線14bとが、それぞれ接続されている。ま
た、サブアレイ群17aのローカルビット線14bと隣
接するサブアレイ群17bのグローバルビット線16と
が、それぞれ接続されている。さらに、グローバルビッ
ト線16およびローカルビット線14bは、それぞれ、
書き込み回路・読み出し回路18に接続されている。
動作時には、アドレス信号の供給により、あるサブアレ
イ12内の各メモリセル13が活性化される。この場
合、活性化されるメモリセル13が含まれるサブアレイ
12内のスイッチング手段15が導通状態とされる。そ
して、アドレスデコーダ(図示していない)によって選
択されるワード線WLにつながるメモリセル13内の相
補なデータが、それぞれ、ローカルビット線14aとグ
ローバルビット線16およびローカルビット線14bを
介して読み出され、書き込み回路・読み出し回路18へ
と伝えられる。書き込み動作時には、同様に、活性化さ
れるメモリセル13が含まれるサブアレイ12内のスイ
ッチング手段15が導通状態とされた状態において、書
き込み回路・読み出し回路18からグローバルビット線
16とローカルビット線14aおよびローカルビット線
14bを介して、メモリセル13へと書き込みデータが
伝えられる。
時においては、活性化されるメモリセル13が含まれる
サブアレイ12の、そのサブアレイ群におけるグローバ
ルビット線16とは電気的に接続されないグローバルビ
ット線16を有する他のサブアレイ群内の(たとえば、
隣接するサブアレイ群内の)、ある1つのサブアレイ1
2のスイッチング手段15をオンさせるようにしておく
(ただし、そのサブアレイ12内の各メモリセル13は
ワード線WLによってすべてオフ状態とする)。これに
より、2本のビット線14b,16間の容量負荷を略均
等にすることができる。
ット線16の配線の容量は、図6,図7にそれぞれ示し
た従来の半導体メモリ装置(第1,第2の従来例)の場
合とほとんど変わらないが、グローバルビット線16に
直接つながるメモリセル13の数が半分になるので、メ
モリセル13の端子の容量は第1の従来例の約半分にな
り、スイッチング手段15の端子の容量と、サブアレイ
12内で閉じているローカルビット線14aの容量の分
が増えることになる。ただし、スイッチング手段15の
端子の数は、メモリセル13の数に比べれば少なく、そ
の容量は小さくてすむ。また、ローカルビット線14a
もサブアレイ12内で閉じているため、それにつながる
メモリセル13の数は少ない。したがって、ビット線1
4aの容量は小さくてすむ。
存在するような場合、第1の従来例の場合には書き込み
回路・読み出し回路から見たビット線容量は、グローバ
ルビット線の配線容量(256個のメモリセル分の長さ
の配線容量)+グローバルビット線に直接接続される2
56個のメモリセル容量となる。
かる構成の半導体メモリ装置の場合、たとえばサブアレ
イ群が2個、サブアレイが16個で、各サブアレイ内に
メモリセルが16個となるようにメモリセルアレイを構
成した場合には、書き込み回路・読み出し回路から見た
ビット線容量は、グローバルビット線の配線容量(25
6個のメモリセル分の長さの配線容量)+グローバルビ
ット線に直接接続される128個(256/2個)のメ
モリセル容量+グローバルビット線に直接接続される8
個(16/2個)のスイッチング手段の容量+選択され
た1つのサブアレイ内のローカルビット線の容量(第1
の従来例における書き込み回路・読み出し回路から見た
ビット線容量の1/16相当)となる。スイッチング手
段8個分とローカルビット線による容量増加分は、メモ
リセル容量の減少分(256個分の容量から128個分
の容量に半減)に比例して小さくすませられるため、本
発明の第1の実施形態にかかる構成の半導体メモリ装置
における書き込み回路・読み出し回路から見たビット線
容量は、第1の従来例に比して小さくすることができ
る。
容量負荷は、第1の従来例と比べて小さくなり、動作周
波数が向上する。
半導体メモリ装置の場合、1メモリセルあたり3本のビ
ット線14a,14b,16ですむ。しかも、メモリセ
ル幅での配線の本数の増加は1本のみである。そのた
め、メモリセル幅や配線ピッチによっては新たな配線層
を増やすことなく、2層の配線層によりビット線を実現
できる。
ルビット線16とを、たとえば図4に示すように、ビッ
ト線14b,16よりも下層の配線29を用いて交差接
続させるようにした場合には、ビット線14b,16を
1層の配線層により実現することも可能である。このよ
うな構成によれば、必要に応じてビット線を容易に階層
化することができるとともに、ビット線の容量を削減で
き、動作周波数の高い半導体メモリ装置とすることがで
きる。
の実施形態にかかる、半導体メモリ装置(スタティック
型ランダムアクセスメモリ)のメモリセルアレイの構成
例を示すものである。図5において、メモリセルアレイ
31は、行方向に、複数個(この場合、4個)のサブア
レイ32に分割されている。各サブアレイ32内には、
記憶素子である複数のメモリセル(CELL)33が行
方向に配置されている。各サブアレイ32内の、各メモ
リセル33にはワード線WLがそれぞれ接続されてい
る。また、各メモリセル33は、たとえば図2に示した
ように、互いに相補な関係にある一対の記憶ノードにつ
ながる端子の一方に、それぞれローカルビット線(第1
のビット線)34aが接続されている。上記各メモリセ
ル33の、互いに相補な関係にある一対の記憶ノードに
つながる端子の他方には、それぞれローカルビット線
(第3のビット線)34bが共通に接続されている。そ
して、ローカルビット線34aは、書き込み用バッファ
回路35をそれぞれ介して、書き込み用グローバルビッ
ト線(第2のビット線)36に共通に接続されるととも
に、ローカルビット線34bに接続されている。また、
各ローカルビット線34aは、読み出し用バッファ回路
37をそれぞれ介して、読み出し用グローバルビット線
(第4のビット線)38に共通に接続されている。
(この場合、2つ)のサブアレイ群39a,39bを構
成している。そして、サブアレイ群39aの書き込み用
グローバルビット線36と隣接するサブアレイ群39b
のローカルビット線34bとが、それぞれ接続されてい
る。また、サブアレイ群39aのローカルビット線34
bと隣接するサブアレイ群39bの書き込み用グローバ
ルビット線36とが、それぞれ接続されている。さら
に、書き込み用グローバルビット線36およびローカル
ビット線34bの各一端は、それぞれ、書き込み回路4
0に接続されている。また、読み出し用グローバルビッ
ト線38の一端は、読み出し回路41に接続されてい
る。読み出し用グローバルビット線38、書き込み用グ
ローバルビット線36およびローカルビット線34bの
各他端は、それぞれ、プリチャージ回路42に接続され
ている。
ルMOSトランジスタ35a,35b、nチャネルMO
Sトランジスタ35c,35d、および、インバータ回
路35eを有して構成されている。pチャネルMOSト
ランジスタ35aは、ゲートがローカルビット線34b
に接続され、ドレインがローカルビット線34aに接続
され、ソースが電源に接続されている。pチャネルMO
Sトランジスタ35bは、ゲートがローカルビット線プ
リチャージ信号(アドレス信号)線43に接続され、ド
レインがローカルビット線34aに接続され、ソースが
電源に接続されている。nチャネルMOSトランジスタ
35cは、ゲートがローカルビット線プリチャージ信号
(アドレス信号)線43に接続され、ドレインがnチャ
ネルMOSトランジスタ35dのソースに接続され、ソ
ースが接地されている。nチャネルMOSトランジスタ
35dは、ゲートがインバータ回路35eの出力端に接
続され、ドレインがローカルビット線34aに接続さ
れ、ソースがnチャネルMOSトランジスタ35cのド
レインに接続されている。インバータ回路35eは、入
力端が書き込み用グローバルビット線36に接続され、
出力端がnチャネルMOSトランジスタ35dのゲート
に接続されている。
ルMOSトランジスタ37aとインバータ回路37bと
を有して構成されている。nチャネルMOSトランジス
タ37aは、ゲートがインバータ回路37bの出力端に
接続され、ドレインが読み出し用グローバルビット線3
8に接続され、ソースが接地されている。インバータ回
路37bは、入力端がローカルビット線34aに接続さ
れ、出力端がnチャネルMOSトランジスタ37aのゲ
ートに接続されている。
場合、上記書き込み用バッファ回路35のpチャネルM
OSトランジスタ35bと、上記読み出し用バッファ回
路37とによって、トライステートバッファからなるス
イッチング手段が構成されている。
ャネルMOSトランジスタ42a,42b,42cを有
して構成されている。pチャネルMOSトランジスタ4
2aは、ゲートが書き込み用ビット線プリチャージ信号
線44に接続され、ドレインが書き込み用グローバルビ
ット線36に接続され、ソースが電源に接続されてい
る。pチャネルMOSトランジスタ42bは、ゲートが
書き込み用ビット線プリチャージ信号線44に接続さ
れ、ドレインがローカルビット線34bに接続され、ソ
ースが電源に接続されている。pチャネルMOSトラン
ジスタ42cは、ゲートが読み出し用ビット線プリチャ
ージ信号線45に接続され、ドレインが読み出し用グロ
ーバルビット線38に接続され、ソースが電源に接続さ
れている。
カルビット線34a,34bのプリチャージ信号を兼ね
たアドレス信号が‘H’レベルになって、サブアレイ3
2の1つが選択される。すると、書き込み用バッファ回
路35は、書き込み用グローバルビット線36のデータ
に応じて、ローカルビット線34aを駆動する。書き込
み動作では、書き込み回路40が、あらかじめプリチャ
ージされたビット線34a,34bのどちらか一方を
‘L’レベルに駆動する。そして、選択されたメモリセ
ル33は、ローカルビット線34bのみを介するか、ま
たは、グローバルビット線36とローカルビット線34
aとを介して、データの書き込みが行われる。一方、読
み出し動作では、各列のどれか1つのメモリセル33が
ワード線WLによって活性化される。そして、サブアレ
イ32内で閉じられたローカルビット線34aが‘L’
レベルになると、読み出しバッファ回路37は、あらか
じめ‘H’レベルにプリチャージされた読み出し用グロ
ーバルビット線38を‘L’レベルに駆動する。これに
より、サブアレイ32内で閉じられた側のローカルビッ
ト線34aと読み出し用のグローバルビット線38とに
よって、メモリセル33内のデータが読み出され、読み
出し回路41へと伝えられる。
構成の半導体メモリ装置の場合、書き込み動作と読み出
し動作とで別々のグローバルビット線を使用するように
なっている。よって、図8に示した従来の半導体メモリ
装置(第3の従来例)の場合と同様に、書き込み動作と
読み出し動作とが連続したとしても、グローバルビット
線の充放電は別々に行われる。また、読み出し動作に影
響するビット線の負荷容量は、第3の従来例と同じであ
るため、読み出し動作の速度は変わらない。そのため、
動作周波数を率束するようなことはない。
行われるようになっている。したがって、論理的に
‘H’レベルになれば、プリチャージを完全に行わなく
ても良い。これにより、プリチャージの時間を短縮で
き、動作周波数を向上させることができる。
ルあたりのビット線の本数を減らすことが可能となる。
このため、配線層を1つ増やすだけで、容易に構成でき
る。よって、1メモリセルあたり1ビットのデータ幅の
半導体メモリ装置を構成することが可能となり、多ビッ
トで、かつ、高速な半導体メモリ装置を実現できる。
の追加によってビット線の階層化が容易に可能となり、
動作周波数を高くすることができるとともに、多ビット
の半導体メモリ装置とすることができる。
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記(各)実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
(各)実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題(の少なくとも1つ)が解決でき、発明
の効果の欄で述べられている効果(の少なくとも1つ)
が得られる場合には、この構成要件が削除された構成が
発明として抽出され得る。
ば、1セルあたりのビット線の本数が増えるのを抑制で
き、動作周波数が高くて、多ビット化が容易に可能な半
導体メモリ装置を提供できる。
リ装置のメモリセルアレイの構成例を示す概略図。
の一例を示す回路構成図。
グ手段の一例を示す回路構成図。
接続例を示す構成図。
リ装置のメモリセルアレイの構成例を示す概略図。
半導体メモリ装置(第1の従来例)の概略構成図。
レイの構成例(第2の従来例)を示す概略図。
レイの他の構成例(第3の従来例)を示す概略図。
タ 43…ローカルビット線プリチャージ信号(アドレス信
号)線 44…書き込み用ビット線プリチャージ信号線 45…読み出し用ビット線プリチャージ信号線
Claims (7)
- 【請求項1】 複数個の記憶素子からなり、前記記憶素
子のそれぞれが行方向に複数のサブアレイに分割された
メモリセルアレイと、 前記各サブアレイ内の、各列の前記記憶素子の、互いに
相補な関係にある一対の記憶ノードの一方にそれぞれ接
続された第1のビット線と、 前記各サブアレイ内の、前記第1のビット線がスイッチ
ング手段を介してそれぞれ共通に接続される第2のビッ
ト線と、 前記各サブアレイ内の、各列の前記記憶素子の、互いに
相補な関係にある一対の記憶ノードの他方にそれぞれ共
通に接続された第3のビット線と、 前記第2のビット線と前記第3のビット線とに接続され
た書き込み回路とを具備したことを特徴とする半導体メ
モリ装置。 - 【請求項2】 前記第2のビット線と前記第3のビット
線とには、さらに、読み出し回路が接続されてなること
を特徴とする請求項1に記載の半導体メモリ装置。 - 【請求項3】 前記メモリセルアレイ内の前記各サブア
レイは少なくとも第1,第2のサブアレイ群を構成し、 第1のサブアレイ群内の前記第2のビット線は、第2の
サブアレイ群内の前記第3のビット線と接続され、か
つ、第1のサブアレイ群内の前記第3のビット線は、第
2のサブアレイ群内の前記第2のビット線と接続されて
いることを特徴とする請求項1に記載の半導体メモリ装
置。 - 【請求項4】 前記第1のサブアレイ群内の前記第2の
ビット線と前記第2のサブアレイ群内の前記第3のビッ
ト線との接続、および、前記第1のサブアレイ群内の前
記第3のビット線と前記第2のサブアレイ群内の前記第
2のビット線との接続が、互いに交差されていることを
特徴とする請求項3に記載の半導体メモリ装置。 - 【請求項5】 前記スイッチング手段は、アドレス信号
によって制御されるパストランジスタからなることを特
徴とする請求項1に記載の半導体メモリ装置。 - 【請求項6】 前記スイッチング手段は、アドレス信号
によって制御されるトライステートバッファからなるこ
とを特徴とする請求項1に記載の半導体メモリ装置。 - 【請求項7】 前記各サブアレイ内の、前記第1のビッ
ト線がバッファ手段を介してそれぞれ共通に接続される
第4のビット線と、 この第4のビット線に接続された読み出し回路と を具備したことを特徴とする請求項1に記載の半導体メ
モリ装置。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6795326B2 (en) * | 2001-12-12 | 2004-09-21 | Micron Technology, Inc. | Flash array implementation with local and global bit lines |
US7095673B2 (en) | 2004-11-22 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of operating at high speed |
US7301793B2 (en) | 2003-07-02 | 2007-11-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
US7433259B2 (en) | 2005-08-23 | 2008-10-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device having layered bit line structure |
JP2009302567A (ja) * | 2002-08-30 | 2009-12-24 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置 |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7480189B2 (en) * | 2002-09-20 | 2009-01-20 | Intel Corporation | Cross-coupled write circuit |
MXPA05009425A (es) | 2003-03-06 | 2006-02-10 | Botulinum Toxin Res Ass Inc | Tratamiento del dolor facial cronico y cefalea relacionados con la sinusitis con toxina botulinica. |
US6838434B2 (en) | 2003-05-02 | 2005-01-04 | Allergan, Inc. | Methods for treating sinus headache |
KR100532438B1 (ko) * | 2003-05-29 | 2005-11-30 | 삼성전자주식회사 | 리드/스캔 동작 시에 라이트 전용 비트 라인의 부하용량을 감소시키는 반도체 메모리 장치, 및 그 방법 |
JP4342350B2 (ja) * | 2004-03-11 | 2009-10-14 | 株式会社東芝 | 半導体メモリ装置 |
JP4149969B2 (ja) * | 2004-07-14 | 2008-09-17 | 株式会社東芝 | 半導体装置 |
US7327598B2 (en) * | 2004-11-10 | 2008-02-05 | Texas Instruments Incorporated | High performance, low leakage SRAM device and a method of placing a portion of memory cells of an SRAM device in an active mode |
FR2881564B1 (fr) * | 2005-02-02 | 2007-06-01 | St Microelectronics Sa | Circuit integre de memoire, en particulier de memoire sram et procede de fabrication correspondant |
JP2007149176A (ja) * | 2005-11-24 | 2007-06-14 | Toshiba Corp | 半導体記憶装置 |
US7440335B2 (en) * | 2006-05-23 | 2008-10-21 | Freescale Semiconductor, Inc. | Contention-free hierarchical bit line in embedded memory and method thereof |
JP2009116994A (ja) * | 2007-11-08 | 2009-05-28 | Toshiba Corp | 半導体記憶装置 |
US7733724B2 (en) * | 2007-11-30 | 2010-06-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling global bit line pre-charge time for high speed eDRAM |
KR20100035446A (ko) * | 2008-09-26 | 2010-04-05 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 구동 방법 |
CN113129944A (zh) * | 2019-12-31 | 2021-07-16 | 台湾积体电路制造股份有限公司 | 集成电路及其方法 |
DE102020105669A1 (de) | 2019-12-31 | 2021-07-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrierte schaltung |
TWI800880B (zh) * | 2021-08-03 | 2023-05-01 | 円星科技股份有限公司 | 具有改良連線負載的電路模組 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3750002T2 (de) * | 1986-08-15 | 1995-01-12 | Nippon Electric Co | Statischer Direktzugriffspeicher einer Bi-CMOS-Konstruktion. |
DE69329788T2 (de) * | 1992-10-14 | 2001-08-02 | Sun Microsystems Inc | Direktzugriffspeicherentwurf |
US5675529A (en) * | 1995-07-07 | 1997-10-07 | Sun Microsystems, Inc. | Fast access memory array |
JP3579205B2 (ja) | 1996-08-06 | 2004-10-20 | 株式会社ルネサステクノロジ | 半導体記憶装置、半導体装置、データ処理装置及びコンピュータシステム |
US6058065A (en) * | 1998-05-21 | 2000-05-02 | International Business Machines Corporation | Memory in a data processing system having improved performance and method therefor |
-
2000
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-
2001
- 2001-09-13 US US09/950,650 patent/US6515887B2/en not_active Expired - Fee Related
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6795326B2 (en) * | 2001-12-12 | 2004-09-21 | Micron Technology, Inc. | Flash array implementation with local and global bit lines |
US6909636B2 (en) * | 2001-12-12 | 2005-06-21 | Micron Technology, Inc. | Flash array implementation with local and global bit lines |
US6940780B2 (en) * | 2001-12-12 | 2005-09-06 | Micron Technology, Inc. | Flash array implementation with local and global bit lines |
JP2009302567A (ja) * | 2002-08-30 | 2009-12-24 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置 |
US7301793B2 (en) | 2003-07-02 | 2007-11-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
US7095673B2 (en) | 2004-11-22 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of operating at high speed |
US7433259B2 (en) | 2005-08-23 | 2008-10-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device having layered bit line structure |
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