JPH04341009A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04341009A JPH04341009A JP3141333A JP14133391A JPH04341009A JP H04341009 A JPH04341009 A JP H04341009A JP 3141333 A JP3141333 A JP 3141333A JP 14133391 A JP14133391 A JP 14133391A JP H04341009 A JPH04341009 A JP H04341009A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- mos transistor
- gate
- channel mos
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000872 buffer Substances 0.000 claims description 14
- 101000986989 Naja kaouthia Acidic phospholipase A2 CM-II Proteins 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 abstract description 26
- 230000006866 deterioration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に外部電源電圧を降圧した内部電源によって動作
する回路を有する半導体集積回路装置に関する。
し、特に外部電源電圧を降圧した内部電源によって動作
する回路を有する半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路装置として特に集積化の
著しい半導体メモリでは、４メガビットダイナミックＲ
ＡＭまでは電源５Ｖで動作可能であるが、１６メガビッ
トダイナミックＲＡＭ（１６ＭＤＲＡＭ）からは、５Ｖ
電源をそのまま使用すると微細化されたＭＯＳトランジ
スタのゲート酸化膜の信頼性が低下するため、電源電圧
を下げる必要が生じる。
著しい半導体メモリでは、４メガビットダイナミックＲ
ＡＭまでは電源５Ｖで動作可能であるが、１６メガビッ
トダイナミックＲＡＭ（１６ＭＤＲＡＭ）からは、５Ｖ
電源をそのまま使用すると微細化されたＭＯＳトランジ
スタのゲート酸化膜の信頼性が低下するため、電源電圧
を下げる必要が生じる。
【０００３】ところが、５Ｖで動作させることがメモリ
をも含めてほとんどのＩＣで共通になっているので、半
導体メモリだけの電源電圧を下げることは不都合である
。そこで考えられたのが半導体メモリ内部に内部降圧電
源回路を設け、内部回路をこの降圧電源により動作させ
る方式である。
をも含めてほとんどのＩＣで共通になっているので、半
導体メモリだけの電源電圧を下げることは不都合である
。そこで考えられたのが半導体メモリ内部に内部降圧電
源回路を設け、内部回路をこの降圧電源により動作させ
る方式である。
【０００４】１６ＭＤＲＡＭでは内部電源を３．３Ｖに
しているが、ＤＲＡＭの場合、ワード線は昇圧されて約
５．５Ｖになっている。一方、スペック上電源電圧は±
１０％のマージンが認められているので、最高電圧は５
．５Ｖということになる。以上の点からゲート酸化膜は
５．５Ｖに耐えるように設計されていた。
しているが、ＤＲＡＭの場合、ワード線は昇圧されて約
５．５Ｖになっている。一方、スペック上電源電圧は±
１０％のマージンが認められているので、最高電圧は５
．５Ｖということになる。以上の点からゲート酸化膜は
５．５Ｖに耐えるように設計されていた。
【０００５】一方、外部電源は５Ｖのままであるから内
部電源によって生成された出力信号は、５Ｖ回路に適合
するレベルに変換された後にＩＣ外に出力される。
部電源によって生成された出力信号は、５Ｖ回路に適合
するレベルに変換された後にＩＣ外に出力される。
【０００６】図４の（ａ）はこの種用途に用いられる従
来の出力回路の回路図である。同図において、１ａは第
１のレベル変換回路、２ａは第２のレベル変換回路、Ｐ
Ｔはハイ側１次入力端子、ＰＢはロー側１次入力端子、
ＤＴはハイ側２次入力端子、ＤＢはロー側２次入力端子
、ＶＣＣは外部電源（５Ｖ±０．５Ｖ）、ＤＯＵＴ は
外部出力端子、ＧＮＤは接地電源、Ｑ１１、Ｑ１２はそ
れぞれｎチャネルＭＯＳトランジスタである。
来の出力回路の回路図である。同図において、１ａは第
１のレベル変換回路、２ａは第２のレベル変換回路、Ｐ
Ｔはハイ側１次入力端子、ＰＢはロー側１次入力端子、
ＤＴはハイ側２次入力端子、ＤＢはロー側２次入力端子
、ＶＣＣは外部電源（５Ｖ±０．５Ｖ）、ＤＯＵＴ は
外部出力端子、ＧＮＤは接地電源、Ｑ１１、Ｑ１２はそ
れぞれｎチャネルＭＯＳトランジスタである。
【０００７】図４の（ｂ）と図４の（ｃ）はそれぞれ図
４の（ａ）に示す第１のレベル変換回路１ａと第２のレ
ベル変換回路２ａの回路図である。図４の（ｂ）、（ｃ
）において、ＶＩＮＴ は内部電源（３．３Ｖ）、Ｑ１
、Ｑ３、Ｑ７ 、Ｑ９ はｐチャネルＭＯＳトランジ
スタ、Ｑ２ 、Ｑ４ 、Ｑ８ 、Ｑ１０はｎチャネルＭ
ＯＳトランジスタである。このように、従来の第１、第
２のレベル変換回路は、それぞれ内部電源、外部電源で
動作せしめられている２つのＣＭＯＳインバータがカス
ケードに接続されたものである。
４の（ａ）に示す第１のレベル変換回路１ａと第２のレ
ベル変換回路２ａの回路図である。図４の（ｂ）、（ｃ
）において、ＶＩＮＴ は内部電源（３．３Ｖ）、Ｑ１
、Ｑ３、Ｑ７ 、Ｑ９ はｐチャネルＭＯＳトランジ
スタ、Ｑ２ 、Ｑ４ 、Ｑ８ 、Ｑ１０はｎチャネルＭ
ＯＳトランジスタである。このように、従来の第１、第
２のレベル変換回路は、それぞれ内部電源、外部電源で
動作せしめられている２つのＣＭＯＳインバータがカス
ケードに接続されたものである。
【０００８】次に、図４に示された回路の動作について
説明する。第１、第２のレベル変換回路１ａ、２ａはそ
れぞれＣＭＯＳインバータを２段カスケード接続したも
のであるので、これらのレベル変換回路では、それぞれ
１次側入力端子ＰＴ、ＰＢから入力された信号と同相の
信号が２次側入力端子ＤＴ、ＤＢへ出力される。
説明する。第１、第２のレベル変換回路１ａ、２ａはそ
れぞれＣＭＯＳインバータを２段カスケード接続したも
のであるので、これらのレベル変換回路では、それぞれ
１次側入力端子ＰＴ、ＰＢから入力された信号と同相の
信号が２次側入力端子ＤＴ、ＤＢへ出力される。
【０００９】ハイ側１次入力端子ＰＴに“ハイ”が入力
され、ロー側１次入力端子ＰＢに“ロー”が入力される
と、ｎチャネルＭＯＳトランジスタＱ１１がオン、ｎチ
ャネルＭＯＳトランジスタＱ１２がオフとなって、外部
出力端子ＤＯＵＴ からは“ハイ”が出力される。
され、ロー側１次入力端子ＰＢに“ロー”が入力される
と、ｎチャネルＭＯＳトランジスタＱ１１がオン、ｎチ
ャネルＭＯＳトランジスタＱ１２がオフとなって、外部
出力端子ＤＯＵＴ からは“ハイ”が出力される。
【００１０】逆に、ハイ側１次入力端子ＰＴに“ロー”
、ロー側１次入力端子ＰＢに“ハイ”が入力されると、
トランジスタＱ１１がオフ、トランジスタＱ１２がオン
して外部出力端子ＤＯＵＴ からは“ロー”が出力され
る
、ロー側１次入力端子ＰＢに“ハイ”が入力されると、
トランジスタＱ１１がオフ、トランジスタＱ１２がオン
して外部出力端子ＤＯＵＴ からは“ロー”が出力され
る
【００１１】
【発明が解決しようとする課題】上述した従来の出力回
路では、１次側入力端子ＰＴ、ＰＢに“ロー”が入力さ
れたときに、初段のＣＭＯＳインバータの出力レベルは
３．３Ｖとなる。そのため、２段目のＣＭＯＳインバー
タのｐチャネルＭＯＳトランジスタＱ３ 、Ｑ９ を完
全に遮断状態とすることができず、２段目ＣＭＯＳイン
バータに貫通電流が流れる。
路では、１次側入力端子ＰＴ、ＰＢに“ロー”が入力さ
れたときに、初段のＣＭＯＳインバータの出力レベルは
３．３Ｖとなる。そのため、２段目のＣＭＯＳインバー
タのｐチャネルＭＯＳトランジスタＱ３ 、Ｑ９ を完
全に遮断状態とすることができず、２段目ＣＭＯＳイン
バータに貫通電流が流れる。
【００１２】また、ハイ側１次入力端子ＰＴに“ハイ”
、ロー側１次入力端子ＰＢに“ロー”が入力されて外部
出力端子ＤＯＵＴ に“ハイ”が出力されている状態か
ら入力状態が反転すると、ロー側２次入力端子ＤＢのレ
ベルは５Ｖ（±０．５Ｖ）となる。このとき、出力端子
ＤＯＵＴ のレベルは５Ｖ（±０．５Ｖ）から０Ｖに降
下するが若干のオーバシュートがあるため短時間ではあ
るが、ｎチャネルＭＯＳトランジスタＱ１２のゲート酸
化膜には５．５Ｖ以上の電圧が印加される。そのため、
この酸化膜が劣化することになり、集積回路装置の信頼
性が低下する。
、ロー側１次入力端子ＰＢに“ロー”が入力されて外部
出力端子ＤＯＵＴ に“ハイ”が出力されている状態か
ら入力状態が反転すると、ロー側２次入力端子ＤＢのレ
ベルは５Ｖ（±０．５Ｖ）となる。このとき、出力端子
ＤＯＵＴ のレベルは５Ｖ（±０．５Ｖ）から０Ｖに降
下するが若干のオーバシュートがあるため短時間ではあ
るが、ｎチャネルＭＯＳトランジスタＱ１２のゲート酸
化膜には５．５Ｖ以上の電圧が印加される。そのため、
この酸化膜が劣化することになり、集積回路装置の信頼
性が低下する。
【００１３】
【課題を解決するための手段】本発明の半導体集積回路
装置は、入力端子に第１の電源において動作する論理回
路の出力信号が入力され、出力端子が第１の節点に接続
された第１のバッファと、入力端子に第１の電源におい
て動作する論理回路の出力信号が入力され、出力端子が
第２の節点に接続された第２のバッファと、ソース・ド
レインの一方が第１の電源の電圧より高い電圧の第２の
電源に接続され、ソース・ドレインの他方が外部出力端
子に接続され、ゲートが前記第１の節点に接続された第
１のＭＯＳトランジスタと、ソース・ドレインの一方が
前記外部出力端子に接続され、ソース・ドレインの他方
が接地端子に接続され、ゲートが前記第２の節点に接続
された第２のＭＯＳトランジスタと、を具備するもので
あって、前記第１のバッファが、前記第１の電源と接地
間で動作する第１のＣＭＯＳインバータと、前記第２の
電源と接地間で動作する、前記第１のＣＭＯＳインバー
タの出力を受ける第２のＣＭＯＳインバータと、ソース
が前記第２の電源に接続され、ドレインが前記第２のＣ
ＭＯＳインバータのｐチャネルＭＯＳトランジスタのゲ
ートに接続され、ゲートが前記外部出力端子に接続され
たｐチャネルＭＯＳトランジスタと、を有していること
を特徴としている。また、前記第１のＣＭＯＳインバー
タのｐチャネルＭＯＳトランジスタのドレインと前記第
２のＣＭＯＳインバータのｐチャネルＭＯＳトランジス
タのゲートとの間にはゲートが前記第１の電源に接続さ
れたｎチャネルＭＯＳトランジスタを接続することがで
き、さらに前記第２のバッファを前記第１の電源と接地
間でのみ動作するバッファとすることができる。
装置は、入力端子に第１の電源において動作する論理回
路の出力信号が入力され、出力端子が第１の節点に接続
された第１のバッファと、入力端子に第１の電源におい
て動作する論理回路の出力信号が入力され、出力端子が
第２の節点に接続された第２のバッファと、ソース・ド
レインの一方が第１の電源の電圧より高い電圧の第２の
電源に接続され、ソース・ドレインの他方が外部出力端
子に接続され、ゲートが前記第１の節点に接続された第
１のＭＯＳトランジスタと、ソース・ドレインの一方が
前記外部出力端子に接続され、ソース・ドレインの他方
が接地端子に接続され、ゲートが前記第２の節点に接続
された第２のＭＯＳトランジスタと、を具備するもので
あって、前記第１のバッファが、前記第１の電源と接地
間で動作する第１のＣＭＯＳインバータと、前記第２の
電源と接地間で動作する、前記第１のＣＭＯＳインバー
タの出力を受ける第２のＣＭＯＳインバータと、ソース
が前記第２の電源に接続され、ドレインが前記第２のＣ
ＭＯＳインバータのｐチャネルＭＯＳトランジスタのゲ
ートに接続され、ゲートが前記外部出力端子に接続され
たｐチャネルＭＯＳトランジスタと、を有していること
を特徴としている。また、前記第１のＣＭＯＳインバー
タのｐチャネルＭＯＳトランジスタのドレインと前記第
２のＣＭＯＳインバータのｐチャネルＭＯＳトランジス
タのゲートとの間にはゲートが前記第１の電源に接続さ
れたｎチャネルＭＯＳトランジスタを接続することがで
き、さらに前記第２のバッファを前記第１の電源と接地
間でのみ動作するバッファとすることができる。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は本発明の第１の実施例の出
力回路の回路図であり、図１の（ｂ）、図１の（ｃ）は
、それぞれ図１の（ａ）に示す第１、第２のレベル変換
回路１、２の回路図である。図１において、図４の従来
例の部分と同等の部分には同一の参照番号が付されてい
るので、重複した説明は省略する。
て説明する。図１の（ａ）は本発明の第１の実施例の出
力回路の回路図であり、図１の（ｂ）、図１の（ｃ）は
、それぞれ図１の（ａ）に示す第１、第２のレベル変換
回路１、２の回路図である。図１において、図４の従来
例の部分と同等の部分には同一の参照番号が付されてい
るので、重複した説明は省略する。
【００１５】図１の（ｂ）において、Ｑ５ はｐチャネ
ルＭＯＳトランジスタ、Ｑ６ はｎチャネルＭＯＳトラ
ンジスタである。図１の（ｃ）に示されるように、本実
施例において、第２のレベル変換回路では内部電源ＶＩ
ＮＴ と接地電源ＧＮＤ間で２つのＣＭＯＳインバータ
が動作している。
ルＭＯＳトランジスタ、Ｑ６ はｎチャネルＭＯＳトラ
ンジスタである。図１の（ｃ）に示されるように、本実
施例において、第２のレベル変換回路では内部電源ＶＩ
ＮＴ と接地電源ＧＮＤ間で２つのＣＭＯＳインバータ
が動作している。
【００１６】次に、本実施例回路の動作について説明す
る。ハイ側１次入力端子ＰＴに“ロー”、ロー側１次入
力端子ＰＢに“ハイ”が入力されると、図１の（ｂ）に
示す第１のレベル変換回路１においてｐチャネルＭＯＳ
トランジスタＱ１ がオンし、従って、ｎチャネルＭＯ
ＳトランジスタＱ４ がオンする。そのためハイ側２次
入力端子ＤＴのレベルが０ＶとなってｐチャネルＭＯＳ
トランジスタＱ５ がオンし、ｐチャネルＭＯＳトラン
ジスタＱ３ が完全にオフする。従って、本実施例にお
いて電源ＶＣＣ−ＧＮＤ間に貫通電流が流れることはな
くなる。このとき、ｎチャネルＭＯＳトランジスタＱ６
はオフして、トランジスタＱ５ 、Ｑ１ を介して電
源ＶＣＣ−ＶＩＮＴ に電流パスが形成されるのを阻止
している。
る。ハイ側１次入力端子ＰＴに“ロー”、ロー側１次入
力端子ＰＢに“ハイ”が入力されると、図１の（ｂ）に
示す第１のレベル変換回路１においてｐチャネルＭＯＳ
トランジスタＱ１ がオンし、従って、ｎチャネルＭＯ
ＳトランジスタＱ４ がオンする。そのためハイ側２次
入力端子ＤＴのレベルが０ＶとなってｐチャネルＭＯＳ
トランジスタＱ５ がオンし、ｐチャネルＭＯＳトラン
ジスタＱ３ が完全にオフする。従って、本実施例にお
いて電源ＶＣＣ−ＧＮＤ間に貫通電流が流れることはな
くなる。このとき、ｎチャネルＭＯＳトランジスタＱ６
はオフして、トランジスタＱ５ 、Ｑ１ を介して電
源ＶＣＣ−ＶＩＮＴ に電流パスが形成されるのを阻止
している。
【００１７】また、図１の（ｃ）に示す第２のレベル変
換回路２では、ｎチャネルＭＯＳトランジスタＱ８ 、
ｐチャネルＭＯＳトランジスタＱ９ がオンして、ロー
側２次入力端子ＤＢのレベルは３．３Ｖとなるが、この
とき第２のレベル変換回路２においては貫通電流は流れ
ない。よってこのとき、本実施例の出力回路では、ｎチ
ャネルＭＯＳトランジスタＱ１１がオフ、トランジスタ
Ｑ１２がオンして外部出力端子ＤＯＵＴ からは“ロー
”が出力される。外部出力端子ＤＯＵＴ の出力が“ハ
イ”から“ロー”に転じるときオーバシュートがあって
も、トランジスタＱ１２のゲートには高々３．３Ｖが印
加されているにすぎないので、Ｑ１２のゲート酸化膜に
過大な電圧がかかることはなくなる。
換回路２では、ｎチャネルＭＯＳトランジスタＱ８ 、
ｐチャネルＭＯＳトランジスタＱ９ がオンして、ロー
側２次入力端子ＤＢのレベルは３．３Ｖとなるが、この
とき第２のレベル変換回路２においては貫通電流は流れ
ない。よってこのとき、本実施例の出力回路では、ｎチ
ャネルＭＯＳトランジスタＱ１１がオフ、トランジスタ
Ｑ１２がオンして外部出力端子ＤＯＵＴ からは“ロー
”が出力される。外部出力端子ＤＯＵＴ の出力が“ハ
イ”から“ロー”に転じるときオーバシュートがあって
も、トランジスタＱ１２のゲートには高々３．３Ｖが印
加されているにすぎないので、Ｑ１２のゲート酸化膜に
過大な電圧がかかることはなくなる。
【００１８】次に、入力状態が反転して、ハイ側１次入
力端子ＰＴに“ハイ”、ロー側１次入力端子ＰＢに“ロ
ー”が入力されると、第１のレベル変換回路１では、ｎ
チャネルＭＯＳトランジスタＱ２ がオンする。トラン
ジスタＱ２ がオンしたことにより、トランジスタＱ６
のソース電位が０ＶとなってＱ６ がオンに転じ、ま
たトランジスタＱ４ がオフする。その結果、ｐチャネ
ルＭＯＳトランジスタＱ３ がオン、Ｑ５ がオフして
、ハイ側２次出力端子ＤＴのレベルは５Ｖとなる。
力端子ＰＴに“ハイ”、ロー側１次入力端子ＰＢに“ロ
ー”が入力されると、第１のレベル変換回路１では、ｎ
チャネルＭＯＳトランジスタＱ２ がオンする。トラン
ジスタＱ２ がオンしたことにより、トランジスタＱ６
のソース電位が０ＶとなってＱ６ がオンに転じ、ま
たトランジスタＱ４ がオフする。その結果、ｐチャネ
ルＭＯＳトランジスタＱ３ がオン、Ｑ５ がオフして
、ハイ側２次出力端子ＤＴのレベルは５Ｖとなる。
【００１９】このとき、第２のレベル変換回路２の出力
端子（ロー側２次入力端子ＤＢ）のレベルは０Ｖとなる
。よって、このときｎチャネルＭＯＳトランジスタＱ１
１はオン、トランジスタＱ１２はオフとなって、外部出
力端子ＤＯＵＴ からは“ハイ”が出力される。
端子（ロー側２次入力端子ＤＢ）のレベルは０Ｖとなる
。よって、このときｎチャネルＭＯＳトランジスタＱ１
１はオン、トランジスタＱ１２はオフとなって、外部出
力端子ＤＯＵＴ からは“ハイ”が出力される。
【００２０】図２、図３はそれぞれ本発明の第２、第３
の実施例における第１のレベル変換回路１の回路図であ
る。図２の回路では、図１の回路に対し、トランジスタ
Ｑ４ のゲートをトランジスタＱ６ のソース側からド
レイン側へ接続変更し、図３の回路では図１の回路を、
トランジスタＱ１ 、Ｑ２ のドレイン間を分離し、ト
ランジスタＱ５ のドレイン、トランジスタＱ６ のド
レインおよびトランジスタＱ３のゲートの共通接続節点
をトランジスタＱ２ のドレインに接続するように変更
しているが、動作は第１の実施例の場合と同様である。
の実施例における第１のレベル変換回路１の回路図であ
る。図２の回路では、図１の回路に対し、トランジスタ
Ｑ４ のゲートをトランジスタＱ６ のソース側からド
レイン側へ接続変更し、図３の回路では図１の回路を、
トランジスタＱ１ 、Ｑ２ のドレイン間を分離し、ト
ランジスタＱ５ のドレイン、トランジスタＱ６ のド
レインおよびトランジスタＱ３のゲートの共通接続節点
をトランジスタＱ２ のドレインに接続するように変更
しているが、動作は第１の実施例の場合と同様である。
【００２１】以上の実施例では、出力段のＭＯＳトラン
ジスタは両方共ｎチャネル型のものであったがトランジ
スタＱ１１をｐチャネル型に変更してもよい。
ジスタは両方共ｎチャネル型のものであったがトランジ
スタＱ１１をｐチャネル型に変更してもよい。
【００２２】
【発明の効果】以上説明したように、本発明は、ハイ側
のバッファ（第１のレベル変換回路１）において、ＶＣ
Ｃ電源と２段目のＣＭＯＳインバータのｐチャネルＭＯ
Ｓトランジスタのゲートとの間にゲートが外部出力端子
に接続されたｐチャネルＭＯＳトランジスタを接続し、
またロー側のバッファ（第２のレベル変換回路２）はＶ
ＩＮＴ 電源で動作するＣＭＯＳのインバータのみによ
って構成したものであるので、以下の効果を奏すること
ができる。
のバッファ（第１のレベル変換回路１）において、ＶＣ
Ｃ電源と２段目のＣＭＯＳインバータのｐチャネルＭＯ
Ｓトランジスタのゲートとの間にゲートが外部出力端子
に接続されたｐチャネルＭＯＳトランジスタを接続し、
またロー側のバッファ（第２のレベル変換回路２）はＶ
ＩＮＴ 電源で動作するＣＭＯＳのインバータのみによ
って構成したものであるので、以下の効果を奏すること
ができる。
【００２３】■ ハイ側およびロー側のバッファのＣ
ＭＯＳ回路に貫通電流が流れないようにすることができ
るので、集積回路の動作電流を減少させることができる
。
ＭＯＳ回路に貫通電流が流れないようにすることができ
るので、集積回路の動作電流を減少させることができる
。
【００２４】■ 外部出力端子の出力が“ハイ”から
“ロー”に転じるときにロー側バッファのｎチャネルＭ
ＯＳトランジスタのゲート酸化膜に過大電圧が印加され
ることがなくなるので、ゲート酸化膜の劣化を防止する
ことができ集積回路の信頼性を向上させることができる
。
“ロー”に転じるときにロー側バッファのｎチャネルＭ
ＯＳトランジスタのゲート酸化膜に過大電圧が印加され
ることがなくなるので、ゲート酸化膜の劣化を防止する
ことができ集積回路の信頼性を向上させることができる
。
【図１】 本発明の第１の実施例の出力回路の回路図
。
。
【図２】 本発明の第２の実施例の第１のレベル変換
回路の回路図。
回路の回路図。
【図３】 本発明の第３の実施例の第１のレベル変換
回路の回路図。
回路の回路図。
【図４】 従来例の出力回路の回路図。
【符号の説明】
１、１ａ…第１のレベル変換回路、 ２、２ａ…
第２のレベル変換回路、ＤＯＵＴ …外部出力端子、
ＤＢ…ロー側２次入力端子、 ＤＴ…ハイ
側２次入力端子、 ＰＢ…ロー側１次入力端子、
ＰＴ…ハイ側１次入力端子、Ｑ１ 、Ｑ３ 、
Ｑ５ 、Ｑ７ 、Ｑ９ …ｐチャネルＭＯＳトランジス
タ、 Ｑ２ 、Ｑ４ 、Ｑ６ 、Ｑ８ 、Ｑ１０
〜Ｑ１２…ｎチャネルＭＯＳトランジスタ、 Ｖ
ＣＣ…外部電源（５Ｖ±０．５Ｖ）、 ＶＩＮＴ
…内部電源（３．３Ｖ）。
第２のレベル変換回路、ＤＯＵＴ …外部出力端子、
ＤＢ…ロー側２次入力端子、 ＤＴ…ハイ
側２次入力端子、 ＰＢ…ロー側１次入力端子、
ＰＴ…ハイ側１次入力端子、Ｑ１ 、Ｑ３ 、
Ｑ５ 、Ｑ７ 、Ｑ９ …ｐチャネルＭＯＳトランジス
タ、 Ｑ２ 、Ｑ４ 、Ｑ６ 、Ｑ８ 、Ｑ１０
〜Ｑ１２…ｎチャネルＭＯＳトランジスタ、 Ｖ
ＣＣ…外部電源（５Ｖ±０．５Ｖ）、 ＶＩＮＴ
…内部電源（３．３Ｖ）。
Claims (3)
- 【請求項１】 入力端子に第１の電源において動作す
る論理回路の出力信号が入力され、出力端子が第１の節
点に接続された第１のバッファと、入力端子に第１の電
源において動作する論理回路の出力信号が入力され、出
力端子が第２の節点に接続された第２のバッファと、ソ
ース・ドレインの一方が第１の電源の電圧より高い電圧
の第２の電源に接続され、ソース・ドレインの他方が外
部出力端子に接続され、ゲートが前記第１の節点に接続
された第１のＭＯＳトランジスタと、ソース・ドレイン
の一方が前記外部出力端子に接続され、ソース・ドレイ
ンの他方が接地端子に接続され、ゲートが前記第２の節
点に接続された第２のＭＯＳトランジスタと、を具備す
る半導体集積回路装置において、前記第１のバッファが
、前記第１の電源と接地間で動作する第１のＣＭＯＳイ
ンバータと、前記第２の電源と接地間で動作する、前記
第１のＣＭＯＳインバータの出力を受ける第２のＣＭＯ
Ｓインバータと、ソースが前記第２の電源に接続され、
ドレインが前記第２のＣＭＯＳインバータのｐチャネル
ＭＯＳトランジスタのゲートに接続され、ゲートが前記
外部出力端子に接続されたｐチャネルＭＯＳトランジス
タと、を有していることを特徴とする半導体集積回路装
置。 - 【請求項２】 前記第１のＣＭＯＳインバータのｐチ
ャネルＭＯＳトランジスタのドレインと前記第２のＣＭ
ＯＳインバータのｐチャネルＭＯＳトランジスタのゲー
トとの間にはゲートが前記第１の電源に接続されたｎチ
ャネルＭＯＳトランジスタが接続されている請求項１記
載の半導体集積回路装置。 - 【請求項３】 入力端子に第１の電源において動作す
る論理回路の出力信号が入力され、出力端子が第１の節
点に接続された第１のバッファと、入力端子に第１の電
源において動作する論理回路の出力信号が入力され、出
力端子が第２の節点に接続された第２のバッファと、ソ
ース・ドレインの一方が第１の電源の電圧より高い電圧
の第２の電源に接続され、ソース・ドレインの他方が外
部出力端子に接続され、ゲートが前記第１の節点に接続
された第１のＭＯＳトランジスタと、ソース・ドレイン
の一方が前記外部出力端子に接続され、ソース・ドレイ
ンの他方が接地端子に接続され、ゲートが前記第２の節
点に接続された第２のＭＯＳトランジスタと、を具備す
る半導体集積回路装置において、前記第２のバッファが
前記第１の電源と接地間でのみ動作するバッファである
ことを特徴とする半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141333A JPH04341009A (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路装置 |
| KR1019920008273A KR970001697B1 (ko) | 1991-05-17 | 1992-05-16 | 레벨 변환 회로 |
| US08/232,407 US5416368A (en) | 1991-05-17 | 1994-04-25 | Level conversion output circuit with reduced power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141333A JPH04341009A (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04341009A true JPH04341009A (ja) | 1992-11-27 |
Family
ID=15289514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141333A Pending JPH04341009A (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5416368A (ja) |
| JP (1) | JPH04341009A (ja) |
| KR (1) | KR970001697B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3152867B2 (ja) * | 1995-08-25 | 2001-04-03 | 株式会社東芝 | レベルシフト半導体装置 |
| US5789942A (en) * | 1995-09-07 | 1998-08-04 | Nec Corporation | High speed signal level converting circuit having a reduced consumed electric power |
| US5880605A (en) * | 1996-11-12 | 1999-03-09 | Lsi Logic Corporation | Low-power 5 volt tolerant input buffer |
| US5751178A (en) * | 1996-12-05 | 1998-05-12 | Motorola, Inc. | Apparatus and method for shifting signal levels |
| JPH10188574A (ja) * | 1996-12-20 | 1998-07-21 | Nec Corp | 半導体記憶装置 |
| JP3987262B2 (ja) * | 2000-03-01 | 2007-10-03 | 富士通株式会社 | レベルコンバータ回路 |
| US7430100B2 (en) * | 2005-06-28 | 2008-09-30 | Agere Systems Inc. | Buffer circuit with enhanced overvoltage protection |
| US7212060B1 (en) | 2005-08-23 | 2007-05-01 | Xilinx, Inc. | Ground bounce protection circuit for a test mode pin |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4490633A (en) * | 1981-12-28 | 1984-12-25 | Motorola, Inc. | TTL to CMOS input buffer |
| JPS58207718A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | 出力回路 |
| JPS5990292A (ja) * | 1982-11-12 | 1984-05-24 | Toshiba Corp | 電圧変換回路 |
| JPH0738583B2 (ja) * | 1985-01-26 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
| US5151616A (en) * | 1990-01-23 | 1992-09-29 | Nec Corporation | Cmos high voltage switch |
-
1991
- 1991-05-17 JP JP3141333A patent/JPH04341009A/ja active Pending
-
1992
- 1992-05-16 KR KR1019920008273A patent/KR970001697B1/ko not_active IP Right Cessation
-
1994
- 1994-04-25 US US08/232,407 patent/US5416368A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5416368A (en) | 1995-05-16 |
| KR920022298A (ko) | 1992-12-19 |
| KR970001697B1 (ko) | 1997-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7317335B2 (en) | Level shifter with low leakage current | |
| JP3123463B2 (ja) | レベル変換回路 | |
| JPH05136685A (ja) | レベル変換回路 | |
| JP2516302B2 (ja) | 差動受信機 | |
| JPH04341009A (ja) | 半導体集積回路装置 | |
| JPH0865135A (ja) | 出力バッファ回路 | |
| US6930622B2 (en) | Voltage level converter device | |
| KR0145851B1 (ko) | 반도체 메모리 장치의 전압 변환회로 | |
| US20020140455A1 (en) | Level shift circuit for stepping up logic signal amplitude with improved operating speed | |
| JPS61224519A (ja) | 論理回路 | |
| JP3070680B2 (ja) | 信号レベル変換回路 | |
| JPH08307240A (ja) | 低電源電圧半導体装置の入力バッファー | |
| JP3133175B2 (ja) | 半導体集積回路 | |
| JP3586985B2 (ja) | 半導体装置の出力回路 | |
| JPH0528768A (ja) | 半導体装置 | |
| JPH098642A (ja) | インバータ回路 | |
| JPH0563965B2 (ja) | ||
| JPH04103215A (ja) | 半導体集積回路の入力回路 | |
| JPH09200035A (ja) | レベル変換回路 | |
| JP3171518B2 (ja) | Ｂｉｍｏｓ回路 | |
| JPS5923653B2 (ja) | インバ−タ回路 | |
| JP3144825B2 (ja) | 出力バッファ回路 | |
| JPH05268066A (ja) | 半導体論理回路 | |
| JPH0832433A (ja) | 出力バッファ回路 | |
| JPH05252011A (ja) | 出力バッファ回路 |