JPS60237724A - 相補形ｍｏｓ論理ゲ−ト - Google Patents
相補形ｍｏｓ論理ゲ−トInfo
- Publication number
- JPS60237724A JPS60237724A JP59092824A JP9282484A JPS60237724A JP S60237724 A JPS60237724 A JP S60237724A JP 59092824 A JP59092824 A JP 59092824A JP 9282484 A JP9282484 A JP 9282484A JP S60237724 A JPS60237724 A JP S60237724A
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- JP
- Japan
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- gate
- output
- transistor
- source
- reduce
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は相補形ＭＯ８論理グー）Ｋ係り、特に出力振幅
を低下させるに好適な回路方式に関する。
を低下させるに好適な回路方式に関する。
相補形ＭＯ＆（以下ＣＭσＳと略）構造のゲートは、そ
のゲートに接続されている電圧源の電圧レベルとほぼ等
しい電圧が出力される為Ｋ。
のゲートに接続されている電圧源の電圧レベルとほぼ等
しい電圧が出力される為Ｋ。
ＴＴＬゲートと同一値の電圧源を使った場合にはＴＴＬ
ゲートに比べて出力レベルがかなり大きい為に、ゲート
の高速化に伴って実装時の伝送ラインのクロストーク・
ノイズもＴＴＬゲートに比べて大きくなる。この為、ス
ピードの遅い安価な従来のＴＴＬゲートの実装系などに
スピードの早いＣＭＯ８−ＩＣを使用する場合には、論
理振幅を小さくするか、出力の立ち上がり／立ち下がり
時間を鈍らせる必要がある。立ち上がり／立ち下がり時
間を鈍らせる方法としては第１図に示す様に入力ＶＩＮ
Ｉと出力ＶＯＵＴＩに平列に容量Ｃ１を挿入してミラー
効果を発生させる方法があるが、容量によるチップ占有
面積が犬となる為に高密度実装には向かない。論理振幅
を小さくする方法としてはＩＣに供給する電源電圧を小
さくずれば良いが、ＴＴＬと混在させて使用する場合に
は電源の種類が増加して実用的でなく、ＩＣチップ内部
で電圧源を作って供給しても良いが、電源回路や電源パ
ターンによるチップ占有面積が大きくなってしまう。
ゲートに比べて出力レベルがかなり大きい為に、ゲート
の高速化に伴って実装時の伝送ラインのクロストーク・
ノイズもＴＴＬゲートに比べて大きくなる。この為、ス
ピードの遅い安価な従来のＴＴＬゲートの実装系などに
スピードの早いＣＭＯ８−ＩＣを使用する場合には、論
理振幅を小さくするか、出力の立ち上がり／立ち下がり
時間を鈍らせる必要がある。立ち上がり／立ち下がり時
間を鈍らせる方法としては第１図に示す様に入力ＶＩＮ
Ｉと出力ＶＯＵＴＩに平列に容量Ｃ１を挿入してミラー
効果を発生させる方法があるが、容量によるチップ占有
面積が犬となる為に高密度実装には向かない。論理振幅
を小さくする方法としてはＩＣに供給する電源電圧を小
さくずれば良いが、ＴＴＬと混在させて使用する場合に
は電源の種類が増加して実用的でなく、ＩＣチップ内部
で電圧源を作って供給しても良いが、電源回路や電源パ
ターンによるチップ占有面積が大きくなってしまう。
論理振幅を小さくする他の方法として第３図に示す様に
、出力インバータＧ２を構成しているエンハンスメント
形ＮチャネルトランジスタＱ３のグー） ＧＡ ３に、
入力ＶＩＮ２をインバータＧｌで反転させた後の出力Ｖ
ＩＮ２を印加し、エンハンスメント形Ｎチャネルトラン
ジスタＱ４の入力ＧＡ４には直接人力ＶＩＮ２を印加さ
せ、ＶＩＮ２がＬσＷレベルの時エンハンスメント形Ｎ
チャネルトランジスタＱ４をσＦＦし、一方、エンハン
スメント形Ｑ３にはＶＩＮ２中ＶＤＤの電圧レベルを印
加し、出力インバータＧ２には第４図に示す様に、通常
のＣＭＯＳインバータゲートの出カ波形ＩＫ比べてＶ＋
ｈの電圧レベルだけ低い出方波形１ｂを取り出す方法が
あるが、出力ゲートごとにインバータＧ１が必要な上に
、ＣＭＯＳインバータＧ１の遅れの分だけエンハンスメ
ント形ＮチャネルトランジスタＱｓからエンハンスメン
ト形ＮチャネルトランジスタＱ４を通って電源ＶＤＤか
らＶＳＳ忙流れる貫通電流が流れて、消費電力が大きく
なる上に、電源ノイズも大きくなってしまうという欠点
があった。
、出力インバータＧ２を構成しているエンハンスメント
形ＮチャネルトランジスタＱ３のグー） ＧＡ ３に、
入力ＶＩＮ２をインバータＧｌで反転させた後の出力Ｖ
ＩＮ２を印加し、エンハンスメント形Ｎチャネルトラン
ジスタＱ４の入力ＧＡ４には直接人力ＶＩＮ２を印加さ
せ、ＶＩＮ２がＬσＷレベルの時エンハンスメント形Ｎ
チャネルトランジスタＱ４をσＦＦし、一方、エンハン
スメント形Ｑ３にはＶＩＮ２中ＶＤＤの電圧レベルを印
加し、出力インバータＧ２には第４図に示す様に、通常
のＣＭＯＳインバータゲートの出カ波形ＩＫ比べてＶ＋
ｈの電圧レベルだけ低い出方波形１ｂを取り出す方法が
あるが、出力ゲートごとにインバータＧ１が必要な上に
、ＣＭＯＳインバータＧ１の遅れの分だけエンハンスメ
ント形ＮチャネルトランジスタＱｓからエンハンスメン
ト形ＮチャネルトランジスタＱ４を通って電源ＶＤＤか
らＶＳＳ忙流れる貫通電流が流れて、消費電力が大きく
なる上に、電源ノイズも大きくなってしまうという欠点
があった。
本発明の目的は、素子数が少なく低消費電力で低電源ノ
イズを可能とする出力論理振幅を低下させた０ＭＯ８論
理ゲートを提供することＫある。
イズを可能とする出力論理振幅を低下させた０ＭＯ８論
理ゲートを提供することＫある。
ＣＭσＳ・ＩＣの最大の長所であ、る低消費電力性を損
なわずにしかもゲート数の増加を抑えて低論理振幅の出
方回路を構成するＫは、出方ゲートの前段忙、ゲート数
の増加や、出方ゲートの入力に印加される信号間の位相
差によって生ずる貫通電流の増加による消費電力と電源
ノイズの増加の原因となるゲート類を設けないことが理
想的であり、又、ＣＭＯＳゲートの出力はこれに印加さ
れる電圧源の電圧レベルに依存するという事実から、出
力回路はＣＭＯＳゲート１個で構成し、これに印加する
電圧レベルを低下すれば本発明の目的忙合致する出力ゲ
ートを実現することができる。電圧源の電圧レベルを低
下させる方法としては、単純なレベルシフト用素子を出
力ゲートとこれ忙印加する電圧源との間に用いて、出力
ゲート間で共通に使用すれば高密度実装化が可能である
。
なわずにしかもゲート数の増加を抑えて低論理振幅の出
方回路を構成するＫは、出方ゲートの前段忙、ゲート数
の増加や、出方ゲートの入力に印加される信号間の位相
差によって生ずる貫通電流の増加による消費電力と電源
ノイズの増加の原因となるゲート類を設けないことが理
想的であり、又、ＣＭＯＳゲートの出力はこれに印加さ
れる電圧源の電圧レベルに依存するという事実から、出
力回路はＣＭＯＳゲート１個で構成し、これに印加する
電圧レベルを低下すれば本発明の目的忙合致する出力ゲ
ートを実現することができる。電圧源の電圧レベルを低
下させる方法としては、単純なレベルシフト用素子を出
力ゲートとこれ忙印加する電圧源との間に用いて、出力
ゲート間で共通に使用すれば高密度実装化が可能である
。
以下、本発明の一実施例を第５図、第６図。
第７図により説明する。
第６図は本発明の一実施例を示すものであり、エンハン
スメント形（以下ことわりがないかぎりエンハンスメン
ト形とする）ＰチャネルＭＯＳトランジスタｒＬＪＴＰ
Ｍ（”）Ｑｋラン、・ンズＡシ鯰す）のゲートＶＧ８と
ＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジ
スタと略す）のグー）ＶＯ２は共通に接続されて入力Ｖ
ＩＮ３に接続し、ＮＭＯＳトランジスタＱ９のドレイン
ＤＲ８とＰＭＯ８）ランジスタＱ８のドレインは共通に
接続されて出力ｖｏｔｙ’ｒａ Ｋ接続され、ＮＭＯＳ
トランジスタＱ９のソース８０９は電源Ｖｓｓ Ｋ接続
し、ＰＭσＳトランジスタＱ８のソースＳ。
スメント形（以下ことわりがないかぎりエンハンスメン
ト形とする）ＰチャネルＭＯＳトランジスタｒＬＪＴＰ
Ｍ（”）Ｑｋラン、・ンズＡシ鯰す）のゲートＶＧ８と
ＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジ
スタと略す）のグー）ＶＯ２は共通に接続されて入力Ｖ
ＩＮ３に接続し、ＮＭＯＳトランジスタＱ９のドレイン
ＤＲ８とＰＭＯ８）ランジスタＱ８のドレインは共通に
接続されて出力ｖｏｔｙ’ｒａ Ｋ接続され、ＮＭＯＳ
トランジスタＱ９のソース８０９は電源Ｖｓｓ Ｋ接続
し、ＰＭσＳトランジスタＱ８のソースＳ。
８はＮＭＯＳトランジスタＱ７のドレインに接続し、Ｎ
ＭＯ８）ランジスタＱ７のソースＳひ７とゲートｖＧ７
は共通に電源ＶＤＤＫ接続されている。入力ＶＩＮ３に
ハイレベルが印加されるとＮＭ″？５ＳトランジスタＱ
９がＯＮＫな’）、ＰＭσＳトランジスタＱ８はＯＦＦ
となる為に出力ＶＯＵＴ３にはＶｓｓＫｉぼ岬しいロー
レベルが出力され、入力ＶＩＮ３にローレベルが印加さ
れると前述とは逆にＰＭσＳトランジスタＱ８のみが一
？５Ｎ′となり、電源ＶＤＤの出力レベルよりＮＭＯ８
）ランジスタＱ７のスレッシ叢ホールド電圧値ｖ＋ｈ７
の分だけ低くなった電圧レベルが出力Ｙｏｎ〒１に出力
される。
ＭＯ８）ランジスタＱ７のソースＳひ７とゲートｖＧ７
は共通に電源ＶＤＤＫ接続されている。入力ＶＩＮ３に
ハイレベルが印加されるとＮＭ″？５ＳトランジスタＱ
９がＯＮＫな’）、ＰＭσＳトランジスタＱ８はＯＦＦ
となる為に出力ＶＯＵＴ３にはＶｓｓＫｉぼ岬しいロー
レベルが出力され、入力ＶＩＮ３にローレベルが印加さ
れると前述とは逆にＰＭσＳトランジスタＱ８のみが一
？５Ｎ′となり、電源ＶＤＤの出力レベルよりＮＭＯ８
）ランジスタＱ７のスレッシ叢ホールド電圧値ｖ＋ｈ７
の分だけ低くなった電圧レベルが出力Ｙｏｎ〒１に出力
される。
第７図は、第５図によって示されるＣＭＯＳインバータ
の出力ＶＯＵＴ２の出力波形２と第６図に示される本発
明の一実施例のＣＭＯＳインバータの出力ｖｏｔｒ’ｒ
ａの出力波形２ａを示す。ＮＭＯＳトランジスタＱ９及
びＰＭＯＳトランジスタＱ８のグー）ＶＯ２とＶＧ８１
Ｃ入力が同時に印加される為にＰＭＯ８）ランジスタＱ
８とＮＭＯＳトランジスタＱ９が同時ＯＮとなる時間が
短い為に、ＰＭＯ８）ランジスタＱ７を通ってＮＭＯＳ
トランジスタＱ７に流れる貫通電流が少ない為に消費電
力が少なく電源ＶＤＤ 、 ｖｓｓのノイズの発生も少
ない。
の出力ＶＯＵＴ２の出力波形２と第６図に示される本発
明の一実施例のＣＭＯＳインバータの出力ｖｏｔｒ’ｒ
ａの出力波形２ａを示す。ＮＭＯＳトランジスタＱ９及
びＰＭＯＳトランジスタＱ８のグー）ＶＯ２とＶＧ８１
Ｃ入力が同時に印加される為にＰＭＯ８）ランジスタＱ
８とＮＭＯＳトランジスタＱ９が同時ＯＮとなる時間が
短い為に、ＰＭＯ８）ランジスタＱ７を通ってＮＭＯＳ
トランジスタＱ７に流れる貫通電流が少ない為に消費電
力が少なく電源ＶＤＤ 、 ｖｓｓのノイズの発生も少
ない。
第８図〜第１２図は本発明の他の実施例を示す。
第８図の（ａｔ 、 （ｂ）においてはＰＭＯＳトラン
ジスタＱＩＯ，Ｇ１４をレベルシフト用トランジスタと
して使用しており、第９図の（ａ） 、 （ｂ）におい
てはそれぞれ通常のダイオードＤ１とショットキーダイ
オードＤ２をレベルシフト用として使用しており、第１
０図の（ａ） 、 （ｂ）においてはレベルシフト用の
ＮＭＯ８）ランジスタＱ２１ 、 Ｇ２２とＧ２５．Ｇ
２６の接続方法を変えた例であり、第１Ｏ図の（Ｑと（
至）ではレベルシフト用のバイポーラトランジスタＱ２
９．Ｑ３０とＧ３３ 、 Ｇ３４の接続方法を変えた例
であり、第１１図においてはＣＭＯ８２人力ＮＯＲゲー
トＧ２の出力ＶＯＵＴ１２の出力振幅を低下させた例で
あり、第１３図においてはＣＭＯＳインバータＧ３ 、
Ｇ４ 、Ｇ５でレベルシフト用のＮＭＯ８）ランジスタ
Ｑ４２を共用した例を示している。
ジスタＱＩＯ，Ｇ１４をレベルシフト用トランジスタと
して使用しており、第９図の（ａ） 、 （ｂ）におい
てはそれぞれ通常のダイオードＤ１とショットキーダイ
オードＤ２をレベルシフト用として使用しており、第１
０図の（ａ） 、 （ｂ）においてはレベルシフト用の
ＮＭＯ８）ランジスタＱ２１ 、 Ｇ２２とＧ２５．Ｇ
２６の接続方法を変えた例であり、第１Ｏ図の（Ｑと（
至）ではレベルシフト用のバイポーラトランジスタＱ２
９．Ｑ３０とＧ３３ 、 Ｇ３４の接続方法を変えた例
であり、第１１図においてはＣＭＯ８２人力ＮＯＲゲー
トＧ２の出力ＶＯＵＴ１２の出力振幅を低下させた例で
あり、第１３図においてはＣＭＯＳインバータＧ３ 、
Ｇ４ 、Ｇ５でレベルシフト用のＮＭＯ８）ランジスタ
Ｑ４２を共用した例を示している。
本発明によれば、出力ゲートを構成するＰＭＯ８／ＮＭ
Ｏ８）ランジスタのグー）Ｋ同時に入力パルスが印加さ
れる為に出力ゲートの貫通電流が少なくその為に消費電
力の低減と電源ノイズの低減を計ることができ、出力ゲ
ートの前段に尊公なゲートが不璧であり、レベルシフト
用素子も出力ゲート間で共用できる為に使用素子の低減
を計ることができるという効果がある。
Ｏ８）ランジスタのグー）Ｋ同時に入力パルスが印加さ
れる為に出力ゲートの貫通電流が少なくその為に消費電
力の低減と電源ノイズの低減を計ることができ、出力ゲ
ートの前段に尊公なゲートが不璧であり、レベルシフト
用素子も出力ゲート間で共用できる為に使用素子の低減
を計ることができるという効果がある。
第１図は本発明の解決方法とは異なる解決方法を示す回
路図、第２図は第１図の動作を示す出力波形図、第３図
は本発明に近い従来の例を示す回路図、第４図は第３図
の動作を示す出力波形図、第５図は通常のＣＭＯＳイン
バータの回路図、第６図は本発明の一実施例を示す回路
図、第７図は第５図、第６図の動作を示す出力波形図、
第８図〜第１２図は本発明の他の実施例を示す回路図で
ある。 Ｑ９．Ｇ７・・・ＮＭ心ＳトランジスタＱ８・・・ＰＭ
ＯＳトランジスタ ＶＩＮ３・・・入力、 ＶＯＵＴ３・・・出力ＶＤＤ
＊ ｖｓｓ・・・電圧源。 ｙｆ１１品 ′Ｎ１２図 第３詔 第４図 第５図 第６面 第 ７閏 第ｇｒｎ 第４図 第１ＯＵ （υＬ） （ｂ） （Ｃ） （壬）ン
路図、第２図は第１図の動作を示す出力波形図、第３図
は本発明に近い従来の例を示す回路図、第４図は第３図
の動作を示す出力波形図、第５図は通常のＣＭＯＳイン
バータの回路図、第６図は本発明の一実施例を示す回路
図、第７図は第５図、第６図の動作を示す出力波形図、
第８図〜第１２図は本発明の他の実施例を示す回路図で
ある。 Ｑ９．Ｇ７・・・ＮＭ心ＳトランジスタＱ８・・・ＰＭ
ＯＳトランジスタ ＶＩＮ３・・・入力、 ＶＯＵＴ３・・・出力ＶＤＤ
＊ ｖｓｓ・・・電圧源。 ｙｆ１１品 ′Ｎ１２図 第３詔 第４図 第５図 第６面 第 ７閏 第ｇｒｎ 第４図 第１ＯＵ （υＬ） （ｂ） （Ｃ） （壬）ン
Claims (1)
- １、異極のエンハンスメント形のＮチャネルＭＯＳトラ
ンジスタとエンハンスメント形ＰチャネルＭＯ８）ラン
ジスタのゲート同志を接続して入力とし、前記異極のＭ
ＯＳトランジスタのドレイ／同志を接続して出力とし、
前記異極のＭＯＳトランジスタの個々のソースを相異な
る電圧レベルを持つ二つの電圧源に別々に接続して構成
される相補形ＭＯＳインバータ忙おいて、前記電圧源と
これに接続している前記異極のＭσＳトランジスタのソ
ースとの間に、ソースとゲートを共通に接続して１つの
端子としドレインを他の１つの端子としたレベルシフト
用のエンハンスメント形ＮチャネルＭＯＳトランジスタ
を直列に挿入して、前記電圧源の電圧レベルを低下させ
て前記相補形ＭＯＳインバータの出力に取り出している
ことを特徴とする相補形ＭＯ８論理ゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092824A JPS60237724A (ja) | 1984-05-11 | 1984-05-11 | 相補形ｍｏｓ論理ゲ−ト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092824A JPS60237724A (ja) | 1984-05-11 | 1984-05-11 | 相補形ｍｏｓ論理ゲ−ト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60237724A true JPS60237724A (ja) | 1985-11-26 |
Family
ID=14065178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092824A Pending JPS60237724A (ja) | 1984-05-11 | 1984-05-11 | 相補形ｍｏｓ論理ゲ−ト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60237724A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154919A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 出力回路装置 |
| JPS6337716A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | ゲ−ト回路 |
| JPS63132527A (ja) * | 1986-11-21 | 1988-06-04 | Mitsubishi Electric Corp | Ｃｍｏｓ論理回路 |
| JPH01112815A (ja) * | 1987-10-26 | 1989-05-01 | Toshiba Corp | 半導体集積回路 |
| EP0353492A2 (en) * | 1988-08-02 | 1990-02-07 | Motorola, Inc. | Low current CMOS translator circuit |
| JPH0334719A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Micro Electron Kk | 半導体集積回路 |
| JPH07154231A (ja) * | 1993-11-25 | 1995-06-16 | Nec Corp | 半導体集積回路 |
-
1984
- 1984-05-11 JP JP59092824A patent/JPS60237724A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154919A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 出力回路装置 |
| JPS6337716A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | ゲ−ト回路 |
| JPS63132527A (ja) * | 1986-11-21 | 1988-06-04 | Mitsubishi Electric Corp | Ｃｍｏｓ論理回路 |
| JPH01112815A (ja) * | 1987-10-26 | 1989-05-01 | Toshiba Corp | 半導体集積回路 |
| JPH0563965B2 (ja) * | 1987-10-26 | 1993-09-13 | Tokyo Shibaura Electric Co | |
| EP0353492A2 (en) * | 1988-08-02 | 1990-02-07 | Motorola, Inc. | Low current CMOS translator circuit |
| JPH0334719A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Micro Electron Kk | 半導体集積回路 |
| JPH07154231A (ja) * | 1993-11-25 | 1995-06-16 | Nec Corp | 半導体集積回路 |
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