KR100630676B1 - 반도체 장치의 플립플롭 - Google Patents

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KR100630676B1
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Abstract

본 발명은 반도체 장치의 플립플롭에 관한 것으로서, 반도체 장치에 구비되는 플립플롭에 있어서, 외부의 데이터 신호를 입력하는 제1 입력 단자; 외부의 동기화 신호를 입력하는 제2 입력 단자; 및 기준 전압을 입력하는 제3 입력 단자들을 구비하고, 상기 동기화 신호에 동기되어 데이터 신호를 래치함으로써 입력 신호들간의 스큐를 감소된다.

Description

반도체 장치의 플립플롭{Flip-flop for semiconductor device}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 반도체 장치의 플립플롭의 블록도이다.
도 2는 상기 도 1에 도시된 플립플롭의 제1 실시예에 따른 회로도이다.
도 3은 상기 도 1에 도시된 플립플롭의 제2 실시예에 따른 회로도이다.
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 메모리 장치의 플립플롭에 관한 것이다.
종래의 반도체 메모리 장치에서는 외부에서 병렬로 인가되는 다수의 데이터 신호들을 반도체 메모리 장치의 메모리에 저장하기 위하여 소진폭 전압 레벨로 전송된 데이터 신호들과 동기화 신호를 반도체 메모리 장치에 구비되는 입력 버퍼들을 이용하여 CMOS(Complementary Metal Oxide Semiconductor) 전압 레벨로 변환한 뒤 이를 다시 플립플롭을 이용하여 래치(latch)한다. 이럴 경우 상기 입력 버퍼의 신호 상승 시간과 하강 시간의 차이에 의한 스큐(skew)가 존재한다. 또한, 데이터 신호를 입력하는 입력 버퍼는 하나의 플립플롭만을 구동하게 되나 동기화 신호를 입력하는 입력 버퍼는 다수개의 플립플롭들을 구동하여야 한다. 따라서, 데이터 신호를 입력하는 입력 버퍼와 동기화 신호를 입력하는 입력 버퍼의 부하가 다르게 되어 이 두 신호들간의 시간차에 의한 스큐가 존재하게 된다. 이로 인하여 플립플롭의 셋업/홀드 마진(set-up/hold margin)이 줄어들게 되고, 그로 인하여 고속 동작에 제한을 받게 된다.
또 다른 방식으로는 데이터 신호를 CMOS 전압 수준으로 증폭하지 않고 그대로 플립플롭의 입력으로 사용하고, 동기화 신호만을 입력 버퍼를 거쳐 증폭하고 이를 DLL(Delay Locked Loop)을 통과시킨 뒤 플립플롭에 인가하여 데이터를 래치하는 방법이 있다. 이 경우 두 신호들 간의 스큐는 현저히 줄어드나 입력 버퍼에 내재하는 스큐는 여전히 존재하게 되며, 또한 DLL의 사용으로 인하여 반도체 메모리 장치의 전력 소모가 커지고, 내부 회로가 복잡해지는 단점이 있다.
본 발명이 이루고자하는 기술적 과제는 입력 신호들간의 스큐를 감소시키고 셋업/홀드 마진의 감소를 피할 수 있는 반도체 장치의 플립플롭을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명은,
반도체 장치에 구비되는 플립플롭에 있어서, 외부의 데이터 신호를 입력하는 제1 입력 단자; 외부의 동기화 신호를 입력하는 제2 입력 단자; 및 기준 전압을 입 력하는 제3 입력 단자들을 구비하고, 상기 동기화 신호에 동기되어 데이터 신호를 래치하는 반도체 장치의 플립플롭을 제공한다.
바람직하기는, 상기 반도체 장치는 상기 플립플롭을 복수개 구비한다.
바람직하기는 또한, 상기 플립플롭은 데이터를 저장하는 메모리를 구비하는 반도체 메모리 장치에 구비된다.
상기 기술적 과제를 이루기 위하여 본 발명은 또,
전원 전압을 입력하고 외부의 동기화 신호에 응답하여 제1 및 제2 출력 신호들을 발생하는 구동부; 및 상기 제1 및 제2 출력 신호들과 기준 전압 및 외부의 데이터 신호를 입력하고 상기 동기화 신호에 응답하여 상기 데이터 신호를 래치시키는 증폭부를 구비하고, 상기 동기화 신호가 상기 기준 전압보다 낮을 때는 상기 제1 및 제2 출력 신호들은 전원 전압 레벨로 높아지고, 상기 동기화 신호가 상기 기준 전압보다 높을 때는 상기 제2 출력 신호는 상기 데이터 신호의 전압 레벨과 동일하게 되고 상기 제1 출력 신호는 상기 데이터 신호의 전압 레벨의 반전 상태로 되는 반도체 장치의 플립플롭을 제공한다.
바람직하기는, 상기 구동부는 상기 전원 전압을 입력하고 상기 동기화 신호와 상기 제2 출력 신호에 의해 게이팅되며 상기 제1 출력 신호를 발생하는 제1 PMOS 트랜지스터쌍; 및 상기 전원 전압을 입력하고 상기 동기화 신호와 상기 제1 출력 신호에 의해 게이팅되며 상기 제2 출력 신호를 발생하는 제2 PMOS 트랜지스터쌍을 구비한다.
바람직하기는 또, 상기 증폭부는 상기 제1 출력 신호를 입력하고 상기 제2 출력 신호에 의해 게이팅되는 제1 NMOS 트랜지스터쌍; 상기 제1 NMOS 트랜지스터쌍의 출력과 상기 전원 전압을 입력하고 상기 동기화 신호와 상기 기준 전압에 의해 게이팅되는 제2 NMOS 트랜지스터쌍; 상기 제2 NMOS 트랜지스터쌍의 출력단에 연결되며 상기 데이터 신호에 의해 게이팅되는 제1 NMOS 트랜지스터; 상기 제2 출력 신호를 입력하고 상기 제1 출력 신호에 의해 게이팅되는 제3 NMOS 트랜지스터쌍; 상기 제3 NMOS 트랜지스터쌍의 출력과 상기 전원 전압을 입력하고 상기 동기화 신호와 상기 기준 전압에 의해 게이팅되는 제4 NMOS 트랜지스터쌍; 상기 제4 NMOS 트랜지스터쌍의 출력단에 연결되며 상기 기준 전압에 의해 게이팅되는 제2 NMOS 트랜지스터; 상기 제1 및 제3 NMOS 트랜지스터쌍들의 출력단들에 연결된 제1 전류원; 및 상기 제1 및 제2 NMOS 트랜지스터들의 출력단들에 연결된 제2 전류원을 구비한다.
바람직하기는 또한, 상기 제1 전류원은 상기 제1 및 제3 NMOS 트랜지스터쌍의 출력들을 입력하고 상기 동기화 신호와 상기 기준 전압에 의해 게이팅되는 제5 NMOS 트랜지스터쌍을 구비한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은 또한,
전원 전압과 기준 전압을 입력하고 동기화 신호에 응답하여 제1 전압과 제2 전압을 출력하는 전압 발생부; 상기 전원 전압을 입력하고 상기 제1 전압에 응답하여 제1 및 제2 출력 신호들을 발생하는 구동부; 및 상기 제1 및 제2 출력 신호들과 상기 기준 전압 및 외부의 데이터 신호를 입력하고, 상기 제2 전압에 응답하여 상기 데이터 신호를 래치시키는 증폭부를 구비하고, 상기 동기화 신호가 상기 기준 전압보다 낮을 때는 상기 제1 및 제2 출력 신호들은 전원 전압 레벨로 높아지고, 상기 동기화 신호가 상기 기준 전압보다 높을 때는 상기 제2 출력 신호는 상기 데이터 신호의 전압 레벨과 동일하게 되고 상기 제1 출력 신호는 상기 데이터 신호의 전압 레벨의 반전 상태로 되는 반도체 장치의 플립플롭을 제공한다.
바람직하기는, 상기 전압 발생부는 상기 기준 전압과 상기 동기화 신호를 입력하고, 상기 동기화 신호가 상기 기준 전압보다 낮을 때 상기 제1 전압을 발생하고, 상기 동기화 신호가 상기 기준 전압보다 높을 때 제3 전압을 발생하는 제1 전압 제어부; 및 전원 전압을 입력하고 상기 제3 전압에 응답하여 상기 제2 전압을 발생하는 제2 전압 제어부를 구비한다.
바람직하기는 또, 상기 구동부는 상기 전원 전압을 입력하고 상기 제1 전압 및 제2 출력 신호에 의해 게이팅되며 상기 제1 출력 신호를 발생하는 제1 PMOS 트랜지스터쌍; 및 상기 전원 전압을 입력하고 상기 제1 전압 및 상기 제1 출력 신호에 의해 게이팅되며 상기 제2 출력 신호를 발생하는 제2 PMOS 트랜지스터쌍을 구비한다.
바람직하기는 또한, 상기 증폭부는 상기 제1 출력 신호를 입력하고 상기 제2 출력 신호에 의해 게이팅되는 제1 NMOS 트랜지스터쌍; 상기 제1 NMOS 트랜지스터쌍의 출력단에 연결되며 상기 데이터 신호에 의해 게이팅되는 제1 NMOS 트랜지스터; 상기 제2 출력 신호를 입력하고 상기 제1 출력 신호에 의해 게이팅되는 제2 NMOS 트랜지스터쌍; 상기 제2 NMOS 트랜지스터쌍의 출력단에 연결되며 상기 기준 전압에 의해 게이팅되는 제2 NMOS 트랜지스터; 상기 제1 및 제2 NMOS 트랜지스터쌍들의 출력단들에 연결된 제1 전류원; 및 상기 제1 및 제2 NMOS 트랜지스터들의 출력단들에 연결된 제2 전류원을 구비한다.
바람직하기는 또한, 상기 제1 전류원은 상기 제1 및 제2 NMOS 트랜지스터쌍들의 출력단들을 입력하고 상기 제2 전압에 의해 게이팅되어 상기 제1 및 제2 NMOS 트랜지스터쌍들의 출력단들을 접지시키는 제3 NMOS 트랜지스터이다.
바람직하기는 또한, 상기 제2 전류원은 상기 제1 및 제2 NMOS 트랜지스터들의 출력단들을 입력하고 상기 제2 전압에 의해 게이팅되어 상기 제1 및 제2 NMOS 트랜지스터들의 출력단들을 접지시키는 제4 NMOS 트랜지스터이다.
상기 본 발명에 의하여 반도체 장치의 전력 소모가 감소되고 제조비가 감소된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 반도체 장치의 플립플롭의 블록도이다. 도 1을 참조하면, 플립플롭(111)은 제1 내지 제3 입력 단자들(121,122,123)을 구비하며, 반도체 장치(101), 특히 반도체 메모리 장치에 구비된다. 반도체 장치(101)는 플립플롭(111)들을 복수개 구비한다.
제1 입력 단자(121)는 외부로부터 데이터 신호(DQ)를 입력한다.
제2 입력 단자(122)는 외부로부터 동기화 신호(DS)를 입력한다.
제3 입력 단자(123)는 기준 전압(VREF)을 입력한다.
플립플롭(111)은 동기화 신호(DS)에 동기되어 데이터 신호(DQ)를 래치(latch)시킨다.
이와 같이 데이터 신호(DQ)와 동기화 신호(DS)를 증폭하지 않고 직접 플립플롭(111)에 입력함에 따라 입력 버퍼(미도시)의 스큐와 신호선들간의 스큐를 모두 제거할 수 있고 이로 인한 셋업/홀드 마진의 감소를 피할 수 있다. 따라서, 데이터 처리의 고속화를 도모할 수 있으며, 회로의 크기가 감소하게 되어 반도체 장치(101)의 제조 가격과 전력 소모가 감소된다.
도 2는 도 1에 도시된 플립플롭의 제1 실시예에 따른 회로도이다. 도 2를 참조하면, 플립플롭(200)은 구동부(201)와 증폭부(203)를 구비한다.
구동부(201)는 전원 전압(VCC)을 입력하고 외부의 동기화 신호(DS)에 응답하여 제1 및 제2 출력 신호들(OUT1,OUT2)을 발생한다. 구동부(201)는 전원 전압(VCC)이 강하되는 저항(241), 저항(241)에 인가되는 전원 전압(VCC)을 입력하고 동기화 신호(DS)와 제2 출력 신호(OUT2)에 의해 게이팅(gating)되며 제1 출력 신호(OUT1)를 발생하는 제1 PMOS 트랜지스터쌍(211,212), 및 전원 전압(VCC)을 입력하고 동기화 신호(DS)와 제1 출력 신호(OUT1)에 의해 게이팅되며 제2 출력 신호(OUT2)를 발생하는 제2 PMOS 트랜지스터쌍(213,214)을 구비한다.
증폭부(203)는 제1 및 제2 출력 신호들(OUT1,OUT2)과 기준 전압(VREF) 및 외부의 데이터 신호(DQ)를 입력하고 동기화 신호(DS)에 응답하여 데이터 신호(DQ)를 래치시킨다. 증폭부(203)는 제1 출력 신호(OUT1)를 입력하고 제2 출력 신호(OUT2)에 의해 게이팅되는 제1 NMOS 트랜지스터쌍(221,222), 제1 NMOS 트랜지스터쌍(221,222)의 출력과 전원 전압(VCC)을 입력하고 동기화 신호(DS)와 기준 전압(VREF)에 의해 게이팅되는 제2 NMOS 트랜지스터쌍(223,224), 제2 NMOS 트랜지스터쌍(223,224)의 출력단에 연결되며 데이터 신호(DQ)에 의해 게이팅되는 제1 NMOS 트랜지스터(231), 제2 출력 신호(OUT2)를 입력하고 제1 출력 신호(OUT1)에 의해 게이팅되는 제3 NMOS 트랜지스터쌍(225,226), 제3 NMOS 트랜지스터쌍(225,226)의 출력과 전원 전압(VCC)을 입력하고 동기화 신호(DS)와 기준 전압(VREF)에 의해 게이팅되는 제4 NMOS 트랜지스터쌍(227,228), 제4 NMOS 트랜지스터쌍(227,228)의 출력단에 연결되며 기준 전압(VREF)에 의해 게이팅되는 제2 NMOS 트랜지스터(232), 제1 및 제3 NMOS 트랜지스터쌍들(221,222,225,226)의 출력단들에 연결된 제1 전류원(251), 및 제1 및 제2 NMOS 트랜지스터들(231,232)의 출력단들에 연결된 제2 전류원(243)을 구비한다.
제1 전류원(251)은 NMOS 트랜지스터들(222,225)의 출력들을 입력하고 동기화 신호(DS)와 기준 전압(VREF)에 의해 게이팅되는 제5 NMOS 트랜지스터쌍(229,230), 및 제5 NMOS 트랜지스터쌍(229,230)의 출력단과 접지단(GND) 사이에 연결되는 저항(242)을 구비한다. 제2 전류원(243)은 제1 및 제2 NMOS 트랜지스터들(231,232)의 출력단들과 접지단(GND) 사이에 연결된다.
플립플롭(200)의 동작을 설명하기로 한다.
먼저, 동기화 신호(DS)가 기준 전압(VREF)보다 낮으면, 즉, 동기화 신호(DS) 의 전압 레벨이 논리 로우(logic low)이면 PMOS 트랜지스터들(211,213)이 턴온(turn-on)되어 노드(A1,B1)들은 전원 전압 레벨로 상승한다. 동시에 NMOS 트랜지스터들(223,230,228)을 통해서 전류가 흐르고, NMOS 트랜지스터들(224,229,227)은 오프(off)된다. 따라서, 제1 및 제2 출력 신호들(OUT1,OUT2)은 논리 하이(high)로써 발생된다. 이 상태에서 데이터 신호(DQ)는 플립플롭(200)에 아무런 영향을 주지 않는다.
그러다가 동기화 신호(DS)가 기준 전압(VREF)보다 높아지면, PMOS 트랜지스터들(211,213)은 오프된다. 동시에, NMOS 트랜지스터들(224,229,227)은 턴온되어 NMOS 트랜지스터들(223,230,228)보다는 NMOS 트랜지스터들(224,229,227)을 통해서 많은 전류가 흐르게 된다. 그러면, NMOS 트랜지스터들(221,222)이 제2 출력 신호(OUT2)에 의해 온된다. 이 상태에서 데이터 신호(DQ)가 논리 하이이면 NMOS 트랜지스터(231)가 온되므로 노드(A1)는 접지 전압 레벨로 낮아지게 되어 제1 출력 신호(OUT1)는 논리 로우로 래치된다. 제2 출력 신호(OUT2)는 반대로 논리 하이로 래치된다.
이와 같이 데이터 신호(DQ)는 동기화 신호(DS)에 동기되어 래치된다.
도 3은 도 1에 도시된 플립플롭의 제2 실시예에 따른 회로도이다. 도 3을 참조하면, 플립플롭(300)은 전압 발생부(301), 구동부(303) 및 증폭부(305)를 구비한다.
전압 발생부(301)는 전원 전압(VCC)과 기준 전압(VREF)을 입력하고 동기화 신호(DS)에 응답하여 제1 전압과 제2 전압들(V1,V2)을 출력한다. 전압 발생부(301) 는 제1 내지 제3 전압 제어부들(351,353,355)을 구비한다.
제1 전압 제어부(351)는 동기화 신호(DS)와 기준 전압(VREF)을 입력하는 NMOS 트랜지스터들(322,323)과 PMOS 트랜지스터들(312,313) 및 저항(341)을 구비한다. 동기화 신호(DS)가 기준 전압(VREF)보다 낮을 때 즉, 동기화 신호(DS)가 논리 로우일 때 NMOS 트랜지스터(322)는 오프되고 NMOS 트랜지스터(323)를 통해서 전류가 흘러서 접지 전압 레벨의 제1 전압(V1)이 발생된다. 동기화 신호(DS)가 기준 전압(VREF)보다 높을 때 즉, 동기화 신호(DS)가 논리 하이일 때 NMOS 트랜지스터(322)는 온되어 NMOS 트랜지스터(322)를 통해서 전류가 흐르게 된다. 그리하여 접지 전압 레벨의 제3 전압(V3)이 발생된다.
제2 전압 제어부(353)는 PMOS 트랜지스터(314)와 NMOS 트랜지스터(324)를 구비한다. 제3 전압(V3)이 접지 전압 레벨로 낮아지면 PMOS 트랜지스터(314)가 온되어 전원 전압(VCC)이 NMOS 트랜지스터(324)에 인가되고, 그로 인하여 소정 레벨의 제2 전압(V2)이 발생된다.
제3 전압 제어부(355)는 PMOS 트랜지스터(311)와 NMOS 트랜지스터(321)를 구비한다. 제1 전압(V1)이 접지 전압 레벨로 낮아지면 PMOS 트랜지스터(311)가 온되어 전원 전압(VCC)이 NMOS 트랜지스터(321)에 인가되고, 그로 인하여 소정 레벨의 제4 전압(V4)이 발생된다.
구동부(303)는 전원 전압(VCC)을 입력하고 제1 전압(V1)에 응답하여 제1 및 제2 출력 신호들(OUT1,OUT2)을 발생한다. 구동부(303)는 전원 전압(VCC)을 입력하고 제1 전압(V1)과 제2 출력 신호(OUT2)에 의해 게이팅되며 제1 출력 신호(OUT1)를 발생하는 제1 PMOS 트랜지스터쌍(315,316), 및 전원 전압(VCC)을 입력하고 제1 전압(V1)과 제1 출력 신호(OUT1)에 의해 게이팅되며 제2 출력 신호(OUT2)를 발생하는 제2 PMOS 트랜지스터쌍(317,319)을 구비한다.
증폭부(305)는 제1 및 제2 출력 신호들(OUT1,OUT2)과 기준 전압(VREF) 및 외부의 데이터 신호(DQ)를 입력하고, 제2 전압(V2)에 응답하여 데이터 신호(DQ)를 래치시킨다. 증폭부(305)는 제1 출력 신호(OUT1)를 입력하고 제2 출력 신호(OUT2)에 의해 게이팅되는 제1 NMOS 트랜지스터쌍(325,326), 제1 NMOS 트랜지스터쌍(325,326)의 출력단에 연결되며 데이터 신호(DQ)에 의해 게이팅되는 제1 NMOS 트랜지스터(329), 제2 출력 신호(OUT2)를 입력하고 제1 출력 신호(OUT1)에 의해 게이팅되는 제2 NMOS 트랜지스터쌍(327,328), 제2 NMOS 트랜지스터쌍(327,328)의 출력단에 연결되며 기준 전압(VREF)에 의해 게이팅되는 제2 NMOS 트랜지스터(330), 제1 및 제2 NMOS 트랜지스터쌍들(325,326,327,328)의 출력단들에 연결된 제1 전류원(331), 및 제1 및 제2 NMOS 트랜지스터들(329,330)의 출력단들에 연결된 제2 전류원(352)을 구비한다.
제1 전류원(331)은 NMOS 트랜지스터들(326,330)의 출력단들을 입력하고 제2 전압(V2)에 의해 게이팅되어 NMOS 트랜지스터들(326,327)의 출력단들을 접지시키는 NMOS 트랜지스터이고, 제2 전류원(332)은 제1 및 제2 NMOS 트랜지스터들(329,339)의 출력단들을 입력하고 제2 전압(V2)에 의해 게이팅되어 제1 및 제2 NMOS 트랜지스터들(329,330)의 출력단들을 접지시키는 NMOS 트랜지스터이다.
플립플롭(300)의 동작을 설명하기로 한다.
먼저, 동기화 신호(DS)가 기준 전압(VREF)보다 낮으면, 즉, 동기화 신호(DS)의 전압 레벨이 논리 로우이면 NMOS 트랜지스터(322)가 오프되고 NMOS 트랜지스터(323)가 온되어 접지 전압 레벨의 제1 전압(V1)이 발생된다. 그러면, PMOS 트랜지스터들(315,318)이 턴온되어 노드(A2,B2)들은 전원 전압 레벨로 상승한다. 이어서 NMOS 트랜지스터들(325,326,327,328)이 온되지만, 제2 전압(V2)이 발생하지 않아서 NMOS 트랜지스터들(331,332)이 오프이므로 노드들(A2,B2)은 전원 전압 레벨로 충전된다. 이 상태에서 데이터 신호(DQ)는 플립플롭에 아무런 영향을 주지 않는다.
그러다가 동기화 신호(DS)가 기준 전압(VREF)보다 높아지면, 즉, 동기화 신호(DS)가 논리 하이로 되면, NMOS 트랜지스터(322)가 온되어 접지 전압 레벨의 제3 전압(V3)이 발생하고 그로 인하여 PMOS 트랜지스터(314)가 온되어 전원 전압 레벨의 제2 전압(V2)이 발생한다. 이 상태에서 데이터 신호(DQ)가 논리 하이이면 노드(A2) 전압은 NMOS 트랜지스터들(325,329,332)을 통해서 방전되므로 제1 출력 신호(OUT1)는 논리 로우로 래치되고, 제2 출력 신호(OUT2)는 논리 하이로 래치된다. 여기서, 데이터 신호(DQ)는 논리 하이일 때이다.
이와 같이 데이터 신호(DQ)는 동기화 신호(DS)에 동기되어 래치된다.
플립플롭들(200,300)은 반도체 장치, 특히 반도체 메모리 장치에 구비된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니 다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 플립플롭들(111,200,300)은 외부의 데이터 신호(DQ)와 외부의 동기화 신호(DS)를 직접 입력하기 때문에 데이터 신호(DQ)와 동기화 신호(DS)간의 스큐가 감소되어 신호 전송이 고속화되고, 셋업/홀드 마진의 감소를 피할 수 있다. 또한, 플립플롭들(111,200,300)의 회로가 간단하기 때문에 반도체 장치(101)의 제조 가격과 전력 소모가 감소된다.

Claims (13)

  1. 반도체 장치에 구비되는 플립플롭에 있어서,
    외부의 데이터 신호를 입력하는 제1 입력 단자;
    외부의 동기화 신호를 입력하는 제2 입력 단자; 및
    기준 전압을 입력하는 제3 입력 단자들을 구비하고,
    상기 동기화 신호에 동기되어 데이터 신호를 래치하는 것을 특징으로 하는 반도체 장치의 플립플롭.
  2. 제1 항에 있어서, 상기 반도체 장치는 상기 플립플롭을 복수개 구비하는 것을 특징으로 하는 반도체 장치의 플립플롭.
  3. 제1 항에 있어서, 상기 플립플롭은 데이터를 저장하는 메모리를 구비하는 반도체 메모리 장치에 구비되는 것을 특징으로 하는 반도체 장치의 플립플롭.
  4. 전원 전압을 입력하고 외부의 동기화 신호에 응답하여 제1 및 제2 출력 신호들을 발생하는 구동부; 및
    상기 제1 및 제2 출력 신호들과 기준 전압 및 외부의 데이터 신호를 입력하고 상기 동기화 신호에 응답하여 상기 데이터 신호를 래치시키는 증폭부를 구비하고,
    상기 동기화 신호가 상기 기준 전압보다 낮을 때는 상기 제1 및 제2 출력 신호들은 전원 전압 레벨로 높아지고, 상기 동기화 신호가 상기 기준 전압보다 높을 때는 상기 제2 출력 신호는 상기 데이터 신호의 전압 레벨과 동일하게 되고 상기 제1 출력 신호는 상기 데이터 신호의 전압 레벨의 반전 상태로 되는 것을 특징으로 하는 반도체 장치의 플립플롭.
  5. 제4 항에 있어서, 상기 구동부는
    상기 전원 전압을 입력하고 상기 동기화 신호와 상기 제2 출력 신호에 의해 게이팅되며 상기 제1 출력 신호를 발생하는 제1 PMOS 트랜지스터쌍; 및
    상기 전원 전압을 입력하고 상기 동기화 신호와 상기 제1 출력 신호에 의해 게이팅되며 상기 제2 출력 신호를 발생하는 제2 PMOS 트랜지스터쌍을 구비하는 것 을 특징으로 하는 반도체 장치의 플립플롭.
  6. 제4 항에 있어서, 상기 증폭부는
    상기 제1 출력 신호를 입력하고 상기 제2 출력 신호에 의해 게이팅되는 제1 NMOS 트랜지스터쌍;
    상기 제1 NMOS 트랜지스터쌍의 출력과 상기 전원 전압을 입력하고 상기 동기화 신호와 상기 기준 전압에 의해 게이팅되는 제2 NMOS 트랜지스터쌍;
    상기 제2 NMOS 트랜지스터쌍의 출력단에 연결되며 상기 데이터 신호에 의해 게이팅되는 제1 NMOS 트랜지스터;
    상기 제2 출력 신호를 입력하고 상기 제1 출력 신호에 의해 게이팅되는 제3 NMOS 트랜지스터쌍;
    상기 제3 NMOS 트랜지스터쌍의 출력과 상기 전원 전압을 입력하고 상기 동기화 신호와 상기 기준 전압에 의해 게이팅되는 제4 NMOS 트랜지스터쌍;
    상기 제4 NMOS 트랜지스터쌍의 출력단에 연결되며 상기 기준 전압에 의해 게이팅되는 제2 NMOS 트랜지스터;
    상기 제1 및 제3 NMOS 트랜지스터쌍들의 출력단들에 연결된 제1 전류원; 및
    상기 제1 및 제2 NMOS 트랜지스터들의 출력단들에 연결된 제2 전류원을 구비하는 것을 특징으로 하는 반도체 장치의 플립플롭.
  7. 제6 항에 있어서, 상기 제1 전류원은
    상기 제1 및 제3 NMOS 트랜지스터쌍의 출력들을 입력하고 상기 동기화 신호와 상기 기준 전압에 의해 게이팅되는 제5 NMOS 트랜지스터쌍을 구비하는 것을 특징으로 하는 반도체 장치의 플립플롭.
  8. 전원 전압과 기준 전압을 입력하고 동기화 신호에 응답하여 제1 전압과 제2 전압을 출력하는 전압 발생부;
    상기 전원 전압을 입력하고 상기 제1 전압에 응답하여 제1 및 제2 출력 신호들을 발생하는 구동부; 및
    상기 제1 및 제2 출력 신호들과 상기 기준 전압 및 외부의 데이터 신호를 입력하고, 상기 제2 전압에 응답하여 상기 데이터 신호를 래치시키는 증폭부를 구비하고,
    상기 동기화 신호가 상기 기준 전압보다 낮을 때는 상기 제1 및 제2 출력 신호들은 전원 전압 레벨로 높아지고, 상기 동기화 신호가 상기 기준 전압보다 높을 때는 상기 제2 출력 신호는 상기 데이터 신호의 전압 레벨과 동일하게 되고 상기 제1 출력 신호는 상기 데이터 신호의 전압 레벨의 반전 상태로 되는 것을 특징으로 하는 반도체 장치의 플립플롭.
  9. 제8 항에 있어서, 상기 전압 발생부는
    상기 기준 전압과 상기 동기화 신호를 입력하고, 상기 동기화 신호가 상기 기준 전압보다 낮을 때 상기 제1 전압을 발생하고, 상기 동기화 신호가 상기 기준 전압보다 높을 때 제3 전압을 발생하는 제1 전압 제어부; 및
    전원 전압을 입력하고 상기 제3 전압에 응답하여 상기 제2 전압을 발생하는 제2 전압 제어부를 구비하는 것을 특징으로 하는 반도체 장치의 플립플롭.
  10. 제8 항에 있어서, 상기 구동부는
    상기 전원 전압을 입력하고 상기 제1 전압 및 제2 출력 신호에 의해 게이팅되며 상기 제1 출력 신호를 발생하는 제1 PMOS 트랜지스터쌍; 및
    상기 전원 전압을 입력하고 상기 제1 전압 및 상기 제1 출력 신호에 의해 게이팅되며 상기 제2 출력 신호를 발생하는 제2 PMOS 트랜지스터쌍을 구비하는 것을 특징으로 하는 반도체 장치의 플립플롭.
  11. 제8 항에 있어서, 상기 증폭부는
    상기 제1 출력 신호를 입력하고 상기 제2 출력 신호에 의해 게이팅되는 제1 NMOS 트랜지스터쌍;
    상기 제1 NMOS 트랜지스터쌍의 출력단에 연결되며 상기 데이터 신호에 의해 게이팅되는 제1 NMOS 트랜지스터;
    상기 제2 출력 신호를 입력하고 상기 제1 출력 신호에 의해 게이팅되는 제2 NMOS 트랜지스터쌍;
    상기 제2 NMOS 트랜지스터쌍의 출력단에 연결되며 상기 기준 전압에 의해 게이팅되는 제2 NMOS 트랜지스터;
    상기 제1 및 제2 NMOS 트랜지스터쌍들의 출력단들에 연결된 제1 전류원; 및
    상기 제1 및 제2 NMOS 트랜지스터들의 출력단들에 연결된 제2 전류원을 구비하는 것을 특징으로 하는 반도체 장치의 플립플롭.
  12. 제11 항에 있어서, 상기 제1 전류원은
    상기 제1 및 제2 NMOS 트랜지스터쌍들의 출력단들을 입력하고 상기 제2 전압에 의해 게이팅되어 상기 제1 및 제2 NMOS 트랜지스터쌍들의 출력단들을 접지시키는 제3 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 플립플롭.
  13. 제11 항에 있어서, 상기 제2 전류원은
    상기 제1 및 제2 NMOS 트랜지스터들의 출력단들을 입력하고 상기 제2 전압에 의해 게이팅되어 상기 제1 및 제2 NMOS 트랜지스터들의 출력단들을 접지시키는 제4 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 플립플롭.
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