JPH06224707A - 同期式論理回路 - Google Patents
同期式論理回路Info
- Publication number
- JPH06224707A JPH06224707A JP1045193A JP1045193A JPH06224707A JP H06224707 A JPH06224707 A JP H06224707A JP 1045193 A JP1045193 A JP 1045193A JP 1045193 A JP1045193 A JP 1045193A JP H06224707 A JPH06224707 A JP H06224707A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- logic circuit
- circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 非同期式論理回路の設計資産を活用した同期
式論理回路の提供。 【構成】 出力段Ｆ／Ｆ２２の前段に、データ系Ｆ／Ｆ
２０と、クロック系Ｆ／Ｆ２１とが位置する非同期式論
理回路を基本構成とし、各Ｆ／Ｆ２０〜２２のクロック
入力端子CLK に夫々同期クロックラインを接続すると共
に、出力段Ｆ／Ｆ２２の分岐出力データとデータ系Ｆ／
Ｆ２０の出力データとを入力とするマルチプレクサ１０
を設け、このマルチプレクサの制御端子に、クロック系
Ｆ／Ｆ２１の分岐入力データとその反転出力データとの
ＡＮＤをとるＡＮＤ回路１１の出力信号を導いて、この
出力信号に応じて前記入力のいずれか一方を出力段Ｆ／
Ｆ２２のデータ入力端子に選択出力するようにした。
式論理回路の提供。 【構成】 出力段Ｆ／Ｆ２２の前段に、データ系Ｆ／Ｆ
２０と、クロック系Ｆ／Ｆ２１とが位置する非同期式論
理回路を基本構成とし、各Ｆ／Ｆ２０〜２２のクロック
入力端子CLK に夫々同期クロックラインを接続すると共
に、出力段Ｆ／Ｆ２２の分岐出力データとデータ系Ｆ／
Ｆ２０の出力データとを入力とするマルチプレクサ１０
を設け、このマルチプレクサの制御端子に、クロック系
Ｆ／Ｆ２１の分岐入力データとその反転出力データとの
ＡＮＤをとるＡＮＤ回路１１の出力信号を導いて、この
出力信号に応じて前記入力のいずれか一方を出力段Ｆ／
Ｆ２２のデータ入力端子に選択出力するようにした。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路に関し、特
に、同期式論理回路に関する。
に、同期式論理回路に関する。
【０００２】
【従来の技術】デジタル回路等に用いられる論理回路
に、同期式のものと非同期式のものとがある。同期式論
理回路は、全ての能動部品の動作が共通クロックで同期
がとられ、その１周期内で論理の変化が確実に行われる
特長を有する。そのため、レーシング等のタイミングの
問題（ハザード等）が発生せず、論理シミュレーション
や故障シミュレーション、遅延シミュレーション等の各
種シミュレーション、論理合成等も容易に実現できる。
に、同期式のものと非同期式のものとがある。同期式論
理回路は、全ての能動部品の動作が共通クロックで同期
がとられ、その１周期内で論理の変化が確実に行われる
特長を有する。そのため、レーシング等のタイミングの
問題（ハザード等）が発生せず、論理シミュレーション
や故障シミュレーション、遅延シミュレーション等の各
種シミュレーション、論理合成等も容易に実現できる。
【０００３】これに対し、非同期式論理回路は、能動部
品に独自のクロックタイミングで動作するものを含むも
ので、データ処理が速く、また、回路量が少なくて済む
特長を有する。そのため、高速化を要する回路や簡易回
路、あるいは他の回路との関係で、インターフェースを
非同期にせざるを得ない場合に用いられる。
品に独自のクロックタイミングで動作するものを含むも
ので、データ処理が速く、また、回路量が少なくて済む
特長を有する。そのため、高速化を要する回路や簡易回
路、あるいは他の回路との関係で、インターフェースを
非同期にせざるを得ない場合に用いられる。
【０００４】但し、通常は、同期式論理回路と非同期式
論理回路とを混在させ、夫々の特長点を使い分けている
場合が多い。
論理回路とを混在させ、夫々の特長点を使い分けている
場合が多い。
【０００５】図２は一般的な非同期式回路の基本構成図
であり、能動部品として三個のフリップフロップ（以下
Ｆ／Ｆ）２０〜２２を用いた例が示されている。第一の
Ｆ／Ｆ（データ系Ｆ／Ｆ、以下同じ）２０及び第二のＦ
／Ｆ（クロック系Ｆ／Ｆ、以下同じ）２１のクロック端
子CLK には同期クロックが共通に入力されているが、第
三のＦ／Ｆ２２（出力段Ｆ／Ｆ、以下同じ）にあって
は、データ入力端子に第一のＦ／Ｆ２０の出力データ、
クロック端子CLK に第二のＦ／Ｆ２１の出力データが入
力されており、例えば第二のＦ／Ｆ２１の出力の立ち上
がりエッジで第一のＦ／Ｆ２０出力データを取り込んで
いる。
であり、能動部品として三個のフリップフロップ（以下
Ｆ／Ｆ）２０〜２２を用いた例が示されている。第一の
Ｆ／Ｆ（データ系Ｆ／Ｆ、以下同じ）２０及び第二のＦ
／Ｆ（クロック系Ｆ／Ｆ、以下同じ）２１のクロック端
子CLK には同期クロックが共通に入力されているが、第
三のＦ／Ｆ２２（出力段Ｆ／Ｆ、以下同じ）にあって
は、データ入力端子に第一のＦ／Ｆ２０の出力データ、
クロック端子CLK に第二のＦ／Ｆ２１の出力データが入
力されており、例えば第二のＦ／Ｆ２１の出力の立ち上
がりエッジで第一のＦ／Ｆ２０出力データを取り込んで
いる。
【０００６】
【発明が解決しようとする課題】ところで、近年のよう
にデジタル回路の規模が大きくなり、使用クロックの速
度も高速化してくると、従来の非同期式論理回路では、
回路設計が難しく、製造する上でも多大な人手工数が必
要になる問題が生じてきた。例えば、製造後の論理検証
では、人手により所定のテストパターンを作成し、個々
の部品について独自のタイミングでエラーが発生しない
かどうかをチェックする作業が必要となる。
にデジタル回路の規模が大きくなり、使用クロックの速
度も高速化してくると、従来の非同期式論理回路では、
回路設計が難しく、製造する上でも多大な人手工数が必
要になる問題が生じてきた。例えば、製造後の論理検証
では、人手により所定のテストパターンを作成し、個々
の部品について独自のタイミングでエラーが発生しない
かどうかをチェックする作業が必要となる。
【０００７】このチェック作業もまた人手で行ってお
り、コストが飛躍的に上昇してしまう。また、能動回路
が多くなると、各回路で独自の時間間隔で持つため、微
妙なタイミング差によりレーシング等のハザードが発生
し易くなり、例えばＣＡＤ（COMPYUTED AIDED DESIGN）
による各種のシミュレーションでも人手作業が多くなる
問題があった。
り、コストが飛躍的に上昇してしまう。また、能動回路
が多くなると、各回路で独自の時間間隔で持つため、微
妙なタイミング差によりレーシング等のハザードが発生
し易くなり、例えばＣＡＤ（COMPYUTED AIDED DESIGN）
による各種のシミュレーションでも人手作業が多くなる
問題があった。
【０００８】一方、その解決策として同期式論理回路へ
の全面的変更も考えられるが、そうすると、従来の設計
資産を無駄にすることになるので、設計者側としては容
易に踏み切れないでいるのが現状であった。
の全面的変更も考えられるが、そうすると、従来の設計
資産を無駄にすることになるので、設計者側としては容
易に踏み切れないでいるのが現状であった。
【０００９】また、同期式論理回路と非同期式論理回路
とを混在させてＣＡＤによる各種のシミュレーションを
行う場合があるが、その自動化を進めることができなか
った。
とを混在させてＣＡＤによる各種のシミュレーションを
行う場合があるが、その自動化を進めることができなか
った。
【００１０】本発明は、かかる背景の下になされたもの
で、その目的とするところは、従来の設計資産を積極的
に活用して成る同期式論理回路を提供することにある。
で、その目的とするところは、従来の設計資産を積極的
に活用して成る同期式論理回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明では、従来の非同
期式回路の構成に僅かの部品を付加するだけで同期式論
理回路を実現する。
期式回路の構成に僅かの部品を付加するだけで同期式論
理回路を実現する。
【００１２】具体的には、出力段Ｆ／Ｆの前段に、デー
タ系Ｆ／Ｆと、クロック系Ｆ／Ｆとが位置する非同期式
論理回路を基本構成とし、各Ｆ／Ｆのクロック入力端子
に夫々同期クロックラインを接続すると共に、前記出力
段Ｆ／Ｆの分岐出力データと前記データ系Ｆ／Ｆの出力
データとを入力とするマルチプレクサを設け、このマル
チプレクサの制御端子に、前記クロック系Ｆ／Ｆの分岐
入力データとその反転出力データとのＡＮＤ条件又はＮ
ＯＲ条件を判断するＡＮＤ回路又はＮＯＲ回路の出力信
号を導いて、この出力信号に応じて前記入力のいずれか
一方を前記出力段Ｆ／Ｆのデータ入力端子に選択出力す
るようにした。
タ系Ｆ／Ｆと、クロック系Ｆ／Ｆとが位置する非同期式
論理回路を基本構成とし、各Ｆ／Ｆのクロック入力端子
に夫々同期クロックラインを接続すると共に、前記出力
段Ｆ／Ｆの分岐出力データと前記データ系Ｆ／Ｆの出力
データとを入力とするマルチプレクサを設け、このマル
チプレクサの制御端子に、前記クロック系Ｆ／Ｆの分岐
入力データとその反転出力データとのＡＮＤ条件又はＮ
ＯＲ条件を判断するＡＮＤ回路又はＮＯＲ回路の出力信
号を導いて、この出力信号に応じて前記入力のいずれか
一方を前記出力段Ｆ／Ｆのデータ入力端子に選択出力す
るようにした。
【００１３】
【作用】立ち上がり状態が発生するとＡＮＤ回路の出力
信号は論理’１’となり、例えば前段のデータ系Ｆ／Ｆ
の出力データがマルチプレクサから出力段Ｆ／Ｆのデー
タ入力端子に選択出力される。他方、ＡＮＤ回路の出力
信号が論理’０’になると、出力段Ｆ／Ｆの分岐出力デ
ータが当該Ｆ／Ｆのデータ入力端子に選択出力される。
そして同期クロックの立ち上がりエッジのタイミングで
出力段Ｆ／Ｆ内にこれらデータが取り込まれる。
信号は論理’１’となり、例えば前段のデータ系Ｆ／Ｆ
の出力データがマルチプレクサから出力段Ｆ／Ｆのデー
タ入力端子に選択出力される。他方、ＡＮＤ回路の出力
信号が論理’０’になると、出力段Ｆ／Ｆの分岐出力デ
ータが当該Ｆ／Ｆのデータ入力端子に選択出力される。
そして同期クロックの立ち上がりエッジのタイミングで
出力段Ｆ／Ｆ内にこれらデータが取り込まれる。
【００１４】ＮＯＲ回路を用いた場合も基本的には上記
同様に動作するが、この場合は、同期クロックの立ち下
がりエッジのタイミングでデータが取り込まれる。
同様に動作するが、この場合は、同期クロックの立ち下
がりエッジのタイミングでデータが取り込まれる。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１６】図１は本発明の一実施例に係る同期式論理
回路の基本構成図であり、図２に示した非同期式論理回
路の構成部品をそのまま使用した例である。図１中、従
来の非同期式論理回路と同一部品については同一符号を
付してある。
回路の基本構成図であり、図２に示した非同期式論理回
路の構成部品をそのまま使用した例である。図１中、従
来の非同期式論理回路と同一部品については同一符号を
付してある。
【００１７】図１を参照すると、本実施例の同期式論理
回路は、第一〜第三のＦ／Ｆ２０〜２２のクロック端子
CLK に同期クロックを共通に入力すると共に、第三のＦ
／Ｆ２２のデータ入力端子にその出力データを選択出力
する二入力のマルチプレクサ１０を設けている。このマ
ルチプレクサ１０の各入力端子には、第一のＦ／Ｆ２０
の出力データと、第三のＦ／Ｆ２２の出力データとが導
かれており、更に、その制御端子には、第二のＦ／Ｆ２
１の反転出力と該Ｆ／Ｆ２１の入力データとのＡＮＤを
とるＡＮＤ回路１１の出力信号が導かれている。この回
路構成では、同期クロックの立ち上がりエッジがきた時
点でマルチプレクサ１０の出力データが第三のＦ／Ｆ２
２内に取り込まれる。
回路は、第一〜第三のＦ／Ｆ２０〜２２のクロック端子
CLK に同期クロックを共通に入力すると共に、第三のＦ
／Ｆ２２のデータ入力端子にその出力データを選択出力
する二入力のマルチプレクサ１０を設けている。このマ
ルチプレクサ１０の各入力端子には、第一のＦ／Ｆ２０
の出力データと、第三のＦ／Ｆ２２の出力データとが導
かれており、更に、その制御端子には、第二のＦ／Ｆ２
１の反転出力と該Ｆ／Ｆ２１の入力データとのＡＮＤを
とるＡＮＤ回路１１の出力信号が導かれている。この回
路構成では、同期クロックの立ち上がりエッジがきた時
点でマルチプレクサ１０の出力データが第三のＦ／Ｆ２
２内に取り込まれる。
【００１８】本実施例の同期式論理回路では、マルチプ
レクサ１０で第一のＦ／Ｆ２０の出力データと第三のＦ
／Ｆ２２の出力データのいずれか一方を第三のＦ／Ｆ２
２のデータ入力端子に選択出力する。例えば、制御信号
であるＡＮＤ回路１１の出力が論理’０’のときに第三
のＦ／Ｆ２２の出力データ、ＡＮＤ回路１１の出力が論
理’１’のときに第一のＦ／Ｆ２０の出力データを夫々
選択出力するように予め回路を設計しておく。
レクサ１０で第一のＦ／Ｆ２０の出力データと第三のＦ
／Ｆ２２の出力データのいずれか一方を第三のＦ／Ｆ２
２のデータ入力端子に選択出力する。例えば、制御信号
であるＡＮＤ回路１１の出力が論理’０’のときに第三
のＦ／Ｆ２２の出力データ、ＡＮＤ回路１１の出力が論
理’１’のときに第一のＦ／Ｆ２０の出力データを夫々
選択出力するように予め回路を設計しておく。
【００１９】いま、図２の構成における立ち上がり状態
相当が発生し、ＡＮＤ回路１１の出力信号が論理’１’
のときに、同期クロックの立ち上がりエッジが入力され
ると、第三のＦ／Ｆ２２内に第一のＦ／Ｆ２０の出力デ
ータが取り込まれる。また、その後に第二のＦ／Ｆ２１
の入力データ及びその反転出力データが立ち上がり状態
の条件にならなければ、マルチプレクサ１０は第三のＦ
／Ｆ２２の出力データを選択出力し、同期クロックの立
ち上がりエッジでこれを第三のＦ／Ｆ２２に取り込む。
この状態では、第三のＦ／Ｆ２２が自己のデータを保持
しており、換言すればデータ値が変わらないことを意味
する。
相当が発生し、ＡＮＤ回路１１の出力信号が論理’１’
のときに、同期クロックの立ち上がりエッジが入力され
ると、第三のＦ／Ｆ２２内に第一のＦ／Ｆ２０の出力デ
ータが取り込まれる。また、その後に第二のＦ／Ｆ２１
の入力データ及びその反転出力データが立ち上がり状態
の条件にならなければ、マルチプレクサ１０は第三のＦ
／Ｆ２２の出力データを選択出力し、同期クロックの立
ち上がりエッジでこれを第三のＦ／Ｆ２２に取り込む。
この状態では、第三のＦ／Ｆ２２が自己のデータを保持
しており、換言すればデータ値が変わらないことを意味
する。
【００２０】このように、本実施例では、非同期式論理
回路の基本構成を全くそのまま用いるので、従来の設計
資産を殆ど変えることなく同期式論理回路に移行するこ
とができ、全く新たに同期式論理回路を設計した場合に
比べて大幅な設計工数削減とバグの増加を抑制すること
ができる。この手法は、非同期式論理回路の一部変更だ
けでなく、全面的に同期式論理回路へ移行せざるを得な
い場合等にも有効な手段となり得る。
回路の基本構成を全くそのまま用いるので、従来の設計
資産を殆ど変えることなく同期式論理回路に移行するこ
とができ、全く新たに同期式論理回路を設計した場合に
比べて大幅な設計工数削減とバグの増加を抑制すること
ができる。この手法は、非同期式論理回路の一部変更だ
けでなく、全面的に同期式論理回路へ移行せざるを得な
い場合等にも有効な手段となり得る。
【００２１】なお、本実施例では、単純なＦ／Ｆ２０〜
２２を基本構成とする論理回路を例に揚げたが、ビット
方向に複数のＦ／Ｆが連なった場合やデータの流れ方向
にＦ／Ｆが多段に組合わされた場合でも同様な考えによ
り実現することができる。
２２を基本構成とする論理回路を例に揚げたが、ビット
方向に複数のＦ／Ｆが連なった場合やデータの流れ方向
にＦ／Ｆが多段に組合わされた場合でも同様な考えによ
り実現することができる。
【００２２】また、以上は同期クロックの立ち上がりエ
ッジでデータを取り込む例であるが、立ち下がりエッジ
でデータを取り込む場合は、ＡＮＤ回路１１をＮＯＲ回
路に置き換えれば良い。
ッジでデータを取り込む例であるが、立ち下がりエッジ
でデータを取り込む場合は、ＡＮＤ回路１１をＮＯＲ回
路に置き換えれば良い。
【００２３】
【発明の効果】以上説明したように、本発明では、出力
段Ｆ／Ｆの前段に、データ系Ｆ／Ｆとクロック系Ｆ／Ｆ
とが位置する非同期式論理回路をそのまま用い、各Ｆ／
Ｆのクロック入力端子に夫々同期クロックラインを接続
すると共に、出力段Ｆ／Ｆの分岐出力データとデータ系
Ｆ／Ｆの出力データとを入力とするマルチプレクサを設
け、このマルチプレクサの制御端子に、クロック系Ｆ／
Ｆの分岐入力データとその反転出力データとのＡＮＤ出
力又はＮＯＲ出力を導いて前記入力のいずれか一方を出
力段Ｆ／Ｆのデータ入力端子に選択出力するようにした
ので、非同期式論理回路の設計資産を損なうことなく同
期式論理回路に移行することができる。これにより用途
に応じた回路の一部設計変更又は全面設計変更が容易と
なり、コストの低減を図ることができる。
段Ｆ／Ｆの前段に、データ系Ｆ／Ｆとクロック系Ｆ／Ｆ
とが位置する非同期式論理回路をそのまま用い、各Ｆ／
Ｆのクロック入力端子に夫々同期クロックラインを接続
すると共に、出力段Ｆ／Ｆの分岐出力データとデータ系
Ｆ／Ｆの出力データとを入力とするマルチプレクサを設
け、このマルチプレクサの制御端子に、クロック系Ｆ／
Ｆの分岐入力データとその反転出力データとのＡＮＤ出
力又はＮＯＲ出力を導いて前記入力のいずれか一方を出
力段Ｆ／Ｆのデータ入力端子に選択出力するようにした
ので、非同期式論理回路の設計資産を損なうことなく同
期式論理回路に移行することができる。これにより用途
に応じた回路の一部設計変更又は全面設計変更が容易と
なり、コストの低減を図ることができる。
【００２４】また、将来の性能向上により同期クロック
の速度が高速になっても容易に対応することができ、Ｃ
ＡＤによる各種シミュレーションの自動化も可能とな
る。
の速度が高速になっても容易に対応することができ、Ｃ
ＡＤによる各種シミュレーションの自動化も可能とな
る。
【図１】本発明の一実施例に係る同期式論理回路の基本
構成図。
構成図。
【図２】従来の非同期式論理回路の基本構成図。
１０・・・マルチプレクサ １１・・・ＡＮＤ回路 ２０・・・第一のＦ／Ｆ（データ系Ｆ／Ｆ） ２１・・・第二のＦ／Ｆ（クロック系Ｆ／Ｆ） ２２・・・第三のＦ／Ｆ（出力段Ｆ／Ｆ）
Claims (2)
- 【請求項１】 出力段フリップフロップの前段に、デー
タ系フリップフロップと、クロック系フリップフロップ
とが位置する論理回路において、 各フリップフロップのクロック入力端子に夫々同期クロ
ックラインを接続すると共に、前記出力段フリップフロ
ップの分岐出力データと前記データ系フリップフロップ
の出力データとを入力とするマルチプレクサを設け、こ
のマルチプレクサの制御端子に、前記クロック系フリッ
プフロップの分岐入力データとその反転出力データとの
論理積条件を判断するＡＮＤ回路の出力信号を導いて、
この出力信号に応じて前記入力のいずれか一方を前記出
力段フリップフロップのデータ入力端子に選択出力する
ことを特徴とする同期式論理回路。 - 【請求項２】 請求項１記載の同期式論理回路におい
て、前記ＡＮＤ回路に代えて各データの反転論理和条件
を判断するＮＯＲ回路を設けたことを特徴とする同期式
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045193A JPH06224707A (ja) | 1993-01-26 | 1993-01-26 | 同期式論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045193A JPH06224707A (ja) | 1993-01-26 | 1993-01-26 | 同期式論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224707A true JPH06224707A (ja) | 1994-08-12 |
Family
ID=11750512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1045193A Pending JPH06224707A (ja) | 1993-01-26 | 1993-01-26 | 同期式論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224707A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100630676B1 (ko) * | 2001-03-19 | 2006-10-02 | 삼성전자주식회사 | 반도체 장치의 플립플롭 |
-
1993
- 1993-01-26 JP JP1045193A patent/JPH06224707A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100630676B1 (ko) * | 2001-03-19 | 2006-10-02 | 삼성전자주식회사 | 반도체 장치의 플립플롭 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2735034B2 (ja) | クロック信号分配回路 | |
| US5239206A (en) | Synchronous circuit with clock skew compensating function and circuits utilizing same | |
| US6518788B2 (en) | Logic circuit design method and logic circuit | |
| US20040230934A1 (en) | System and method for emulating systems with multiple field programmable gate arrays | |
| JPH06224707A (ja) | 同期式論理回路 | |
| US6218861B1 (en) | Functional block and semiconductor integrated circuit architected by a plurality of functional blocks in combination | |
| US20030188272A1 (en) | Synchronous assert module for hardware description language library | |
| US6075936A (en) | Logic circuit simulation apparatus having cycle-based simulator for simulating circuits including multi-cycle paths | |
| US6185720B1 (en) | Slaveless synchronous system design | |
| JP2914257B2 (ja) | 競合動作の判定方法 | |
| Nuss | A New Paradigm for Synchronous State Machine Design in Verilog | |
| JPH03175720A (ja) | 半導体集積回路 | |
| JP3044956B2 (ja) | 高速ディジタル信号処理回路 | |
| JPH11125662A (ja) | 半導体集積回路及びフルスキャン実行方法 | |
| JP2845978B2 (ja) | 論理回路シミュレーション方法 | |
| JPH11259555A (ja) | マクロの設計方法 | |
| JP2786017B2 (ja) | 半導体集積回路の製造方法 | |
| JP3015454B2 (ja) | 同期式カウンタ | |
| JP2785708B2 (ja) | 論理シミュレーション方法 | |
| JPH1153424A (ja) | 論理シミュレータ | |
| JPH10116300A (ja) | 論理回路の遅延検証方法 | |
| JPH0721227A (ja) | 非同期論理回路の論理合成方法 | |
| JPH02265268A (ja) | 順序論理回路の設計方法 | |
| JPH11326453A (ja) | スキャンパステスト方法およびスキャンパステスト回路、ならびにスキャン回路自動生成方法およびスキャン回路自動生成装置 | |
| JPH0417354A (ja) | 半導体集積回路の自動配置配線システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010327 |