KR20030058254A

KR20030058254A - 클럭드 감지증폭기와 래치를 구비한 반도체 소자

Info

Publication number: KR20030058254A
Application number: KR1020010088669A
Authority: KR
Inventors: 김시홍
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-12-31
Filing date: 2001-12-31
Publication date: 2003-07-07

Abstract

본 발명은 반도체 집적회로에 관한 것으로, 특히 클럭드 감지증폭기(clocked sense amplifier)와 래치(latch)를 구비한 반도체 소자에 관한 것이다. 본 발명은 클럭드 감지증폭기와 래치의 조합회로에서 클럭드 감지증폭기 출력단의 부하 캐패시턴스 값의 변화에 따른 출력 특성 열화를 방지할 수 있는 반도체 소자를 제공하는데 그 목적이 있다. 클럭드 감지증폭기 출력단의 부하 캐패시턴스 값의 변화에 따른 출력 특성 열화를 방지하기 위해서는 차동출력단쪽에서 바라보는 입력 캐패시턴스를 같게 유지해야 한다. 이를 위해서 본 발명은 클럭드 감지증폭기의 출력단에 버퍼를 삽입하였다. 버퍼로는 입력 캐패시턴스의 변화가 없는 인버터를 사용할 수 있다.

Description

클럭드 감지증폭기와 래치를 구비한 반도체 소자{Semiconductor device having clocked sense amplifier and latch}

본 발명은 반도체 집적회로에 관한 것으로, 특히 클럭드 감지증폭기(clocked sense amplifier)와 래치(latch)를 구비한 반도체 소자에 관한 것이다.

통상적으로, 반도체 소자의 입력 버퍼를 구성함에 있어서 클럭드 감지증폭기와 래치의 조합 회로를 사용하고 있다. 한편, 이러한 클럭드 감지증폭기와 래치의 조합 회로는 소자 내부의 소신호를 증폭하는 용도로도 사용되고 있다.

도 1은 종래기술에 따른 클럭드 감지증폭기와 래치의 회로도이다.

도 1을 참조하면, 종래기술에 따르면 클럭드 감지증폭기(100)와 그의 출력(M, Mb)을 래치하기 위한 크로스-커플드 낸드 래치(120)가 구비된다.

클럭드 감지증폭기(100)는 접지전원에 연결되며 스트로브 신호인 클럭(CLK)을 게이트 입력으로 하는 바이어스 트랜지스터(M9)와, 정입력(IN) 및 부입력(INb)을 게이트 입력으로 하는 차동입력 트랜지스터(M7, M8)와, 차동입력 트랜지스터(M7, M8)와 차동출력단(M, Mb) 사이에 제공되며 각각의 게이트와 차동출력단(M, Mb)이 크로스-커플된 NMOS 트랜지스터(M5, M6)와, 공급전원과 차동출력단(M, Mb) 사이에 제공되며 클럭(CLK)을 게이트 입력으로 하는 인에이블 트랜지스터(M1, M4)와, 인에이블 트랜지스터(M1, M4)와 병렬로 연결되며 각각의 게이트와 차동출력단(M, Mb)이 크로스-커플된 PMOS 트랜지스터(M2, M3)를 구비한다. 여기서, 차동입력 중 부입력(INb)은 경우에 따라 기준전압(Vref)으로 대체할 수 있다.

크로스-커플드 낸드 래치(120)는 클럭드 감지증폭기(100)의 부출력(Mb)을 일 입력으로 하는 제1 낸드 게이트(I1)와, 클럭드 감지증폭기(100)의 정출력(M)을 일 입력으로 하는 제2 낸드 게이트(I2)를 구비하며, 각 낸드 게이트(I1, I2)의 출력단은 다른 낸드 게이트의 타 입력단과 연결된다.

상기와 같은 종래의 클럭드 감지증폭기(100)와 크로스-커플드 낸드 래치(120)의 조합 회로는 다이렉트 입력 버퍼, 전증폭기(pre-amplifier)를 추가한 입력 버퍼, 증폭 및 지연된 입력 데이터를 내부 클럭 타이밍에 동기시키기 위한 입력 버퍼로 사용되고 있으며, 앞서 밝힌 바와 같이 칩 내부의 소신호 증폭하거나 신호의 빠른 전송을 위해 증폭하는 기능을 수행한다.

이때, 클럭드 감지증폭기(100)는 칩 내부의 클럭(또는 스트로브 신호)의 제어하에 차동입력(IN, INb)을 증폭하여 차동출력(M, Mb)을 생성하는 회로로서, 차동출력(M, Mb)은 초기에 같은 전압 레벨로 프리차지 되어 있다가 클럭이 인에이블 되면서 차동입력(IN, INb)에 대응하여 한쪽 출력은 원래 전위를 유지하고 다른쪽 출력은 반대로 천이된다.

크로스-커플드 낸드 래치(120)는 클럭(또는 스트로브 신호)이 디스에이블 된 상태에서 이전의 출력값을 유지하고, 이후 클럭(또는 스트로브 신호)이 다시 인에이블되면 차동출력(M, Mb)에 의해서 정해진 값을 출력하게 된다.

한편, 후단의 크로스-커플드 낸드 래치(120)는 이전에 래치된 값에 따라 입력 캐패시턴스가 바뀌는 특성이 있는데, 이는 클럭드 감지증폭기(100)의 출력 특성을 열화시키는 요인이 되고 있다.

클럭드 감지증폭기(100)는 매우 작은 입력신호나 입력신호가 시간에 따라 변하는 상황에서도 차동증폭을 수행하는 민감한 회로이다. 따라서, 클럭드 감지증폭기(100)의 차동출력단(M, Mb)에 연결된 부하의 캐패시턴스 값이 달라지는 경우, 같은 입력 신호에 대해서도 서로 다른 결과가 출력되는 현상이 유발된다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 클럭드 감지증폭기와 래치의 조합회로에서 클럭드 감지증폭기 출력단의 부하 캐패시턴스 값의 변화에 따른 출력 특성 열화를 방지할 수 있는 반도체 소자를 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 클럭드 감지증폭기와 래치의 회로도.

도 2는 본 발명의 일 실시예에 따른 클럭드 감지증폭기와 래치의 회로도.

도 3은 본 발명의 다른 실시예에 따른 클럭드 감지증폭기와 래치의 회로도.

* 도면의 주요 부분에 대한 부호의 설명

200 : 클럭드 감지증폭부

210 : 버퍼부

220 : 크로스-커플드 낸드 래치부

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 스트로브 신호에 응답하여 차동입력에 대한 감지증폭을 수행하는 클럭드 감지증폭 수단; 상기 클럭드 감지증폭 수단의 차동출력을 버퍼링하기 위한 버퍼링 수단; 및 상기 버퍼링 수단의 출력을 래치하기 위한 래칭 수단을 구비하는 반도체 소자가 제공된다.

클럭드 감지증폭기 출력단의 부하 캐패시턴스 값의 변화에 따른 출력 특성 열화를 방지하기 위해서는 차동출력단쪽에서 바라보는 입력 캐패시턴스를 같게 유지해야 한다. 이를 위해서 본 발명은 클럭드 감지증폭기의 출력단에 버퍼를 삽입하였다. 버퍼로는 입력 캐패시턴스의 변화가 없는 인버터를 사용할 수 있다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 2는 본 발명의 일 실시예에 따른 클럭드 감지증폭기와 래치의 회로도이다.

도 2를 참조하면, 본 실시예에 따르면 클럭드 감지증폭부(200)와, 버퍼부(210)와, 크로스-커플드 낸드 래치부(220)가 구비된다.

클럭드 감지증폭부(200)는 상기 도 1의 클럭드 감지증폭기(100)의 회로 구성과 동일하며, 그 동작 또한 동일하다.

버퍼부(210)는 클럭드 감지증폭부(200)의 부출력단(Mb)에 직렬 접속된 2 개의 인버터(I3, I4)와, 클럭드 감지증폭부(200)의 정출력단(M)에 직렬 접속된 2 개의 인버터(I5, I6)로 구성된다.

크로스-커플드 낸드 래치부(220)의 구성 또한, 상기 도 1의 크로스-커플드 낸드 래치(120)의 구성과 동일하게, 2개의 낸드 게이트(I7, I8)로 구성된다.

즉, 본 실시예에서는 클럭드 감지증폭부(200)의 차동출력단(M, Mb)과 크로스-커플드 낸드 래치부(200) 사이에 버퍼부(210)를 삽입하여, 클럭드 감지증폭부(200)의 차동출력이 버퍼링되어 크로스-커플드 낸드 래치부(220)에 입력되도록 하였다.

이 경우, 클럭드 감지증폭부(200)의 출력단(M, Mb)에서 바라보는 캐패시턴스가 클럭드 감지증폭부(200)의 차동출력에 관계없이 일정하게 유지될 수 있다.

도 3은 본 발명의 다른 실시예에 따른 클럭드 감지증폭기와 래치의 회로도이다.

도 3을 참조하면, 본 실시예에 따르면 클럭드 감지증폭부(300)와, 버퍼부(310)와, 크로스-커플드 노아 래치부(320)가 구비된다.

클럭드 감지증폭부(300)는 상기 도 1의 클럭드 감지증폭기(300) 및 상기 도 2의 클럭드 감지증폭부(200)의 회로 구성과 동일하며, 그 동작 또한 동일하다.

버퍼부(310)는 클럭드 감지증폭부(300)의 부출력단(Mb)에 접속된 인버터(I9)와, 클럭드 감지증폭부(300)의 정출력단(M)에 접속된 인버터(I10)로 구성된다.

크로스-커플드 노아 래치부(320)는 상기 도 2의 크로스-커플드 낸드 래치부(220)의 낸드 게이트(I7, I8)를 노아 게이트(I11, I12)로 대체하였다.

즉, 본 실시예에서는 상기 도 2의 버퍼부(210)의 인버터단수를 하나로 줄이고, 크로스-커플드 낸드 래치 대신 크로스-커플드 노아 래치를 사용하는 것이다. 이 경우에도 동작 및 기대되는 효과는 상기 일 실시예와 동일하다.

전술한 바와 같이 본 발명은 클럭드 감지증폭기와 래치 사이에 버퍼를 삽입함으로써 래치의 출력값에 무관한 입력 캐패시턴스를 제공하며, 이에 따라 클럭드 감지증폭기의 오동작을 방지할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 사용된 클럭드 감지증폭부는 회로적으로 다르게 구현할 수 있으며, 크로스-커플드 낸드 래치나 크로스-커플드 노아 래치도 그 구성을 변경할 수 있다.

또한, 전술한 실시예에서 사용된 버퍼부의 인버터의 수를 더 늘리는 경우에도 본 발명의 기술적 원리는 적용된다.

전술한 본 발명은 클럭드 감지증폭기와 래치 사이에 버퍼를 삽입함으로써 클럭드 감지증폭기의 출력단쪽에서 바라본 입력 캐패시턴스가 출력값에 관계없이 일정하게 유지되도록 하는 효과가 있으며, 이를 통해 반도체 소자의 셋업/홀드 시간(setup/hold time)의 마진 향상을 기대할 수 있다.

Claims

스트로브 신호에 응답하여 차동입력에 대한 감지증폭을 수행하는 클럭드 감지증폭 수단;

상기 클럭드 감지증폭 수단의 차동출력을 버퍼링하기 위한 버퍼링 수단; 및

상기 버퍼링 수단의 출력을 래치하기 위한 래칭 수단

을 구비하는 반도체 소자.
제1항에 있어서,

상기 버퍼링 수단은 적어도 하나의 인버터를 구비하는 것을 특징으로 하는 반도체 소자.
제2항에 있어서,

상기 래칭 수단은 크로스-커플드 낸드 래치인 것을 특징으로 하는 반도체 소자.
제2항에 있어서,

상기 래칭 수단은 크로스-커플드 노아 래치인 것을 특징으로 하는 반도체 소자.
제3항에 있어서,

상기 버퍼링 수단은 짝수 개의 상기 인버터를 구비하는 것을 특징으로 하는 반도체 소자.
제4항에 있어서,

상기 버퍼링 수단은 홀수 개의 상기 인버터를 구비하는 것을 특징으로 하는 반도체 소자.