KR100526865B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 입력 전원전압 레벨을 가지고 외부로부터 입력되는 복수개의 데이터 및 어드레스 신호를 내부 전원전압 레벨을 가지는 신호로 변환하기 위한 복수개의 데이터 및 어드레스 입력버퍼들, 입력 전원전압 레벨을 가지고 외부로부터 입력되는 제어신호를 내부 전원전압 레벨을 가지는 신호로 변환하기 위한 제어신호 입력버퍼, 입력 전원전압 레벨을 가지고 외부로부터 입력되는 클럭신호를 내부 전원전압 레벨을 가지는 신호로 변환하여 셋-업/홀드 타임을 유지하기 위한 클럭신호를 발생하는 클럭신호 입력버퍼, 및 입력 전원전압 레벨을 가지고 외부로부터 입력되는 클럭신호를 내부 전원전압 레벨을 가지는 신호로 변환하여 사이클 타임과 속도를 위한 클럭신호를 발생하는 클럭신호 차동 입력버퍼로 구성되어 있다. 따라서, 내부 전원전압 또는 온도 변화에 따라 일정한 셋-업/홀드 타임을 가지고, 사이클 타임 및 속도를 개선할 수 있다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 입력 전원전압 레벨과 내부 전원전압의 레벨이 달라 입력 전원전압 레벨을 내부 전원전압 레벨로 변환하는 입력 버퍼를 구비한 동기식 반도체 메모리 장치에 관한 것이다.
동기식 반도체 메모리 장치는 외부로 부터의 클럭신호에 동기시켜 동작을 수행한다. 그런데, 동기식 반도체 메모리 장치로 인가되는 데이터, 어드레스, 제어, 및 클럭신호의 레벨이 장치 내부의 전원전압 레벨과 다를 수 있으므로, 입력 전원전압 레벨을 내부 전원전압 레벨로 변환하기 위한 버퍼를 데이터, 어드레스, 제어, 및 클럭신호 입력단에 구비하고 있다.
그래서, 종래의 동기식 반도체 메모리 장치는 데이터, 어드레스, 제어, 및 클럭신호 입력단에 스케일 가능한 입력버퍼를 각각 구비하고 입력 전원전압 레벨을 내부 전원전압 레벨로 변환하는 동작을 수행하였다.
그런데, 스케일 가능한 입력버퍼는 입력 전원전압 레벨을 내부 전원전압 레벨로 변환하는 과정에서 속도를 지연하는 단점을 가지고 있다.
도1은 종래의 반도체 메모리 장치의 블록도를 나타내는 것으로, 메모리 셀 어레이(10), 어드레스 입력 버퍼들(12-1, 12-2, ..., 12-n), 제어신호 입력버퍼(14), 클럭신호 입력버퍼(16), 어드레스 디코더(18), 제어회로(20), 센스 증폭기(22), 및 데이터 출력 버퍼(24)로 구성되어 있다. 도1에 나타낸 입력버퍼들은 스케일 가능한 입력버퍼이다. 그리고, 도1에서는 어드레스, 제어, 및 클럭신호 입력단의 입력 버퍼들만을 나타내었지만, 데이터 입력단에도 입력 전원전압 레벨을 내부 전원전압 레벨로 변환하기 위한 입력버퍼가 구비되어야 한다.
도1에 나타낸 입력 버퍼들은 스케일 가능한 입력버퍼를 나타낸다. 그래서, 이들 입력 버퍼들에 의해서 버퍼된 신호를 어드레스 디코더(18), 제어회로(20), 및 데이터 출력버퍼(24)로 출력하게 된다. 즉, 이들 스케일 가능한 입력버퍼들은 입력 전원전압(VDDI)의 레벨을 내부 전원전압(VDD) 레벨로 변환하는 기능을 수행한다. 그런데, 클럭신호 입력버퍼(16)는 클럭신호(XCK)를 버퍼한 신호(K1)를 어드레스 디코더(18)로 전송하고, 신호(K2)를 제어회로(20)로 출력하고, 신호(K3)를 데이터 출력버퍼(24)로 전송한다. 클럭신호(K1)는 데이터를 입력하기 위한 셋-업/홀드 타임용으로 사용되고, 클럭신호들(K2, K3)은 사이클 타임과 데이터 출력을 위하여 사용된다. 그런데, 클럭신호들(K2, K3)이 스케일 가능한 입력 버퍼를 사용하여 발생되기 때문에 이 회로 자체의 특성상 레벨 변환 과정에서 생기는 지연 때문에 사이클 타임과 데이터 출력 속도에 제한을 받게 된다.
도2는 도1에 나타낸 스케일 가능한 입력버퍼의 구성을 나타내는 회로도로서, PMOS트랜지스터(P3)와 NMOS트랜지스터(N3)로 구성된 인버터(32), PMOS트랜지스터(P4)와 NMOS트랜지스터(N4)로 구성된 인버터(34), PMOS트랜지스터들(P1, P2)과 NMOS트랜지스터들(N1, N2)로 구성된 래치(36), 및 인버터(30)로 구성되어 있다.
인버터(32)는 외부로부터 입력되는 신호(XIN)를 반전하여 VDDI레벨 또는 0레벨의 신호를 출력한다. 인버터(34)는 인버터(32)의 출력신호를 반전하여 0레벨 또는 VDDI레벨의 신호를 출력한다. 만일 인버터(32)의 출력신호가 VDDI레벨이고, 인버터(34)의 출력신호가 0레벨이라면, NMOS트랜지스터(N1)가 온되고, NMOS트랜지스터(N2)가 오프되고, PMOS트랜지스터(P2)가 온되어 래치(36)는 VDD레벨의 신호를 출력한다. 인버터(30)는 래치(36)의 출력신호를 반전하여 0레벨의 출력신호를 발생한다. 그리고, 만일 인버터(32)의 출력신호가 0레벨이고, 인버터(34)의 출력신호가 VDDI레벨이라면, NMOS트랜지스터(N1)가 오프되고, NMOS트랜지스터(N2)가 온되고, PMOS트랜지스터(P1)가 온되고, PMOS트랜지스터(P2)가 오프되어 래치(36)는 0레벨의 신호를 출력한다. 인버터(30)는 0레벨의 출력신호를 반전하여 VDD레벨의 출력신호(OUT)를 발생한다.
결론적으로, 입력버퍼(16)의 출력신호(K1)는 셋-업/홀드 타임을 결정하는 신호이므로 스케일 가능한 입력버퍼를 사용하여도 상관없지만, 입력 버퍼(16)의 출력신호들(K2, K3)은 사이클 타임과 데이터 라이트 및 리드 속도를 결정하는 신호이기 때문에 스케일 가능한 입력버퍼를 사용하게 되면 속도에 제한을 받게 된다는 문제점이 있었다.
본 발명의 목적은 내부 전원전압 또는 온도의 변화에 항상 일정한 셋-업/홀드 타임을 유지하고, 동작 속도를 개선할 수 있는 반도체 메모리 장치를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 입력 전원전압 레벨을 가지고 외부로부터 입력되는 복수개의 데이터 및 어드레스 신호를 내부 전원전압 레벨을 가지는 신호로 변환하기 위한 복수개의 데이터 및 어드레스 입력버퍼들, 상기 입력 전원전압 레벨을 가지고 외부로부터 입력되는 제어신호를 내부 전원전압 레벨을 가지는 신호로 변환하기 위한 제어신호 입력버퍼, 상기 입력 전원전압 레벨을 가지고 외부로부터 입력되는 클럭신호를 내부 전원전압 레벨을 가지는 신호로 변환하여 셋-업/홀드 타임을 유지하기 위한 클럭신호를 발생하는 클럭신호 입력버퍼, 및 상기 입력 전원전압 레벨을 가지고 외부로부터 입력되는 클럭신호를 내부 전원전압 레벨을 가지는 신호로 변환하여 사이클 타임과 속도를 위한 클럭신호를 발생하는 클럭신호 차동 입력버퍼를 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도3은 본 발명의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 도1에 나타낸 블록도의 구성과 동일하고, 클럭신호(XCK)를 버퍼하여 신호들(K1, K2, K3)을 발생하는 입력버퍼(16)대신에 외부로 부터의 클럭신호(XCK)를 입력하여 신호(K1)을 발생하는 입력 버퍼(50)와 클럭신호(XCK)와 반전 클럭신호(XCKB)의 차를 증폭하여 신호들(K2, K3)을 발생하는 차동 입력 버퍼(52)를 구성한 것이 다를 뿐이다. 도3에 나타낸 입력버퍼들은 스케일 가능한 입력버퍼를 나타내고, 도3에서는 어드레스, 제어, 및 클럭신호 입력단의 입력 버퍼들만을 나타내었지만, 데이터 입력단에도 입력 전원전압 레벨을 내부 전원전압 레벨로 변환하기 위한 입력버퍼가 구비되어야 한다.
즉, 도3에 나타낸 장치는 반도체 메모리 장치 내부의 데이터를 입력하기 위한 셋-업/홀드 타임용 신호인 신호(K1)는 스케일 가능한 입력 버퍼(50)를 이용하여 버퍼하고, 사이클 타임과 데이터 출력 속도를 결정하는 신호인 신호들(K2, K3)은 차동 입력 버퍼(52)를 사용하여 발생하도록 구성한 것이다.
도4는 도3에 나타낸 차동 입력 버퍼(52)의 구성을 나타내는 회로도로서, PMOS트랜지스터들(P5, P6), NMOS트랜지스터들(N5, N6, N7), 및 인버터(60)로 구성되어 있다.
도4는 일반적인 차동 증폭기의 구성으로서, 외부로부터 입력되는 클럭신호(XCK)와 반전 클럭신호(XCKB)를 입력하거나, 외부로부터 클럭신호(XCK)를 입력하고 이 클럭신호(XCK)를 반전하여 반전 클럭신호(XCKB)를 발생하여, 서로 상반된 VDDI 및 0레벨의 신호를 입력단으로 입력하여 그 차를 증폭하여 내부 전원전압 레벨(VDD)로 변환하여 출력한다. 그런데, 차동 입력 버퍼의 레벨 변환 속도가 스케일 가능한 입력 버퍼의 레벨 변환 속도보다 월등히 빠르다.
아래의 표는 스케일 가능한 입력 버퍼와 차동 입력 버퍼의 레벨 변환 속도를 비교한 것이다.
[표]
상기 표로부터 알 수 있듯이, 내부 전원전압(VDD)이 2.9V이고, 입력 전원전압(VDDI)이 1.6V이고 온도가 120℃인 경우에 스케일 가능한 입력 버퍼의 변환 시간은 0.85ns이고, 차동 입력 버퍼의 변환 시간은 0.54ns로, 031ns 빨리 변환됨을 알 수 있다. 그리고, 내부 전원전압(VDD)이 3.3V이고, 입력 전원전압(VDDI)이 1.8V이고, 온도가 25℃인 경우에 스케일 가능한 입력 버퍼의 변환시간은 0.66ns이고, 차동 입력 버퍼의 변환 시간은 0.44ns로, 0.22ns 빨리 변환되었음을 알 수 있다. 다른 한 가지 경우에도 0.11ns 빨리 변환되었음을 알 수 있다.
그런데, 모든 입력 버퍼를 차동 입력 버퍼로 대체하지 않는 이유는 차동 입력 버퍼를 구성하는 NMOS트랜지스터(N5)가 항상 일정한 레벨의 기준전압이 입력되어 항상 온상태로 기준전류를 공급하고, NMOS트랜지스터들(N5, N6)중의 하나가 온 되어 전류가 흐르게 된다. 따라서, 종래의 반도체 메모리 장치처럼, 어드레스, 데이터, 제어, 또는 클럭신호를 버퍼하기 위하여 모두 차동 입력 버퍼를 사용하는 경우에는 장치의 동작을 정지하는 스탠바이 모드에서 조차도 전류가 항상 흐르게 되기 때문에 소모 전류가 증가하게 된다.
그리고, 클럭신호(K1)를 발생하는 입력 버퍼를 차동 입력 버퍼로 사용하지 않는 이유는 어드레스 입력 버퍼들을 통과한 어드레스 신호와 클럭신호(K1)와의 일정한 셋-업/홀드 타임을 유지하기 위해서이다.
도5는 내부 전원전압, 입력 전원전압 또는 온도 변화에 따라 입력 버퍼의 종류에 따른 셋-업/홀드 타임의 변화를 비교하기 위한 그래프로서, 내부 전원전압, 입력 전원전압, 또는 온도 변화에 따라 어드레스 스케일 가능한 입력버퍼와 클럭신호 스케일 가능한 입력버퍼의 경우에는 지연시간이 동일하지만, 어드레스 스케일 가능한 입력버퍼와 클럭신호 차동 입력버퍼의 경우에는 지연시간의 차이가 생겨 셋-업 타임(ΔtS)이 약 0.15ns정도, 홀드 타임(ΔtH)이 약 1.0ns정도의 차이를 나타낸다.
따라서, 도5는 셋-업/홀드 타임을 일정하게 유지하기 위해서는 어드레스 입력버퍼와 클럭신호(K1)를 발생하는 입력버퍼가 동일한 스케일 가능한 입력버퍼여야 함을 나타내기 위한 그래프이다.
아래의 도6 및 7은 어드레스 입력버퍼와 클럭신호(K1)를 발생하는 입력버퍼가 동일한 스케일 가능한 입력버퍼여야 함을 나타내기 위한 타이밍도이다.
도6은 클럭신호 스케일 가능한 입력 버퍼와 어드레스신호 스케일 가능한 입력 버퍼를 사용하였을 경우의 셋-업 타임을 나타내는 타이밍도이고, 도7은 클럭신호 차동 입력 버퍼와 어드레스신호 스케일 가능한 입력 버퍼를 사용하였을 경우의 셋-업 타임을 나타내는 타이밍도이다.
도6은 동일한 입력 버퍼를 사용하였으므로 어드레스 경로(address path)와 클럭 경로(clock path)의 지연이 각각 동일하여 시간(t1)과 시간(t2)이 동일하게 되고 따라서, 전압의 변화에 따른 셋-업 타임도 시간(ts1)과 시간(ts2)이 동일하게 변하여 안정된 셋-업 타임을 유지할 수 있다.
도7은 다른 버퍼를 사용하였으므로 전압의 변화에 따라 각각의 지연시간이 달라 시간(t1)이 시간(t2)보다 작고, 셋-업 시간(ts1)이 셋-업 시간(ts2)보다 작아 다른 특성을 보여 안정되지 못한 특성을 나타낸다.
따라서, 도3에 나타낸 것과 같이 스케일 가능한 입력 버퍼(50)를 사용하여 클럭신호(XCK)를 버퍼하여 셋-업/홀드 타임을 유지하기 위한 클럭신호(K1)를 발생하여 어드레스 디코더 및 제어회로(18, 20)로 보내고, 차동 입력 버퍼(52)를 사용하여 입력신호(XCK)를 버퍼하여 사이클 타임 및 속도를 유지하기 위한 클럭신호들(K2, K3)을 발생하여 제어회로(20) 및 데이터 출력 버퍼(24)로 보낸다. 제어회로(20)는 셋-업/타임을 유지할 필요가 있는 제어신호 및 사이클 타임 및 속도를 유지할 필요가 있는 제어신호를 발생할 경우가 있으므로 클럭신호들(K1, K2)을 모두 입력한다.
본 발명의 반도체 메모리 장치는 입력 전원전압 레벨과 내부 전원전압 레벨이 다른 경우에 입력 전원전압 레벨을 전류 소모없이 내부 전원전압 레벨로 변화시키기 위해서 어드레스와 제어신호는 스케일 가능한 입력 버퍼를 사용하여 버퍼하고, 셋-업/홀드 타임을 내부 전원전압 또는 온도의 변환에 따라 일정하게 유지하려면 클럭 경로의 셋업/홀드 타임을 결정하는 신호는 어드레스나 제어 신호 입력과 같은 스케일 가능한 입력 버퍼를 사용하여 발생하고, 사이클 타임이나 데이터 출력 속도를 결정하는 신호는 빠른 변환속도를 가지는 차동 입력 버퍼를 사용하여 구성하였다.
따라서, 본 발명의 반도체 메모리 장치는 내부 전원전압 또는 온도 변화에 따라 일정한 셋-업/홀드 타임을 가지고, 사이클 타임 및 속도를 개선할 수 있다.
도1은 종래의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도2는 스케일 가능한 입력버퍼의 회로도이다.
도3은 본 발명의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도4는 차동 입력버퍼의 회로도이다.
도5는 내부 전원전압, 입력 전원전압 또는 온도 변화에 따라 입력 버퍼의 종류에 따른 셋-업/홀드 타임의 변화를 비교하기 위한 그래프이다.
도6은 클럭신호 스케일 가능한 입력 버퍼와 어드레스 신호 스케일 가능한 입력 버퍼를 사용하였을 경우의 전압에 따른 어드레스 경로와 클럭 경로의 타이밍을 나타내는 것이다.
도7은 클럭신호 차동 입력 버퍼와 어드레스 신호 스케일 가능한 입력 버퍼를 사용하였을 경우의 전압에 어드레스 경로와 클럭 경로의 타이밍을 나타내는 것이다.

Claims (5)

  1. 입력 전원전압 레벨을 가지고 외부로부터 입력되는 복수개의 데이터 및 어드레스 신호를 내부 전원전압 레벨을 가지는 신호로 변환하기 위한 복수개의 데이터 및 어드레스 입력버퍼들;
    상기 입력 전원전압 레벨을 가지고 외부로부터 입력되는 제어신호를 내부 전원전압 레벨을 가지는 신호로 변환하기 위한 제어신호 입력버퍼;
    상기 입력 전원전압 레벨을 가지고 외부로부터 입력되는 클럭신호를 내부 전원전압 레벨을 가지는 신호로 변환하여 셋-업/홀드 타임을 유지하기 위한 클럭신호를 발생하는 클럭신호 입력버퍼; 및
    상기 입력 전원전압 레벨을 가지고 외부로부터 입력되는 클럭신호를 내부 전원전압 레벨을 가지는 신호로 변환하여 사이클 타임과 속도를 위한 클럭신호를 발생하는 클럭신호 차동 입력버퍼를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 입력버퍼들 각각은
    스케일 가능한 입력버퍼인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 입력버퍼들 각각은
    상기 입력 전원전압 레벨과 접지전압사이에 연결되고 상기 입력 전원전압 레벨을 가지고 외부로부터 입력되는 신호를 반전하기 위한 제1인버터;
    상기 입력 전원전압 레벨과 접지전압사이에 연결되고 상기 제1인버터의 출력신호를 반전하기 위한 제2인버터;
    내부 전원전압과 접지전압사이에 연결되고 상기 제1 및 2인버터의 출력신호에 응답하여 온되어 상기 외부로부터 입력되는 신호를 반전하고 래치하여 출력하기 위한 래치; 및
    상기 래치의 출력신호를 반전하여 출력하기 위한 제3인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 래치는
    상기 내부 전원전압이 인가되는 소스를 가진 제1PMOS트랜지스터;
    상기 내부 전원전압이 인가되는 소스를 가진 제2PMOS트랜지스터;
    상기 제1PMOS트랜지스터의 드레인과 상기 제2PMOS트랜지스터의 게이트에 연결된 드레인과 상기 제1인버터의 출력신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제1NMOS트랜지스터; 및
    상기 제2PMOS트랜지스터의 드레인과 상기 제1PMOS트랜지스터의 게이트에 연결된 드레인과 상기 제2인버터의 출력신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제2NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 차동 입력버퍼는
    상기 내부 전원전압이 인가되는 소스와 공통 연결된 게이트와 드레인을 가진 제3PMOS트랜지스터;
    상기 내부 전원전압이 인가되는 소스와 상기 제3PMOS트랜지스터의 게이트에 연결된 게이트를 가진 제4PMOS트랜지스터;
    상기 외부로부터 입력되는 신호가 인가되는 게이트와 상기 제3PMOS트랜지스터의 드레인에 연결된 드레인을 가진 제3NMOS트랜지스터;
    상기 외부로부터 입력되는 신호의 반전된 신호가 인가되는 게이트와 상기 제4PMOS트랜지스터의 드레인에 연결된 드레인과 상기 제3NMOS트랜지스터의 소스에 연결된 소스를 가진 제4NMOS트랜지스터;
    상기 제4NMOS트랜지스터의 소스에 연결된 드레인과 기준전압이 인가되는 게이트와 접지전압에 연결된 소스를 가진 제5NMOS트랜지스터; 및
    상기 제4PMOS트랜지스터의 드레인으로 부터의 신호를 반전하여 출력하기 위한 제4인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
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