KR19990085230A - 플립플롭 구동회로 - Google Patents

Abstract

클럭 신호의 주파수가 입력 데이터 신호의 주파수보다 빠른 경우는 로딩 인에이블 신호(LOAD)로 로우 상태의 신호를 입력하고 셋 신호(SN)와 리셋 신호(RN)로 하이 상태의 신호를 입력하여 클럭 신호에 따라 입력 데이터가 플립플롭에 로딩되게 하고, 클럭 신호의 주파수가 입력 데이터 신호의 주파수보다 느린 경우는 로딩 인에이블 신호(LOAD)와 셋 신호(SN)와 리셋 신호(RN)로 모두 하이 상태의 신호를 입력하여 로딩 데이터 신호가 플립플롭에 로딩되도록 하므로 입력 데이터 신호의 주파수가 클럭 신호의 주파수보다 빠른 경우 별도의 래치나 플립플롭의 추가없이 로딩 데이터 신호의 상태를 조절하여 입력 데이터와 같은 정보를 플립플롭에 로딩시킬 수 있다.

Description

플립플롭 구동회로

이 발명은 플립플롭(flip flop)에 관한 것으로, 더욱 상세하게 설명하면, 입력 데이터의 주파수가 클럭의 주파수보다 빠른 경우 비동기 입력을 이용해서 플립플롭에 입력 데이터와 동일한 데이터를 로딩(loading)하는 것에 관한 것이다.

일반적으로 플립플롭은 클럭에 따라 입력 데이터 값을 로딩하고 Q=0, -Q=1 또는 Q=1, -Q=0중에 어느 한쪽의 출력 상태를 보존하는 것으로 입력 데이터 값이 제거된 후에도 출력상태를 유지한다. 또한, 플립플롭은 데이터를 로딩할 때 입력 데이터가 클럭의 트리거 에지(trigger edge, 상승 에지와 하강 에지가 있다) 부분에서 안정된 값을 가지고 있어야 한다. 즉, 트리거 에지 부분에 이르기 전에 입력 데이터가 안정된 상태를 유지해야 하는 준비시간(setup-time)과 트리거 부분에서 입력 데이터가 안정된 상태를 유지해야 하는 유지시간(hold-time)을 만족해야 한다.

그런데, 종래의 플립플롭은 입력 단자로 입력되는 데이터의 주파수가 클럭 단자로 입력되는 클럭의 주파수보다 빠르면, 플립플롭의 앞단에 래치나 입력 데이터의 주파수와 같거나 빠른 주파수를 갖는 클럭을 입력으로 하는 새로운 플립플롭을 연결하여 안정적인 데이터를 만들어 주어야 하는 문제점이 있다.

그러므로, 이 발명의 과제는 상기한 종래의 문제점을 해결하기 위한 것으로 입력 데이터의 주파수가 클럭의 주파수 보다 빠를 경우에 클럭의 변화와는 무관하게 셋 단자와 리셋 단자로 입력되는 비동기 입력을 이용해서 입력 데이터와 동일한 데이터를 플립플롭으로 로딩할 수 있는 구동회로를 제공하기 위한 것이다.

도1은 이 발명의 실시예에 따른 플립플롭 구동회로의 회로도.

도2는 이 발명의 실시예에 따른 플립플롭 구동회로의 진리표.

도3은 이 발명의 실시예에 따른 플립플롭이 동기 동작할 때의 타이밍도.

도4는 이 발명의 실시예에 따른 플립플롭이 비동기 동작할 때의 타이밍도이다.

상기 목적을 달성하기 위한 이 발명은,

입력 단자로 입력되는 데이터의 주파수가 클럭 단자로 입력되는 클럭의 주파수보다 느릴 경우는 플립플롭이 클럭의 변화에 따라 입력 데이터를 로딩하여 출력하게 하고, 입력 데이터의 주파수가 클럭의 주파수보다 빠를 경우는 플립플롭이 셋 단자나 리셋 단자로 입력되는 비동기 신호에 따라 출력 상태가 변화하도록 제어한다.

이하, 상기 구성에 의한 이 발명의 실시예를 첨부된 도면을 참조로 설명하면 다음과 같다.

도1은 이 발명의 실시예에 따른 플립플롭 구동회로의 회로도로서, 도1에 도시된 바와 같이, 이 발명의 실시예에 따른 플립플롭 구동회로는 플립플롭(1)과 구동부(2)로 이루어지고, 상기 구동부(2)는 네 개의 부논리곱 게이트(NAND1 ∼ NAND4)로 이루어진다.

상기 제1부논리곱 게이트(NAND1)는 제1입력단자로 로딩 데이터 신호(LD_D)가 입력되고 제2입력단자로 로드 인에이블 신호(LOAD)가 입력된다. 상기 제2부논리곱 게이트(NAND2)는 제1입력단자로 셋 신호(SN)가 입력되고 제2입력단자가 상기 제1부논리곱 게이트(NAND1)의 출력단자와 연결되며 출력단자가 상기 플립플롭의 셋 단자(SET)에 연결되어 있다. 상기 제3부논리곱 게이트(NAND3)는 제1입력단자가 상기 제1부논리곱 게이트(NAND1)의 출력단자와 연결되고 제2입력단자로 로드 인에이블 신호(LOAD)가 입력된다. 상기 제4부논리곱 게이트(NAND4)는 제1입력단자가 상기 제3부논리곱 게이트(NAND3)의 출력단자와 연결되고 제2입력단으로 리셋 신호(RN)가 입력되며 출력단자가 상기 플립플롭(1)의 리셋 단자(RST)와 연결되어 있다.

상기 플립플롭(F/F1)은 입력단자로는 입력 데이터 신호(DIN)가 입력되고, 클럭 단자(CK)로 클럭 신호(CLK)가 입력된다.

도2는 이 발명의 실시예에 따른 플립플롭 구동회로의 진리표로서, 셋 신호와 리셋 신호와 로딩 인에이블 신호와 입력 데이터 신호와 로딩 데이터 신호와 클럭 신호의 상태에 따른 플립플롭의 출력상태 변화를 나타낸다.

그러면, 이러한 플립플롭 구동회로의 동작에 대하여 도3, 도4를 참고로 설명한다.

첫 번째로 클럭의 주파수가 입력 데이터의 주파수보다 빨라 로딩 인에이블 신호(LOAD)가 로우 상태이고 셋 신호(SN)와 리셋 신호(RN)가 하이 상태일 경우는, 제1부논리곱 게이트(NAND1)와 제3부논리곱 게이트(NAND3)는 각각 제2입력단자로 로우 상태인 로딩 인에이블 신호(LOAD)가 입력되므로 제1입력단자로 입력되는 신호의 상태에 관계없이 제2부논리곱 게이트(NAND2)와 제4부논리곱 게이트(NAND4)로 하이 상태의 신호를 출력한다. 그러면, 상기 제2부논리곱 게이트(NAND2)는 제1입력단자로 하이 상태의 셋 신호(SN)가 입력되고 제2입력단자로 상기 제1부논리곱 게이트(NAND1)에서 출력되는 하이 상태의 신호가 입력되므로 출력 단자를 통해 플립플롭(1)의 셋 단자(SAT)로 로우 상태의 신호를 출력하고, 상기 제4부논리곱 게이트(NAND4)는 제1입력단자로 상기 제3부논리곱 게이트(NAND3)의 출력단자에서 출력되는 하이 상태의 신호가 입력되고 제2입력단자로 하이 상태의 리셋 신호가 입력되므로 출력 단자를 통해 플립플롭(1)의 리셋 단자로 로우 상태의 신호를 출력한다.

따라서, 상기 플립플롭(1)은 입력단자(D)로 입력되는 데이터(DIN)를 클럭단자(CK)로 입력되는 클럭(CLK)에 따라 로딩하고 출력단자(Q)를 통해 입력 데이터(DIN)에 해당하는 신호를 출력한다.

도3에 도시된 구간 ①, ②는 로딩 인에이블 신호(LOAD)가 로우 상태이고 셋 신호(SN)와 리셋 신호(RN)가 하이 상태일 때 플립플롭(1)의 출력 상태를 나타내는 구간으로서, 입력 데이터 신호(DIN)가 클럭 신호(CLK)의 상승 에지시 플립플롭(1)에 로딩되어 출력단자(Q)를 통해 출력됨을 나타내고 있다.

두 번째로 클럭의 주파수가 입력 데이터의 주파수보다 느려 로딩 인에이블 신호(LOAD)와 셋 신호(SN)와 리셋 신호(RN)가 모두 하이 상태일 경우는, 제1부논리곱 게이트(NAND1)는 제2입력단자로 하이 상태의 로딩 인에이블 신호(LOAD)가 입력되므로 제1입력단자로 입력되는 로딩 데이터 신호(LD_D) 상태에 따라 출력 상태가 변화하게 된다.

만약, 로딩 데이터 신호(LD_D)가 하이 상태이면, 상기 제1부논리곱 게이트(NAND1)는 제1, 제2입력단자로 입력되는 신호가 모두 하이 상태이므로 로우 상태의 신호를 제2부논리곱 게이트(NAND2)로 출력한다. 상기 제2부논리곱 게이트(NAND2)는 제2입력단자로 로우 상태의 신호가 입력되므로 제1입력단자로 입력되는 셋 신호(SN)의 상태에 관계없이 하이 상태의 신호를 플립플롭(1)의 셋 단자(SET)로 출력한다. 이때 상기 제3부논리곱 게이트(NAND3)는 제2입력단자로 하이 상태의 로딩 인에이블 신호(LOAD)가 입력되고 제1입력단자로 상기 제1부논리곱 게이트(NAND1)에서 출력되는 로우 상태의 신호가 입력되므로 하이 상태의 신호를 제4부논리곱 게이트(NAND4)로 출력한다. 상기 제4부논리곱 게이트(NAND4)는 상기 제3부논리곱 게이트에서 제1입력단자로 입력되는 신호와 제2입력단자로 입력되는 리셋 신호(RN)가 모두 하이 상태이므로 로우 상태의 신호를 플립플롭(1)의 리셋 단자(RST)로 출력한다.

따라서, 상기 플립플롭(1)은 셋 단자(SET)로 입력되는 하이 상태의 신호에 의해 입력 데이터(DIN)와 클럭(CLK)과는 무관하게 하이 상태의 신호를 출력단자(Q)로 통해 출력한다.

도4에 도시된 구간 ①은 상기와 같이 플립플롭(1)이 하이 상태인 로딩 데이터(LD_D)에 따라 제어됨을 나타낸다.

그러나, 로딩 데이터 신호(LD_D)가 로우 상태이면, 상기 제1부논리곱 게이트(NAND1)는 제1입력단자로 로우 상태의 로딩 데이터 신호(LD_D)가 입력되고 제2입력단자로 하이 상태의 로딩 인에이블 신호(LOAD)가 입력되므로 하이 상태의 신호를 상기 제2부논리곱 게이트(NAND2)로 출력한다. 상기 제2부논리곱 게이트(NAND2)는 제1입력단자로 입력되는 셋 신호(SN)와 상기 제1부논리곱 게이트(NAND1)에서 제2입력단자로 입력되는 신호가 모두 하이 상태이므로 로우 상태의 신호를 상기 플립플롭(1)의 셋 단자(SET)로 출력한다. 이때 상기 제3부논리곱 게이트(NAND3)는 제2입력단자로 하이 상태의 로딩 인에이블 신호(LOAD)가 입력되고 제2입력단자로 제1부논리곱 게이트(NAND1)에서 하이 상태의 신호가 입력되므로 로우 상태의 신호를 제4부논리곱 게이트(NAND4)로 출력한다. 상기 제4부논리곱 게이트(NAND4)는 제1입력단자로 로우 상태가 입력되므로 제2입력단자로 입력되는 리셋 신호(RN)의 상태와 관계없이 하이 상태의 신호를 상기 플립플롭(1)의 리셋 단자(RST)로 출력한다.

따라서, 상기 플립플롭(1)은 리셋 단자(RST)로 입력되는 하이 상태의 신호에 의해 입력 데이터(DIN)와 클럭 신호(CLK)의 상태와 무관하게 로우 상태의 신호를 출력단자(Q)로 통해 출력한다.

도4에 도시된 구간 ②는 상기와 같이 플립플롭(1)이 로우 상태인 로딩 데이터(LD_D)에 따라 제어됨을 나타낸다.

이상에서와 같이, 이 고안의 실시예에서 제공하는 플립플롭 구동회로는 클럭 신호의 주파수가 입력 데이터 신호의 주파수보다 빠른 경우는 로딩 인에이블 신호(LOAD)로 로우 상태의 신호를 입력하고 셋 신호(SN)와 리셋 신호(RN)로 하이 상태의 신호를 입력하여 클럭 신호에 따라 입력 데이터가 플립플롭에 로딩되게 하고, 클럭 신호의 주파수가 입력 데이터 신호의 주파수보다 느린 경우는 로딩 인에이블 신호(LOAD)와 셋 신호(SN)와 리셋 신호(RN)로 모두 하이 상태의 신호를 입력하여 로딩 데이터 신호가 플립플롭에 로딩되도록 하므로 입력 데이터 신호의 주파수가 클럭 신호의 주파수보다 빠른 경우 별도의 래치나 플립플롭의 추가없이 로딩 데이터 신호의 상태를 조절하여 입력 데이터와 같은 정보를 플립플롭에 로딩시킬 수 있다.

Claims (3)

1. 입력단자로 입력 데이터가 입력되고 클럭 단자로 클럭이 입력되는 플립플롭과;

   상기 플립플롭의 비동기 단자에 연결되어 입력 데이터의 주파수가 클럭의 주파수보다 느리면 상기 플립플롭을 동기 동작시키고, 입력 데이터의 주파수가 클럭의 주파수보다 빠르면 상기 플립플롭을 비동기 동작시키는 구동부를 포함하는 플립플롭 구동회로.
2. 제1항에 있어서, 상기 구동부는,

   상기 입력 데이터의 주파수가 상기 클럭의 주파수 보다 느리면 로우 상태의 로딩 인에이블 신호와 하이 상태의 셋 신호와 리셋 신호를 입력받아 상기 플립플롭을 동기 동작시켜 플립플롭이 클럭에 따라 입력 데이터를 로딩하게 하고, 상기 입력 데이터의 주파수가 상기 클럭의 주파수 보다 빠르면 하이 상태의 상기 로딩 인에이블 신호와 셋 신호와 리셋 신호를 입력받아 상기 플립플롭을 비동기 동작시켜 플립플롭이 로딩 데이터 신호를 로딩하게 하는 것을 특징으로 하는 플립플롭 구동회로.
3. 제2항에 있어서, 상기 구동부는,

   제1입력단자로 상기 로딩 데이터 신호가 입력되고 제2입력단자로 상기 로드 인에이블 신호가 입력되는 제1부논리곱 게이트와;

   제1입력단자로 상기 셋 신호가 입력되고 제2입력단자가 상기 제1부논리곱 게이트의 출력단자와 연결되며 출력단자가 상기 플립플롭의 셋 단자에 연결되어 있는 제2부논리곱 게이트와;

   제1입력단자가 상기 제1부논리곱 게이트의 출력단자와 연결되고 제2입력단자로 상기 로드 인에이블 신호가 입력되는 제3부논리곱 게이트와;

   제1입력단자가 상기 제3부논리곱 게이트의 출력단자와 연결되고 제2입력단으로 상기 리셋 신호가 입력되며 출력단자가 상기 플립플롭의 리셋 단자와 연결되어 있는 제4부논리곱 게이트를 포함하는 플립플롭 구동회로.