KR100363479B1 - 이중 경로를 갖는 입력버퍼 - Google Patents

Abstract

본 발명은 본 발명의 이중 경로를 갖는 입력버퍼에 관한 것으로, 2개의 입력버퍼를 이용하여 입력 신호 처리 속도를 향상시키는 이중 경로를 갖는 입력버퍼를 제공하는 것을 목적으로 한다. 이를 위해, 본 발명에 따른 이중 경로를 갖는 입력버퍼는, 외부입력신호를 수신하는 입력 터미널과, 상기 입력 터미널에 공통으로 연결되어 상기 수신된 외부입력신호를 전달하는 제1 및 제2 입력버퍼를 구비하되, 상기 제1 입력버퍼가 상기 수신된 외부입력신호를 전달할 때는 제2 입력버퍼의 출력신호의 전달이 정지되고, 상기 제2 입력버퍼가 상기 수신된 외부입력신호를 전달할 때는 제1 입력버퍼의 출력신호의 전달이 정지되는 것을 특징으로 한다.

Description

이중 경로를 갖는 입력버퍼{INPUT BUFFER HAVING DOUBLE PATH}

본 발명은 이중 경로를 갖는 반도체 디바이스의 입력버퍼에 관한 것으로, 특히 2개의 입력버퍼를 이용하여 입력 신호 처리 속도를 향상시키는 입력버퍼에 관한 것이다.

일반적으로, 반도체 디바이스는 외부로부터 신호 및 전원전압을 공급받기 위하여 터미널을 갖추고 있다. 터미널로 입력되는 각종 제어신호들은 패키지의 외부 핀을 통하여 반도체 디바이스의 내부 칩으로 공급되고, 이 제어신호를 인지하기 위해서는 입력 버퍼가 필수적이다. CMOS 로직을 사용하는 모든 반도체 디바이스의 외부 입력신호는 칩 내부에서 CMOS 로직 레벨을 갖도록 변환되어야 한다. 따라서, 반도체 디바이스에는 이런 역할을 수행하는 입력버퍼가 최소한 한 개 이상 구비되어 있다.

실리콘 위에 CMOS 제조기술로 만들어지는 반도체 디바이스에서 사용되는 입력버퍼는 다양한 형태를 갖는다. 그렇기 때문에 해당 제품의 특성에 맞추어 알맞는 형태를 선택할 수 있다. 대표적으로 간단한 형태가 인버터 형태의 스태틱 입력버퍼(Static Input Buffer)이다. 이 버퍼는 PMOS와 NMOS의 쌍으로 만들어지는 단순 버퍼이다. CMOS 인버터의 입력단은 외부 터미널에 연결되고, CMOS 인버터의 출력단은 내부신호 전달 게이트에 연결된다. 그래서 두 개의 버퍼를 통과한 신호는 CMOS 로직 레벨로 전환되어 완전한 구동전압과 그라운드 신호를 표현하는 내부신호의 역할을 수행할 수 있다.

두 번째로 대표적인 입력 버퍼 형태가 차동형태로서 커런트 미러 형태의 전류 소오스를 가진 MOS 쌍의 한쪽 게이트는 기준전압에 연결되고 다른 한쪽 MOS의 게이트는 입력 터미널에 연결된다. 이들 출력신호는 두 번째 버퍼의 입력단에 연결되는데, 이 두 번째 버퍼는 CMOS 인버터이고 이 두 번째 버퍼의 출력은 CMOS 로직 레벨을 갖는다.

그리고, 이 입력 버퍼의 로직 문턱 전위는 이들 VIH(Logic Input High) 및 VIL(Logic Input Low)의 중간값이어야 바람직한 균형을 갖는다. 그리하여 로직 하이 신호 및 로직 로우 신호를 균일한 속도로 전달하도록 설계하는 것이 바람직하다.

외부에서 인가된 제어신호가 내부 입력버퍼를 통하여 CMOS 로직 레벨로 변환되는 시간은 조건에 따라 변할 수 있다. 예컨대, 외부 제어신호의 슬루(slew)(V/sec)가 크면 상기의 변화되는 시간이 빨라진다. 외부 신호의 로직 하이 레벨이 로직 로우 레벨보다 상대적으로 높으면 하이 신호의 전달이 빨라진다. 반대로 로직 로우 레벨이 로직 하이 신호의 레벨보다 상대적으로 낮으면 로우 신호의 전달이 빨라진다. 따라서, 두 가지 경우의 신호전달이 균형을 이루기 위해서 외부 입력신호의 슬루(slew)가 일정하고 VIH(Logic Input High) 및 VIL(Logic Input Low)의 흐름이 일정하기를 기대하지만 사실 그렇지 못한 경우가 더 일반적이다.

도 1은 종래의 입력버퍼의 구성을 나타내는 회로도이다.

이 종래의 입력버퍼에 있어서는, 한 개의 입력 터이널에 한 개의 입력 버퍼가 연결되어 있다. 이 입력버퍼가 처리한 내부 동작신호(ISIG)는 해당 반도체 디바이스의 내부 동작에 적용된다. 이 신호는 로직 하이 신호 및 로직 로우 신호가 동일 버퍼를 경유하여 전달되기 때문에, 로직 하이 신호 및 로직 로우 신호의 전달 특성이 동일하게 설계된다. 즉 입력 신호의 변화에 의하여 반전되기 시작하는 문턱전압이 (VIH+VIL)/2로 적용된다.

상술한 종래의 입력버퍼에서는, 외부제어신호를 보다 신속하게 전달하기 위해서 입력버퍼의 첫단의 사이즈를 크게 만들 수도 있지만 이럴 경우 소비전력이 증가한다고 하는 단점이 있다. 또 특별한 목적을 갖는 어떤 입력 버퍼에서 로직 하이 신호를 신속하게 전달하기 위하여 버퍼 입력 단의 사이즈에 스큐(Skew)를 주어 균일한 사이즈를 깨뜨릴 수도 있지만, 이런 경우 그 반대신호는 심각한 흐름 왜곡을 받는다. 즉 하이신호를 강조하면 로우신호가 왜곡되고, 로우신호를 강조하면 하이신호가 왜곡된다. 따라서 입력버퍼의 설계에 있어 기존의 설계규칙을 준수한다면 다음 두 가지의 단점을 갖는다.

첫째, 외부 제어신호의 입력조건이 달라지면 내부신호의 전달 속도가 균형을 이룰 수 없어, 로우 신호 및 하이 신호의 전달에 균형이 깨어진다.

둘째, 외부 제어신호의 전달속도를 향상시키기 위해서는 입력버퍼의 사이즈를 확대해야 하지만 이런 경우 소비전력이 증가한다.

따라서, 본 발명은 상술한 종래의 문제점을 감안하여 이루어진 것으로, 서로 입력특성이 다른 2개의 입력버퍼를 이용하여 입력 신호 처리 속도를 향상시키는 이중 경로를 갖는 입력버퍼를 제공하는 것을 목적으로 한다.

이를 위해, 본 발명에 따른, 이중 경로를 갖는 입력버퍼는,

외부입력신호를 수신하는 입력 터미널과,

상기 입력 터미널에 공통으로 연결되어 상기 수신된 외부입력신호를 전달하는 제1 및 제2 입력버퍼를 구비하되,

상기 제1 입력버퍼가 상기 수신된 외부입력신호를 전달할 때는 제2 입력버퍼의 출력신호의 전달이 정지되고, 상기 제2 입력버퍼가 상기 수신된 외부입력신호를 전달할 때는 제1 입력버퍼의 출력신호의 전달이 정지되는 것을 특징으로 한다.

또한, 본 발명에 따른 이중 경로를 갖는 입력버퍼는,

외부 입력신호를 수신하는 입력 터미널과,

상기 입력 터미널에 공통으로 접속되어 상기 수신된 외부입력신호를 전달하는 제1 및 제2 입력버퍼와,

상기 제1 및 제2 입력버퍼의 출력신호를 수신하여 상기 제1 및 제2 입력버퍼의 전달경로를 제어하기 위한 제어신호를 발생하는 제어신호 발생회로와,

상기 제1 및 제2 입력버퍼로부터 상기 반도체 디바이스의 내부동작을 주도하는 신호를 수신하여 반도체 디바이스의 내부동작신호를 발생하는 래치회로부를 구비한 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

도 1은 종래의 입력버퍼를 나타내는 회로도,

도 2는 본 발명에 따른 이중 경로를 갖는 입력버퍼를 나타내는 회로도,

도 3은 종래의 입력버퍼의 타이밍과 본 발명에 따른 이중 경로를 갖는 입력버퍼의 타이밍를 비교한 도면.

< 도면의 주요부분에 대한 부호의 설명 >

201 : 제1 입력버퍼 202 : 제2 입력버퍼

203 : 제어신호 발생회로 204 : 래치회로부

이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예에 따른 이중 경로를 갖는 입력버퍼를 상세히 설명하기로 한다.

도 2는 본 발명의 바람직한 실시예에 따른 이중 경로를 갖는 입력버퍼의 구성을 나타낸다.

도 2에 나타낸 바와 같이, 제1 입력버퍼(201)는, 외부 입력신호의 로직 하이 신호를 전달하고, 제2 입력버퍼(202)는 외부 입력신호의 로직 로우 신호를 전달하며, 제어신호 발생회로(203)는 상기 제1 및 제 2 입력버퍼의 출력신호(REG, FEGB)를 수신하여 상기 제1 및 제2 입력버퍼(201, 202)의 전달경로를 제어하기 위한 제어신호(BUFON)를 발생하고, 래치회로부(204)는 상기 제1 및 제2 입력버퍼(201,202)로부터 반도체 디바이스의 내부동작을 담당하는 신호(RSIG, FSIGB)를 수신하여 상기 반도체 디바이스의 내부동작 신호를 발생시켜 출력한다.

상기 제1 입력버퍼(201)는 상기 외부 입력신호를 반전시키는 인버터(I1)의 출력신호와 제어신호(BUFON)를 입력받아 논리 조합하는 노어 게이트(NR1)와 상기 노어 게이트(NR1)의 출력신호를 수신하는 직렬 접속된 다수의 인버터(I2, I3, I4)로 구성되고, 상기 제2 입력버퍼(202)는 상기 외부 입력신호를 반전시키는 인버터(I5)의 출력신호와 제어신호(BUFON)를 입력받아 논리 조합하는 낸드 게이트(ND1)와, 상기 낸드 게이트(ND1)의 출력신호를 수신하는 직렬 접속된 다수의 인버터(I6, I7, I8)로 구성된다. 또한, 상기 래치회로부(204)는, 상기 제1 입력버퍼(201)로부터 반도체 디바이스의 내부동작을 담당하는 RSIG 신호를 인가받는 PMOS 트랜지스터(P1)와, 상기 제2 입력버퍼(202)로부터 반도체 디바이스의 내부동작을 담당하는 FEGB 신호를 인가받는 NMOS 트랜지스터(N1)를 포함한다.

상기 제어신호 발생회로(203)는, 상기 제1 입력버퍼(201)의 출력신호(REG)를 반전시키는 인버터(I9, I10)의 출력신호와 상기 출력신호를 지연시키는 다수의 인버터(I11, I12, I13)의 출력신호(즉, 지연신호)를 수신하여 논리 조합하는 낸드 게이트(ND2)와, 상기 제2 입력버퍼(202)의 출력신호(REGB)를 반전시키는 인버터(I14)의 출력신호와 상기 출력신호를 지연시키는 다수의 인버터(I15, I16, I17)의 출력신호(즉, 지연신호)를 수신하여 논리 조합하는 낸드 게이트(ND3)와, 상기 낸드 게이트(N2)의 출력신호와 상기 낸드 게이트(ND3)의 출력신호를 입력받아 래치시키는 낸드 게이트 래치회로부(ND4 ND5)와, 상기 낸드 게이트 래치회로부(ND4, ND5)의 출력신호를 반전시켜 제어신호(BUFON)를 출력하는 인버터(I18, I19)로 구성되어 있다.

상술한 바와 같이, 한 개의 입력 터미널에는 두 개의 입력버퍼(201, 202)가 장착되어 있어, 제 1 입력버퍼(201)의 문턱전압은 제 2 입력버퍼(202)의 문턱전압과 다르다. 이 2개의 입력버퍼 중 제 1 입력버퍼(201)는 로직 하이 신호를 신속하게 전달하도록 첫 번째 단에서 NMOS 트랜지스터(N1)의 사이즈가 PMOS 트랜지스터(P1)의 사이즈보다 더 크게 설계되어 있다. 따라서, 로직 문턱 전압이 낮아지게 되어 하이신호가 신속하게 전달된다.

상술한 바와 같이, 한 개의 터미널에 접속된 두 개의 입력 버퍼(201, 202)의 첫 번째 단의 구성은 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성된 인버터 형태를 갖는다. 즉, 한 개의 입력 터미널에 접속된 두 개의 입력버퍼(201, 202)의 첫 번째 단의 구성은 PMOS 트랜지스터(P1) 혹은 NMOS 트랜지스터(N1)의 전류 미러 형태를 갖는다. 따라서, 한 개의 입력 터미널에 접속된 두 개의 입력버퍼(201, 202)의 출력신호들이 서로 조합되어 그 결과는 래치 형태를 취하게 된다.

상기 두 개의 입력버퍼(201, 202)의 출력신호(REG, FEGB)는 제어신호 발생회로(203)에서 상호 조합되어 한 개의 제어신호(BUFON)를 발생하는데, 이 제어신호(BUFON)는 제 1 입력버퍼(201)와 제 2 입력버퍼(202)의 경로를 제어하기 위한 것이다. 즉, 제 1 입력버퍼(201)가 신호를 전달할 때는, 상기 발생된 제어신호(BUFON)에 의해 제 2 입력버퍼의 출력신호 전달이 정지되고, 제 2 입력버퍼(202)가 신호를 전달할 때도, 상기 발생된 제어신호(BUFON)에 의해 제 1 입력버퍼의 출력신호 전달이 정지된다.

다음에는, 외부 터미널에 인가된 신호가 로직 로우 상태에서 로직 하이 상태로 반전되었음이 어떻게 본 발명의 구성에서 전달되는지에 대해서 살펴보기로 하자.

제1 입력버퍼(201)의 출력신호(REG)는 제 1 입력버퍼(201)가 하이라는 외부 입력신호를 전달받았음을 알리는 신호로서, 이 출력신호(REG)가 제어신호 발생회로(203)로 입력되면, 제1 및 제2 입력버퍼(201, 202)를 제어하는 제어신호(BUFON)는 하이 상태로 반전되어 제1 입력버퍼(201)의 전달경로를 폐쇄하고, 제 2 입력버퍼(202)의 전달경로를 열어준다. 이 동작이 완결되기 이전에 제 1 입력버퍼(201)의 신호(RSIG)는 반도체 디바이스의 내부 동작신호(ISIG)로 래치된다. 여기서, 상기 제1 입력버퍼(201) 및 제2 입력버퍼(202)로부터의 RSIG 신호와 FSIGB 신호는 반도체 디바이스의 내부동작을 주도하는 신호이다.

반대로, 외부 입력신호가 로직 하이 상태에서 로직 로우 상태로 반전되었을 경우에는 제 2 입력버퍼(202)의 출력신호(FEGB)가 상기 제어신호 발생회로(203)로 입력되어, 제 1 및 제 2 입력버퍼(201, 202)를 제어하는 제어신호(BUFON)가 로직 하이 상태에서 로직 로우 상태로 반전된다. 이때 반전된 제어신호는, 제 2 입력버퍼(202)의 전달경로를 폐쇄하고, 제 1 입력버퍼의(201)의 전달경로를 열어준다.

결과적으로, 제 1 입력버퍼(201)는 상기 제어신호(BUFON)에 의해 하이신호를 신속하게 전달하고, 제 2 입력버퍼(202)는 상기 제어신호(BUFON)에 의해 로우 신호를 신속하게 전달하여, 반도체 디바이스의 내부 동작신호(ISIG)는 종래의 단일 입력버퍼의 전달 신호보다 더 빠른 신호를 활용할 수 있다.

도 3은 종래의 입력버퍼의 타이밍과 본 발명의 입력버퍼의 타이밍을 나타낸다.

도 3에서, A부분은 종래의 입력버퍼의 타이밍도를 나타내고, B부분은 본 발명의 입력버퍼의 타이밍도를 나타낸다.

도 3에서의 A부분에 나타낸 타이밍에서는, t1과 t2가 단일 입력버퍼를 채용한 경우 입력신호의 처리속도가 균일하게 되어 t1=t2가 성립된다.

도 3에서의 B부분에 나타낸 타이밍에서는 각각 빠르게 조정된 입력버퍼에서 t3=t4가 만들어진다. 결과적으로, (t1=t2)>(t3=t4)가 성립하여 빠른 내부신호를 얻을 수 있다.

상술한 바와 같이, 본 발명에 따른 이중 경로를 가진 입력버퍼를 이용하면, 제조기술이 동일할 경우, 종래의 설계기술에 비하여 입력신호 처리속도가 향상되어 반도체 디바이스의 동작성능을 향상시킬 수 있다.

본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

1. 반도체 디바이스의 입력버퍼에 있어서,

   외부입력신호를 수신하는 입력 터미널과,

   상기 입력 터미널에 공통으로 연결되어 상기 수신된 외부입력신호를 전달하는 제1 및 제2 입력버퍼를 구비하되,

   상기 제1 입력버퍼가 상기 수신된 외부입력신호를 전달할 때는 제2 입력버퍼의 출력신호의 전달이 정지되고, 상기 제2 입력버퍼가 상기 수신된 외부입력신호를 전달할 때는 제1 입력버퍼의 출력신호의 전달이 정지되는 것을 특징으로 하는 이중 경로를 갖는 입력버퍼.
2. 반도체 디바이스의 입력버퍼에 있어서,

   외부 입력신호를 수신하는 입력 터미널과,

   상기 입력 터미널에 공통으로 접속되어 상기 수신된 외부입력신호를 전달하는 제1 및 제2 입력버퍼와,

   상기 제1 및 제2 입력버퍼의 출력신호를 수신하여 상기 제1 및 제2 입력버퍼의 전달경로를 제어하기 위한 제어신호를 발생하는 제어신호 발생회로와,

   상기 제1 및 제2 입력버퍼로부터 상기 반도체 디바이스의 내부동작을 주도하는 신호를 수신하여 상기 반도체 디바이스의 내부동작신호를 발생하는 래치회로부를 구비한 것을 특징으로 하는 이중 경로를 갖는 입력버퍼.
3. 제 1 항에 있어서,

   상기 제1 입력버퍼의 문턱전압은 상기 제2 입력버퍼의 문턱전압과 다른 것을 특징으로 하는 이중 경로를 갖는 입력버퍼.
4. 제 1 항에 있어서,

   상기 제1 입력버퍼는 상기 외부 입력신호의 반전신호와 상기 제어신호를 입력받아 논리 조합하는 제1 논리회로와, 상기 제1 논리회로의 출력신호를 수신하는 직렬 접속된 다수의 인버터로 구성되고,

   상기 제2 입력버퍼는 상기 외부 입력신호의 반전신호와 상기 제어신호를 입력받아 논리 조합하는 제2 논리회로와, 상기 제2 논리회로의 출력신호를 수신하는 직렬 접속된 다수의 인버터로 구성된 것을 특징으로 하는 이중 경로를 갖는 입력버퍼.
5. 제 4 항에 있어서,

   상기 제1 논리회로는 노어 게이트이고, 상기 제2 논리회로는 낸드 게이트인 것을 특징으로 하는 이중 경로를 갖는 입력버터.
6. 제 2 항에 있어서,

   상기 래치회로부는,

   상기 제2 입력버퍼로부터 상기 반도체 소자의 내부동작을 주도하는 신호를 인가받는 제1 트랜지스터와, 상기 제1 입력버퍼로부터 상기 반도체 소자의 내부동작을 주도하는 신호를 인가받는 제2 트랜지스터를 포함하는 것을 특징으로 하는 이중 경로를 갖는 입력버퍼.
7. 제 6 항에 있어서,

   상기 제1 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 이중 경로를 갖는 입력버퍼.
8. 제 2 항에 있어서,

   상기 제어신호 발생회로는,

   상기 제1 입력버퍼의 출력신호와 상기 출력신호를 지연시킨 지연신호를 수신하여 논리 조합하는 제1 논리회로와,

   상기 제2 입력버퍼의 출력신호의 반전신호와 상기 반전신호를 지연시킨 지연신호를 수신하여 논리 조합하는 제2 논리회로와,

   상기 제1 논리회로의 출력신호와 상기 제2 논리회로의 출력신호를 입력받아 래치시키는 래치회로로 구성된 것을 특징으로 하는 이중 경로를 갖는 입력버퍼.
9. 제 8 항에 있어서,

   상기 제1 논리회로 및 상기 제2 논리회로는 낸드 게이트이고, 상기 래치회로는 낸드 게이트 래치회로인 것을 특징으로 하는 이중 경로를 갖는 입력버퍼.