KR100630765B1 - 동작속도가 향상된 플립플롭 - Google Patents

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Abstract

동작속도가 향상된 플립플롭이 개시된다. 본 발명의 실시예에 따른 플립플롭은 스위칭부, 래치부 및 리셋 제어부를 구비한다. 스위칭부는 클럭 신호에 응답하여 데이터를 제 1 노드로 전송한다. 래치부는 상기 클럭 신호에 응답하여 상기 제 1 노드의 데이터를 제 2 노드에 래치 한 후 출력 노드를 통하여 출력한다. 리셋 제어부는 리셋 제어 신호에 응답하여 상기 출력 노드를 리셋 시킨다. 상기 리셋 제어부는 상기 제 2 노드와 제 1 전압 사이에 연결되며 상기 리셋 제어 신호의 반전 신호를 게이트로 수신하는 트랜지스터를 구비한다. 본 발명에 따른 플립플롭은 데이터의 출력 지연 시간을 감소시킬 수 있는 장점이 있다. 특히, 리셋 또는 셋 기능을 구현하기 위하여 추가되는 회로 로직으로 인한 데이터 출력 지연 시간을 감소시키는 장점이 있다.

Description

동작속도가 향상된 플립플롭{Flipflop with improved operation speed}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 D-플립플롭 구조를 나타내는 도면이다.
도 2는 종래의 다른 D-플립플롭의 구조를 나타내는 도면이다.
도 3은 도 2의 반전 논리곱 수단의 회로 구조를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 플립 플롭의 구조를 설명하는 도면이다.
본 발명은 플립플롭에 관한 것으로서, 특히 데이터의 전달 속도를 향상시킨 플립플롭에 관한 것이다.
D-플립플롭은 클럭 신호에 따라 입력되는 데이터를 래치하고 출력하는데 일반적으로 상승 에지(rising edge)에서 데이터를 래치하고 다음 상승 에지에서 래치된 데이터를 출력한다. 반대로 하강 에지(falling edge)에서 입력 데이터를 래치하여 다음 하강 에지에서 래치 된 입력 데이터를 출력할 수도 있다.
D-플립플롭은 일반적으로 두 개의 래치를 포함하여 이루어지는데, 클럭 신호 가 로우 레벨인 동안에 데이터가 앞단의 래치로 입력되고 뒷단의 래치에서는 전단계에서 입력된 데이터를 출력한다. 클럭 신호가 하이 레벨이 되면 앞단의 래치로 데이터가 입력되는 것이 차단되고 로우 레벨에서 입력된 데이터가 뒷단의 래치로 전달된다.
클럭 신호가 하이 레벨이나 로우 레벨인 동안에는 D-플립플롭의 출력신호가 변하지 아니하며, 클럭 신호가 로우 레벨에서 하이 레벨로 변하는 순간 로우 레벨에서 래치되어 있던 데이터가 출력된다.
도 1은 종래의 D-플립플롭 구조를 나타내는 도면이다.
도 1을 참조하면, D-플립플롭(100)은 3상태 버퍼들(112, 131)과 인버터들(110,111,151,152), 그리고 래치들(120, 140)을 구비한다. 인버터들(110, 111)은 직렬로 연결되고, 클럭 신호(CLK)를 수신한다. 3상태 버퍼(112)는 인버터들(110, 112)의 출력에 응답하여 데이터(D)를 래치(120)로 전달한다.
래치(120)는 교차 결합된 인버터들(121, 122)을 구비하고, 클럭 신호(CLK)에 응답하여 3상태 버퍼(112)를 통해서 출력되는 반전된 데이터를 래치한다. 3상태 버퍼(131)는 인버터들(110, 111)의 출력들에 응답해서 래치(120)의 출력을 반전시킨다. 3상태 버퍼(131)로부터 출력되는 데이터는 인버터(151)를 통하여 출력 신호(Q)로서 출력된다.
래치(140)는 교차 결합된 인버터들(141, 142)을 구비하며, 클럭 신호(CLK)에 응답해서 3상태 버퍼(131)로부터의 출력신호를 래치한다. 이와 같은 구성을 가지는 D-플립플롭(100)은 클럭 신호(CLK)가 하이 레벨로 천이할 때 데이터(D)가 출력 신 호(Q)로서 출력된다. 그러나, 데이터(D)가 출력 신호(Q)로 출력될 때까지 4개의 소자들(112, 121, 131, 151)을 거쳐야하므로 시간 지연이 길다는 문제가 있다.
도 2는 종래의 다른 D-플립플롭의 구조를 나타내는 도면이다.
도 2를 참조하면, D-플립플롭(200)은 클럭 신호(CLK)에 응답하여 데이터(DI)를 전송하는 전송 게이트들(TG1, TG2, TG3, TG4), 클럭 신호(CLK)를 반전시키는 인버터(I1), 전송 게이트(TG1)의 출력을 제 1 노드(N1)에 래치 시키는 반전 논리곱 수단(210)과 인버터(I2), 제 2 노드(N2)의 출력을 출력 신호(Q)로서 출력하는 반전 논리곱 수단(220)과 인버터(I3)를 구비한다. 반전 논리곱 수단들(210, 220)은 리셋 제어 신호(RST)를 수신한다.
도 3은 도 2의 반전 논리곱 수단의 회로 구조를 나타내는 도면이다.
리셋 제어 신호(RST)가 로우 레벨이면 반전 논리곱 수단(220)과 인버터(I3)에 의해서 출력 신호(Q)는 데이터(DI)의 논리 레벨에 상관없이 항상 로우 레벨로 리셋 된다. 리셋 제어 신호(RST)가 하이 레벨이면 클럭 신호(CLK)의 논리 레벨에 따라 D-플립플롭(200)의 래치동작이 수행된다.
클럭 신호(CLK)가 로우 레벨이면 전송 게이트들(TG1, TG4)이 턴 온 된다. 그러면, 데이터(DI)가 전송 게이트(TG1)를 통과한 후 반전 논리곱 수단(210)과 인버터(I2)를 통하여 제 1 노드(N1)에 저장된다.
클럭 신호(CLK)가 하이 레벨로 천이하면 전송 게이트들(TG2, TG3)이 턴 온 된다. 그러면, 제 1 노드(N1)의 데이터(DI)는 전송 게이트(TG3)를 통하여 제 2 노드(N2)에 저장된 후 반전 논리곱 수단(220)과 인버터(I3)를 통해서 출력 노드 (NOUT)로 전송된다. 출력 노드(NOUT)에서는 출력 신호(Q)가 발생된다.
그런데, 상기와 같은 동작에 의해서 발생되는 출력 신호(Q)는 클럭 신호(CLK)의 상승 에지에서부터 출력 신호(Q)가 발생되는 시간이 길다. 즉, 도 3을 참조하여 반전 논리곱 수단(220)의 구조를 살펴보면, 전원 전압(VDD)과 접지 전압(VSS) 사이에 두 개의 피모스 트랜지스터들(TR1, TR2)과 두 개의 엔모스 트랜지스터들(TR3, TR4)이 연결된다.
즉, 전원 전압(VDD)과 노드(NC) 사이에 피모스 트랜지스터들(TR1, TR2)이 병렬로 연결되고, 노드(NC)와 접지 전압(VSS) 사이에 엔모스 트랜지스터들(TR3, TR4)이 직렬로 연결된다.
피모스 트랜지스터(TR2)와 엔모스 트랜지스터(TR3)는 제 1 입력 신호(IN1)에 응답하여 동작하고, 피모스 트랜지스터(TR1)와 엔모스 트랜지스터(TR4)는 제 2 입력 신호(IN2)에 응답하여 동작한다. 여기서, 제 1 및 제 2 입력 신호(IN1, IN2)는 반전 논리곱 수단(220)으로 입력되는 두 개의 신호이다.
클럭 신호(CLK)의 상승 에지에서 데이터(DI)는 반전 논리곱 수단(220)과 인버터(I3)를 통하여 출력 노드(NOUT)로 전송되는데, 반전 논리곱 수단(220)은 도 3에 개시된바와 같이 4개의 트랜지스터들(TR1~TR4)로 구성되므로 데이터(DI)가 반전 논리곱 수단(220)과 인버터(I3)를 통과하는데 걸리는 시간이 길다.
따라서, D-플립플롭(200)이 고속으로 동작하는 디바이스에 이용된다면 데이터(DI)의 출력 지연시간이 길어짐으로 인한 문제가 발생될 수 있다.
본 발명이 이루고자하는 기술적 과제는 동작 속도를 향상시킨 플립플롭을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 플립플롭은 스위칭부, 래치부 및 리셋 제어부를 구비한다. 스위칭부는 클럭 신호에 응답하여 데이터를 제 1 노드로 전송한다. 래치부는 상기 클럭 신호에 응답하여 상기 제 1 노드의 데이터를 제 2 노드에 래치 한 후 출력 노드를 통하여 출력한다.
리셋 제어부는 리셋 제어 신호에 응답하여 상기 출력 노드를 리셋 시킨다. 상기 리셋 제어부는 상기 제 2 노드와 제 1 전압 사이에 연결되며 상기 리셋 제어 신호의 반전 신호를 게이트로 수신하는 트랜지스터를 구비한다.
상기 스위칭부는 상기 클럭 신호의 제 1 레벨에 응답하여 상기 데이터를 상기 제 1 노드로 전송하고, 상기 클럭 신호의 제 2 레벨에 응답하여 상기 제 1 노드의 데이터를 출력한다.
상기 래치부는 상기 클럭 신호의 제 1 레벨에 응답하여 상기 데이터를 상기 제 2 노드에 래치하고, 상기 클럭 신호의 제 2 레벨에 응답하여 상기 제 2 노드의 데이터를 상기 출력 노드를 통하여 출력한다.
상기 래치부는 상기 클럭 신호에 응답하여 상기 제 1 노드의 데이터를 상기 제 2 노드로 전송하는 제 1 전송 게이트, 상기 클럭 신호에 응답하여 상기 제 2 노드와 상기 출력 노드 연결하거나 차단하는 제 2 전송 게이트 및 상기 제 2 노드와 상기 출력 노드 사이에 직렬 연결되는 제 1 및 제 2 인버터들을 구비한다.
상기 리셋 제어부는 상기 리셋 제어 신호를 반전시켜 출력하는 제 3 인버터 및 상기 제 2 노드와 제 1 전압 사이에 연결되며 상기 제 3 인버터의 출력을 게이트로 수신하는 상기 트랜지스터를 구비한다.
상기 스위칭부는 상기 클럭 신호를 반전시키는 제 4 인버터, 상기 클럭 신호 및 상기 제 4 인버터의 출력에 응답하여 상기 데이터를 전송하는 제 3 전송 게이트, 상기 클럭 신호 및 상기 제 4 인버터의 출력에 응답하여 상기 제 3 전송 게이트와 상기 제 1 노드를 연결하거나 차단하는 제 4 전송 게이트 및 상기 제 3 전송 게이트의 출력과 상기 리셋 제어 신호를 논리곱 하여 상기 제 1 노드로 전송하는 논리곱 수단을 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 플립플롭은 스위칭부, 래치부 및 리셋 제어부를 구비한다.
스위칭부는 클럭 신호의 제 1 레벨 및 리셋 제어 신호의 제 2 레벨에 응답하여 데이터를 제 1 노드로 전송한다. 래치부는 상기 클럭 신호의 제 2 레벨 및 상기 리셋 제어 신호의 제 2 레벨에 응답하여 상기 제 1 노드의 데이터를 제 2 노드에 래치 한 후 출력 노드를 통하여 출력한다.
리셋 제어부는 리셋 제어 신호의 제 1 레벨에 응답하여 상기 출력 노드를 리셋 시킨다. 상기 제 1 노드의 데이터는 상기 클럭 신호가 제 2 레벨로 천이되는 순간에 상기 제 2 노드와 상기 출력 노드 사이에 직렬 연결된 제 1 및 제 2 인버터를 통하여 전송된다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 플립플롭은 클 럭 신호 및 클럭 신호의 반전 신호에 응답하여 데이터를 전송하는 제 1 전송 수단, 상기 클럭 신호 및 상기 클럭 신호의 반전 신호에 응답하여 상기 제 1 전송 수단에서 출력되는 상기 데이터를 제 1 노드에 저장하는 제 1 래치 수단, 상기 클럭 신호 및 상기 클럭 신호의 반전 신호에 응답하여 상기 제 1 래치 수단에서 출력되는 상기 데이터를 전송하는 제 2 전송 수단, 상기 클럭 신호 및 상기 클럭 신호의 반전 신호에 응답하여 상기 제 2 전송 수단에서 출력되는 상기 데이터를 제 2 노드에 저장한 후 출력 노드로 출력하는 제 2 래치 수단 및 리셋 제어 신호에 응답하여 상기 출력 노드를 리셋시키는 리셋 제어 수단을 구비한다.
상기 제 1 노드의 데이터는 상기 클럭 신호가 제 2 레벨로 천이되는 순간에 상기 제 2 노드와 상기 출력 노드 사이에 직렬 연결된 제 1 및 제 2 인버터를 통하여 전송된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 플립 플롭의 구조를 설명하는 도면이다.
본 발명의 실시예에 따른 플립플롭(400)은 스위칭부(410), 래치부(420) 및 리셋 제어부(430)를 구비한다. 스위칭부(410)는 클럭 신호(CLK)에 응답하여 데이터 를 제 1 노드(N1)로 전송한다.
좀 더 설명하면, 스위칭부(410)는 클럭 신호(CLK)의 제 1 레벨에 응답하여 데이터(DI)를 제 1 노드(N1)로 전송하고, 클럭 신호(CLK)의 제 2 레벨에 응답하여 제 1 노드(N1)의 데이터를 출력한다. 여기서, 제 1 레벨은 클럭 신호(CLK)의 로우 레벨이고 제 2 레벨은 클럭 신호(CLK)의 하이 레벨이다.
래치부(420)는 클럭 신호(CLK)에 응답하여 제 1 노드(N1)의 데이터를 제 2 노드(N2)에 래치 한 후 출력 노드(NOUT)를 통하여 출력한다. 좀더 설명하면, 래치부(420)는 클럭 신호(CLK)의 제 1 레벨에 응답하여 데이터(DI)를 제 2 노드(N2)에 래치하고, 클럭 신호(CLK)의 제 2 레벨에 응답하여 제 2 노드(N2)의 데이터를 출력 노드(NOUT)를 통하여 출력한다.
리셋 제어부(430)는 리셋 제어 신호(RST)에 응답하여 출력 노드(NOUT)를 리셋 시킨다. 리셋 제어부(430)는 제 2 노드(N2)와 제 1 전압 사이에 연결되며 리셋 제어 신호(RST)의 반전 신호를 게이트로 수신하는 트랜지스터(RTR)를 구비한다.
도 4의 플립플롭(400)은 도 2의 종래의 플립플롭(200)에서 사용되던 리셋 동작을 위한 반전 논리곱 수단(220)을 제거하고 인버터와 리셋 동작용 트랜지스터를 사용하여 데이터(DI)의 출력 속도를 향상시킨다.
도 4의 플립플롭(400)을 이용하면 클럭 신호(CLK)가 로우레벨인 구간동안 데이터(DI)가 제 1 노드(N1)에 저장되고 클럭 신호(CLK)의 상승 에지에서 데이터(DI)가 제 2 노드(N2)를 지나서 두 개의 인버터(I1, I2)를 통하여 출력된다. 반전 논리곱 수단보다 인터버가 데이터의 전달 속도가 빠르기 때문에 데이터(DI)의 출력 지 연 시간을 감소시킬 수 있다.
도 4의 플립플롭(400)의 구조 및 동작에 대하여 좀 더 상세히 설명한다.
래치부(420)는 클럭 신호(CLK)에 응답하여 제 1 노드(N1)의 데이터를 제 2 노드(N2)로 전송하는 제 1 전송 게이트(TG1), 클럭 신호(CLK)에 응답하여 제 2 노드(N2)와 출력 노드(NOUT)를 연결하거나 차단하는 제 2 전송 게이트(TG2) 및 제 2 노드(N2)와 출력 노드(NOUT) 사이에 직렬 연결되는 제 1 및 제 2 인버터들(I1, I2)을 구비한다.
리셋 제어부(430)는 리셋 제어 신호(RST)를 반전시켜 출력하는 제 3 인버터(I3) 및 제 2 노드(N2)와 제 1 전압(VSS) 사이에 연결되며 제 3 인버터(I3)의 출력을 게이트로 수신하는 트랜지스터(RTR)를 구비한다. 여기서, 트랜지스터(RTR)는 엔모스 트랜지스터이며, 제 1 전압(VSS)은 접지 전압이다.
스위칭부(410)는 클럭 신호(CLK)를 반전시키는 제 4 인버터(I4), 클럭 신호(CLK) 및 제 4 인버터(I4)의 출력에 응답하여 데이터(DI)를 전송하는 제 3 전송 게이트(TG3), 클럭 신호(CLK) 및 제 4 인버터(I4)의 출력에 응답하여 제 3 전송 게이트(TG3)와 제 1 노드(N1)를 연결하거나 차단하는 제 4 전송 게이트(TG4) 및 제 3 전송 게이트(TG3)의 출력과 리셋 제어 신호(RST)를 논리곱 하여 제 1 노드(N1)로 전송하는 논리곱 수단(415)을 구비한다.
여기서, 논리곱 수단(415)은 반전 논리곱 수단(417)과 인버터(I5)가 직렬 연결된 구조를 가진다.
리셋 제어 신호(RST)가 로우 레벨이면 리셋 제어부(430)의 제 3 인버터(I3) 에 의해서 트랜지스터(RTR)의 게이트로 하이 레벨의 신호가 입력되고, 트랜지스터(RTR)는 턴 온 된다. 그러면 제 2 노드(N2)는 접지 전압(VSS) 레벨로 되고 제 1 및 제 2 인버터(I1, I2)에 의해서 출력신호(Q)도 접지 전압(VSS) 레벨로 리셋 된다.
리셋 제어 신호(RST)가 하이 레벨이면서 클럭 신호(CLK)가 로우 레벨이면 스위칭부(410)의 제 3 전송 게이트(TG3)가 턴 온 되고 제 4 전송 게이트(TG4)는 턴 오프 되며 데이터(DI)가 제 3 전송 게이트(TG3)를 통하여 논리곱 수단(415)으로 인가된다.
리셋 제어 신호(RST)가 하이 레벨이므로 논리곱 수단(415)은 데이터(DI)를 제 1 노드(N1)로 전달한다. 제 4 전송 게이트(TG4)와 제 1 전송 게이트(TG1)가 턴 오프 상태이므로 데이터(DI)는 제 1 노드(N1)에 저장된다.
클럭 신호(CLK)가 로우 레벨이면 래치부(420)의 제 2 전송 게이트(TG2)가 턴 온 상태를 유지한다. 그러면, 제 2 노드(N2)와 제 1 및 제 2 인버터(I1, I2) 및 출력 노드(NOUT)가 래치의 역할을 한다.
리셋 제어 신호(RST)가 하이 레벨이면서 클럭 신호(CLK)가 하이 레벨로 천이 되면 스위칭부(410)의 제 4 전송 게이트(TG4)와 래치부(420)의 제 1 전송 게이트(TG1)가 턴 온 된다. 제 1 노드(N1)에 래치된 데이터(DI)는 제 1 전송 게이트(TG1)를 통하여 제 2 노드(N2)로 전송되고, 제 2 전송 게이트(TG2)가 턴 오프 상태이므로 데이터(DI)는 제 1 및 제 2 인버터(I1, I2)를 통하여 출력 노드(NOUT)로 전송된다.
그리고, 출력 노드(NOUT)의 데이터(DI)는 출력 신호(Q)로서 출력된다. 이때, 제 1 인버터(I1)의 출력은 반전 출력 신호(NQ)로서 출력된다. 다시 클럭 신호(CLK)가 로우 레벨로 바뀌면 새로운 데이터(DI)가 플립플롭(400)으로 입력되고 상기와 같은 동작이 계속된다.
도 4의 플립플롭(400)은 클럭 신호(CLK)가 하이 레벨로 천이되는 순간에 데이터(DI)가 제 2 노드(N2)를 지나 두 개의 인버터들(I1, I2)만을 통과하여 출력되므로 도 2의 플립플롭(200)에서와 같이 반전 논리곱 수단(220)에 의한 출력 지연 시간을 감소시킬 수 있다.
즉, 도 4의 플립플롭(400)은 리셋 제어 신호(RST)에 의해서 플립플롭(400)의 동작이 리셋 되는 기능을 구현하는 회로 로직으로 인해서 발생되는 출력 지연 시간을 감소시킬 수 있다.
도 4의 실시예의 플립플롭(400)에는 리셋 제어 신호(RST)에 의해서 플립플롭(400)이 리셋 되는 동작과 그 구현 회로가 개시되어 있으나, 본 발명의 기술적 사상은 리셋 동작에 한정되는 것이 아니며 셋 동작과 셋 동작을 구현하는 로직 회로에 의해서 표현될 수도 있다.
도 4에 개시된 본 발명의 실시예에 따른 플립플롭(400)은 고속 동작을 하는 반도체 장치에 이용될 수 있으며 특히 고속 동작이 필요한 플래시 메모리 장치의 독출 경로(read pass)에 이용될 수 있다.
본원 발명의 다른 실시예에 따른 플립플롭은 특허청구범위에서 클럭 신호 및 클럭 신호의 반전 신호에 응답하여 데이터를 전송하는 제 1 전송 수단, 상기 클럭 신호 및 상기 클럭 신호의 반전 신호에 응답하여 상기 제 1 전송 수단에서 출력되 는 상기 데이터를 제 1 노드에 저장하는 제 1 래치 수단, 상기 클럭 신호 및 상기 클럭 신호의 반전 신호에 응답하여 상기 제 1 래치 수단에서 출력되는 상기 데이터를 전송하는 제 2 전송 수단, 상기 클럭 신호 및 상기 클럭 신호의 반전 신호에 응답하여 상기 제 2 전송 수단에서 출력되는 상기 데이터를 제 2 노드에 저장한 후 출력 노드로 출력하는 제 2 래치 수단 및 리셋 제어 신호에 응답하여 상기 출력 노드를 리셋시키는 리셋 제어 수단을 구비한다.
상기 제 1 노드의 데이터는 상기 클럭 신호가 제 2 레벨로 천이되는 순간에 상기 제 2 노드와 상기 출력 노드 사이에 직렬 연결된 제 1 및 제 2 인버터를 통하여 전송된다.
본 발명의 다른 실시예에 따른 플립플롭은 도 4에 개시된 플립플롭(400)을 이용하여 설명될 수 있다. 제 1 전송 수단은 도 4의 제 3 전송 게이트(TG3)에 대응되고 제 1 래치 수단은 도 4의 제 4 전송 게이트(TG4)와 논리곱 수단(415)에 대응된다. 제 2 전송 수단은 도 4의 제 1 전송 게이트(TG1)에 대응되고 제 2 래치 수단은 도 4의 제 2 전송 게이트(TG2)와 인버터들(I1, I2)에 대응된다.
그리고, 리셋 제어 수단은 도 4의 리셋 제어부(430)에 대응된다. 본 발명의 다른 실시예에 따른 플립플롭은 도 4에 개시된 플립플롭(400)과 동일한 구조를 가지며 도 4의 플립플롭(400)의 동작 및 구조는 이미 설명된 바 있으므로 상세한 설명을 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정 한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 플립플롭은 데이터의 출력 지연 시간을 감소시킬 수 있는 장점이 있다. 특히, 리셋 또는 셋 기능을 구현하기 위하여 추가되는 회로 로직으로 인한 데이터 출력 지연 시간을 감소시키는 장점이 있다.

Claims (16)

  1. 클럭 신호에 응답하여 데이터를 제 1 노드로 전송하는 스위칭부 ;
    상기 클럭 신호에 응답하여 상기 제 1 노드의 데이터를 제 2 노드에 래치 한 후 출력 노드를 통하여 출력하는 래치부 ; 및
    리셋 제어 신호에 응답하여 상기 출력 노드를 리셋 시키는 리셋 제어부를 구비하고,
    상기 리셋 제어부는,
    상기 제 2 노드와 제 1 전압 사이에 연결되며 상기 리셋 제어 신호의 반전 신호를 게이트로 수신하는 트랜지스터를 구비하는 것을 특징으로 하는 플립플롭.
  2. 제 1항에 있어서, 상기 스위칭부는,
    상기 클럭 신호의 제 1 레벨에 응답하여 상기 데이터를 상기 제 1 노드로 전송하고, 상기 클럭 신호의 제 2 레벨에 응답하여 상기 제 1 노드의 데이터를 출력하는 것을 특징으로 하는 플립플롭.
  3. 제 1항에 있어서, 상기 래치부는,
    상기 클럭 신호의 제 1 레벨에 응답하여 상기 데이터를 상기 제 2 노드에 래치하고, 상기 클럭 신호의 제 2 레벨에 응답하여 상기 제 2 노드의 데이터를 상기 출력 노드를 통하여 출력하는 것을 특징으로 하는 플립플롭.
  4. 제 1항에 있어서, 상기 래치부는,
    상기 클럭 신호에 응답하여 상기 제 1 노드의 데이터를 상기 제 2 노드로 전송하는 제 1 전송 게이트 ;
    상기 클럭 신호에 응답하여 상기 제 2 노드와 상기 출력 노드 연결하거나 차단하는 제 2 전송 게이트 ; 및
    상기 제 2 노드와 상기 출력 노드 사이에 직렬 연결되는 제 1 및 제 2 인버터들을 구비하는 것을 특징으로 하는 플립플롭.
  5. 제 1항에 있어서, 상기 리셋 제어부는,
    상기 리셋 제어 신호를 반전시켜 출력하는 제 3 인버터 ; 및
    상기 제 2 노드와 제 1 전압 사이에 연결되며 상기 제 3 인버터의 출력을 게이트로 수신하는 상기 트랜지스터를 구비하는 것을 특징으로 하는 플립플롭.
  6. 제 1항에 있어서, 상기 스위칭부는,
    상기 클럭 신호를 반전시키는 제 4 인버터 ;
    상기 클럭 신호 및 상기 제 4 인버터의 출력에 응답하여 상기 데이터를 전송하는 제 3 전송 게이트 ;
    상기 클럭 신호 및 상기 제 4 인버터의 출력에 응답하여 상기 제 3 전송 게이트와 상기 제 1 노드를 연결하거나 차단하는 제 4 전송 게이트 ; 및
    상기 제 3 전송 게이트의 출력과 상기 리셋 제어 신호를 논리곱하여 상기 제 1 노드로 전송하는 논리곱 수단을 구비하는 것을 특징으로 하는 플립플롭.
  7. 클럭 신호의 제 1 레벨 및 리셋 제어 신호의 제 2 레벨에 응답하여 데이터를 제 1 노드로 전송하는 스위칭부 ;
    상기 클럭 신호의 제 2 레벨 및 상기 리셋 제어 신호의 제 2 레벨에 응답하여 상기 제 1 노드의 데이터를 제 2 노드에 래치 한 후 출력 노드를 통하여 출력하는 래치부 ; 및
    리셋 제어 신호의 제 1 레벨에 응답하여 상기 출력 노드를 리셋 시키는 리셋 제어부를 구비하고,
    상기 제 1 노드의 데이터는 상기 클럭 신호가 제 2 레벨로 천이되는 순간에 상기 제 2 노드와 상기 출력 노드 사이에 직렬 연결된 제 1 및 제 2 인버터를 통하여 전송되는 것을 특징으로 하는 플립플롭.
  8. 제 7항에 있어서, 상기 래치부는,
    상기 클럭 신호에 응답하여 상기 제 1 노드의 데이터를 상기 제 2 노드로 전송하는 제 1 전송 게이트 ;
    상기 클럭 신호에 응답하여 상기 제 2 노드와 상기 출력 노드 연결하거나 차단하는 제 2 래치 게이트 ; 및
    상기 제 2 노드와 상기 출력 노드 사이에 직렬 연결되는 상기 제 1 및 제 2 인버터들을 구비하는 것을 특징으로 하는 플립플롭.
  9. 제 7항에 있어서, 상기 리셋 제어부는,
    상기 리셋 제어 신호를 반전시켜 출력하는 제 3 인버터 ; 및
    상기 제 2 노드와 제 1 전압 사이에 연결되며 상기 제 3 인버터의 출력을 게이트로 수신하는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 플립플롭.
  10. 제 7항에 있어서, 상기 스위칭부는,
    상기 클럭 신호를 반전시키는 제 4 인버터 ;
    상기 클럭 신호 및 상기 제 4 인버터의 출력에 응답하여 상기 데이터를 전송하는 제 3 전송 게이트 ;
    상기 클럭 신호 및 상기 제 4 인버터의 출력에 응답하여 상기 제 3 전송 게이트와 상기 제 1 노드를 연결하거나 차단하는 제 4 전송 게이트 ; 및
    상기 제 3 전송 게이트의 출력과 상기 리셋 제어 신호를 논리곱 하여 상기 제 1 노드로 전송하는 논리곱 수단을 구비하는 것을 특징으로 하는 플립플롭.
  11. 제 7항에 있어서,
    상기 제 1 레벨은 로우 레벨이고 상기 제 2 레벨은 하이 레벨인 것을 특징으로 하는 플립플롭.
  12. 클럭 신호 및 클럭 신호의 반전 신호에 응답하여 데이터를 전송하는 제 1 전송 수단 ;
    상기 클럭 신호 및 상기 클럭 신호의 반전 신호에 응답하여 상기 제 1 전송 수단에서 출력되는 상기 데이터를 제 1 노드에 저장하는 제 1 래치 수단 ;
    상기 클럭 신호 및 상기 클럭 신호의 반전 신호에 응답하여 상기 제 1 래치 수단에서 출력되는 상기 데이터를 전송하는 제 2 전송 수단 ;
    상기 클럭 신호 및 상기 클럭 신호의 반전 신호에 응답하여 상기 제 2 전송 수단에서 출력되는 상기 데이터를 제 2 노드에 저장한 후 출력 노드로 출력하는 제 2 래치 수단 ; 및
    리셋 제어 신호에 응답하여 상기 출력 노드를 리셋시키는 리셋 제어 수단을 구비하고,
    상기 제 1 노드의 데이터는 상기 클럭 신호가 제 2 레벨로 천이되는 순간에 상기 제 2 노드와 상기 출력 노드 사이에 직렬 연결된 제 1 및 제 2 인버터를 통하여 전송되는 것을 특징으로 하는 플립플롭.
  13. 제 12항에 있어서, 상기 제 1 전송 수단은,
    상기 클럭 신호의 제 1 레벨에 응답하여 상기 데이터를 전송하는 전송 게이트이고,
    상기 제 2 전송 수단은,
    상기 클럭 신호의 제 2 레벨에 응답하여 상기 제 1 노드와 상기 제 2 노드를 연결하거나 차단하는 전송 게이트인 것을 특징으로 하는 플립플롭.
  14. 제 12항에 있어서, 제 1 래치 수단은,
    상기 클럭 신호의 제 2 레벨에 응답하여 상기 제 1 전송 수단과 상기 제 1 노드를 연결하거나 차단하는 전송 게이트 ; 및
    상기 제 1 전송 수단의 출력과 상기 리셋 제어 신호를 논리곱하여 상기 제 1 노드로 전송하는 논리곱 수단을 구비하는 것을 특징으로 하는 플립플롭.
  15. 제 12항에 있어서, 상기 제 2 래치 수단은,
    상기 클럭 신호의 제 1 레벨에 응답하여 상기 제 2 노드와 상기 출력 노드를 연결하거나 차단하는 전송 게이트 ; 및
    상기 제 2 노드와 상기 출력 노드 사이에 직렬 연결되는 상기 제 1 및 제 2 인버터들을 구비하는 것을 특징으로 하는 플립플롭.
  16. 제 12항에 있어서, 상기 리셋 제어 수단은,
    상기 리셋 제어 신호를 반전시켜 출력하는 제 3 인버터 ; 및
    상기 제 2 노드와 제 1 전압 사이에 연결되며 상기 제 3 인버터의 출력을 게이트로 수신하는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 플립플롭.
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