JPH10285000A - クロック同期式フリップフロップ回路 - Google Patents
クロック同期式フリップフロップ回路Info
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- JPH10285000A JPH10285000A JP9081342A JP8134297A JPH10285000A JP H10285000 A JPH10285000 A JP H10285000A JP 9081342 A JP9081342 A JP 9081342A JP 8134297 A JP8134297 A JP 8134297A JP H10285000 A JPH10285000 A JP H10285000A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
Abstract
(57)【要約】
【課題】 クロック同期式分周回路を構成する場合に、
フリップフロップ以外の回路を付加することなく構成す
る。 【解決手段】 定電流源を有し、ＭＯＳトランジスタで
構成されたクロック入力部とデータ保持部を有するカレ
ントミラー型のマスタースレーブ式フリップフロップ回
路において、正相のクロックが入力されるトランジスタ
Ｍ１０，Ｍ１１に並列に論理演算回路Ｌ１が接続され、
逆相のクロックが入力されるトランジスタＭ９，Ｍ１２
とは直列に前記論理演算回路Ｌ１と逆の論理動作をする
論理演算回路Ｌ２が接続されている。そしてこの論理演
算回路Ｌ１，Ｌ２に自段もしくは他の段のフリップフロ
ップの出力を入れる。これにより、集積度を向上させ、
かつ消費電力の低減が可能なクロック同期式分周回路を
構成する。
フリップフロップ以外の回路を付加することなく構成す
る。 【解決手段】 定電流源を有し、ＭＯＳトランジスタで
構成されたクロック入力部とデータ保持部を有するカレ
ントミラー型のマスタースレーブ式フリップフロップ回
路において、正相のクロックが入力されるトランジスタ
Ｍ１０，Ｍ１１に並列に論理演算回路Ｌ１が接続され、
逆相のクロックが入力されるトランジスタＭ９，Ｍ１２
とは直列に前記論理演算回路Ｌ１と逆の論理動作をする
論理演算回路Ｌ２が接続されている。そしてこの論理演
算回路Ｌ１，Ｌ２に自段もしくは他の段のフリップフロ
ップの出力を入れる。これにより、集積度を向上させ、
かつ消費電力の低減が可能なクロック同期式分周回路を
構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、フリップフロップ
回路に関し、特にクロックと同期して分周を行う回路を
構成するために用いられる高速フリップフロップ回路に
関する。
回路に関し、特にクロックと同期して分周を行う回路を
構成するために用いられる高速フリップフロップ回路に
関する。
【０００２】
【従来の技術】従来用いられてきたカレントミラー回路
で構成されたマスタースレーブ形式の高速フリップフロ
ップ回路（ＤＦＦ）の構成を、図１２に示す。
で構成されたマスタースレーブ形式の高速フリップフロ
ップ回路（ＤＦＦ）の構成を、図１２に示す。
【０００３】図１２においてＭ１〜Ｍ８はデータ保持用
のＮ型ＭＯＳであり、このＭ１〜Ｍ８の下にはＭ９〜Ｍ
１２のクロック入力のＮ型ＭＯＳトランジスタが接続さ
れ、更に定電流源が接続された構造をとっている。
のＮ型ＭＯＳであり、このＭ１〜Ｍ８の下にはＭ９〜Ｍ
１２のクロック入力のＮ型ＭＯＳトランジスタが接続さ
れ、更に定電流源が接続された構造をとっている。
【０００４】この従来のＤＦＦを用いた回路の第１の例
として同期式８分周回路を図１３に、タイミングチャー
ト図を図１４に示す。
として同期式８分周回路を図１３に、タイミングチャー
ト図を図１４に示す。
【０００５】図１３によれば、クロックの立ち上がりで
出力データが変化するＤＦＦでは、このクロックの立ち
上がり時の入力データが出力に出るため、まず、ＤＦＦ
２１では出力はクロックに合わせて出力が反転を繰り返
す。従って、データ入力端子Ｄ２１には出力Ｑ２１の逆
相出力Ｑ２１Ｂが接続されればよく、これにより２分周
回路を構成する。そしてＤＦＦ２２ではサイクル２，
３，６，７で出力がＨ（ハイレベル）であるから、入力
Ｄ２２は１つ前のサイクル１，２，５，６でＨ、これ以
外ではＬ（ロウレベル）である必要がある。よってこの
条件を満足する回路として、図１３に示すようにＤＦＦ
２１の出力Ｑ２１とＤＦＦ２２の出力Ｑ３２をＥＸＯＲ
２１に接続し、このＥＸＯＲ２１の出力を入力Ｄ２２に
接続する構成となる。そしてＤＦＦ２３ではサイクル
４，５，６，７でＨであるから、入力Ｄ２３は１つ前の
サイクル３，４，５，６でＨ、それ以外のサイクルでは
Ｌである必要がある。よってこの条件を満足する回路と
して、図１３に示すようにＤＦＦ２１とＤＦＦ２２の出
力Ｑ２１，Ｑ２２をＡＮＤ２１に接続し、そのＡＮＤ２
１の出力とＤＦＦ２３の出力Ｑ２３をＥＸＯＲ２２に接
続した後、ＥＸＯＲ２２の出力をＤＦＦ２３の入力Ｄ２
３に接続する構成となる。
出力データが変化するＤＦＦでは、このクロックの立ち
上がり時の入力データが出力に出るため、まず、ＤＦＦ
２１では出力はクロックに合わせて出力が反転を繰り返
す。従って、データ入力端子Ｄ２１には出力Ｑ２１の逆
相出力Ｑ２１Ｂが接続されればよく、これにより２分周
回路を構成する。そしてＤＦＦ２２ではサイクル２，
３，６，７で出力がＨ（ハイレベル）であるから、入力
Ｄ２２は１つ前のサイクル１，２，５，６でＨ、これ以
外ではＬ（ロウレベル）である必要がある。よってこの
条件を満足する回路として、図１３に示すようにＤＦＦ
２１の出力Ｑ２１とＤＦＦ２２の出力Ｑ３２をＥＸＯＲ
２１に接続し、このＥＸＯＲ２１の出力を入力Ｄ２２に
接続する構成となる。そしてＤＦＦ２３ではサイクル
４，５，６，７でＨであるから、入力Ｄ２３は１つ前の
サイクル３，４，５，６でＨ、それ以外のサイクルでは
Ｌである必要がある。よってこの条件を満足する回路と
して、図１３に示すようにＤＦＦ２１とＤＦＦ２２の出
力Ｑ２１，Ｑ２２をＡＮＤ２１に接続し、そのＡＮＤ２
１の出力とＤＦＦ２３の出力Ｑ２３をＥＸＯＲ２２に接
続した後、ＥＸＯＲ２２の出力をＤＦＦ２３の入力Ｄ２
３に接続する構成となる。
【０００６】そして、クロックはＤＦＦ２１，ＤＦＦ２
２，ＤＦＦ２３のクロック入力にそれぞれ接続される。
これにより、ＤＦＦの動作は本例の場合クロックの立ち
上がりに同期するため、すべての出力が同一のタイミン
グで出力されることで、同期した８分周の信号を作成す
ることが可能となっていた。
２，ＤＦＦ２３のクロック入力にそれぞれ接続される。
これにより、ＤＦＦの動作は本例の場合クロックの立ち
上がりに同期するため、すべての出力が同一のタイミン
グで出力されることで、同期した８分周の信号を作成す
ることが可能となっていた。
【０００７】次に従来のＤＦＦを用いた回路の第２の例
として同期式６分周回路を図１５に、タイミングチャー
ト図を図１６に示す。
として同期式６分周回路を図１５に、タイミングチャー
ト図を図１６に示す。
【０００８】図１５によれば、まず、ＤＦＦ３１では第
１の従来例と同様に出力はクロックに合わせて出力が反
転を繰り返すため、データ入力端子Ｄ３１には逆相出力
Ｑ３１Ｂが接続されればよく、これにより２分周回路を
構成する。そしてＤＦＦ３２ではサイクル２，３で出力
がＨであるから、入力Ｄ３２は１つ前のサイクル１，２
でＨ、これ以外ではＬである必要がある。よってこの条
件を満足する回路として、図１５に示すようにＤＦＦ３
１の出力Ｑ３１とＤＦＦ３２の出力Ｑ３２をＥＸＯＲ３
１に接続し、そのＥＸＯＲ３１の出力とＤＦＦ３３の反
転出力Ｑ３３ＢをＡＮＤ３１に接続した後、ＡＮＤ３１
の出力を入力Ｄ３２に接続する構成となる。そしてＤＦ
Ｆ３３ではサイクル４，５でＨであるから、入力Ｄ３３
は１つ前のサイクル３，４でＨ、それ以外のサイクルで
はＬである必要がある。よってこの条件を満足する回路
として、図１５に示すようにＱ３１とＱ３２とＱ３３Ｂ
をＡＮＤ３２に、Ｑ３１ＢとＱ３２ＢとＱ３３をＡＮＤ
３３にそれぞれ接続した後、ＡＮＤ３２とＡＮＤ３３の
出力をＯＲ３１に接続して、このＯＲ３１の出力をＤＦ
Ｆ３３の入力Ｄ３３に接続する構成となる。
１の従来例と同様に出力はクロックに合わせて出力が反
転を繰り返すため、データ入力端子Ｄ３１には逆相出力
Ｑ３１Ｂが接続されればよく、これにより２分周回路を
構成する。そしてＤＦＦ３２ではサイクル２，３で出力
がＨであるから、入力Ｄ３２は１つ前のサイクル１，２
でＨ、これ以外ではＬである必要がある。よってこの条
件を満足する回路として、図１５に示すようにＤＦＦ３
１の出力Ｑ３１とＤＦＦ３２の出力Ｑ３２をＥＸＯＲ３
１に接続し、そのＥＸＯＲ３１の出力とＤＦＦ３３の反
転出力Ｑ３３ＢをＡＮＤ３１に接続した後、ＡＮＤ３１
の出力を入力Ｄ３２に接続する構成となる。そしてＤＦ
Ｆ３３ではサイクル４，５でＨであるから、入力Ｄ３３
は１つ前のサイクル３，４でＨ、それ以外のサイクルで
はＬである必要がある。よってこの条件を満足する回路
として、図１５に示すようにＱ３１とＱ３２とＱ３３Ｂ
をＡＮＤ３２に、Ｑ３１ＢとＱ３２ＢとＱ３３をＡＮＤ
３３にそれぞれ接続した後、ＡＮＤ３２とＡＮＤ３３の
出力をＯＲ３１に接続して、このＯＲ３１の出力をＤＦ
Ｆ３３の入力Ｄ３３に接続する構成となる。
【０００９】そして、クロックはＤＦＦ３１，ＤＦＦ３
２，ＤＦＦ３３のクロック入力にそれぞれ接続される。
これにより、ＤＦＦの動作は本例の場合クロックの立ち
上がりに同期するため、すべての出力が同一のタイミン
グで出力されることで、同期した６分周の信号を作成す
ることが可能となっていた。
２，ＤＦＦ３３のクロック入力にそれぞれ接続される。
これにより、ＤＦＦの動作は本例の場合クロックの立ち
上がりに同期するため、すべての出力が同一のタイミン
グで出力されることで、同期した６分周の信号を作成す
ることが可能となっていた。
【００１０】
【発明が解決しようとする課題】従来用いられてきたＤ
ＦＦ回路により分周回路を構成する場合、ＤＦＦ以外に
もＡＮＤ回路等の付加回路が必要なことになる。
ＦＦ回路により分周回路を構成する場合、ＤＦＦ以外に
もＡＮＤ回路等の付加回路が必要なことになる。
【００１１】その理由は、従来のＤＦＦでは各クロック
サイクルにおいてＤＦＦの入力を次のサイクルの出力に
合わせる必要があり、この条件を満足するためにＡＮＤ
回路等により演算して作成する必要があるからである。
そしてこのような回路を付加するということは、面積の
増加を生じ、高集積化の妨げになり、またそれと同時に
定電流源を用いたカレントミラー型の回路では定常的に
電流が流れ続けるため、このような回路を付加すること
は、消費電力を増加させてしまうからである。
サイクルにおいてＤＦＦの入力を次のサイクルの出力に
合わせる必要があり、この条件を満足するためにＡＮＤ
回路等により演算して作成する必要があるからである。
そしてこのような回路を付加するということは、面積の
増加を生じ、高集積化の妨げになり、またそれと同時に
定電流源を用いたカレントミラー型の回路では定常的に
電流が流れ続けるため、このような回路を付加すること
は、消費電力を増加させてしまうからである。
【００１２】本発明の目的は定電流源を有し、ＭＯＳト
ランジスタで構成されたクロック入力とデータ保持部を
有するカレントミラー型のマスタースレーブ式フリップ
フロップ回路を使用した回路において、回路構成の簡素
化をはかることで、低消費電力化及び高集積化を行うた
めの回路を提供することにある。
ランジスタで構成されたクロック入力とデータ保持部を
有するカレントミラー型のマスタースレーブ式フリップ
フロップ回路を使用した回路において、回路構成の簡素
化をはかることで、低消費電力化及び高集積化を行うた
めの回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、定電流源を有
し、ＭＯＳトランジスタで構成されたクロック入力とデ
ータ保持部を有するカレントミラー型のマスタースレー
ブ型フリップフロップ回路において、正相のクロック入
力部にはクロック入力用のＭＯＳトランジスタと並列に
第１の論理演算回路が接続され、逆相のクロック入力部
にはクロック入力用のＭＯＳトランジスタと直列に前記
第１の論理演算回路と逆の論理動作をする第２の演算回
路が接続されている。
し、ＭＯＳトランジスタで構成されたクロック入力とデ
ータ保持部を有するカレントミラー型のマスタースレー
ブ型フリップフロップ回路において、正相のクロック入
力部にはクロック入力用のＭＯＳトランジスタと並列に
第１の論理演算回路が接続され、逆相のクロック入力部
にはクロック入力用のＭＯＳトランジスタと直列に前記
第１の論理演算回路と逆の論理動作をする第２の演算回
路が接続されている。
【００１４】
【発明の実施の形態】次に本発明の実施の形態につい
て、図面を参照して説明する。図１によれば、カレント
ミラー回路を用いたマスタースレーブ式のＤ型フリップ
フロップ（ＤＦＦ）を構成するクロック入力部におい
て、正相のクロックの入力部はクロック入力用のＭＯＳ
トランジスタＭ１０，Ｍ１１に並列にクロックコントロ
ールデータＣＤが入力される論理演算回路Ｌ１がそれぞ
れ接続され、逆相のクロック入力部はクロック入力用の
ＭＯＳトランジスタＭ９，Ｍ１２に直列に、逆相のクロ
ックコントロールデータＣＤＢが入力される論理演算回
路Ｌ１と逆の動作を行う論理演算回路Ｌ２がそれぞれ接
続されている形をとる。そして、データ入力端子Ｄ，Ｄ
Ｂにはそれぞれ出力ＱＢ，Ｑが接続される構成をとって
いる。
て、図面を参照して説明する。図１によれば、カレント
ミラー回路を用いたマスタースレーブ式のＤ型フリップ
フロップ（ＤＦＦ）を構成するクロック入力部におい
て、正相のクロックの入力部はクロック入力用のＭＯＳ
トランジスタＭ１０，Ｍ１１に並列にクロックコントロ
ールデータＣＤが入力される論理演算回路Ｌ１がそれぞ
れ接続され、逆相のクロック入力部はクロック入力用の
ＭＯＳトランジスタＭ９，Ｍ１２に直列に、逆相のクロ
ックコントロールデータＣＤＢが入力される論理演算回
路Ｌ１と逆の動作を行う論理演算回路Ｌ２がそれぞれ接
続されている形をとる。そして、データ入力端子Ｄ，Ｄ
Ｂにはそれぞれ出力ＱＢ，Ｑが接続される構成をとって
いる。
【００１５】そしてこのフリップフロップによって分周
回路を構成する場合、この論理演算回路の入力ＣＤ及び
ＣＤＢには自段もしくは他の回路の出力が接続される構
成をとる。
回路を構成する場合、この論理演算回路の入力ＣＤ及び
ＣＤＢには自段もしくは他の回路の出力が接続される構
成をとる。
【００１６】図２は本発明の動作の説明をするため図１
を等価回路に置き換えた回路図を、図３にタイミングチ
ャートを示す。
を等価回路に置き換えた回路図を、図３にタイミングチ
ャートを示す。
【００１７】図２によれば、図１の回路を等価回路で置
き換えるとＤＦＦの正相の入力側はクロック信号ＣＬＫ
と論理演算回路Ｌ１がＯＲに接続され、このＯＲの出力
ＣＬＫ１がＤＦＦのクロック端子に接続される。そし
て、逆相の入力側は逆相のクロック信号ＣＬＫＢと論理
演算回路Ｌ２がＡＮＤに接続され、このＡＮＤの出力Ｃ
ＬＫ１Ｂが逆相のクロック端子に接続される構成とな
る。
き換えるとＤＦＦの正相の入力側はクロック信号ＣＬＫ
と論理演算回路Ｌ１がＯＲに接続され、このＯＲの出力
ＣＬＫ１がＤＦＦのクロック端子に接続される。そし
て、逆相の入力側は逆相のクロック信号ＣＬＫＢと論理
演算回路Ｌ２がＡＮＤに接続され、このＡＮＤの出力Ｃ
ＬＫ１Ｂが逆相のクロック端子に接続される構成とな
る。
【００１８】そして、図３によれば、図２のような回路
形式の場合、正相の入力はクロック信号と論理演算回路
Ｌ１がＯＲを通して結ばれ、論理演算回路Ｌ１の出力が
Ｌの時のみＣＬＫ１にはクロック信号が出力され、逆相
側の入力は逆相のクロック信号と論理演算回路２がＡＮ
Ｄを通して結ばれるから、論理演算回路２の出力がＨの
時のみＣＬＫ１Ｂにクロック信号が出力される。そし
て、このＯＲ回路とＡＮＤ回路で形成されたクロックＣ
ＬＫ１，ＣＬＫ１ＢによりＤＦＦが反転することにな
る。このとき、実際の回路では演算回路自体がＤＦＦの
クロック入力部に直結しているため、出力は最低限の遅
延時間ｔだけ遅れた後に出力されることになる。
形式の場合、正相の入力はクロック信号と論理演算回路
Ｌ１がＯＲを通して結ばれ、論理演算回路Ｌ１の出力が
Ｌの時のみＣＬＫ１にはクロック信号が出力され、逆相
側の入力は逆相のクロック信号と論理演算回路２がＡＮ
Ｄを通して結ばれるから、論理演算回路２の出力がＨの
時のみＣＬＫ１Ｂにクロック信号が出力される。そし
て、このＯＲ回路とＡＮＤ回路で形成されたクロックＣ
ＬＫ１，ＣＬＫ１ＢによりＤＦＦが反転することにな
る。このとき、実際の回路では演算回路自体がＤＦＦの
クロック入力部に直結しているため、出力は最低限の遅
延時間ｔだけ遅れた後に出力されることになる。
【００１９】よって、本回路において出力を反転させる
には、反転させるクロックが入る直前で付加する演算回
路の結果が正相側の論理演算回路Ｌ１でＬ、逆相側の論
理演算回路Ｌ２でＨとなれば良い。
には、反転させるクロックが入る直前で付加する演算回
路の結果が正相側の論理演算回路Ｌ１でＬ、逆相側の論
理演算回路Ｌ２でＨとなれば良い。
【００２０】図４は本発明により構成した同期式８分周
回路であり、図５は図４の回路をＤＦＦを用いて表現し
た等価回路、図６は動作を説明するための動作機能図、
図７はタイミングチャートである。
回路であり、図５は図４の回路をＤＦＦを用いて表現し
た等価回路、図６は動作を説明するための動作機能図、
図７はタイミングチャートである。
【００２１】尚図５では正相のクロックに関する項目の
み記述してある。
み記述してある。
【００２２】まず、本発明による８分周回路の構成をＤ
ＦＦを用いた回路で考えるとＦＦ１は常にクロックに同
期して反転を行うため、従来の２分周回路で良く、ＦＦ
１の反転出力Ｑ１ＢをＤ１に接続すれば良い。
ＦＦを用いた回路で考えるとＦＦ１は常にクロックに同
期して反転を行うため、従来の２分周回路で良く、ＦＦ
１の反転出力Ｑ１ＢをＤ１に接続すれば良い。
【００２３】そして、ＦＦ２に関しては図６から、反転
が行われるのは直前タイミングでＦＦ１の出力がＨの時
であることがわかる。よって、この時正相側のＯＲ１の
入力がＬになれば良いのであるから、ＦＦ１の反転出力
Ｑ１ＢをこのＯＲ１に入るようにする。
が行われるのは直前タイミングでＦＦ１の出力がＨの時
であることがわかる。よって、この時正相側のＯＲ１の
入力がＬになれば良いのであるから、ＦＦ１の反転出力
Ｑ１ＢをこのＯＲ１に入るようにする。
【００２４】そして、ＦＦ３に関しては図６から、反転
が行われるのは直前のタイミングＤＦＦ１及びＦＦ２の
出力が共にＨの時である。よって、この時正相側のＯＲ
２の入力が共にＬになれば良いのであるから、ＦＦ１及
びＦＦ２の反転出力Ｑ１Ｂ，Ｑ２ＢをこのＯＲ２に入る
ようにする。
が行われるのは直前のタイミングＤＦＦ１及びＦＦ２の
出力が共にＨの時である。よって、この時正相側のＯＲ
２の入力が共にＬになれば良いのであるから、ＦＦ１及
びＦＦ２の反転出力Ｑ１Ｂ，Ｑ２ＢをこのＯＲ２に入る
ようにする。
【００２５】これを回路図で表すと図４に示す様に、第
１段目のフリップフロップ（ＦＦ１）は従来のＤＦＦ回
路が用いられており、Ｑ１ＢがＤ１にＱ１がＤ１Ｂに帰
還することで２分周回路が構成される。そして第２段目
及び第３段目のフリップフロップ（ＦＦ２，ＦＦ３）は
本発明による回路で構成される。ＦＦ２では正相のクロ
ック入力トランジスタＭ３０，Ｍ３１には並列にＦＦ１
の逆相出力Ｑ１Ｂが入力されるトランジスタＭ３４，Ｍ
３５が接続され、Ｑ１Ｂ＋ＣＬＫの構成となる。逆相の
クロック入力用トランジスタＭ２９，Ｍ３２には直列に
ＦＦ１の出力Ｑ１が入力されるトランジスタＭ３３，Ｍ
３６が接続され、Ｑ１＊ＣＬＫＢの構成となっている。
そして、ＦＦ３では正相のクロック入力トランジスタＭ
５０，Ｍ５１には並列にＦＦ１及びＦＦ２の逆相出力Ｑ
１Ｂ，Ｑ２Ｂが入力されるトランジスタＭ５６，Ｍ５
７，Ｍ５５，Ｍ５８が接続されＱ１Ｂ＋Ｑ２Ｂ＋ＣＬＫ
の構成をとり、逆相のクロック入力用トランジスタＭ４
９，Ｍ５２には直列にＦＦ１及びＦＦ２の出力Ｑ１，Ｑ
２が入力されるトランジスタＭ５３，Ｍ５４，Ｍ５０，
Ｍ６０が接続されＱ１＊Ｑ２＊ＣＬＫＢの構成をとるこ
とで８分周回路が構成される。
１段目のフリップフロップ（ＦＦ１）は従来のＤＦＦ回
路が用いられており、Ｑ１ＢがＤ１にＱ１がＤ１Ｂに帰
還することで２分周回路が構成される。そして第２段目
及び第３段目のフリップフロップ（ＦＦ２，ＦＦ３）は
本発明による回路で構成される。ＦＦ２では正相のクロ
ック入力トランジスタＭ３０，Ｍ３１には並列にＦＦ１
の逆相出力Ｑ１Ｂが入力されるトランジスタＭ３４，Ｍ
３５が接続され、Ｑ１Ｂ＋ＣＬＫの構成となる。逆相の
クロック入力用トランジスタＭ２９，Ｍ３２には直列に
ＦＦ１の出力Ｑ１が入力されるトランジスタＭ３３，Ｍ
３６が接続され、Ｑ１＊ＣＬＫＢの構成となっている。
そして、ＦＦ３では正相のクロック入力トランジスタＭ
５０，Ｍ５１には並列にＦＦ１及びＦＦ２の逆相出力Ｑ
１Ｂ，Ｑ２Ｂが入力されるトランジスタＭ５６，Ｍ５
７，Ｍ５５，Ｍ５８が接続されＱ１Ｂ＋Ｑ２Ｂ＋ＣＬＫ
の構成をとり、逆相のクロック入力用トランジスタＭ４
９，Ｍ５２には直列にＦＦ１及びＦＦ２の出力Ｑ１，Ｑ
２が入力されるトランジスタＭ５３，Ｍ５４，Ｍ５０，
Ｍ６０が接続されＱ１＊Ｑ２＊ＣＬＫＢの構成をとるこ
とで８分周回路が構成される。
【００２６】次に本実施例について動作の説明をする。
【００２７】まず、ＦＦ２の動作に関して考える。図５
の等価回路においてＦＦ２のクロックに入力されるＯＲ
１の出力は、ＦＦ１の反転出力Ｑ１Ｂとクロック信号の
ＯＲをとったものである。偶数サイクルの時Ｑ１はＬ電
位であるからＯＲ１に入力されるＱ１ＢはＨ電位であ
り、ＯＲ１の出力はクロックの信号によらずＨ電位であ
る。従って、この期間ＦＦ２はクロック信号の影響を受
けず、反転は起こらない。
の等価回路においてＦＦ２のクロックに入力されるＯＲ
１の出力は、ＦＦ１の反転出力Ｑ１Ｂとクロック信号の
ＯＲをとったものである。偶数サイクルの時Ｑ１はＬ電
位であるからＯＲ１に入力されるＱ１ＢはＨ電位であ
り、ＯＲ１の出力はクロックの信号によらずＨ電位であ
る。従って、この期間ＦＦ２はクロック信号の影響を受
けず、反転は起こらない。
【００２８】そして奇数サイクルの時Ｑ１はＨ電位であ
るからＯＲ１に接続されるＱ１ＢはＬ電位であり、ＯＲ
１の出力はクロック信号が出力されることになる。よっ
て、ＦＦ２はこのタイミングにおいてクロックに同期し
てＦＦ２の遅延時間ｔの分だけ遅れて反転することにな
る。
るからＯＲ１に接続されるＱ１ＢはＬ電位であり、ＯＲ
１の出力はクロック信号が出力されることになる。よっ
て、ＦＦ２はこのタイミングにおいてクロックに同期し
てＦＦ２の遅延時間ｔの分だけ遅れて反転することにな
る。
【００２９】次にＦＦ３の動作に関して考える。図５の
等価回路においてＦＦ３のクロックに入力されるＯＲ２
の出力はＦＦ１及びＦＦ２の反転出力であるＱ１Ｂ及び
Ｑ２Ｂとクロック信号のＯＲをとったものである。サイ
クル０，１，２と４，５，６の時出力Ｑ１もしくはＱ２
のどちらかがＬ電位であるからＯＲ２に入力される反転
出力Ｑ１Ｂ，Ｑ２ＢのどちらかはＨ電位であり、ＯＲ２
の出力はクロックの信号によらずＨ電位である。従っ
て、この期間ＦＦ３はクロック信号の影響を受けず、反
転は起こらない。
等価回路においてＦＦ３のクロックに入力されるＯＲ２
の出力はＦＦ１及びＦＦ２の反転出力であるＱ１Ｂ及び
Ｑ２Ｂとクロック信号のＯＲをとったものである。サイ
クル０，１，２と４，５，６の時出力Ｑ１もしくはＱ２
のどちらかがＬ電位であるからＯＲ２に入力される反転
出力Ｑ１Ｂ，Ｑ２ＢのどちらかはＨ電位であり、ＯＲ２
の出力はクロックの信号によらずＨ電位である。従っ
て、この期間ＦＦ３はクロック信号の影響を受けず、反
転は起こらない。
【００３０】そしてサイクル３，７の時出力Ｑ１及びＱ
２はＨ電位であるからＯＲ２に接続される反転出力Ｑ１
Ｂ及びＱ２ＢはＬ電位であり、ＯＲ２の出力はクロック
信号が出力されることになる。よって、ＦＦ３はこのタ
イミングにおいてクロックに同期してＦＦ３の遅延時間
ｔの分だけ遅れて反転することになる。
２はＨ電位であるからＯＲ２に接続される反転出力Ｑ１
Ｂ及びＱ２ＢはＬ電位であり、ＯＲ２の出力はクロック
信号が出力されることになる。よって、ＦＦ３はこのタ
イミングにおいてクロックに同期してＦＦ３の遅延時間
ｔの分だけ遅れて反転することになる。
【００３１】このようにして、すべてのフリップフロッ
プの出力は、同一の遅延時間ｔだけ遅れてクロックに同
期して出力することが可能となる。
プの出力は、同一の遅延時間ｔだけ遅れてクロックに同
期して出力することが可能となる。
【００３２】次に本発明の第２の実施例として同期式の
６分周回路に応用した例を示す。
６分周回路に応用した例を示す。
【００３３】図８は本発明により構成した同期式６分周
回路であり、図９は図８の回路をＤＦＦを用いて表現し
た等価回路、図１０は動作を説明するための動作機能
図、図１１はタイミングチャートである。
回路であり、図９は図８の回路をＤＦＦを用いて表現し
た等価回路、図１０は動作を説明するための動作機能
図、図１１はタイミングチャートである。
【００３４】尚図９では実施例１と同様に正相のクロッ
クに関する項目のみ記述してある。
クに関する項目のみ記述してある。
【００３５】まず、本発明による６分周回路の構成をＤ
ＦＦを用いた回路で考えると、ＦＦ１１は常にクロック
に同期して反転を行う。よってこの回路は実施例１と同
様に従来の２分周回路で良く、ＦＦ１１の出力Ｑ１１Ｂ
をＤ１１に接続すれば良い。
ＦＦを用いた回路で考えると、ＦＦ１１は常にクロック
に同期して反転を行う。よってこの回路は実施例１と同
様に従来の２分周回路で良く、ＦＦ１１の出力Ｑ１１Ｂ
をＤ１１に接続すれば良い。
【００３６】そして、ＦＦ１２に関しては図１０から、
反転が行われるのは直前タイミングでＦＦ１１の出力Ｑ
１１がＨかつＦＦ１３の出力Ｑ１３がＬの時である。よ
って、この時ＯＲ１１の入力が共にＬになれば良いので
あるから、ＦＦ１１の反転出力Ｑ１１Ｂ及びＦＦ１３の
出力Ｑ１３をこのＯＲ１１接続し、このＯＲ１１の出力
をＦＦ１２の入力Ｄ１２に入るようにする。
反転が行われるのは直前タイミングでＦＦ１１の出力Ｑ
１１がＨかつＦＦ１３の出力Ｑ１３がＬの時である。よ
って、この時ＯＲ１１の入力が共にＬになれば良いので
あるから、ＦＦ１１の反転出力Ｑ１１Ｂ及びＦＦ１３の
出力Ｑ１３をこのＯＲ１１接続し、このＯＲ１１の出力
をＦＦ１２の入力Ｄ１２に入るようにする。
【００３７】そして、ＦＦ１３に関しては、反転が行わ
れるのは直前のタイミングでＦＦ１１の出力Ｑ１１がＨ
でかつＦＦ１２及びＦＦ１３の出力Ｑ１２，Ｑ１３のど
ちらかがＨの時であることがわかる。よって、この時Ｏ
Ｒ１２の入力にＬが入るためには、ＦＦ１１の逆相出力
Ｑ１１Ｂは直接ＯＲ１２に入力し、ＦＦ１２及びＦＦ１
３の反転出力Ｑ１２Ｂ及びＱ１３ＢをＡＮＤ１１に接続
し、ＡＮＤ１１の出力をＯＲ１２に接続する。
れるのは直前のタイミングでＦＦ１１の出力Ｑ１１がＨ
でかつＦＦ１２及びＦＦ１３の出力Ｑ１２，Ｑ１３のど
ちらかがＨの時であることがわかる。よって、この時Ｏ
Ｒ１２の入力にＬが入るためには、ＦＦ１１の逆相出力
Ｑ１１Ｂは直接ＯＲ１２に入力し、ＦＦ１２及びＦＦ１
３の反転出力Ｑ１２Ｂ及びＱ１３ＢをＡＮＤ１１に接続
し、ＡＮＤ１１の出力をＯＲ１２に接続する。
【００３８】これを回路図で表すと図８に示す様に、第
１段目のフリップフロップ（ＦＦ１１）は従来の回路が
用いられており、Ｑ１１ＢがＤ１１にＱ１１がＤ１１Ｂ
に帰還することで２分周回路が構成される。そして第２
段目及び第３段目のフリップフロップ（ＦＦ１２，ＦＦ
１３）は本発明による回路で構成される。ＦＦ１２では
正相のクロック入力トランジスタＭ３０，Ｍ３１には並
列にＦＦ１１の逆相出力Ｑ１１Ｂ及びＦＦ１３の出力Ｑ
１３が入力されるトランジスタＭ３５，Ｍ３６，Ｍ３
７，Ｍ３８が接続され、Ｑ１１Ｂ＋Ｑ１３＋ＣＬＫの構
成となる。逆相のクロック入力用トランジスタＭ２９，
Ｍ３２には直列にＦＦ１１の出力Ｑ１及びＦＦ１３の逆
相出力Ｑ１３Ｂが入力されるトランジスタＭ３３，Ｍ３
４，Ｍ３９，Ｍ４０が接続され、Ｑ１１＊Ｑ１３Ｂ＊Ｃ
ＬＫＢの構成となる。そして、ＦＦ１３では正相のクロ
ック入力トランジスタＭ５０，Ｍ５１には並列にＦＦ１
１の逆相出力Ｑ１Ｂが接続されるＭ５８，Ｍ５９とＦＦ
１２及びＦＦ１３の逆相出力Ｑ２Ｂ，Ｑ３Ｂを接続した
トランジスタＭ５６，Ｍ５７及びＭ６０，Ｍ６１をそれ
ぞれ直列接続したものが接続され、Ｑ１Ｂ＋Ｑ２Ｂ＊Ｑ
３Ｂ＋ＣＬＫの構成をとる。逆相のクロック入力用トラ
ンジスタＭ４９，Ｍ５２には直列にＦＦ１１の正相出力
Ｑ１が入力されるＭ５３，Ｍ６２及びＦＦ１２とＦＦ１
３の出力Ｑ１２，Ｑ１３が入力されるＭ５４，Ｍ５５と
Ｍ６３，Ｍ６４がそれぞれ並列に接続されたものが接続
されＱ１＊（Ｑ２＋Ｑ３）＊ＣＬＫＢの構成をとってい
て、これにより同期式６分周回路が形成されている。
１段目のフリップフロップ（ＦＦ１１）は従来の回路が
用いられており、Ｑ１１ＢがＤ１１にＱ１１がＤ１１Ｂ
に帰還することで２分周回路が構成される。そして第２
段目及び第３段目のフリップフロップ（ＦＦ１２，ＦＦ
１３）は本発明による回路で構成される。ＦＦ１２では
正相のクロック入力トランジスタＭ３０，Ｍ３１には並
列にＦＦ１１の逆相出力Ｑ１１Ｂ及びＦＦ１３の出力Ｑ
１３が入力されるトランジスタＭ３５，Ｍ３６，Ｍ３
７，Ｍ３８が接続され、Ｑ１１Ｂ＋Ｑ１３＋ＣＬＫの構
成となる。逆相のクロック入力用トランジスタＭ２９，
Ｍ３２には直列にＦＦ１１の出力Ｑ１及びＦＦ１３の逆
相出力Ｑ１３Ｂが入力されるトランジスタＭ３３，Ｍ３
４，Ｍ３９，Ｍ４０が接続され、Ｑ１１＊Ｑ１３Ｂ＊Ｃ
ＬＫＢの構成となる。そして、ＦＦ１３では正相のクロ
ック入力トランジスタＭ５０，Ｍ５１には並列にＦＦ１
１の逆相出力Ｑ１Ｂが接続されるＭ５８，Ｍ５９とＦＦ
１２及びＦＦ１３の逆相出力Ｑ２Ｂ，Ｑ３Ｂを接続した
トランジスタＭ５６，Ｍ５７及びＭ６０，Ｍ６１をそれ
ぞれ直列接続したものが接続され、Ｑ１Ｂ＋Ｑ２Ｂ＊Ｑ
３Ｂ＋ＣＬＫの構成をとる。逆相のクロック入力用トラ
ンジスタＭ４９，Ｍ５２には直列にＦＦ１１の正相出力
Ｑ１が入力されるＭ５３，Ｍ６２及びＦＦ１２とＦＦ１
３の出力Ｑ１２，Ｑ１３が入力されるＭ５４，Ｍ５５と
Ｍ６３，Ｍ６４がそれぞれ並列に接続されたものが接続
されＱ１＊（Ｑ２＋Ｑ３）＊ＣＬＫＢの構成をとってい
て、これにより同期式６分周回路が形成されている。
【００３９】次に本実施例について動作の説明をする。
まず、ＦＦ１２の動作に関して考える。図９の等価回路
においてＦＦ１２のクロックに入力されるＯＲ１１の出
力はＦＦ１１の反転出力Ｑ１ＢとＦＦ１３の出力Ｑ１３
及びクロック信号のＯＲを取ったものである。図１１に
おいて偶数サイクルの時出力Ｑ１はＬであるからＯＲ１
１に入力される反転出力Ｑ１ＢはＨであり、ＯＲ１１の
出力はクロックの信号によらずＨ、またサイクル４，５
ではＦＦ１３の出力Ｑ１３がＨであるから、このサイク
ルでもＯＲ１１の出力はクロックによらずＨである。従
って、この期間ＦＦ２はクロック信号の影響を受けず、
反転は起こらない。
まず、ＦＦ１２の動作に関して考える。図９の等価回路
においてＦＦ１２のクロックに入力されるＯＲ１１の出
力はＦＦ１１の反転出力Ｑ１ＢとＦＦ１３の出力Ｑ１３
及びクロック信号のＯＲを取ったものである。図１１に
おいて偶数サイクルの時出力Ｑ１はＬであるからＯＲ１
１に入力される反転出力Ｑ１ＢはＨであり、ＯＲ１１の
出力はクロックの信号によらずＨ、またサイクル４，５
ではＦＦ１３の出力Ｑ１３がＨであるから、このサイク
ルでもＯＲ１１の出力はクロックによらずＨである。従
って、この期間ＦＦ２はクロック信号の影響を受けず、
反転は起こらない。
【００４０】そして上記以外のサイクル１，３の時ＯＲ
１１に接続される反転出力Ｑ１Ｂ及び出力Ｑ３はＬであ
り、ＯＲ１１の出力はクロック信号が出力されることに
なる。よって、ＦＦ２はこのタイミングにおいてクロッ
クに同期して反転することになる。
１１に接続される反転出力Ｑ１Ｂ及び出力Ｑ３はＬであ
り、ＯＲ１１の出力はクロック信号が出力されることに
なる。よって、ＦＦ２はこのタイミングにおいてクロッ
クに同期して反転することになる。
【００４１】次にＦＦ３の動作に関して考える。図９の
等価回路においてＦＦ３のクロックの入力されるＯＲ１
２の出力はＦＦ２及びＦＦ３の反転出力Ｑ２Ｂ，Ｑ３Ｂ
のＡＮＤをとったものとＦＦ１の反転出力Ｑ１Ｂとクロ
ック信号のＯＲをとった構成である。図１１において、
まずＦＦ１の反転出力Ｑ１Ｂが接続されるため、偶数サ
イクルではＯＲ１２の出力はＨである。そして、ＯＲ１
２にはＱ２ＢとＱ３ＢのＡＮＤを取った出力が接続され
るため、出力Ｑ２及びＱ３がＬであるサイクル０，１の
時もＯＲ１２の出力はＨであり、ＯＲ１２の出力はクロ
ックの信号を受けない。従って、この期間ＦＦ３はクロ
ック信号の影響を受けず、反転は起こらない。
等価回路においてＦＦ３のクロックの入力されるＯＲ１
２の出力はＦＦ２及びＦＦ３の反転出力Ｑ２Ｂ，Ｑ３Ｂ
のＡＮＤをとったものとＦＦ１の反転出力Ｑ１Ｂとクロ
ック信号のＯＲをとった構成である。図１１において、
まずＦＦ１の反転出力Ｑ１Ｂが接続されるため、偶数サ
イクルではＯＲ１２の出力はＨである。そして、ＯＲ１
２にはＱ２ＢとＱ３ＢのＡＮＤを取った出力が接続され
るため、出力Ｑ２及びＱ３がＬであるサイクル０，１の
時もＯＲ１２の出力はＨであり、ＯＲ１２の出力はクロ
ックの信号を受けない。従って、この期間ＦＦ３はクロ
ック信号の影響を受けず、反転は起こらない。
【００４２】そして上記以外のサイクル３，５の時反転
出力Ｑ１ＢはＬでかつ反転出力Ｑ２ＢとＱ３ＢのＡＮＤ
もＬであり、ＯＲ１２の出力はクロック信号が出力され
ることになる。よって、ＦＦ３はこのタイミングにおい
てクロックに同期して反転することになる。
出力Ｑ１ＢはＬでかつ反転出力Ｑ２ＢとＱ３ＢのＡＮＤ
もＬであり、ＯＲ１２の出力はクロック信号が出力され
ることになる。よって、ＦＦ３はこのタイミングにおい
てクロックに同期して反転することになる。
【００４３】このようにして、全てのフリップフロップ
の出力は、同一の遅延時間ｔだけ遅れてクロックに同期
して出力することが可能となる。
の出力は、同一の遅延時間ｔだけ遅れてクロックに同期
して出力することが可能となる。
【００４４】以上実施例に示したように本発明を用いれ
ば、クロック部に付加する回路によって、各種の高速同
期式分周回路の構成が可能となる。
ば、クロック部に付加する回路によって、各種の高速同
期式分周回路の構成が可能となる。
【００４５】
【発明の効果】第１の効果は、使用する回路数を削減で
きるということである。
きるということである。
【００４６】これにより、集積度の向上が図れ、また消
費電流の低減が可能となる。
費電流の低減が可能となる。
【００４７】集積度の向上が図れるその理由は、カレン
トミラー形式の回路はスイッチングに関わるトランジス
タ以外に定電流源用のトランジスタや抵抗素子が必要で
あるため、ＯＲ回路やＡＮＤ回路等のゲート回路を付加
するということは大幅に面積を増加させてしまうのに対
し、本発明では、ＤＦＦ回路の中に論理演算を行う回路
を取り込む形となるため、独立した回路で必要となる定
電流源用のトランジスタや抵抗素子が不要となるからで
ある。
トミラー形式の回路はスイッチングに関わるトランジス
タ以外に定電流源用のトランジスタや抵抗素子が必要で
あるため、ＯＲ回路やＡＮＤ回路等のゲート回路を付加
するということは大幅に面積を増加させてしまうのに対
し、本発明では、ＤＦＦ回路の中に論理演算を行う回路
を取り込む形となるため、独立した回路で必要となる定
電流源用のトランジスタや抵抗素子が不要となるからで
ある。
【００４８】例として、前述した実施例で比較すると、
実施例１の同期式８分周回路では従来例に対して−３０
％、実施例２の同期式６分周回路では従来例に対し−４
０％面積の縮小効果がある。
実施例１の同期式８分周回路では従来例に対して−３０
％、実施例２の同期式６分周回路では従来例に対し−４
０％面積の縮小効果がある。
【００４９】また、消費電流の低減が可能となるその理
由は、カレントミラー形式のゲートは、常に一定の電流
が流れていて、ＯＲ回路やＡＮＤ回路等のゲート回路を
付加するということは消費電流を増やす要因となる。こ
れに対し、本発明では、ＤＦＦ以外にゲート回路の付加
が入らなくなるため、消費電流は最低限に保つことが可
能となるからである。
由は、カレントミラー形式のゲートは、常に一定の電流
が流れていて、ＯＲ回路やＡＮＤ回路等のゲート回路を
付加するということは消費電流を増やす要因となる。こ
れに対し、本発明では、ＤＦＦ以外にゲート回路の付加
が入らなくなるため、消費電流は最低限に保つことが可
能となるからである。
【００５０】例として、前述した実施例で比較すると、
実施例１の同期式８分周回路では従来例に対して−３３
％、実施例２の同期式６分周回路では従来例に対し−４
５％消費電力の低減効果がある。
実施例１の同期式８分周回路では従来例に対して−３３
％、実施例２の同期式６分周回路では従来例に対し−４
５％消費電力の低減効果がある。
【００５１】第２の効果は、設計の簡素化が行えるとい
うことである。これにより、より短い期間での設計が可
能となる。
うことである。これにより、より短い期間での設計が可
能となる。
【００５２】その理由は、従来の形式ではＤＦＦのデー
タ入力端子Ｄには常に次のクロックで出力されるデータ
が入るように設計しなければならず、複雑な論理設計が
必要となり、このための回路の設計に多くの時間を必要
となるのに対し、本発明では、ＦＦの出力が反転する直
前の状態のみを考えれば良く、より簡素化した回路とな
り、回路の設計時間も短縮されるからである。
タ入力端子Ｄには常に次のクロックで出力されるデータ
が入るように設計しなければならず、複雑な論理設計が
必要となり、このための回路の設計に多くの時間を必要
となるのに対し、本発明では、ＦＦの出力が反転する直
前の状態のみを考えれば良く、より簡素化した回路とな
り、回路の設計時間も短縮されるからである。
【図１】本発明のフリップフロップの実施の形態を示す
回路図。
回路図。
【図２】図１のフリップフロップ回路の等価回路図。
【図３】図１の動作を示すタイミングチャート。
【図４】本発明の第１の実施例としてクロック同期式８
分周回路に適用した時の回路図。
分周回路に適用した時の回路図。
【図５】図４の回路をＤＦＦを用いた回路に置き換えた
等価回路図。
等価回路図。
【図６】図４の回路の動作を説明するための動作機能
図。
図。
【図７】図４の回路の動作を説明するためのタイミング
チャート。
チャート。
【図８】本発明の第２の実施例としてクロック同期式６
分周回路に適用した時の回路図。
分周回路に適用した時の回路図。
【図９】図８の回路をＤＦＦを用いた回路に置き換えた
等価回路図。
等価回路図。
【図１０】図８の回路の動作を説明するための動作機能
図。
図。
【図１１】図８の回路の動作を説明するためのタイミン
グチャート。
グチャート。
【図１２】従来のフリップフロップを示す回路図。
【図１３】従来のフリップフロップ回路で構成されたク
ロック同期式８分周回路。
ロック同期式８分周回路。
【図１４】図１３の動作を説明するためのタイミングチ
ャート。
ャート。
【図１５】従来のフリップフロップ回路で構成されたク
ロック同期式６分周回路。
ロック同期式６分周回路。
【図１６】図１５の動作を説明するためのタイミングチ
ャート。
ャート。
Ｍ１〜Ｍ１２ ＭＯＳトランジスタ Ｌ１，Ｌ２ 論理演算回路 Ｄ，ＤＢ データ入力端子 Ｑ，ＱＢ 出力
Claims (4)
- 【請求項１】 定電流源と、ＭＯＳトランジスタで構成
されたクロック入力と、データ保持部とを有するカレン
トミラー型のマスタースレーブ式フリップフロップ回路
において、正相のクロック入力部はクロック入力用のＭ
ＯＳトランジスタと並列に第１の論理演算回路が接続さ
れ、逆相のクロック入力部にはクロック入力用のＭＯＳ
トランジスタと直列に前記第１の論理演算回路１と逆の
論理動作をする第２の論理演算回路が接続されているこ
とを特徴とするクロック同期式のフリップフロップ回
路。 - 【請求項２】 前記第１及び第２の論理演算回路は少な
くとも１つ以上のＭＯＳトランジスタを有することを特
徴とする請求項１記載のクロック同期式フリップフロッ
プ回路。 - 【請求項３】 前記定電流源がバイポーラトランジスタ
によって構成されていることを特徴とする請求項１又は
２記載のクロック同期式フリップフロップ回路。 - 【請求項４】 前記定電流源がＭＯＳトランジスタによ
って構成されていることを特徴とする請求項１又は２記
載のクロック同期式フリップフロップ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9081342A JP3060987B2 (ja) | 1997-03-31 | 1997-03-31 | クロック同期式フリップフロップ回路 |
| US09/050,350 US5945858A (en) | 1997-03-31 | 1998-03-31 | Clocked flip flop circuit with built-in clock controller and frequency divider using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9081342A JP3060987B2 (ja) | 1997-03-31 | 1997-03-31 | クロック同期式フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10285000A true JPH10285000A (ja) | 1998-10-23 |
| JP3060987B2 JP3060987B2 (ja) | 2000-07-10 |
Family
ID=13743704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9081342A Expired - Fee Related JP3060987B2 (ja) | 1997-03-31 | 1997-03-31 | クロック同期式フリップフロップ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5945858A (ja) |
| JP (1) | JP3060987B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100630676B1 (ko) * | 2001-03-19 | 2006-10-02 | 삼성전자주식회사 | 반도체 장치의 플립플롭 |
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