KR100304098B1 - 트랜지스터및그제조방법 - Google Patents
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Abstract
본 발명은 트랜지스터 및 그 제조방법에 관한 것이고 특히, 온전압의 저감과 턴오프시간의 단축을 양립적으로 향상시키기 위한 기술에 관한 것이다. 베이스층 3의 표면에는 제 1, 제 2 에미터층 4,5가 서로 분리해서 선택적으로 형성되어 있고, 그들 사이에는 게이트 절연막 7을 통해서 게이트 전극8에 대향하는 채널영역6이 형성되어 있다. 온 상태에서는 베이스 전극 11에서 베이스 전류Ib가 공급됨과 동시에 게이트 전극 8에 소정의 게이트 전압이 인가된다. 제 1, 제 2 에미터층 4, 5은 서로 연결해서, 단일의 에미터층으로 해서 기능하므로서, 온정압은 바이폴라 트랜지스터와 같은 정도의 낮은 값으로 된다. 장치를 오프상태로 할 때에는 베이스 전류 Ib의 공급을 정지 함과 동시에 게이트 전극8에 제로(또는 부(-))전압을 인가한다. 그결과, 제 1 에미터층4와 제 2 에미터층 5의 연결이 해제되므로서, 제 2에미터층5를 통과하는 주전류의 성분인 제 2콜렉터 전류Ic2는 MOS와 같은 정도로 급속히 감쇠한다.
Description
종래에는, 각종의 전력용 트랜지스터(파우어트랜지스터) 중에서, 정격전압이 200V 이하인 영역에서는, MOSFET(이하, MOS라 약기한다)가 주로 사용되고, 300V 이상인 영역에서는, 바이폴라 트랜지스터(이하, BIP라 약기한다), 또는 절연게이트형 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor; 이하, IGBT라고 약기한다)가, 주로 이용되고 있었다. 이하에, 종래의 MOS, BIP 및, IGBT의 각각에 관해서 설명한다. 도 37은, 종래의 MOS의 구조를 나타내는 단면도이다. 이 MOS151은 이른바 가로형태의 MOS의 일례에 상당하는 것이다. 도 37에 나타낸 바와 같이, MOS151에서는, N+층171의 위에 n층172이 형성되어 있고, n층172의 상면부분에는 p형의 베이스층173이, p형의 불순물을 확산함에 의해 선택적으로 형성되어 있다. 또, 베이스층173의 상면부분에는, n형의 소스층174이, n형의 불순물을 확산함에 의해 선택적으로 형성되어 있다. 소스층174은, 하나의 베이스층173중에 부분적으로 배치되어 있고, 그것들의 불순물농도는, n층172보다도 높게 설정되어 있다.
n층172의 노출면 및, n층172과 소스층174에 끼워진 베이스층173의 노출면 위에, 게이트 산화막177이 형성되어 있고, 또 이 게이트 산화막177 위에, 폴리실리콘으로 구성되는 게이트 전극178이 형성되어 있다. 게이트 산화막177을 통해 게이트 전극178에 대향하는 베이스층173의 부분이 채널영역176으로서 기능한다. 채널영역176을 제외하는 베이스층173의 노출면, 즉, 소스층174에 끼워진 영역의 상면에는, 소스전극180이 형성되어 있다. 소스전극180과 게이트 전극178의 사이는 층간절연막179에 의해서 전기적으로 절연되어 있다. 또, N+층171의 노출면에는 드레인전극182이 형성되어 있다. 이들 소스전극180 및 드레인전극182은, 주전류의 경로로서 기능하는 한쌍의 주전극을 구성한다.
이 MOS151는, 다음과 같이 동작한다. 우선, 드레인전극182과 소스전극180의 사이에, 드레인전극182 측이 정(+)이 되도록 소정의 크기의 드레인전압 VDs이 인가된다. 이 상태에서, 게이트 전극178과 소스전극180의 사이에, 게이트 전극178측이 정(+)이 되도록, 게이트한계전압 VGE(th)을 넘는 게이트전압 VGE을 인가하면(즉, 게이트를 온한다), p형의 채널영역176이 n형으로 반전하여, 채널영역176에 n형의 채널이 형성된다. 그 결과, n층172과 소스층174의 사이가 도통하기 때문에, 드레인전극182과 소스전극180의 사이가 도통한다. 즉, MOS151가 온상태가 된다.
다음에, 드레인전압 VDS를 인가한 상태에서, 게이트전압 VGE을, 정(+)의 값으로부터 제로의 값 또는 부(역바이어스)의 값으로 바뀌면(즉, 게이트를 오프한다), n형으로 반전하고 있던 채널영역176이 원래의 p형으로 복귀한다. 그 결과, n층172과 소스층174의 사이가 차단되기 때문에, 드레인전극182과 소스전극180의 사이가 차단된다. 즉, MOS151이 오프상태가 된다.
도 38은, 종래의 BIP의 구조를 나타내는 단면도이다. 이 BIP152에서는, N+층201의 위에 n층202이 형성되어 있고, n층202의 상면에는 p형의 베이스층203이, p형의 불순물을 확산함에 의해 형성되어 있다. 또 베이스층203의 상면부분에는, n형의 에미터층204이 n형의 불순물을 확산함에 의해 선택적으로 형성되어 있다. 에미터층204의 불순물 농도는, n층202보다도 높게 설정되어 있다.
에미터층204과 베이스층203의 노출면에는, 에미터 전극210과 베이스 전극211이 각각 형성되어 있고, N+층201의 노출면에는 콜렉터 전극212이 형성되어 있다. 콜렉터 전극212과 에미터 전극210이 한 쌍의 주전극으로서 기능한다.
이 BIP152는, 다음과 같이 동작한다. 우선, 콜렉터 전극212과 에미터 전극210의 사이에, 콜렉터 전극212측이 정(+)이 되도록, 소정의 크기의 콜렉터 전압 VCE이인가된다. 이 상태에서, 베이스 전극211으로부터 베이스 전류를 공급하면, 베이스층203의 확산전위가 완화되거나 해소된다. 그 결과, 콜렉터 전극212과 에미터 전극210의 사이가 도통한다. 즉, BIP152가 온상태가 된다.
다음에, 콜렉터 전압 VCE를 인가한 상태에서 베이스 전류의 공급을 정지하면, 베이스층203의 확산전위가 부활된다. 그 결과, 콜렉터 전극212과 에미터 전극210의 사이가 차단된다. 즉, BIP152는 오프상태가 된다.
도 39는, 종래의 IGBT의 구조를 나타내는 단면도이다. 이 IGBT153에서는 p+층301의 위에 N+버퍼층311이 형성되어 있고, N+버퍼층311의 위에 n층302이 형성되어 있다. 또, n-층 302의 상면부분에는, p형의 베이스층303이 p형의 불순물을 확산함에 의해 선택적으로 형성되어 있다. 또한 베이스층303의 상면부분에는, n형의 에미터층304이 n형의 불순물을 확산하는 것에 의해 선택적으로 형성되어 있다. 에미터층304은 하나의 베이스층303 안에 부분적으로 배치되어 있고, 그들 불순물 농도는 n층302보다도 높게 설정되어 있다.
n층302의 노출면 및, n층302과 에미터층304에 끼워진 베이스층303의 노출면의 위에 게이트 산화막307이 형성되어 있고, 또한 이 게이트 산화막307의 위에, 폴리실리콘으로 구성되는 게이트 전극308이 형성되어 있다. 게이트 산화막307을 통해 게이트 전극308에 대향하는 베이스층303의 부분이 채널영역306으로서 기능한다.
채널영역306을 제외하는 베이스층303의 노출면, 즉, 에미터층304에 끼워진 영역의 상면에는, 에미터 전극310이 형성되어 있다. 에미터 전극310과 게이트 전극308의 사이는 층간절연막309에 의해서 전기적으로 절연되어 있다. 또, p+층301의 노출면에는 콜렉터 전극312이 형성되어 있다. 이들 에미터 전극310 및 콜렉터 전극312은, 주전류의 경로로서 기능하는 한쌍의 주전극을 구성한다.
이상과 같이, IGBT153은 MOS151에서 N+층201이 마치 p+층301과 N+버퍼층311으로 구성되는 2층구조로 대체된 구조를 가지고 있다.
이 IGBT153는 다음과 같이 동작한다. 우선, 콜렉터 전극312과 에미터 전극310의 사이에 콜렉터 전극312측이 정(+)이 되도록, 소정 크기의 콜렉터 전압 Vc5이 인가된다. 이 상태에서, 게이트 전극308과 에미터 전극310의 사이에, 게이트 전극308측이 정(+)이 되도록 게이트한계 전압 VGE(th)을 넘는 게이트전압 VGE을 인가하면(게이트를 온한다), p형의 채널영역306이 n형으로 반전하여, 채널영역306에 n형의 채널이 형성된다.
이 채널을 통해서 에미터 전극310으로부터 전자가 n-층 302으로 주입된다. 이 주입된 전자에 의해 p+층301과 n층302 (N+버퍼층311을 포함한다)의 사이가 순바이어스되어, p+층301으로부터 홀이 주입된다. 그 결과 n층302의 저항이 대폭 저하하여, 콜렉터 전극312으로부터 에미터 전극310으로 큰 주전류가 흐른다. 즉, IGBT153이 온상태가 된다. 이와 같이 IGBT153 에서는, p+층301으로부터의 홀의 주입에 의해, n-층 302의 저항을 낮추고 있다.
다음에, 콜렉터 전압 VCE을 인가한 상태에서, 게이트 전극VCE을, 정(+)의 값으로부터 제로의 값 또는 부(역바이어스)의 값으로 바뀌면(게이트를 오프한다), n형으로 반전하고 있던 채널영역306이 원래의 p형으로 복귀한다. 그 결과, 에미터 전극310으로부터 n층302에의 전자의 주입이 정지된다. 그에 따라 p+층301으로부터 n-층 302에의 홀의 주입도 정지한다. 다음에 n층302(N+버퍼층311을 포함한다)에 축적되어 있던 전자와 홀은, 각각 콜렉터 전극31 및 에미터 전극310으로 빠져나가거나, 또는 서로 결합함에 의해 소멸된다. 이렇게 해서 IGBT153은 오프상태가 된다. 이상과 같이, MOS151, BIP152 및, IGBT153은 어느 것이나 제어전극(즉, 게이트 전극 또는 베이스 전극)에 인가되는 전압 또는 전류에 응답하여 주전류를 제어한다.
그런데, 이들 3종의 트랜지스터는 이하에 기술하는 바와 같은 특성을 가지고 있었다. 도 40은, 정격전압이 약 200V∼500V 범위에서의 이들 3종의 트랜지스터의 출력특성을 나타내는 그래프이다. 도 27에서 가로축은 1쌍의 주전극 사이의 전압(예컨대 콜렉터 전압 VCE)에 대응하고, 세로축은 주전류에 대응한다. MOS151에서는 주전류가 커지면 온전압이 높아진다. 또 주전류의 크기가 다른 트랜지스터에 비해 작은 점이 특징이다.
IGBT153에서는, 주전류는 크지만 저전류 영역에서의 온전압이 크다고 하는 특징이 인정된다. 이에 비하여, BIP152는 주전류가 크고 또 온전압이 낮다고 하는 특징을 나타내고 있다. 즉, 출력특성에 대해서는 BIP152가 가장 우수하다고 할 수 있다.
도 41은, 마찬가지로 정격전압이 약 200V∼500V 범위에서의 3종류의 트랜지스터의 턴오프 특성을 나타내는 그래프이다. 도 41에서, 가로축은 경과시간에 대응하고, 세로축은 온상태로부터 오프상태로 천이하는 과정에서의 주전류의 크기에 대응한다. 출력특성에서 가장 우수한 BIP152에서는, 턴오프시간이, MOS151의 약 10배로 길어지고 있다. MOS151과 IGBT153을 비교하면, MOS151의 턴오프시간이 어느 정도 짧아지고 있지만 큰 차이는 없다.
이상과 같이, 종래의 3종의 전력용 트랜지스터 중에서, MOS 및 IGBT에는 온전압이 높다는 문제점이 있고, BIP에는 턴오프시간이 길다는 문제점이 있었다. 그리고, 온전압이 낮고 동시에 턴오프특성이 뛰어난 트랜지스터는, 종래에 알려져 있지 않았다.
본 발명은, 트랜지스터 및 그 제조방법에 관한 것이고, 특히, 출력특성과 오프특성을 양립해서 향상시키기 위한 개량에 관한 것이다.
도 1은 실시의 형태1의 장치의 셀영역의 정면단면도.
도 2는 실시의 형태1의 장치의 평면도.
도 3은 실시의 형태1의 장치의 밴드도.
도 4는 실시의 형태1의 장치의 셀영역의 정면단면도.
도 5는 실시의 형태1의 장치의 S-S 절단선으로 자른 단면도.
도 6은 실시의 형태1의 장치의 셀영역의 단부부근의 정면단면도.
도 7은 실시의 형태1의 장치의 T-T 절단선으로 자른 단면도.
도 8은 실시의 형태1의 장치의 제조공정도.
도 9는 실시의 형태1의 장치의 제조공정도.
도 10은 실시의 형태 1의 장치의 제조공정도.
도 11은 실시의 형태1의 장치의 제조공정도.
도 12는 실시의 형태1의 장치의 제조공정도.
도 13은 실시의 형태1의 장치의 제조공정도.
도 14는 실시의 형태 1의 장치의 제조공정도.
도 15는 실시의 형태1의 장치의 제조공정도.
도 16은 실시의 형태2의 장치의 셀영역의 정면단면도.
도 17은 실시의 형태2의 장치의 밴드도.
도 18은 실시의 형태2의 장치의 제조공정도.
도 19는 실시의 형태2의 장치의 제조공정도.
도 20은 실시의 형태3의 장치의 셀영역의 정면단면도.
도 21은 시뮬레이션의 대상이 된 장치의 정면단면도.
도 22는 내압에 관한 시뮬레이션의 결과를 나타내는 그래프.
도 23은 출력특성에 관한 시뮬레이션의 결과를 나타내는 그래프.
도 24는 턴오프특성에 관한 시뮬레이션의 결과를 나타내는 그래프.
도 25는 실시의 형태3의 장치의 제조공정도.
도 26은 실시의 형태4의 장치의 정면단면도.
도 27은 실시의 형태4의 장치의 밴드도.
도 28은 실시의 형태4의 장치의 제조공정도.
도 29는 실시의 형태5의 장치의 정면단면도.
도 30은 실시의 형태5의 장치의 밴드도.
도 31은 실시의 형태5의 장치의 제조공정도.
도 32는 실시의 형태5의 장치의 제조공정도.
도 33은 변형예(1)의 장치의 셀영역의 정면단면도.
도 34는 변형예(1)의 장치의 R-R 절단선으로 자른 단면도.
도 35는 변형예(2)의 장치의 셀영역의 단부부근의 정면단면도.
도 36은 변형예(2)의 장치의 Q-Q 절단선으로 자른 단면도.
도 37은 종래의 MOS의 정면단면도.
도 38은 종래의 BIP의 정면단면도.
도 39는 종래의 IGBT의 정면단면도.
도 40은 종래의 3종의 트랜지스터의 출력특성을 나타내는 그래프.
도 41은 종래의 3종의 트랜지스터의 턴오프특성을 나타내는 그래프.
제 1의 발명의 장치는, 트랜지스터에서 제 1주표면과 제 2주표면을 규정하는 제 1도전형의 제 1반도체층과, 해당 제 1반도체층의 상기 제 1주표면에 형성된 제 2도전형의 제 2반도체층과, 상기 제 2반도체층의 표면에 선택적으로 형성된 제 1도전형의 제 3반도체층과, 상기 제 2반도체층의 표면에 선택적으로 형성되고, 더구나, 상기 제 3반도체층과는 분리하여 형성된 제 1도전형의 제 4반도체층과, 상기 제 2반도체층의 노출면중에서, 상기 제 3 및 제 4반도체층에 끼워진 영역의 위에 형성된 절연막과, 상기 절연막의 위에 형성된 제 1 제어전극과, 상기 제 2반도체층의 노출면중에서 상기 절연막이 형성된 상기영역과는 다른 영역의 위에 형성된 제 2 제어전극과, 상기 제 3반도체층의 표면의 위에 형성된 제 1주전극과, 상기 제 1반도체층의 상기 제 2주표면의 위에 형성된 제 2주전극을 구비하는 것을 특징으로 한다.
제 2의 발명의 장치는, 제 1의 발명의 트랜지스터에서, 상기 제 1주전극과 상기 제 2제어전극이 그 사이에 상기 제 1제어전극과 상기 제 4반도체층을 끼우도록 형성되어 있는 것을 특징으로 한다.
제 3의 발명의 장치는, 제 1 또는 제 2의 발명의 트랜지스터에서, 상기 제 3 및 제 4반도체층이 스트라이프형이며, 서로 평행이 되도록 형성되어 있는 것을 특징으로 한다.
제 4의 발명의 장치는, 제 1∼제 3중 어느 하나의 발명의 트랜지스터에서, 상기 제 1 및 제 2주전극의 사이를 흐르는 주전류 중에서, 상기 제 4반도체층을 흐르지 않는 제 1성분이 상기 제 4반도체층을 흐르는 제 2성분보다도 낮게 억제되어 있는 것을 특징으로 한다.
제 5의 발명의 장치는, 제 4의 발명의 트랜지스터에서 상기 제 4반도체층이 상기 제 3반도체층보다도 깊게 형성되어 있는 것을 특징으로 한다.
제 6의 발명의 장치는, 제 4 또는 제 5의 발명의 트랜지스터에서 상기 제 3반도체층의 바닥에 인접하여, 상기 제 2반도체층보다도 불순물 농도가 높은 제 2도전형의 제 5반도체층이 형성되어 있는 것을 특징으로 한다.
제 7의 발명의 장치는, 제 6의 발명의 트랜지스터에서 상기 제 5반도체층이 상기 제 2반도체층보다도 깊게 형성되어 있는 것을 특징으로 한다.
제 8의 발명의 장치는, 제 1∼제 7중 어느 하나의 발명의 트랜지스터에서, 상기 제 3반도체층의 표면중에서, 상기 제 1주전극과 상기 제 1제어전극에 끼워진 영역으로부터 상기 제 1주전극에 면하는 영역의 일부에 걸쳐 선택적으로 형성된 제 2도전형의 제 6반도체층을 더 구비하고, 상기 제 3반도체층은, 상기 제 6반도체층의 표면과 상기 제 2반도체층의 노출면에 끼워진 영역에서 노출됨과 동시에, 해당 영역에서 상기 제 1제어전극에 대향하고 있는 것을 특징으로 한다.
제 9의 발명의 장치는, 제 1∼제 8 중 어느 하나의 발명의 트랜지스터에서, 상기 제 2반도체층이 상기 제 1반도체층의 상기 제 1주표면 중에서 바깥둘레에 따라 외측영역으로 둘러싸인 영역에 선택적으로 형성되어 있고, 상기 트랜지스터는, 상기 외측영역에서 상기 제 2반도체층을 포위하도록 형성된 제 2도전형의 제 7반도체층과, 해당 제 7반도체층의 표면의 위에 형성되어 상기 제 1 주전극과 전기적으로 접속된 제 3주전극을, 더 구비하는 것을 특징으로 한다.
제 10의 발명의 장치는, 제 9의 발명의 트랜지스터에서, 상기 제 1 및 제 3 주전극은 서로 일체적으로 연결하여 상기 제 1주표면의 위에 형성되어 있는 것을 특징으로 한다. 제 11의 발명의 장치는, 제 9 또는 제 10의 발명의 트랜지스터에서, 상기 제 7반도체층이 상기 제 2반도체층보다도 깊게 형성되어 있는 것을 특징으로 한다.
제 12의 발명의 장치는, 제 1∼제 11 중 어느 하나의 발명의 트랜지스터에서, 상기 제 1 반도체층이, 상기 제 2반도체층과 접합하는 제 8반도체층과 상기 제 2주표면에 노출하는 제 9반도체층을 구비하고 있고, 해당 제 9반도체층의 불순물 농도는 상기 제 8반도체층의 불순물 농도보다도 높은 것을 특징으로 한다.
제 13의 발명의 제조방법은, 하기의 공정(a)∼(i)을 구비하는 트랜지스터의 제조방법이다. 즉,
(a) 제 1 주표면과 제 2 주표면을 규정하는 제 1도전형의 반도체 기판을, 제 1반도체층으로서 준비하는 공정과,
(b) 상기 제 1반도체층의 상기 제 1주표면에, 제 2도전형의 불순물을 도입함으로써, 제 2도전형의 제 2반도체층을 형성하는 공정과,
(c) 상기 제 2반도체층의 표면상에 절연막을 선택적으로 형성하는 공정과,
(d) 상기 절연막의 위에 제 1제어전극을 형성하는 공정과,
(e) 상기 제 1 제어전극을 마스크의 일부로서 사용하고, 상기 제 2반도체층의 표면에 제 1도전형의 불순물을 선택적으로 도입함에 의해, 제 1도전형의 제 3반도체층을 선택적으로 형성하는 공정과,
(f) 상기 제 1제어전극을 마스크의 일부로서 사용하여, 상기 제 2반도체층의 표면에 제 1도전형의 불순물을 선택적으로 도입함에 의해, 제 1도전형의 제 4반도체층을 상기 제 3반도체층과는 분리하여 선택적으로 형성하는 공정과,
(g) 상기 제 2반도체층의 노출면중에서, 상기 절연막이 형성된 영역과는 다른 영역의 위에 제 2제어전극을 형성하는 공정과,
(h) 상기 제 3반도체층의 표면의 위에, 제 1주전극을 형성하는 공정 및,
(i) 상기 제 1반도체층의 상기 제 2주표면의 위에, 제 2주전극을 형성하는 공정이다.
제 14의 발명의 제조방법은, 제 13의 발명의 제조방법에서, 상기 공정(e)과 상기 공정(f)이 다음의 단일공정(j)을 공유하는 것을 특징으로 하는 트랜지스터의 제조방법이다. 즉, (j) 상기 제 1주표면의 위를 덮고, 상기 제 3 및 제 4반도체층에 대응하는 개구부를 선택적으로 가지는 단일의 차폐체(遮弊體)를 마스크로 해서, 제 1 도전형의 불순물을 상기 제 2반도체층의 표면에 선택적으로 주입한 뒤에 확산시킴으로써, 상기 제 3 및 제 4반도체층을 동시에 형성하는 공정이다.
제 15의 발명의 제조방법은 제 13의 발명의 제조방법에서, 상기 공정(e)이 (e1) 상기 제 1 주표면의 위를 덮고, 상기 제 4반도체층에 대응하는 개구부를 상기 제 1제어전극과 공동으로 선택적으로 규정하는 차폐체를 마스크로 해서, 제 1 도전형의 불순물을 상기 제 2반도체층의 표면에 선택적으로 주입한 뒤 확산시키는 공정을 구비하고, 상기공정(f)이, (f-1) 상기 공정(e1)의 뒤에 상기 제 1 주표면의 위를 덮고, 상기 제 3반도체층에 대응하는 개구부를 상기 제 1 제어전극과 공동으로 선택적으로 규정하는 차폐체를 마스크로 해서, 제 1 도전형의 불순물을 상기 제 2반도체층의 표면에 선택적으로 주입하는 공정을 구비하고 있다.
그리고, 상기 공정(e)과 상기 공정(f)이 다시 다음의 단일공정(k)을 공유하는 것을 특징으로 한다. 즉, (k) 상기 공정(f1)의 뒤에 상기 공정(e1)으로 확산된 상기 불순물과 상기 공정(f1)으로 주입된 상기 불순물을 동시에 확산함으로써, 상기 제 3반도체층보다도 상기 제 4반도체층이 깊어지도록 상기 제 3 및 제 4반도체층을 형성하는 공정이다.
제 16의 발명의 제조방법은, 제 13∼제 15 중 어느 하나의 발명의 제조방법에서,
(l) 상기 공정(a) 또는 상기 공정(b) 후에, 상기 제 1주표면중에서 상기 제 3반도체층을 형성해야 할 영역에, 제 2도전형의 불순물을 선택적으로 도입함에 의해, 상기 제 3반도체층보다도 깊어지도록, 또, 상기 제 2반도체층보다도 불순물 농도가 높아지도록, 제 2도전형의 제 5반도체층을 선택적으로 형성하는 공정을 더 구비하는 것을 특징으로 한다.
제 17의 발명의 제조방법은, 제 13∼제 16중 어느 하나의 발명의 제조방법에서,
(m) 상기 공정(e) 및 (f)의 뒤에, 상기 제 1제어전극을 마스크의 일부로서 사용하고, 제 2도전형의 불순물을, 상기 제 1제어전극에 대향하는 상기 제 2 반도체층의 노출면에까지는 도달하지 않도록 상기 제 3반도체층의 표면에 선택적으로 도입함으로써, 제 2도전형의 제 6반도체층을 선택적으로 형성하는 공정을 더 구비하고 있고, 상기 공정(h)이, (h1) 상기 제 3반도체층의 노출면과 상기 제 6반도체층 표면의 쌍방의 위에, 제 1주전극을 형성하는 공정을 구비하는 것을 특징으로 한다.
제 18의 발명의 제조방법은, 제 13∼제 17중 어느 하나의 발명의 제조방법에서,
(n) 상기 공정 (a) 또는 상기 공정 (b)의 뒤에, 상기 제 1 주표면중에서 바깥둘레에 따른 외측영역에 제 2도전형의 불순물을 선택적으로 도입함으로서 상기 제 2반도체층을 포위하도록 제 2도전형의 제 7반도체층을 선택적으로 형성하는 공정과, (o) 상기 제 7반도체층의 위에, 상기 제 1 주전극과 전기적으로 접속된 제 3주전극을 형성하는 공정을 더 구비하는 것을 특징으로 한다. 제 19의 발명의 제조방법은, 제 18의 발명의 제조방법에서, 상기 공정(n)이 (n-1) 상기 공정(a)의 뒤에나 상기 공정(b)에 앞서서, 상기 제 1 주표면 중에서 외주에 따른 외측영역에 제 2도전형의 불순물을 선택적으로 주입하여 확산시키는 공정을 구비하고, 상기 공정(b)이, (b1) 상기 제 1반도체층의 상기 제 1 주표면에, 제 2도전형의 불순물을 주입하는 공정을 구비하고 있다.
그리고, 상기 공정(n)과 상기 공정(b)이 다시 다음의 단일공정(p)을 공유하는 것을 특징으로 한다. 즉, (p) 상기 공정(b 1)의 뒤에 상기 공정(n1)으로 확산된 상기 불순물과 상기 공정(b-1) 뒤에 상기 불순물을 동시에 확산함으로써, 상기 제 2반도체층보다도 상기 제 7반도체층이 깊어지도록, 상기 제 2 및 제 7반도체층을 형성하는 공정이다.
제 20의 발명의 제조방법은, 제 16의 발명의 제조방법에서, 상기 공정(1)이 (l-1) 상기 공정(a) 또는 상기 공정(b)의 뒤에, 상기 제 1주표면의 위를 덮고, 상기 제 3반도체층을 형성해야 할 영역과 외주에 따른 외측영역과 개구부를 선택적으로 규정하는 차폐체를 마스크로 해서, 제 2도전형의 불순물을 선택적으로 도입함에 의해 상기 제 5반도체층을 형성하면서, 동시에 제 2도전형의 제 7반도체층을 상기 제 2반도체층을 포위하도록 선택적으로 형성하는 공정을 구비하는 것을 특징으로 한다.
이상으로 기술한 제 1∼제 20의 발명은, 각각 이하와 같은 효과를 나타낸다.
우선, 제 1의 발명의 트랜지스터에서는, 절연막을 통해 제 1 제어전극에 대향하는 제 2반도체층의 노출면이 채널영역으로서 기능한다. 트랜지스터를 온상태로 할 때에는, 제 1제어전극과 제 1주전극과의 사이에 소정의 전압을 인가함과 동시에, 바이폴라 트랜지스터와 같이 제 2제어 전극을 통하여 베이스 전류를 공급한다. 그렇게 하면, 채널영역에 반전채널이 형성되어, 제 3 및 제 4반도체층이 서로 도통한다.
따라서, 이들 제 3 및 제 4반도체층은, 서로 연결함으로써 바이폴라 트랜지스터에서의 하나의 에미터층으로서 기능한다. 그 결과, 본 발명의 트랜지스터는 바이폴라 트랜지스터와 같은 움직임을 나타낸다. 즉, 본 발명의 트랜지스터의 온상태에서의 동작은, 바이폴라 트랜지스터와 마찬가지이다. 이 때문에, 바이폴라 트랜지스터와 동등의 낮은 온전압이 실현된다.
한 편, 본 발명의 트랜지스터를 오프상태로 할 때에는, 제 1 제어전극과 제 1 주전극 사이의 전압을 제로 또는 역바이어스로 함과 동시에, 바이폴라 트랜지스터와 같이 제 2제어전극을 통한 베이스 전류의 공급을 정지한다. 그렇다면, 채널영역이 원래의 도전형식으로 복귀하기 때문에, 제 3 및 제 4반도체층 사이의 연결이 해제된다. 그리고, 제 1주전극에 접속되는 제 3반도체층만이 에미터영역으로서의 기능을 유지한다.
따라서, 온상태에서 제 1 및 제 2주전극의 사이를 흐르고 있는 주전류중에서, 제 4반도체층을 흐르지 않는 제 1 성분만이 턴오프시의 바이폴라 트랜지스터의 콜렉터전류와 같은 움직임을 나타낸다. 그리고, 온상태에서 제 4반도체층을 흐르는 제 2성분은 MOS와 마찬가지로 급속히 감쇠한다. 즉, 제 1의 발명의 트랜지스터에서는, 바이폴라 트랜지스터와 동등한 온전압를 얻을 수 있음과 동시에, 바이폴라 트랜지스터보다도 양호한 턴오프특성를 얻을 수 있다.
제 2의 발명의 트랜지스터에서는, 제 1주전극과 제 2제어전극과의 사이에, 제 1제어전극 및 제 4반도체층이 개재하기 때문에, 제 1주전극과 제 2제어전극과의 사이의 간격을 널리 확보할 수 있다. 즉, 제 1 주전극과 제 2 제어전극을 동일재료로 동일한 공정에서 형성할 때에 필요한 분리영역을 확보하는 데다가, 그들 전극간 간격에 특별한 마진을 설정할 필요가 없어 장치의 면적효율을 높일 수 있다. 즉, 제조공정의 단순화를 확보하면서, 게다가 용장설계를 필요로 하지않고 장치의 미세화를 실현할 수가 있다.
또, 제 3반도체층이 접속되는 제 1주전극과 제 2제어전극과의 사이에, 제 1 제어전극 및 제 4반도체층이 개재하는 것은, 제 2제어전극을 통하여 공급되는 베이스 전류중에서, 주전류의 제 2성분의 증폭에 기여하는 성분에 비하여, 제 1성분의 증폭에 기여하는 성분을 낮게 억제하도록 기여한다. 즉, 제 1성분에 대한 제 2성분의 비율을 높이도록 기여한다. 그 결과, 턴오프특성이 더욱 향상한다.
제 3의 발명의 트랜지스터에서는, 제 3 및 제 4반도체층이 서로 평행한 스트라이프형으로 형성되고 있기 때문에, 제 2반도체층의 노출면도 마찬가지로 그것들과 평행한 스트라이프형상이 된다. 즉, 제 1 주표면중에서의 각 반도체층의 노출면이 전부 서로 평행한 스트라이프형이 된다. 따라서, 제 1 주표면 위의 제 1 주전극 및, 제 1과 제 2 제어전극의 배치가 용이하게 된다. 특히, 제 1 주전극과 제 2제어전극을, 서로 교차하지 않고 배치하는 것이 용이하다. 즉, 제조공정이 용이하다고 하는 효과가 있다. 또, 장치의 각 구성요소가 서로 평행하기 때문에, 장치의 특성의 균일성도 높은 레벨로 실현된다.
제 4의 발명의 트랜지스터에서는, 주전류의 제 1성분이 제 2성분보다도 낮게 억제되어 있기 때문에 턴오프특성이 더욱 향상한다.
제 5의 발명의 트랜지스터에서는, 제 4반도체층이 제 3반도체층보다도 깊게 형성되어 있기 때문에, 주전류의 제 1성분에 대한 제 2성분의 비율이 높여진다. 이들 반도체층의 깊이를 적절하게 설정함으로써, 제 1 성분을 제 2성분에 비하여 무시할 수 있을 정도로 억제하는 것이 가능하며, 그렇게 함으로써, MOS 또는 IGBT와 동등하게 짧은 턴오프시간을 실현할 수 있다.
제 6의 발명의 트랜지스터에서는, 제 2반도체층의 저부에 인접하여 제 5반도체층이 형성되어 있기 때문에, 주전류의 제 1성분이 낮게 억제된다. 제 5반도체층의 깊이 및 불순물 농도를 적절하게 설정함으로써, 제 1성분을 제 2성분에 비하여 무시할 수 있을 정도로 억제하는 것이 가능하며, 그렇게 함으로써 MOS 또는 IGBT와 동등하게 짧은 턴오프시간을 실현할 수 있다.
제 7의 발명의 트랜지스터에서는, 제 5반도체층이 제 2반도체층보다도 깊게 형성되어 있기 때문에, 주전류의 제 1성분이 더욱 효과적으로 낮게 억제된다.
제 8의 발명의 트랜지스터에서는, 제 6반도체층의 표면과 제 2반도체층의 노출면에 끼워진 영역에서의 제 3반도체층의 노출면의 부분은, 제 1 제어전극에 대향하고 있어 채널영역으로서 기능한다. 즉, 장치를 오프상태로 할 때에 제 1 제어전극과 제 1 주전극과의 사이에 역바이어스를 인가함으로써, 이 채널영역에 반전채널을 형성할 수 있다. 그렇게 함으로써, 제 1 주전극에 접속된 제 6반도체층과 제 2반도체층의 사이가 도통한다. 즉, 제 2반도체층이 제 1 주전극으로 단락된다. 이 때문에, 제 2 제어전극을 개방상태로 했을 때의 장치내압의 크기가, 제 2제어전극을 제 1 주전극과 동전위로 하였을 때의 내압과 동등한 높은 값이 된다. 즉, 제 2 제어전극을 개방한 상태에서의 내압을 높일 수 있다.
제 9의 발명의 트랜지스터에서는, 제 2반도체층을 포위하도록 제 7반도체층이 형성되고, 더구나 제 3주전극을 통하여 제 1 주전극과 동전위로 유지되기 때문에, 제 2 반도체층의 단부에서 장치의 내압이 열화하는 것을 억제하고 방지할 수 있다.
제 10의 발명의 트랜지스터에서는, 제 1 및 제 3 주전극이 서로 연결하여 제 1 주표면 위에 형성되어 있기 때문에, 제 1 및 제 3 주전극 사이에 그것들을 분리하기 위한 분리영역을 설정할 필요가 없다. 따라서, 장치의 면적효율이 향상되어 장치의 소형화가 촉진된다.
제 11의 발명의 트랜지스터에서는, 제 7반도체층이 제 2반도체층보다도 깊게 형성되기 때문에, 내압의 열화를 억제하는 효과가 더 향상된다.
제 12의 발명의 트랜지스터에서는, 제 1반도체층이 불순물을 고농도로 함유하고 제 2주표면에 노출하는 제 9반도체층을 구비하기 때문에, 장치특성에의 영향을 없애고 장치의 두께를 제조상 필요되는 만큼 크게 할 수가 있다. 즉, 장치의 제조공정이 용이화된다.
제 13의 발명의 제조방법에서는, 종래 주지의 웨이퍼프로세스를 짜맞추어 사용함으로써, 제 1의 발명의 트랜지스터를 용이하게 얻을 수 있다. 더구나, 제 1제어전극을 마스크의 일부로 해서 불순물의 도입을 행함으로써, 제 3 및 제 4의 반도성층이 형성되기 때문에, 이것들의 반도체층과 제 1제어전극 사이의 위치관계가 적절하고 용이하게 정해진다. 즉, 제조상 높은 정밀도와 용이함을 양립해서 실현한다.
제 14의 발명의 제조방법에서는, 단일차폐체를 사용하여 제 3반도체층과 제 4반도체층이 동시에 형성되기 때문에 제조공정이 더욱 간략화된다.
제 15의 발명의 제조방법에서는, 제 4 반도체층에 대응하는 불순물의 주입과 확산을 행한 뒤에, 제 3 반도체층에 대응하는 불순물의 주입과 확산이 실행된다. 제 3 반도체층에 대응하는 불순물의 확산과정에서, 제 4반도체층에 대응하는 불순물의 확산도 동시에 행해진다. 즉, 제 4반도체층에 대응하는 불순물의 확산은 두 번에 걸쳐 행해지고, 그로 인해, 제 4반도체층이 제 3반도체층에 비하여 깊게 형성된다. 즉, 제 4반도체층을 깊게 하기 위해 특별한 공정을 필요로 하지 않고, 제 5의 발명의 트랜지스터를 능률적으로 잘 제조할 수 있다.
제 16의 발명의 제조방법에서는, 불순물을 선택적으로 도입함으로써 제 5반도체층을 형성하는 공정을 구비하기 때문에, 제 6의 발명의 트랜지스터를 간단한 방법으로 얻을 수 있다.
제 17의 발명의 제조방법에서는, 불순물을 선택적으로 도입함으로써 제 6반도체층이 형성되고, 제 1주전극은 제 3 및 제 6반도체층의 쌍방의 위에 형성되기 때문에, 제 8의 발명의 트랜지스터를 간단한 방법으로 얻을 수 있다. 더구나, 제 6반도체층을 형성할 때에 제 1제어전극을 마스크의 일부로서 사용하여 불순물의 도입이 행하여지기 때문에, 제 6반도체층과 제 1제어전극과의 사이의 위치관계가 적절하고 용이하게 정해진다. 즉, 제조상 높은 정밀도와 용이함을 양립해서 실현한다.
제 18의 발명의 제조방법에서는, 불순물을 선택적으로 도입함으로써 제 7 반도체층을 형성하는 공정과, 제 3주전극을 형성하는 공정을 구비하기 때문에, 제 9의 발명의 트랜지스터를 간단한 방법으로 얻을 수 있다.
제 19의 발명의 제조방법에서는, 제 7반도체층에 대응하는 불순물의 주입과 확산을 행한 뒤에, 제 2반도체층에 대응하는 불순물의 주입과 확산이 실행된다. 제 2반도체층에 대응하는 불순물의 확산과정에서, 제 7반도체층에 대응하는 불순물의 확산도 동시에 행해진다. 즉, 제 7반도체층에 대응하는 불순물의 확산은 두번에 걸쳐 행해지고, 그 에 의해 제 7반도체층이 제 2반도체층에 비하여 깊게 형성된다. 즉, 제 7반도체층을 깊게 하기 위해서 특별한 공정을 필요로 하지 않고, 제 11의 발명의 트랜지스터를 능률적으로 제조할 수 있다.
제 20의 발명의 제조방법에서는, 단일차폐체를 사용하여 제 5반도체층과 제 7반도체층이 동시에 형성되기 때문에 제조공정이 더욱 간략화된다.
<실시의 형태1>
처음에 실시의 형태1의 트랜지스터에 관해서 설명한다.
<1-1. 장치의 전체구조>
도 2는, 이 실시의 형태의 트랜지스터의 평면도이다. 트랜지스터101는 단일 평판형의 반도체 기체를 가지고 있다. 그리고, 트랜지스터로서의 기능을 발휘하는 최소단위인 유니트셀이 반도체 기체 속에 병렬로 다수 형성되고 있다. 이 유니트셀이 배열되는 영역을 셀영역 CR이라고 칭한다. 셀영역 CR은 반도체 기체의 주위를 따라 형성되는 외측영역 ER에 둘러싸인 중앙부를 차지하고 있다.
반도체 기체의 상주면(도 2에 나타나 있는 면)에는, 셀영역 CR과 외측영역 ER의 경계에 해당하는 부분에, 에미터패드31, 베이스패드32 및 게이트패드33가 배치되어 있다. 에미터패드31와 베이스패드32 및 게이트패드 33는 서로 대향하는 위치에 배치되어 있다.
에미터패드31에는, 베이스패드32 및 게이트패드33가 배치되는 대변을 향해서, 복수의 에미터배선34이 상주면에 따라 빗살모양으로 돌출하도록 배치되어 있다. 한편, 베이스패드32로부터는 에미터패드3측을 향해서 베이스배선35이 빗살모양으로 돌출되어 있다. 또, 마찬가지로 게이트패드33로부터는 에미터패드31를 향해서 게이트배선36이 빗살모양으로 돌출되어 있다.
또한 대표로서 부호 U가 붙여진 원내에 그려진 바와 같이, 에미터배선34에는 에미터 전극(제 1주전극)10이 접속되고, 베이스배선35에는 베이스 전극(제 2주전극)11 접속된다. 이것의 에미터 전극10 및 베이스 전극11은 서로 평행하게 배열하는 베이스배선35과 게이트배선36의 한 쪽에서 다른 쪽으로 서로 대향하는 방향에 빗살모양으로 돌출해서 배치되어 있다. 더구나, 에미터 전극10과 베이스 전극11은 서로 평행하게 배열된다. 셀영역 CR에서는 이와 같이 에미터 전극10과 베이스 전극11이 교대로 배열되고 있다.
서로 접속되는 에미터패드31, 에미터배선34, 에미터 전극10이 서로 접속되는 베이스패드32, 베이스배선35 및 베이스 전극11은 모두 동일재료로 구성되고 게다가 이것들은 전부 동일공정으로 형성된다. 에미터배선34과 베이스배선35이 서로 빗살모양으로 상대측을 향해서 돌출하고, 마찬가지로 에미터 전극10과 베이스 전극11이 서로 빗살모양으로 상대측을 향해서 돌출함으로써, 이들 배선 및 전극이 교차하는 것을 피하고 있다.
그에 의해, 에미터패드31, 에미터배선34, 에미터 전극10, 베이스패드32, 베이스배선35, 및, 베이스 전극11을, 동일공정으로 형성하는 것이 가능해지고 있다.
이것은, 트랜지스터101 제조공정을 용이화를 가져오게 된다. 또, 도 2에는 나타나지 않지만, 셀영역 CR에서는 게이트배선36에 접속된 게이트 전극이 에미터 전극10, 베이스 전극11과 평행하게 배치되어 있다.
<1-2. 셀영역의 단면구조와 동작>
도 1은 셀영역 CR내의 V-V 절단선(도 2)으로 자른 장치101의 단면을 나타내는 단면도이다. 도 1에 나타낸 바와 같이, 장치101에서는 n형 불순물을 고농도로 포함하는 N+층 1의 위에, n형 불순물을 저농도로 포함한 n층2이 형성되어 있고, 또 n층2의 위에는, p형불순물을 포함한 베이스층(제 2반도체층)3이 형성되어 있다. 어느 것이나 n형인 N+층 1 및 n층2에 의해서, 콜렉터층(제 1반도체층)21이 구성된다. 베이스층3의 상주면에는, 고농도의 n형불순물을 선택적으로 도입함으로써, 제 1 에미터층(제 3반도체층)4 및 제 2에미터층(제 4반도체층)5이, 서로 틈을 갖고 형성되어 있다. 이들 제 1 및 제 2에미터층4, 5은, 모두 n형의 불순물을 고농도로 포함하고 있다. 그리고, 이상의 5개의 반도체층 1, 2, 3, 4, 5에 의해서, 상하 두개의 주표면을 가지는 평판상의 반도체 기체20가 구성되어 있다. 또, 콜렉터층21을 구성하는 N+층 1은, 장치101의 특성을 바꾸지 않고 반도체잉곳으로부터 웨이퍼에의 슬라이스를 행하는 공정에서 필요로 하는 만큼 반도체 기체20를 두껍게 하는 것을 용이하게 할 목적으로 설치된다.
반도체 기체20의 상주면 중에서, 제 1에미터층4과 제 2에미터층5에 끼워져, 베이스층3이 노출하는 영역으로 규정되는 채널영역6의 위에는, 게이트 절연막(절연막)7이 형성되어 있다. 그리고, 이 게이트 절연막7의 위에는 도전성인 게이트 전극8이 형성되어 있다. 즉, 채널영역6에는, 게이트 절연막7을 통해 게이트 전극(제 1제어전극)8이 대향하고 있다.
에미터 전극10은, 반도체 기체20의 상주면중에서, 제 1에미터층4 부분에 접속되어 있고, 베이스 전극(제 2제어전극)11은 채널영역6과는 다른 베이스층3의 노출면에 접속되어 있다. 반도체 기체20의 상주면 위에 형성된 3종의 전극8, 10, 11은, 똑 같이 반도체 기체20의 상주면 위에 형성된 층간절연막9에 의해서 서로 절연되어 있다.
한 편, 반도체 기체20의 하주면, 즉 콜렉터층21(또는, N+층1)의 표면에는 콜렉터 전극12이 형성되어 있다. 콜렉터 전극12은 에미터 전극10과 동시에, 콜렉터전류(주전류)의 경로로서 기능하는 한쌍의 주전극을 구성한다. 그리고, 두 가지의 게이트 전극8 및 베이스 전극11은, 어느 것이나 콜렉터전류를 제어하는 제어전극으로서 기능한다.
반도체 기체20의 구성재료가 실리콘을 주성분으로 하는 대표예로서는, 게이트 절연막7은 바람직하게는 실리콘의 열산화막, 즉 SiO2로 구성된다. 또, 게이트 전극8은, 불순물이 도우프된 폴리실리콘으로 구성되는 것이 바람직하다. 또한 층간절연막9은, 바람직하게는 BPSG 즉 붕소와 인을 함유한 실리케이트 글라스로 구성된다.
또, 에미터 전극10, 베이스 전극11 및, 그것에 접속되는 에미터배선34, 에미터패드31, 베이스배선35 및 베이스패드32는, 어느 것이나 알루미늄 또는 Al-Si 즉 Si를 함유하는 알루미늄으로 구성되는 것이 바람직하고, 콜렉터 전극12은 바람직하게는 TiNiAu 합금으로 구성된다.
또한, 게이트패드33도 에미터패드31 등과 동일한 재료로 구성된다. 또, 게이트배선36은 에미터패드31등과 동일한 재료와 게이트 전극8과 동일한 재료로 구성되고, 베이스배선35과 교차하는 부분(도2에서 점선으로 그려져 있는 부분)은 폴리실리콘만으로 구성된다. 이 장치101를 사용하기 위해서는 우선, 외부전원을 접속함으로써 콜렉터 전극12과 에미터 전극10의 사이에, 콜렉터 전극12측이 정(+)이 되도록 소정의 크기의 콜렉터 전압 VCE이 인가된다. 이 상태로 게이트 전극8과 에미터 전극10의 사이에 게이트 전극8측이 정(+)이 되도록, 게이트한계전압 VGE(th)을 넘는 게이트전압 VGE을 인가하면(게이트를 온한다), p형의 채널영역6이 n형으로 반전함에 의해, 채널영역6에 n형의 채널이 형성된다. 그 결과, 제 1 에미터층4과 제 2에미터층5과이 서로 도통한다. 도 3은 이 상태에서의 트랜지스터101의 밴드도면이다. 도 3에 나타낸 바와 같이, 제 1에미터층4과 제 2에미터층5은 채널영역6을 통해서 연결함에 의해, 마치 하나의 에미터층으로서 기능한다. 그리고, 전도대하한 Ec및 가전대상한 Ev에는 베이스층3의 확산전위에 의한 장벽이 형성되어 있고, 그것에 의하여 에미터층4, 5과 n-층2 사이의 전자 및 홀의 흐름, 바꿔 말하면, 콜렉터 전극12으로부터 에미터 전극10에의 콜렉터전류의 흐름이 저지되고 있다. 즉, 트랜지스터101는 오프상태에 있다.
이 때, 베이스 전극11으로부터 소정의 크기의 베이스 전류가 공급되면, 베이스층3의 전도대하한 Ec및 가전대상한 Ev은 점선으로 나타나는 바와 같이 저하한다. 즉, 베이스층3에서의 확산전위가 완화내지 해소된다. 그 결과, 에미터층4, 5과 n층2의 사이에 전자 및 홀의 흐름이 생겨, 콜렉터 전극12으로부터 에미터 전극10으로 콜렉터전류가 흐른다. 즉, 트랜지스터101는 온상태가 된다.
따라서 온상태에서의 동작은 바이폴라 트랜지스터와 동등하다. 이 때문에, 트랜지스터101의 출력특성은 도 40에 나타낸 BIP152의 출력특성과 동등하게 된다. 즉, 트랜지스터101에서는, 바이폴라 트랜지스터와 같은 정도로 낮은 온전압이 실현된다.
도 1로 되돌아가, 베이스 전류 Ib가 공급되는 것에 의해 트랜지스터101가 도통하였을 때의 콜렉터전류는, 제 1 에미터층4만을 통과하는 성분인 제 1 콜렉터전류 Ic1와, 제 2에미터층5과 제 1에미터층4의 쌍방을 통과하는 성분인 제 2콜렉터전류 Ic2를 포함하고 있다. 바꿔 말하면, 트랜지스터101의 유니트셀은 콜렉터전류의 두개의 성분 Ic1, Ic2이 통과하는 영역에 대응하여, 제 1에미터층4을 에미터층으로 하는 제 1트랜지스터와, 제 2에미터층5을 에미터층으로 하는 제 2트랜지스터로 나눌 수 있다.
두개의 성분 Ic1, Ic3은, 그들 제 1 및 제 2트랜지스터의 콜렉터전류에 각각 상당하고 있다. 후술한 바와 같이, 제 1콜렉터전류 Ic1는, 제 2콜렉터전류 Ic2에 비해서 작을수록 바람직하다.
다음에, 트랜지스터101가 온상태로부터 오프상태로 천이할 때의 동작에 관해서 설명한다. 온상태에 있는 트랜지스터101를 오프상태로 하기 위해서는, 베이스 전극 11로부터의 베이스 전류 Ib의 공급이 정지됨과 동시에, 게이트전압 VGE가 제로의 값, 또는 부의 값(역바이어스)으로 복귀된다 (게이트를 오프한다).
게이트전압 VGE가 제로 또는 역바이어스가 되는 것에 의해, 채널영역6에 형성되어 있던 채널은 소멸하고, 채널영역6은 원래의 p형의 도전형식으로 복귀한다. 그 결과, 제 1에미터층4과 제 2에미터층5 사이가 비도통이 된다. 즉, 제 1에미터층4과 제 2에미터층5중에서, 제 1에미터층4만이 에미터 전극10에 접속되어, 에미터층으로서의 기능을 유지한다.
따라서, 한 쪽의 제 1 콜렉터전류 Ic1는 바이폴라 트랜지스터의 콜렉터전류와 같은 움직임을 나타내는데 비하여, 다른 쪽의 제 2콜렉터전류 Ic2는, MOS 또는 IGBT와 같은 움직임을 나타낸다. 즉, 제 1콜렉터전류 Ic1는, 도 41에 나타낸 BIP152와 동등한 속도로 완만하게 감쇠하는데 비해서, 제 2콜렉터전류 Ic2는, MOS151 또는 IGBT153과 동등한 속도로 급속하게 감쇠한다.
이 때문에, 트랜지스터 101의 콜렉터전류는, 바이폴라 트랜지스터에 비해서 빠르게 감쇠한다. 특히, 제 2콜렉터전류 Ic2가 트랜지스터101의 콜렉터전류의 주요부분을 차지하듯이(즉, Ic1<Ic2), 트랜지스터101가 설정되어 있을 때는, 트랜지스터101의 턴오프시간은, MOS151 또는 IGBT153의 턴오프시간과 동등하게 적어진다. 또, 이와 같이 설정되더라도 온전압은 바이폴라 트랜지스터와 동등하게 낮은 값에 머문다.
이상과 같이 트랜지스터101는, 바이폴라 트랜지스터와 동등하게 낮은 온전압과, 바이폴라 트랜지스터에 비하여 양호한 턴오프특성을 양립적으로 실현한다. 더구나, 제 1콜렉터전류 Ic1가 제 2콜렉터전류 Ic2에 비하여 작을수록, 턴오프시간은 MOS151 또는 IGBT153과 동등한 적은 값에 가깝게 된다.
< 13. 제 1 및 제 2 에미터층의 배열>
도 4는, 도 1과 같은 V-V 절단선으로 자른 트랜지스터101의 단면도이며, 특히, 유니트셀 전체에서의 제 1에미터층4과 제 2에미터층5의 배치를 명시하고 있다. 트랜지스터101에서는 하나의 유니트셀 UC중에, 단일의 제 1 에미터층4과 두개의 제 2에미터층5이 포함되어 있다. 그리고 이들 제 1 및 제 2에미터층4, 5은, 2개의 제 2에미터층5이 단일의 제 1에미터층4의 양측을 베이스층3의 노출면을 통해 끼우도록 배치되어 있다. 베이스층3의 노출면중에서 제 1에미터층4의 양측에 인접하는 부분, 즉 제 1 에미터층과 제 2에미터층5에 끼워진 부분은 채널영역6으로서 기능하고, 2개의 제 2에미터층5에 끼워진 부분에는 베이스 전극11이 접속되어 있다. 따라서, 제 1 에미터층4이 접속되는 에미터 전극10과, 베이스 전극11의 사이에는, 제 2에미터층5과 채널영역6이 존재한다. 이 때문에, 에미터 전극10과 베이스 전극 11간의 간격을 널리 확보할 수 있다. 즉, 에미터 전극10과 베이스 전극 11을, 동일재료이며 동일공정으로 형성할 때에 필요한 분리영역을 확보함으로써, 에미터 전극10과 베이스 전극 11간의 간격에 특별한 마진을 설정할 필요가 없어, 반도체 기체20의 주표면의 면적효율을 높일 수가 있다. 즉, 제조공정의 단순화를 확보하면서 또 용장설계를 필요로 하지 않고, 유니트셀 UC의 미세화를 실현할 수 있다고 하는 이점이 있다.
도 5는, 도 4에서의 S-S 절단선으로 자른 단면도, 즉 반도체 기체의 상주면(上主面)의 평면도이다. 도 5에 나타낸 바와 같이, 제 1 에미터층4 및 제 2에미터층5은 모두 스트라이프형이고, 또 서로 평행하게 되도록 형성되어 있다. 따라서, 반도체 기체20의 상주면에는 베이스층3, 제 1에미터층4, 제 2에미터층5 모두가 서로 평행한 스트라이프형으로 노출된다.
이와 같이, 각 반도체층의 노출면이 서로 평행한 스트라이프형이기 때문에, 에미터 전극10, 베이스 전극11 및 게이트 전극8의 배치가 용이해진다. 또, 유니트셀 특성의 균일성을 얻기가 쉽다. 더구나 이 구조는, 도 2에 도시한 바와 같이, 에미터 전극10과 베이스 전극11을, 교차하지 않도록 서로 맞물리는 빗살모양으로 배치하는데 적합하다. 또, 제 1 에미터층4이 접속되는 에미터 전극10과 베이스 전극11 사이에, 제 2에미터층5과 채널영역6이 존재하기 때문에, 베이스 전류 Ib중에서, 제 2콜렉터전류 Ic2의 증폭에 기여하는 성분에 비해서 제 1콜렉터전류 Ic1의 증폭에 기여하는 성분이 낮아진다. 이 때문에, 제 1콜렉터전류 Ic1가 제 2콜렉터전류 Ic2에 비하여 낮게 억제되고, 턴오프특성이 향상한다고 하는 이점도 얻을 수 있다.
이와 같이, 제 1 및 제 2 에미터층4, 5을, 도 4 또는 도 5에 나타낸것처럼 배치함으로써, 제조상의 이점뿐만 아니라, 특성상의 이점도 얻을 수 있다.
<1-4. 셀영역 CR과 외측영역 ER의 경계>
도 6은 도 2에서 W-W절단선으로 자른 단면도이고, 트랜지스터 101은 셀영역 CR과 외측영역 ER의 경계근방의 구조를 나타내고 있다. 또, 도 7은 도 6에서 T-T절단선으로 자른 단면도이다.
외측영역 ER에서는 n-층2의 상면부분에 베이스층 3과 같은 p형의 반도체층인 p영역(제 7반도체층) 15가 형성되어 있다. 이 p영역 15는 셀영역CR과 외측영역 ER과의 경계부분이 트랜지스터 101 전체의 내압을 열화시키는 것을 방지할 목적으로 설치되어 있다. 내압영화를 방지하는 효과를 높히기 위해서, p형 영역은 바람직하기로는 베이스층3보다도 깊게 형성되며, 더 바람직하기로는 p형 영역 15의 불순물농도는 베이스층 3보다도 높게 설정된다.
일반적으로 p형영역 15는 에미터 전극 10과 동전위로 보전할 필요가 있다. 이를 위해, p영역 15의 표면에는 에미터 전극 10과 동전위로 보전되는 전극이 접속된다. 트랜지스터 101에서는 제 1에미터층4와 제 2 에미터층 5의 사이에서 제 1 에미터층4이 외측영역 ER에 가장 가까운 위치로 형성되어 있고, 그것에 수반해서, 에미터 전극 10과 베이스 전극 11 사이에서 에미터 전극 10이 외측영역 ER에 가장 가까운 위치로 배치되어 있다.
이를위해, 제 1 에미터층4에 접속되는 에미터 전극 10을 P영역 15의 상면에 까지 연장하는 것으로, p영역 15에 접속되는 전극 18로 할수 있다. 즉, 트랜지스터 101에서는 에미터 전극10과 전극 18과의 사이에 분리영역을 설정할 필요가 없다.
따라서, 셀영역 CR과 외측영역 ER과의 경계근방에서 용장설계가 필요없고, 이 부분에서 반도체 기체 20의 주면의 면적의 면적효율이 향상하여, 장치의 소형화가 촉진된다.
<1-5. 제조방법>
다음에, 트랜지스터101의 제조방법에 대해서 설명한다. 도 8∼도 15는 트랜지스터101의 제조방법에 바람직한 예를 나타내는 제조공정도면이다. 트랜지스터101를 제조하기 위해서는 우선, 도 8에 나타낸 바와 같이, 반도체 기체20의 기초로 되는 평판상의 반도체 기판29을 형성한다. 반도체 기판29은 n층2을 포함하고 있어, 예컨대, N+층 1에 해당하는 n형실리콘 기판을 우선 준비하고, 그 후, 그 한쪽 주면의 위에 n-층2을 에피택셜성장법에 의해 적층함으로써 형성된다. 또, 이하의 공정도면에서는 간단히 하기 위해 N+층1의 도시를 생략 한다.
다음에, 도 9에 나타낸 바와 같이, 반도체 기판29의 상주면의 위, 즉 n층2의 표면상에, 외측영역 ER에 선택적으로 개구하는 차폐체51를 형성한다. 차폐체53의 패턴형상은 리소그라피를 사용한 주지의 전사기술에 의해서 용이하게 얻어진다. 그리고, 차폐체51를 마스크로서 사용하여, p 형불순물을 선택적으로 주입한다. 계속해서, 차폐체51를 제거한 후, 어닐닝링을 시행함으로써 p 형불순물을 확산시킨다. 그 결과, 외측영역 ER에 해당하는 n-층2의 표면부분에 p 영역15이 선택적으로 형성된다.
다음에, 도10에 나타낸 바와 같이, 반도체 기판29의 상주면으로부터 p 형불순물을 주입하여, 더욱 확산시킴으로써 베이스층3을 형성한다. 그 결과, 베이스층3과 p 영역15은 서로 연결하여 형성된다. p 영역15과 베이스층3의 깊이 및 불순물 농도는 p 영역15 쪽이 깊고, 불순물 농도도 높아지도록 설정된다.
다음에, 도11에 나타낸 바와 같이, 베이스층3의 상면의 위에 열산화막52을 형성하고, 그 후, 열산화막52의 위에, 폴리실리콘층53을 퇴적(디포지션)한다. 계속해서, 폴리실리콘층53의 위에, 게이트 전극8(도1, 도4)에 대응한 개구부를 가지는 차폐체를 형성하고, 이 차폐체를 마스크로서 사용하는 것에 의해, 폴리실리콘층53 및 차폐체52를 선택적으로 에칭한다. 그 결과, 도 12에 나타낸 바와 같이, 폴리실리콘층53으로부터 게이트 전극8이 형성되어, 열산화막52으로부터 게이트 절연막7이 형성된다.
다음에, 도 13에 나타낸 바와 같이, 반도체 기체의 상주면에 차폐체54를 형성한다. 차폐체54는 게이트 전극8과 공동으로 제 1에미터층4 및 제 2에미터층5(도1, 도4)에 대응한 개구부를 규정하도록 패터닝된다. 그리고, 이것들의 게이트 전극8(및 게이트 절연막7)과 차폐체54를 마스크로서 사용하는 것에 의해, 베이스층3의 상면부분에 n 형 불순물을 선택적으로 주입한다. 계속해서, 차폐체54를 제거한 후, n 형 불순물을 확산시킴으로써, 베이스층3의 상면부분에, 제 1에미터층4 및 제 2에미터층5을 선택적으로 형성한다.
다음에, 도 14에 나타낸 바와 같이, 층간절연막9의 기초로 되는 절연막을 반도체 기체 및 게이트 전극8의 상면전체에 걸쳐 퇴적하여, 소정의 패턴을 가지는 차폐체55를 마스크로 해서 사용하는 것에 의해, 퇴적된 절연막을 선택적으로 에칭한다. 그 결과, 층간절연막9이 형성된다. 층간절연막9은 적어도 게이트 전극8을 덮도록 형성된다.
다음에, 차폐체55를 제거한 후, 도 15에 나타낸 바와 같이, 상면전체에 예컨데 알루미늄등의 전도체를 퇴적하여, 소정의 패턴을 갖는 차폐체56를 마스크로서 사용하는 것에 의해, 퇴적된 전도체를 선택적으로 에칭한다. 그 결과, 에미터 전극10(전극18을 포함한다) 및 베이스 전극11이 형성된다. 그 후, 차폐체56는 제거된다.
다음에, 도 1에 나타낸 바와 같이, 반도체 기체20의 하주면, 즉 N+층 1의 표면에, 예컨데 Ti Ni Au 합금을 퇴적함에 의해 콜렉터 전극12을 형성한다. 이상의 공정에 의해서 트랜지스터101가 완성된다.
이상에 예시한 바와 같이, 퇴적공정, 및 불순물의 주입 및 확산공정을 주체로 하는 통상의 웨이퍼프로세스를 조합해서 사용하는 것에 의해, 장치101를 용이하게 제조할 수 있다.
<2. 실시의 형태2>
도 16은 실시의 형태2의 트랜지스터의 단면도이다. 이 트랜지스터102의 상면은 장치101와 같이, 도 2의 평면도로 나타낸다. 그리고, 도 16은 도 2의 V - V 절단선으로 자른 단면도에 상당한다.
도 16에 나타낸 바와 같이, 트랜지스터102는 제 2에미터층60이 제 1에미터층4보다도 깊게 형성되어 있는 점에서, 트랜지스터101와는 특징적으로 다르다. 이 특징은 제 2콜렉터전류 Ic2와 제 1 콜렉터전류 Ic1의 비율을 높여, 턴오프특성에 더 향상을 가져온다.
도 17은 유니트셀의 안에서 제 2콜렉터전류 Ic2를 담당하는 부분인 제 2트랜지스터의 밴드도이다. 비교를 위해, 제 2에미터층5이 제 1 에미터층4와 같은 깊이일 때의 전도대하한 Ec및 가전대상한 Ev를 점선으로 나타낸다. 제 2에미터층5이 깊게 형성되는 것에 의해, 제 2에미터층5과 n-층2에 끼워진 베이스층3의 부분이 얇아진다. 그 결과, 도 17에 나타낸 바와 같이, 장벽으로 해서 기여하는 에너지순위가 높은 영역의 폭이 좁게 된다.
이 때문에, 베이스 전류 Ib를 공급할 때에 제 2트랜지스터에 흐르는 제 2콜렉터전류 Ic2가 커지게 된다. 그 결과, 제 2콜렉터전류 Ic2에 대한 제 1콜렉터전류 Ic1의 비율이 낮게 되기 때문에, 턴오프특성이 개선된다. 제 1에미터층4과 제 2에미터층5의 깊이를 적절히 설정함으로써, 제 1 콜렉터전류 Ic1를 제 2콜렉터전류 Ic2에 비교하여 무시할 수 있을 정도로 낮게 억제하는 것이 가능하다. 그것에 의해, 온전압을 BIP152와 동등하고 낮게 유지하면서, 트랜지스터102의 턴오프시간을 MOS151 또는 IGBT153의 턴오프시간과 동등하게 짧게 하는 것이 가능하다.
도 18 및 도 19은 트랜지스터102 제조방법의 바람직한 예를 나타내는 제조공정도이다. 트랜지스터102를 제조하기 위해서는 우선, 도 8∼도 12에 나타낸 공정을 실행한다.
다음에, 도 18에 나타낸 바와 같이, 반도체 기체의 상주면에 차폐체61를 형성한다. 차폐체61는 게이트 전극8과 공동으로 제 2에미터층60(도16)에 대응한 개구부를 규정하 도록 패터닝된다. 그리고, 이것들의 게이트 전극8 (및 게이트 절연막7)과 차폐체61를 마스크로서 사용하는 것에 의해, 베이스층3의 상면부분에 n 형불순물을 선택적으로 주입한다. 계속해서, 차폐체61를 제거한 후 어닐닝링을 함으로써 n 형불순물을 확산시킨다. 그 결과, 제 2에미터층60의 기초로 되는 n층62이, 베이스층3의 상면부분에 선택적으로 형성된다.
다음에, 도 19에 나타낸 바와 같이, 반도체 기체의 상주면에 차폐체63를 형성한다. 차폐체63는 게이트 전극8과 공동으로 제 1 에미터층4(도16)에 대응한 개구부를 규정하 도록 패터닝된다. 그리고, 이것들의 게이트 전극8(및 게이트 절연막7)과 차폐체63를 마스크로서 사용하는 것에 의해, 베이스층3의 상면부분에 n 형불순물을 선택적으로 주입한다. 계속해서, 차폐체63를 제거한 후, 어닐닝링을 함으로써 n 형불순물을 확산시킨다.
그 결과, 베이스층3의 상면부분에, 제 1에미터층4이 선택적으로 형성됨과 동시에, n층62이 더 확산하는 것에 의해 제 2에미터층60이 선택적으로 형성된다. 확산이 2중으로 시행된 제 2에미터층60은 제 1 에미터층4보다도 깊게 형성된다. 계속해서, 도 14 및 도 15의 공정을 실행한 후 도 16으로 되돌아가, 반도체 기체22의 하주면, 즉 N+층 1의 표면에 콜렉터 전극12을 형성함으로써, 트랜지스터102가 완성된다. 이상과 같이, 트랜지스터101와 마찬가지로 퇴적공정과 불순물의 주입 및 확산공정을 주체로 하는 통상의 웨이퍼프로세스를 조합하여 사용하는 것에 의해, 트랜지스터102를 용이하게 얻을 수 있다.
<3. 실시의 형태3>
다음에, 실시의 형태3의 트랜지스터에 관해서 설명한다.
<3-1.구성과 동작>
도 20은 실시의 형태3의 트랜지스터의 단면도이다. 이 트랜지스터103의 상면도 트랜지스터101, 102와 마찬가지로 도 2의 평면도로 나타낸다. 그리고, 도 20의 단면은 도 2의 V - V 절단선에 자른 단면에 해당한다. 도 20에 나타낸 바와 같이, 트랜지스터103는 p 형불순물을 함유하는 p층(제 6반도체층)13이, 제 1에미터층4의 상면부분에 선택적으로 형성되어 있는 점에서, 트랜지스터101와는 특징적으로 다르다. 이 특징은 트랜지스터103에 내압의 향상을 가져온다.
p층13은 제 1 에미터층4의 상면부분 중의, 게이트 전극8과 에미터 전극10에 끼워진 영역에 걸치게 형성된다. 더구나, 에미터 전극10의 측의 p층13의 단부가, 에미터 전극10의바로 아래의 영역내에 위치하도록 형성된다, 따라서, 에미터 전극10은 제 1 에미터층4과 p층13의 쌍방에 접속된다.
또한, 게이트 전극8의 측의 p층13의 단부는 게이트 전극8의 바로 아래로부터 에미터 전극10의 측에 이탈되지 않고, 더구나, 게이트 전극8의 바로 아래에 위치하는 제 1 에미터층4의 단부에까지 달하지 않도록 형성된다. 따라서, 제 1에미터층4은 p층13과 베이스층3에 끼워진 영역에서 반도체 기체23의 상주면에 노출하고, 더구나, 이 노출면이 게이트 전극8의 바로 아래로부터 비어져 나오는 일 없이 게이트 전극8에 대향한다. 따라서, 이 노출면은 채널영역65으로서 기능한다. 또, 바람직하기는 p층13은 베이스층3보다도 고농도로 p 형불순물을 함유한다. 트랜지스터103가 오프상태 일 때, 게이트 전극8에 역바이어스(부전압)을 인가하면, p층13과 베이스층3에 끼워진 채널영역65이 p 형으로 반전한다. 그 결과, p층13과 반전한 채널영역65을 통하여, 베이스층3이 에미터 전극10으로 단락된다.
일반적으로, 바이폴라 트랜지스터로서는, 베이스 전극11이 개방되었을 때의 콜렉터·에미터사이의 내압 VCEO에 비교해서, 베이스 전극11이 에미터 전극10으로 단락될 때의 콜렉터·에미터사이의 내압 VCES가 높다고 하는 성질이 있다. 트랜지스터103에서는 게이트 전극8에 역바이어스를 인가함으로써, 베이스층3이 에미터 전극10으로 단락되기때문에, 베이스 전극11이 개방상태에 있더라도 콜렉터·에미터사이의 내압으로서, 내압 VCES에 해당하는 높은 값을 얻을 수 있다. 또는, 소요되는 내압을 실현하는데, n층2의 두께를 얇게 설정하는 것이 가능해진다.
<3-2.특성의 검증>
다음에, 실시의 형태의 트랜지스터의 특성을 검증한 결과에 관해서 설명한다. 검증은, "MEDIC"의 이름으로 알려진 시판의 디바이스시뮬레이터를 사용한 시뮬레이션을 실행함으로써 행해졌다.
도 21은 시뮬레이션의 대상으로 한 트랜지스터의 구조를 나타내는 단면도이다. 도 21에 나타낸 바와 같이, 이 트랜지스터에는 제 1 에미터층4보다도 깊은 제 2 에미터층60을 구비하고, 또한, p층13이 구비되어 있다. 즉, 이 트랜지스터는 트랜지스터102와 트랜지스터103의 쌍방의 특징을 겸비하고 있다.
n층2에 관해서는 불순물 농도가 5×1015cm-3으로 설정되고, 두께가 23㎛로 설정되고 있다. 베이스층3에 관해서는, 표면의 불순물 농도가 5×1017cm3로 설정되고, 깊이가 5㎛로 설정되고 있다. 제 1 및 제 2에미터층4, 60의 표면, 및, N+층1의 표면의 불순물 농도는, 어느것이나 1×1019cm-3으로 설정되고 있다.
도 22는 내압에 관한 시뮬레이션의 결과를 나타내는 그래프이다. 이 결과는, 게이트 전극8에 역바이어스를 인가함과 동시에, 베이스 전극11을 개방한 조건밑에서 얻을 수 있는 것이다. 도 22로부터, 내압이 약380V 인 것을 읽어낼 수 있다. 이 값은, 베이스층3과 n층2으로 구성되는 다이오드의 내압과 거의 동일하다. 이 결과는, p층13과 채널영역65을 통하여 베이스층3이 에미터 전극10으로 단락되는 것에 따라, 내압이 개선되어 있는 것을 실증하는 것이다.
도 23은 출력특성에 관한 시뮬레이션의 결과를 나타내는 그래프이다. 도 23에 있어서, 2개의 곡선은 두개가 다른 베이스 전류 Ib에 대한 콜렉터전류 밀도와 콜렉터 전압 Vc와의 관계를 보이고 있다. 이것들의 곡선과, 도 40에 그려진 3개의 곡선을 비교하면 분명해지는 바와 같이, 시뮬레이션의 대상으로 된 트랜지스터의 출력특성은 BIP152의 출력특성과 거의 같다. 따라서, 온전압으로서, BIP152와 거의 동등한 낮은 값을 얻을 수 있다.
도 24는 턴오프특성에 관한 시뮬레이션의 결과를 나타내는 그래프이다. 시뮬레이션으로서는 콜렉터전류밀도의 초기값으로서, 대표적인 크기인 100 A/cm2이 선택되었다. 턴오프시간은 턴오프직전의 콜렉터전류의 값에 대하여 90%로 감쇠한 시점에서 10%까지 감쇠하기까지의 기간으로 정의된다.
도 24는 시뮬레이션의 대상이라고 된 트랜지스터의 턴오프시간이, 18 nsec 인 것을 나타내고 있다. 이 값은 MOS151 또는 IGBT153의 턴오프시간에 필적한다.
이상과 같이, 트랜지스터102의 특징을 구비하는 것에 의해, 온전압을 BIP152과 동등하게 낮게 유지하면서, MOS151 또는 IGBT153과 동등하게 짧은 턴오프시간을 실현할 수 있는 것이 실증되었다. 동시에, 트랜지스터103의 특징을 구비하는 것에 의해, 내압 VCEO로서 내압 VCES와 동등한 높은 값이 얻어지는 것도 실증되었다.
<3-3.제조방법>
다음에, 트랜지스터103의 제조에 알맞은 방법에 관해서 설명한다. 트랜지스터103를 제조하는 데는, 우선, 도 8∼도 13에 나타낸 공정을 실행한다. 다음에, 도 25에 나타낸 바와 같이, 반도체 기체의 상주면에 차폐체66를 형성한다. 차폐체66는 게이트 전극8과 공동으로 p층13(도 20)에 대응한 개구부를 규정하도록 패터닝된다.
그리고, 이것들의 게이트 전극8(및 게이트 절연막7)과 차폐체66를 마스크로서 사용하는 것에 의해, 제 1 에미터층4의 상면부분에 p 형불순물을 선택적으로 주입한다. 계속해서, 차폐체66를 제거한 후, 어닐닝링을 함으로써 p 형불순물을 확산시킨다. 그 결과, p층13이 제 1에미터층4의 상면부분에 선택적으로 형성된다. 제 1 에미터층4과 p층13이 공통으로, 게이트 전극8을 차폐체의 일부로서 사용하는 것에 의해 형성되기 때문에, 게이트 전극8, 제 1 에미터층4 및, p층13 사이의 위치관계가 자기 정합적으로 적절히 정해진다.
계속해서, 도 14 및 도 15의 공정을 실행한 후, 도 20으로 되돌아가서, 반도체 기체23의 하주면, 즉 N+층1의 표면에 콜렉터 전극12을 형성함으로써, 트랜지스터103가 완성된다. 이상과 같이, 트랜지스터101, 102와 같이 퇴적공정, 및 불순물의 주입과 확산공정을 주체로 하는 통상의 웨이퍼프로세스를 조합하여 사용하는 것에 의해, 트랜지스터 103를 용이하게 얻을 수 있다.
<4. 실시의 형태4>
도 26는 실시의 형태4의 트랜지스터의 단면도이다. 이 트랜지스터 104의 상면도, 트랜지스터101∼103와 같이, 도 2의 평면도로 나타낸다. 그리고, 도 26의 단면은 도 2의 V - V 절단선으로 자른 단면에 해당한다.
도 26에 나타낸 바와 같이, 트랜지스터104는 제 1에미터층4의 저부에 인접하여 p형불순물을 베이스층3보다도 높은 농도로 함유하는 p+층(제 5 반도체층)14이 형성되어 있는 점이, 트랜지스터101와는 특징적으로 다르다. 이 특징은, 실시의 형태2의 트랜지스터102와 같이, 제 2콜렉터전류 Ic2와 제 1 콜렉터전류 Ic1의 비율을 높여, 턴오프특성을 더욱 향상시킨다.
도 27은 유니트셀의 안에서 제 1콜렉터전류 Ic1를 담당하는 부분인 제 1 트랜지스터의 밴드도이다. 비교를 위해, p+층14이 형성될 때의 전도대하한 Ec및 가전대상한 Ev을 점선으로 나타낸다. p+층14이 형성되는 것에 의해, 베이스층3 중의 p+층14에 해당하는 부분에서 전도대하한 Ec및 가전대상한 Ev가 높아진다. 즉, P+층14은 제 1 에미터층4과 n-층2의 사이에 개재하는 에너지장벽을, 적어도 그 일부에서 더욱 높이는 기능을 한다.
이 때문에, 베이스 전류 Ib를 공급하였을 때에, 제 1 트랜지스터를 흐르는 제 1 콜렉터전류 Ic1가 낮아진다. 그 결과, 제 2콜렉터전류 Ic2에 대한 제 1 콜렉터전류 Ic1의 비율이 낮게 되기 때문에 턴오프특성이 개선된다. P+층14의 깊이 또는 불순물 농도를 적절히 설정함으로써, 제 1 콜렉터전류 Ic1를 제 2콜렉터전류 Ic2에 비교하여 무시할 수 있을 정도로 억제하는 것이 가능하다. 그 것에 따라, 온전압을 BIP152과 동등하게 낮게 유지하면서, 트랜지스터 104의 턴오프시간을, MOS151 또는 IGBT153의 턴오프시간과 동등하게 짧게 할 수 있다.
그런데, 제 1 콜렉터전류 Ic1와 제 2콜렉터전류 Ic2와의 관계는, 제 1 및 제 2트랜지스터의 외관의 전류증폭율을 사용하여 표현하는 것도 가능하다. 즉, 제 1 트랜지스터의 외관의 전류증폭율인 제 1 전류증폭율 hfe1을 hfe1= Ic1/Ib로 정의하고, 제 2트랜지스터의 외관의 전류증폭율인 제 2전류증폭율 hfe2를 hfe2= Ic2/Ib로정의한다.
이 정의에 따르면, 제 1 콜렉터전류 Ic1와 제 2콜렉터전류 Ic2와의 사이의 관계는 그대로 제 1 전류증폭율 hfe1및 제 2전류증폭율 hfe2과의 관계로 대체하는 것이 가능해진다. 예컨대, Ic1< Ic2라는 관계는 hfe1< hfe2로 표현하는 것이 가능하다. 상기한 바와 같이, 제 2에미터층60(도16) 또는 p+층14(도26)을 적절히 형성함으로써, Ic1<< Ic2(제 1콜렉터전류 Ic1가 제 2콜렉터전류 Ic2에 비해서 충분히 작다)라는 관계가 실현가능하고, 이 것은 동시에, hfe1<< hfe2(제 1전류증폭율 hfe1가 제 2전류증폭율 hfe2에 비해서 충분히 적다)라는 관계가 실현가능하다고 표현할 수 있다.
또, 트랜지스터102의 특징인 제 2에미터층60과, 트랜지스터104의 특징인 p+층14과의 쌍방을, 하나의 트랜지스터의 안에 형성하는 것이 가능하며, 그렇게 함으로써, 턴오프특성을 더 효과적으로 높힐 수 있다.
다음에, 트랜지스터104의 제조에 알맞은 방법에 관해서 설명한다. 트랜지스터104를 제조하는데는, 우선, 도 8∼도 10에 나타낸 공정을 실행한다. 다음에, 도 28에 나타난 바와 같이, 반도체 기체의 상주면에 차폐체67를 형성한다. 차폐체67는 p+층14을 위한 개구부를 가진다. 그리고, 이 차폐체67를 마스크로서 사용하는 것에 의해, 베이스층3의 상면부분에 p 형불순물을 선택적으로 주입한다. 계속해서, 차폐체67를 제거한 후 어닐닝을 시행함으로써 p 형불순물을 확산시킨다. 그 결과, p+층14이 베이스층3의 상면부분에 선택적으로 형성된다.
다음에, 도 11∼도 15의 공정을 실행한 후, 도 26으로 되돌아가서, 반도체 기체24의 하주면, 즉 N+층1의 표면에, 콜렉터 전극12을 형성함으로써, 트랜지스터104가 완성된다. 이상과 같이, 트랜지스터101∼103와 마찬가지로 퇴적공정과 불순물의 주입 및 확산공정을 주체로 하는 통상의 웨이퍼프로세스를 조합하여 사용하는 것에 의해, 트랜지스터104를 용이하게 얻을 수 있다.
<5.실시의 형태5>
도 29는 실시의 형태5의 트랜지스터의 단면도이다. 이 트랜지스터105의 상면도, 트랜지스터101∼104와 같이, 도 2의 평면도로 나타낸다. 그리고, 도29의 단면은 도 2의 V - V 절단선으로 자른 단면에 해당한다. 도 29에 나타낸 바와 같이, 트랜지스터105는 제 1에미터층4의 저부에 인접하여, p 형불순물을 베이스층3보다도 높은 농도로 함유하는 p+층(제 5반도체층) 16이 형성되어 있는 점이, 트랜지스터101와는 특징적으로 다르다. 또한, p+층16은 베이스층3보다도 깊게 형성되어 있는 점에서, 트랜지스터104와도 특징적으로 다르다. p+층16은 p+층14에 비해서, 제 2콜렉터전류 Ic2와 제 1콜렉터전류 IcI의 비율을 더 효과적으로 높이고, 턴오프특성을 더욱 효과적으로 높인다.
도 30은 유니트셀중에서 제 1콜렉터전류 Ic1를 담당하는 부분인 제 1 트랜지스터의 밴드도면이다. 비교를 위해, p+층16이 형성되지 않을 때의 전도대하한 Ec및 가전대상한 Ev를 점선으로 나타낸다. p+층16이 형성되는 것에 의해, 베이스층3전체에 걸쳐 에너지장벽이 높아지고, 또, 에너지장벽의 폭이 베이스층3의 범위를 넘어서 더욱 넓어져 있다.
이 때문에, 베이스층3의 범위내에서 에너지장벽이 높아지는 트랜지스터104에 비해서, 더 효과적으로 제 1 콜렉터전류 Ic1를 낮게 억제할수 있다. 그 결과, 제 2콜렉터전류 Ic2에 대한 제 1콜렉트전류 Ic1의 비율이 더 낮아지므로서 턴오프 특성이 한층 개선된다.
P+층16의 깊이 또는 불순물 농도를 적절하게 설정함으로써 제 1 콜렉터전류 Ic1를 제 2콜렉트전류 Ic2에 비해서 무시할 수 있을 정도로 낮게 억제 하는 것이 가능하다. 즉, Ic1<< Ic2또는 hfe1<< hfe2로 하는 것이 가능하다. 그것에 의해 온 전압을 BIP152와 동등하게 낮게 유지하면서, 트랜지스터 105의 턴오프시간을 MOS151 또는 IGBT153의 턴오프시간과 동등하게 짧게 할 수 있다.
또, 트랜지스터 102의 특징인 제 2 에미터층 60과 트랜지스터 105의 특징인 P+층과의 쌍방을 하나의 트랜지스터내에 설치하는 것이 가능하고, 그렇게 하는 것에 의해, 턴오프특성을 더 효과적으로 높힐 수 있다.
다음에, 트랜지스터105의 제조에 적합한 방법에 대해서 설명한다. 트랜지스터 105를 제조하는 데는 우선 도 8∼도 9에 나타난 공정을 실행한다. 다음에, 도 31에 나타난 바와 같이 반도체 기체의 상주면에 차폐체68을 형성한다. 차폐체 68은 P+층16을 위한 개구부를 갖는다.
그리고, 이차폐체 68을 마스크로해서 사용하는 것에 의해, n-층2의 상면부분에 p형 불순물을 선택적으로 주입한다. 계속해서, 차폐체 68을 제거한후, 어닐닝을 시행하는 것에 의해 p형 불순물을 확산시킨다. 그 결과, p+층16이 n-2의 상면부분에 선택적으로 형성된다.
계속해서, 도 10∼ 도 15의 공정을 실행한다. 도 31은 도입된 p형불순물의 양은 후속하는 도 10의 공정에서 형성되는 베이스층 3의 p형 불순물농도에 비해서 p+층16의 불순물 농도가 높게 되도록 설정된다. 또, 도 9의 공정과 도 31의 공정은 역순으로 실행해도 좋다. 또는 도 32에 나타난 바와 같이 도 9의 공정과 도 31의 공정을 단일 차폐체를 사용해서, 동시에 실행해도 좋다.
도 32의 공정에서는 반도체 기체의 상주면에 차폐체 69를 형성한다. 차페체 69는 p+층을 위한 개구부와 p영역15을 위한 개구부의 쌍방을 갖는다. 그리고, 이차폐체 69를 마스크로 해서 이용하는 것에 의해, n-층2의 상면부분에 p형 불순물을 선택적으로 주입한다. 계속해서, 차폐체 69를 제거한후, 어닐닝을 시행하는 것에 의해 p형불순물을 확산시킨다. 그결과, p영역 15와 p+층 16이 n-층2의 상면부분에 동시에 형성된다.
도 15의 공정이 종료하면, 도 29로 되돌아가서, 반도체 기판 25의 하주면, 즉 N+층1의 표면에 콜렉터 전극 12를 형성하는 것에 의해, 트랜지스터105가 완성된다. 이상과 같이, 트랜지스터 101∼104와 같이 퇴적공정 및 불순물의 주입 및 확산공정을 주체로하는 통상의 웨이퍼프로세스를 조합하여 이용하는 것에 의해 트랜지스터 105를 용이하게 얻을 수 있다.
<6.변형예>
(1) 도 33은 변형예 1의 트랜지스터의 단면도이다. 이 트랜지스터106의 상면도 트랜지스터 101∼105와 마찬가지로 도 2의 평면도로 나타낸다. 그리고, 도 33의 단면은 도 2의 V -V절단선으로 자른 단면도이다. 또, 도 34는 도 33에서 R - R 절단선으로 자른 단면도이다. 즉, 이들의 도 33 및 도 34는 트랜지스터101에 관한 도 4 및 도 5에 각각 대비된다.
도 33과 도 34에 나타난 바와 같이, 트랜지스터 106에서는 하나의 유니트셀UC 중에 단일의 제 2 에미터층 5와 2개의 제 1 에미터층 4이 포함되어 있다. 그리고, 이들 제 1 및 제 2 에미터층 4, 5는 2개의 제 1 에미터층 4이 단일의 제 2 에미터층 5의 양측을 베이스층 3의 노출면을 통해서 끼우도록 배치되어 있다.
베이스층 3의 노출면중에서, 제 2에미터층 5의 양측에 인접하는 부분에는 채널영역6이 형성되고, 2개의 제 1 에미터층4에 끼워진 부분에는 베이스 전극11이 접속되어 있다. 따라서, 트랜지스터 101과는 달리, 제 1 에미터층 4가 접속되는 에미터 전극 10과, 베이스 전극 11과의 사이에는 제 2 에미터층5와 채널영역6 모두 존재하지 않는다. 그리고, 에미터 전극 10과 베이스 전극 11은 층간절연막 9를 통하여 서로 인접한다.
제 1 및 제 2 에미터층 4, 5이 이와 같이 배치되어도, 온 전압의 저감과 턴오프특성의 향상이 양립적으로 실현된다. 단, 실시의 형태 1에서 설명한 바와 같이 트랜지스터 101과 같이 제 1 및 제 2 에미터층 4, 5를 배치함에 의해 턴오프특성을 더욱 향상시킬수 있슴과 아울러 유니트 셀 UC의 미세화가 용이하다는 이점을 얻을 수 있다.
(2) 도 35는 변형예 2의 트랜지스터의 단면도이다. 이 트랜지스터 107의 상면도, 트랜지스터 101∼106과 마찬가지로 도 2의 평면도로 나타낸다. 그리고, 도 35의 단면은 도 2의 W-W절단선으로 자른 단면에 해당한다. 또한, 도 36은 도 35에서 Q-Q절단선으로 자른 단면도이다. 즉, 이들 도 35 및 도 36은 트랜지스터 101에 관한 도 6 및 도 7에 각각 대비된다.
도 35 및 도 36에 나타난 바와 같이 트랜지스터 107에서는 제 1 에미터층 4와 제 2 에미터층5과의 사이에서 제 2 에미터층5가 외측영역 ER에 가장 가까운 위치에 형성되어 있고, 그에 수반하여 에미터 전극10과 베이스 전극11의 사이에서 베이스 전극11이 외측영역ER에 가장 가까운 위치에 배치되어 있다. 한편, p영역 15는 에미터 전극 10과 동전위로 보존할 필요가 있기 때문에, p영역 15의 표면에는 전극 18이 접속된다. 전극 18은 에미터패드 31(도 2)로 접속되어 있고, 에미터패드 31을 통해서 에미터 전극 10과 전기적으로 접속된다.
에미터 전극 10과 동전위로 보전되는 전극 18과, 이것에 인접하는 베이스 전극11과의 사이는 층간절연막 9에서 전기적으로 절연되어 있다. 즉, p영역 15에 접속되는 에미터 전극 10과 인접하는 베이스 전극 11의 사이에 분리영역이 설치된다.
이 트랜지스터 107에서도, 온 전압의 저감과 턴오프특성의 향상이 양립적으로 실현한다. 그러나, 실시의 형태 1에서 설명한 바와 같이 제 1 에미터층 4가 외측영역 ER에 가장 가까운 위치에 형성되며, 그것에 수반해서, 에미터 전극 10이 외측영역 ER에 가장 가까운 위치에 배치된 트랜지스터 101에서는 분리영역을 설정할 필요가 없어, 그 만큼 장치의 소형화가 촉진된다고 하는 이점이 있다.
(3) 이상으로 설명한 바와 같이 트랜지스터 101∼107은 어느 쪽이나 n채널형의 트랜지스터, 즉, 채널영역 6이 n형으로 반전하는 트랜지스터로 해서 구성되어 있다. 그러나, 이들의 트랜지스터에 대해서 각 반도체층의 도전형식을 반전시켜서 얻어지는 p 채널형의 트랜지스터도 구성이 가능하고, 각각 트랜지스터 101∼ 107과 같은 효과를 얻는다.
Claims (8)
- 트랜지스터에 있어서,제 1 주면과 제 2 주면을 규정하는 제 1 도전형의 제 1 반도체층(21)과,해당 제 1 반도체층의 상기 제 1 주면에 형성된 제 2 도전형의 제 2 반도체층(3)과,상기 제 2 반도체층의 표면에 선택적으로 형성된 제 1 도전형의 제 3 반도체층(4)와,상기 제 2 반도체층의 표면에 선택적으로 형성되고, 또한, 상기 제 3 반도체층과는 분리해서 형성된 제 1 도전형의 제 4 반도체층(5)와,상기 제 2 반도체층의 노출면 중에서 상기 제 3 및 제 4 반도체층에 끼워진 영역상에 형성된 절연막(7)과,상기 절연막상에 형성된 제 1 제어전극(8)과,상기 제 2 반도체층의 노출면 중에서 상기 절연막이 형성된 상기 영역과는 다른 영역상에 형성된 제 2 제어전극(11)과,상기 제 3 반도체층의 표면상에 형성된 제 1 주전극(10)과,상기 제 1 반도체층의 상기 제 2 주면상에 형성된 제 2 주전극(12)를 구비하는 것을 특징으로 하는 트랜지스터.상기 제 1 및 제 2 주전극의 사이를 흐르는 주전류중에서, 상기 제4 반도체층을 흐르지 않는 제1성분이 상기 제4반도체층을 흐르는 제 2성분보다도 낮게 억제되어 있고,상기 제4 반도체층이 상기 제3 반도체층 보다도 깊게 형성되어 있는 것을 특징으로 하는 트랜지스터.
- 제 1 항에 있어서,트랜지스터에 있어서,제1 주면과 제2주면을 규정하는 제1 도전형의 제1 반도체층(21)과,해당 제1 반도체층의 상기 제1 주면에 형성된 제2 도전형의 제2 반도체층(3)과,상기 제2 반도체층의 표면에 선택적으로 형성된 제1 도전형의 제3반도체층(4)과,상기 제2 반도체층의 표면에 선택적으로 형성되고, 또한, 상기 제3 반도체층과는 분리해서 형성된 제1 도전형의 제4 반도체층(5)와,상기 제2 반도체층의 노출면 중에서 상기 제3및 제4 반도체층에 끼워진 영역상에 형성된 절연막(7)과,상기 절연막상에 형성된 제1 제어전극(8)과,상기 제2 반도체층의 노출면 중에서 상기 절연막이 형성된 상기 영역과는 다른 영역의 위에 형성된 제 2 제어전극(11)과,상기 제3 반도체층의 표면상에 형성된 제1 주전극(10)과,상기 제1 반도체층의 상기 제2 주면상에 형성된 제2주전극(12)를 구비하고,상기 제3 반도체층의 표면중에서 상기 제1주전극과 상기 제1 제어전극에 끼워진 영역에서 상기 제 1 주전극에 면하는 영역의 이루에 걸쳐서, 선택적으로 형성된 제2 도전형의 제6반도체층(13)을 더 구비하며,상기 제3 반도체층은 상기 제6 반도체층의 표면과 상기 제2 반도체층의 노출면에 끼워진 영역에서 노출함과 동시에, 해당 영역에서 상기 제1 제어전극에 대향하고 있는 것을 특징으로 하는 트랜지스터.
- 트랜지스터에 있어서,제1 주면과 제2 주면을 규정하는 제1 도전형의 제1반도체층(21)과,해당 제 1 반도체층의 상기 제 1 주면에 형성된 제2 도전형의 제2 반도체층(4)과상기 제 2반도체층의 표면에 선택적으로 형성되고, 또한 상기 제 3반도체층과는 분리해서 형성된 제 1도전형의 제 4 반도체층(5)와,상기 제 2 반도체층의 노출중에서 상기 제3및 제4 반도체층에 끼워진 영역상에 형성된 절연막(7)과,상기 절연막상에 형성된 제1 제어전극(8)과,상기 제2 반도체층의 노출면 중에서 상기 절연막이 형성된 상기 영역과는 다른 영역의 위에 형성된 제2 제어전극(11)과,상기 제3반도체층의 표면상에 형성된 제1 주전극(10)과,상기 제1 반도체층의 상기 제2 주면상에 형성된 제2 주전극(12)를 구비하고,상기 제2 반도체층은 상기 제1 반도체층의 상기 제1 주면중에서 외주를 따라 외측영역을 에워싼 영역에 선택적으로 형성되어 있고,상기 트랜지스터는,상기 외측영역에서, 상기 제2반도체층을 포위하도록 형성된 제2 도전형의 제7 반도체층(15)와,해당 제 7 반도체층의 표면상에 형성되어 상기 제1 주전극과 전기적으로 접속된 제3 주전극을 더 구비하는 것을 특징으로 하는 트랜지스터.
- 제 3 항에 있어서,상기 제 4반도체층이 상기 제3 반도체층보다도 깊게 형성되어 있는 것을 특징으로 하는 트랜지스터.
- (a) 제 1 주면과 제 2 주면을 규정하는 제 1 도전형의 반도체 기판(29)를 제 1 반도체층(21)로 해서 준비하는 공정과,(b) 상기 제 1 반도체층의 상기 제 1 주면에 제 2도전형의 불순물을 도입하는 것에 의해 제 2 도전형의 제 2 반도체층(3)을 형성하는 공정과,(c) 상기 제 2 반도체층의 표면상에 절연막(7)을 선택적으로 형성하는 공정과,(d) 상기 절연막상에 제 1 제어전극(8)을 형성하는 공정과,(e) 상기 제 1 제어전극을 마스크의 일부로서 사용해서, 상기 제 2반도체층의 표면에 제 1도전층의 불순물을 선택적으로 도입하는 것에 의해, 제 1 도전형의 제 3 반도체층(4)을 선택적으로 형성하는 공정과,(f) 상기 제 1 제어전극을 마스크의 일부로서 사용해서, 상기 제 2 반도체층의 표면에 제 1도전형의 불순물을 선택적으로 도입하는 것에 의해 제 1 도전형의 제 4 반도체층(5)을 상기 제 3 반도체층과는 분리해서 선택적으로 형성하는 공정과,(g) 상기 제 2 반도체층의 노출면중에서 상기 절연막이 형성된 영역과는 다른 영역상에 제 2 제어전극(11)을 형성하는 공정과,(h) 상기 제 3 반도체층의 표면상에 제 1 주전극(10)을 형성하는 공정과,(i) 상기 제 1 반도체층의 상기 제 2 주면상에 제 2 주전극(12)를 형성하는 공정을 구비하고,상기 공정(e)는,(e-1) 상기 제 1 주면상을 덮고, 상기 제 4반도체층에 대응하는 개구부를 상기 제 1 제어전극과 공동으로 선택적으로 규정하는 차폐체를 마스크로 해서 제 1 도전형의 불순물을 상기 제 2 반도체층의 표면에 선택적으로 주입한 후에 확산 시키는 공정을 구비하며,상기 공정(f)는,(f-1) 상기 공정(e-1)후에, 상기 제 1 주면상를 덮고, 상기 제 3 반도체층에 대응하는 개구부를 상기 제 1 제어전극과 공유로 선택적으로 규정하는 차폐체를 마스크로 해서 제 1 도전형의 불순물을 상기 제 2 반도체층의 표면에 선택적으로 주입하는 공정을 구비하고,상기 공정(e)와 상기 공정(f)는,(k) 상기 공정(f-1)후에, 상기 공정(e-1)로 확산된 상기 불순물과 상기 공정(f-1)에서 주입된 상기 불순물을 동시에 확산하는 것에 의해 상기 제 3 반도체층보다도 상기 제 4반도체층이 깊게되도록 상기 제 3 및 제 4 반도체층을 형성하는 공정을 더 공유하는 것을 특징으로 하는 트랜지스터의 제조방법.
- (a) 제 1 주면과 제 2 주면을 규정하는 제 1 도전형의 반도체 기판(29)를 제 1 반도체층(21)로 해서 준비하는 공정과,(b) 상기 제 1 반도체층의 상기 제 1 주면에 제 2도전형의 불순물을 도입하는 것에 의해 제 2 도전형의 제 2 반도체층(3)을 형성하는 공정과,(c) 상기 제 2 반도체층의 표면상에 절연막(7)을 선택적으로 형성하는 공정과,(d) 상기 절연막상에 제 1 제어전극(8)을 형성하는 공정과,(e) 상기 제 1 제어전극을 마스크의 일부로서 사용해서, 상기 제 2반도체층의 표면에 제 1도전층의 불순물을 선택적으로 도입하는 것에 의해, 제 1 도전형의 제 3 반도체층(4)을 선택적으로 형성하는 공정과,(f) 상기 제 1 제어전극을 마스크의 일부로서 사용해서, 상기 제 2 반도체층의 표면에 제 1도전형의 불순물을 선택적으로 도입하는 것에 의해 제 1 도전형의 제 4 반도체층(5)을 상기 제 3 반도체층과는 분리해서 선택적으로 형성하는 공정과,(g) 상기 제 2 반도체층의 노출면중에서 상기 절연막이 형성된 영역과는 다른 영역상에 제 2 제어전극(11)을 형성하는 공정과,(h) 상기 제 3 반도체층의 표면상에 제 1 주전극(10)을 형성하는 공정과,(i) 상기 제 1 반도체층의 상기 제 2 주면상에 제 2 주전극(12)를 형성하는 공정을 구비하고,(l) 상기 공정(a) 또는 상기 공정(b)후에 상기 제 1 주면중에서, 상기 제 3반도체층을 형성해야할 영역에, 제 2 도전형의 불순물을 선택적으로 도입하는 것에 의해 상기 제 3 반도체층 보다도 깊게되고, 또, 상기 제 2 반도체층보다도 불순물 농도가 높게되도록 제 2 도전체층(14,16)을 선택적으로 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- (a) 제 1 주면과 제 2 주면을 규정하는 제 1 도전형의 반도체 기판(29)를 제 1 반도체층(21)로 해서 준비하는 공정과,(b) 상기 제 1 반도체층의 상기 제 1 주면에 제 2도전형의 불순물을 도입하는 것에 의해 제 2 도전형의 제 2 반도체층(3)을 형성하는 공정과,(c) 상기 제 2 반도체층의 표면상에 절연막(7)을 선택적으로 형성하는 공정과,(d) 상기 절연막상에 제 1 제어전극(8)을 형성하는 공정과,(e) 상기 제 1 제어전극을 마스크의 일부로서 사용해서, 상기 제 2반도체층의 표면에 제 1도전층의 불순물을 선택적으로 도입하는 것에 의해, 제 1 도전형의 제 3 반도체층(4)을 선택적으로 형성하는 공정과,(f) 상기 제 1 제어전극을 마스크의 일부로서 사용해서, 상기 제 2 반도체층의 표면에 제 1도전형의 불순물을 선택적으로 도입하는 것에 의해 제 1 도전형의 제 4 반도체층(5)을 상기 제 3 반도체층과는 분리해서 선택적으로 형성하는 공정과,(g) 상기 제 2 반도체층의 노출면중에서 상기 절연막이 형성된 영역과는 다른 영역상에 제 2 제어전극(11)을 형성하는 공정과,(h) 상기 제 3 반도체층의 표면상에 제 1 주전극(10)을 형성하는 공정과,(i) 상기 제 1 반도체층의 상기 제 2 주면상에 제 2 주전극(12)를 형성하는 공정을 구비하고,(m) 상기 공정(e) 및 (f)의 후, 상기 제 1 제어전극을 마스크의 일부로 해서 이용해서, 제 2 도전형의 불순물을 상기 제 1 제어전극에 대향하는 상기 제 2 반도체층의 노출면에까지 차폐되지 않도록 상기 제3 반도체층의 표면에 선택적으로 도입하는 것에 의해 제2 도전형의 제 6 반도체층(13)을 선택적으로 형성하는 공정을 더 구비하고,상기 공정(h)는,(h-1) 상기 제 3반도체층의 노출면과 상기 제 6반도체층의 표면의 쌍방상에 제 1주전극(10)을 형성하는 공정을 구비하는 것을 특징으로 하는 트랜지스터의 제조방법.
- (a) 제 1 주면과 제 2 주면을 규정하는 제 1 도전형의 반도체 기판(29)를 제 1 반도체층(21)로 해서 준비하는 공정과,(b) 상기 제 1 반도체층의 상기 제 1 주면에 제 2도전형의 불순물을 도입하는 것에 의해 제 2 도전형의 제 2 반도체층(3)을 형성하는 공정과,(c) 상기 제 2 반도체층의 표면상에 절연막(7)을 선택적으로 형성하는 공정과,(d) 상기 절연막상에 제 1 제어전극(8)을 형성하는 공정과,(e) 상기 제 1 제어전극을 마스크의 일부로서 사용해서, 상기 제 2반도체층의 표면에 제 1도전층의 불순물을 선택적으로 도입하는 것에 의해, 제 1 도전형의 제 3 반도체층(4)을 선택적으로 형성하는 공정과,(f) 상기 제 1 제어전극을 마스크의 일부로서 사용해서, 상기 제 2 반도체층의 표면에 제 1도전형의 불순물을 선택적으로 도입하는 것에 의해 제 1 도전형의 제 4 반도체층(5)을 상기 제 3 반도체층과는 분리해서 선택적으로 형성하는 공정과,(g) 상기 제 2 반도체층의 노출면중에서 상기 절연막이 형성된 영역과는 다른 영역상에 제 2 제어전극(11)을 형성하는 공정과,(h) 상기 제 3 반도체층의 표면상에 제 1 주전극(10)을 형성하는 공정과,(i) 상기 제 1 반도체층의 상기 제 2 주면상에 제 2 주전극(12)를 형성하는 공정을 구비하고,(n) 상기 공정(a) 또는 상기 공정(b)후, 상기 제 1 주면중에서, 외부에 따라 외측영역에 제 2 도전형의 불순물을 선택적으로 도입하는 것에 의해, 상기 제 2 반도체층을 포위하도록 제 2 도전형의 제 7반도체층(15)을 선택적으로 형성하는 공정과,(o) 상기 제 7반도체층상에 상기 제 1 주전극과 전기적으로 접속된 제 3 주전극을 형성하는 공정을 더 구비하는 것을 특징으로 하는 트랜지스터의 제조방법.
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