JP2003174164A - 縦型ｍｏｓ半導体装置及びその製造方法 - Google Patents
縦型ｍｏｓ半導体装置及びその製造方法Info
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- JP2003174164A JP2003174164A JP2001373593A JP2001373593A JP2003174164A JP 2003174164 A JP2003174164 A JP 2003174164A JP 2001373593 A JP2001373593 A JP 2001373593A JP 2001373593 A JP2001373593 A JP 2001373593A JP 2003174164 A JP2003174164 A JP 2003174164A
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Abstract
(57)【要約】
【課題】 低オン電圧で高速動作が可能な縦型ＭＯＳ半
導体装置およびその製造方法を提供する。 【解決手段】 この縦型ＭＯＳ半導体装置では、ゲート
絶縁膜の厚い部分３ｂの下方には第２導電型の第１の半
導体領域１２が形成されており、この第１の半導体１２
と接するように第１導電型の第２の半導体領域１１が形
成されている。さらに、この第２の半導体領域１１の内
部には、第２導電型のボディ領域４と第１導電型のソー
ス領域５とがゲート絶縁膜の薄い部分３ａの下にチャネ
ル部６を作るように設けられている。
導体装置およびその製造方法を提供する。 【解決手段】 この縦型ＭＯＳ半導体装置では、ゲート
絶縁膜の厚い部分３ｂの下方には第２導電型の第１の半
導体領域１２が形成されており、この第１の半導体１２
と接するように第１導電型の第２の半導体領域１１が形
成されている。さらに、この第２の半導体領域１１の内
部には、第２導電型のボディ領域４と第１導電型のソー
ス領域５とがゲート絶縁膜の薄い部分３ａの下にチャネ
ル部６を作るように設けられている。
Description
【０００１】
【発明の属する分野】本発明は、縦型ＭＯＳ半導体装
置、特にパワーＭＯＳＦＥＴ又は絶縁ゲートバイポーラ
トランジスタ（ＩＧＢＴ）及びその製造方法に関する。
置、特にパワーＭＯＳＦＥＴ又は絶縁ゲートバイポーラ
トランジスタ（ＩＧＢＴ）及びその製造方法に関する。
【０００２】
【従来の技術】従来からこの種の縦型ＭＯＳ半導体装置
の一つとして、図4の断面図に示す構造のパワーＭＯＳ
ＦＥＴがある。第1の従来例として示すこのＭＯＳＦＥ
Ｔにおいて、Ｎ−型エピタキシャル層１の下にはＮ＋型
のドレイン領域２が形成されており、Ｎ−型エピタキシ
ャル層１上には薄いゲート絶縁膜３を介してゲート電極
７が形成されている。そして、ゲート絶縁膜３の下にチ
ャネル部６を作るように、Ｎ−型エピタキシャル層１の
表面にはＰ型ボディ領域４とＮ＋型ソース領域５が形成
されている。
の一つとして、図4の断面図に示す構造のパワーＭＯＳ
ＦＥＴがある。第1の従来例として示すこのＭＯＳＦＥ
Ｔにおいて、Ｎ−型エピタキシャル層１の下にはＮ＋型
のドレイン領域２が形成されており、Ｎ−型エピタキシ
ャル層１上には薄いゲート絶縁膜３を介してゲート電極
７が形成されている。そして、ゲート絶縁膜３の下にチ
ャネル部６を作るように、Ｎ−型エピタキシャル層１の
表面にはＰ型ボディ領域４とＮ＋型ソース領域５が形成
されている。
【０００３】この種の半導体装置においては、低損失で
あることが強く求められている。そのためには、導通時
における半導体装置での電圧降下、つまりオン電圧が小
さいことと、スイッチングが高速にできることの両立が
必要である。このような観点から、図５及び図６のごと
き構造の半導体装置が提言されている。
あることが強く求められている。そのためには、導通時
における半導体装置での電圧降下、つまりオン電圧が小
さいことと、スイッチングが高速にできることの両立が
必要である。このような観点から、図５及び図６のごと
き構造の半導体装置が提言されている。
【０００４】図５は第２の従来例として示すパワーＭＯ
ＳＦＥＴの断面図である。図５において、Ｎ−型エピタ
キシャル層１の下にはＮ＋型のドレイン領域２が形成さ
れており、Ｎ−型エピタキシャル層１上には一部を厚く
したゲート絶縁膜３を介してゲート電極７が形成されて
いる。そして、このゲート絶縁膜３の薄くなった部分３
ａの下にチャネル部６を作るように、Ｎ−型エピタキシ
ャル層１の表面にはＰ型ボディ領域４とＮ＋型ソース領
域５が形成されている。さらに、Ｎ−型エピタキシャル
層１の表面には、Ｎ型拡散領域２１がＰ型ボディ領域４
と接するように離間して形成されている。
ＳＦＥＴの断面図である。図５において、Ｎ−型エピタ
キシャル層１の下にはＮ＋型のドレイン領域２が形成さ
れており、Ｎ−型エピタキシャル層１上には一部を厚く
したゲート絶縁膜３を介してゲート電極７が形成されて
いる。そして、このゲート絶縁膜３の薄くなった部分３
ａの下にチャネル部６を作るように、Ｎ−型エピタキシ
ャル層１の表面にはＰ型ボディ領域４とＮ＋型ソース領
域５が形成されている。さらに、Ｎ−型エピタキシャル
層１の表面には、Ｎ型拡散領域２１がＰ型ボディ領域４
と接するように離間して形成されている。
【０００５】その結果、ゲート絶縁膜３の一部が厚膜化
されているためにゲート容量が低減し、高速動作が可能
となる。また、Ｎ型拡散領域２１によって所謂Ｊ−ＦＥ
Ｔ効果が弱くなるので低オン電圧化が可能となる。
されているためにゲート容量が低減し、高速動作が可能
となる。また、Ｎ型拡散領域２１によって所謂Ｊ−ＦＥ
Ｔ効果が弱くなるので低オン電圧化が可能となる。
【０００６】図６は第３の従来例として示すＩＧＢＴの
断面図である。図６において、Ｎ−型エピタキシャル層
１の下にはＮ型バッファ層１３及びＰ＋型のドレイン領
域２が形成されており、Ｎ−型エピタキシャル層１上に
は一部を厚くしたゲート絶縁膜３を介してゲート電極７
が形成されている。そして、このゲート絶縁膜３の薄く
なった部分３ａの下にチャネル部６を作るように、Ｎ−
型エピタキシャル層１の表面にはＰ型ボディ領域４とＮ
＋型ソース領域５が形成されている。さらに、Ｎ −型エ
ピタキシャル層１の表面には、Ｐ型ボディ領域４に挟ま
れた位置にＰ型拡散領域２２が形成され、このＰ型拡散
領域２２とＰ型ボディ領域４に挟まれた位置にはＮ型拡
散領域２１が形成されている。なお、Ｐ型拡散領域２２
は図示されていない領域でソース電位に接続されてい
る。
断面図である。図６において、Ｎ−型エピタキシャル層
１の下にはＮ型バッファ層１３及びＰ＋型のドレイン領
域２が形成されており、Ｎ−型エピタキシャル層１上に
は一部を厚くしたゲート絶縁膜３を介してゲート電極７
が形成されている。そして、このゲート絶縁膜３の薄く
なった部分３ａの下にチャネル部６を作るように、Ｎ−
型エピタキシャル層１の表面にはＰ型ボディ領域４とＮ
＋型ソース領域５が形成されている。さらに、Ｎ −型エ
ピタキシャル層１の表面には、Ｐ型ボディ領域４に挟ま
れた位置にＰ型拡散領域２２が形成され、このＰ型拡散
領域２２とＰ型ボディ領域４に挟まれた位置にはＮ型拡
散領域２１が形成されている。なお、Ｐ型拡散領域２２
は図示されていない領域でソース電位に接続されてい
る。
【０００７】その結果、ゲート絶縁膜３の一部が厚膜化
されているためにゲート容量が低減し、高速動作が可能
となる。更にゲート絶縁膜３の下のソース電位に接続さ
れたＰ型拡散領域２２によって、ゲート絶縁膜に関する
キャパシタンスがゲート−ソース間容量となり、所謂ミ
ラー効果の影響が無くなる。そのために更に高速動作に
有利となる。一方、Ｎ型拡散領域２１によってＪ−ＦＥ
Ｔ効果が弱くなるので低オン電圧化が可能となる。
されているためにゲート容量が低減し、高速動作が可能
となる。更にゲート絶縁膜３の下のソース電位に接続さ
れたＰ型拡散領域２２によって、ゲート絶縁膜に関する
キャパシタンスがゲート−ソース間容量となり、所謂ミ
ラー効果の影響が無くなる。そのために更に高速動作に
有利となる。一方、Ｎ型拡散領域２１によってＪ−ＦＥ
Ｔ効果が弱くなるので低オン電圧化が可能となる。
【０００８】また、ＭＯＳＦＥＴに対してＩＧＢＴの場
合、導通時にはＰ＋型のドレイン領域２からホールが注
入され、Ｎ−型エピタキシャル層１が伝導度変調を受け
て抵抗が減少し、オン電圧が著しく小さくなる。なお、
図４乃至図６中の符号８は層間絶縁膜、９はソース電極
であり、１０はドレイン電極を示している。
合、導通時にはＰ＋型のドレイン領域２からホールが注
入され、Ｎ−型エピタキシャル層１が伝導度変調を受け
て抵抗が減少し、オン電圧が著しく小さくなる。なお、
図４乃至図６中の符号８は層間絶縁膜、９はソース電極
であり、１０はドレイン電極を示している。
【０００９】
【発明が解決しようとする課題】以上、図４に示したト
ランジスタに対して高速動作と低オン電圧化を両立させ
るための種々の構造が提案されているが、いずれの場合
も課題を有している。
ランジスタに対して高速動作と低オン電圧化を両立させ
るための種々の構造が提案されているが、いずれの場合
も課題を有している。
【００１０】例えば、図５に示したＭＯＳＦＥＴでは、
ゲート絶縁膜の厚い部分３ｂの幅が広いとフィールドプ
レート効果が無くなって耐圧が低下する問題があるた
め、その幅を十分広くすることができず、従ってゲート
容量低減の効果も小さい。
ゲート絶縁膜の厚い部分３ｂの幅が広いとフィールドプ
レート効果が無くなって耐圧が低下する問題があるた
め、その幅を十分広くすることができず、従ってゲート
容量低減の効果も小さい。
【００１１】一方、図６に示したＩＧＢＴでは、中央に
あるＰ型拡散領域２２がソース電位に固定されているた
め、チャネル部６からＮ型拡散領域２１に流れ込んだ電
子はＰ型拡散領域２２を通ることができず、狭いＮ型拡
散領域２１を通ってＮ−型エピタキシャル層１に流れ
る。従って、たとえＮ型拡散領域２１が高濃度化されて
いても、オン電圧低減の効果は小さい。また、オン電圧
を下げるためにこのＮ型拡散領域２１の幅を広くしてし
まうと、今度はゲート容量が増加してしまう。さらに、
Ｐ＋型のドレイン領域２から注入されたホールの一部
は、ソース電位に接続されているＰ型拡散領域２２から
抜け出てしまい、その結果、Ｎ−型エピタキシャル層１
での伝導度変調の度合いが低下するため、オン電圧低減
の効果が小さいという問題点がある。
あるＰ型拡散領域２２がソース電位に固定されているた
め、チャネル部６からＮ型拡散領域２１に流れ込んだ電
子はＰ型拡散領域２２を通ることができず、狭いＮ型拡
散領域２１を通ってＮ−型エピタキシャル層１に流れ
る。従って、たとえＮ型拡散領域２１が高濃度化されて
いても、オン電圧低減の効果は小さい。また、オン電圧
を下げるためにこのＮ型拡散領域２１の幅を広くしてし
まうと、今度はゲート容量が増加してしまう。さらに、
Ｐ＋型のドレイン領域２から注入されたホールの一部
は、ソース電位に接続されているＰ型拡散領域２２から
抜け出てしまい、その結果、Ｎ−型エピタキシャル層１
での伝導度変調の度合いが低下するため、オン電圧低減
の効果が小さいという問題点がある。
【００１２】本発明の目的は、このような課題を解決
し、低オン電圧で高速動作が可能な優れた縦型ＭＯＳ半
導体装置及びその製造方法を提供することにある。
し、低オン電圧で高速動作が可能な優れた縦型ＭＯＳ半
導体装置及びその製造方法を提供することにある。
【００１３】
【課題を解決しようとする手段】上記目的を達成するた
めに、本発明による縦型ＭＯＳ半導体装置は、第１導電
型の半導体部分と、前記半導体部分の一面側に設けられ
たドレイン領域と、前記半導体部分の他面側に設けられ
た複数の第2導電型の第1の半導体領域と、互いに対向す
る前記第1の半導体領域間の前記半導体部分の他面側に
前記第1の半導体領域と接して設けられた第1導電型の第
2の半導体領域と、該第2の半導体領域内に設けられた第
2導電型のボディ領域と、該ボディ領域内に設けられた
第1導電型のソース領域と、前記第1の半導体領域、前記
第2の半導体領域、前記ボディ領域及び前記ソース領域
の表面上に形成され前記第1の半導体領域の略上部では
厚い部分を有するゲート絶縁膜と、該ゲート絶縁膜上に
設けられたゲート電極と、前記ボディ領域及び前記ソー
ス領域と電気的に接続して設けられたソース電極と、前
記ドレイン領域と電気的に接続して設けられたドレイン
電極とを有することを特徴とする。また、その製造方法
としては、第1導電型の半導体部分がその一面側にドレ
イン領域を有する構造と成す工程と、前記半導体部分の
他面側に第1の絶縁膜を形成する工程と、前記第1の絶縁
膜に複数の開口部を形成する工程と、前記開口部を介し
て前記半導体部分に第2導電型の不純物を導入し、第2導
電型の複数の第1の半導体領域を形成する工程と、少な
くとも前記第1の半導体領域上に第2の絶縁膜を形成する
工程と、前記第1及び前記第2の絶縁膜を選択除去して前
記第1の半導体領域の略上部の所定の位置に厚いゲート
絶縁膜を残存形成するエッチング工程と、前記厚いゲー
ト絶縁膜をマスクとして前記半導体部分に第1導電型の
不純物を導入し、前記第1の半導体領域と接する第1導電
型の第2の半導体領域を形成する工程と、前記厚いゲー
ト絶縁膜と連続する薄いゲート絶縁膜を形成する工程
と、前記厚いゲート絶縁膜及び前記薄いゲート絶縁膜の
上にゲート電極を形成する工程と、前記ゲート電極をマ
スクとして前記第2の半導体領域内に第2導電型の不純物
を導入し、第2導電型のボディ領域を形成する工程と、
前記ゲート電極を選択マスクとして前記ボディ領域内に
第1導電型の不純物を導入し、第1導電型のソース領域を
形成する工程と、前記ボディ領域及び前記ソース領域と
電気的に接続するソース電極を形成する工程と、前記ド
レイン領域と電気的に接続するドレイン電極を形成する
工程とを有することを特徴とする。
めに、本発明による縦型ＭＯＳ半導体装置は、第１導電
型の半導体部分と、前記半導体部分の一面側に設けられ
たドレイン領域と、前記半導体部分の他面側に設けられ
た複数の第2導電型の第1の半導体領域と、互いに対向す
る前記第1の半導体領域間の前記半導体部分の他面側に
前記第1の半導体領域と接して設けられた第1導電型の第
2の半導体領域と、該第2の半導体領域内に設けられた第
2導電型のボディ領域と、該ボディ領域内に設けられた
第1導電型のソース領域と、前記第1の半導体領域、前記
第2の半導体領域、前記ボディ領域及び前記ソース領域
の表面上に形成され前記第1の半導体領域の略上部では
厚い部分を有するゲート絶縁膜と、該ゲート絶縁膜上に
設けられたゲート電極と、前記ボディ領域及び前記ソー
ス領域と電気的に接続して設けられたソース電極と、前
記ドレイン領域と電気的に接続して設けられたドレイン
電極とを有することを特徴とする。また、その製造方法
としては、第1導電型の半導体部分がその一面側にドレ
イン領域を有する構造と成す工程と、前記半導体部分の
他面側に第1の絶縁膜を形成する工程と、前記第1の絶縁
膜に複数の開口部を形成する工程と、前記開口部を介し
て前記半導体部分に第2導電型の不純物を導入し、第2導
電型の複数の第1の半導体領域を形成する工程と、少な
くとも前記第1の半導体領域上に第2の絶縁膜を形成する
工程と、前記第1及び前記第2の絶縁膜を選択除去して前
記第1の半導体領域の略上部の所定の位置に厚いゲート
絶縁膜を残存形成するエッチング工程と、前記厚いゲー
ト絶縁膜をマスクとして前記半導体部分に第1導電型の
不純物を導入し、前記第1の半導体領域と接する第1導電
型の第2の半導体領域を形成する工程と、前記厚いゲー
ト絶縁膜と連続する薄いゲート絶縁膜を形成する工程
と、前記厚いゲート絶縁膜及び前記薄いゲート絶縁膜の
上にゲート電極を形成する工程と、前記ゲート電極をマ
スクとして前記第2の半導体領域内に第2導電型の不純物
を導入し、第2導電型のボディ領域を形成する工程と、
前記ゲート電極を選択マスクとして前記ボディ領域内に
第1導電型の不純物を導入し、第1導電型のソース領域を
形成する工程と、前記ボディ領域及び前記ソース領域と
電気的に接続するソース電極を形成する工程と、前記ド
レイン領域と電気的に接続するドレイン電極を形成する
工程とを有することを特徴とする。
【００１４】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。
づいて説明する。
【００１５】図１は本発明の第１の実施の形態に係るＮ
チャネル型パワーＭＯＳＦＥＴを示す断面図である。第
１の実施の形態に係るＮチャネル型パワーＭＯＳＦＥＴ
では、Ｎ−型エピタキシャル層１の下にＮ＋型のドレイ
ン領域２が設けられており、Ｎ −型エピタキシャル層１
の表面からはＰ型拡散領域１２とＮ型拡散領域１１が互
いに接するように形成されている。さらに、Ｎ型拡散領
域１１の内部にはＰ型ボディ領域４が形成され、Ｐ型ボ
ディ領域４の内部にはＮ＋型ソース領域５が形成されて
いる。Ｎ＋型ソース領域５の表面からＰ型拡散領域１２
の表面にわたってゲート絶縁膜３が形成され、Ｐ型拡散
領域１２の表面にはその厚膜化された部分３ｂを有して
いる。また、Ｐ型ボディ領域４とＮ＋型ソース領域５に
接続されるソース電極９に加えて、Ｎ＋型のドレイン領
域２に接続されるドレイン電極１０、ゲート絶縁膜３の
上にはゲート電極７がそれぞれ設けられている。
チャネル型パワーＭＯＳＦＥＴを示す断面図である。第
１の実施の形態に係るＮチャネル型パワーＭＯＳＦＥＴ
では、Ｎ−型エピタキシャル層１の下にＮ＋型のドレイ
ン領域２が設けられており、Ｎ −型エピタキシャル層１
の表面からはＰ型拡散領域１２とＮ型拡散領域１１が互
いに接するように形成されている。さらに、Ｎ型拡散領
域１１の内部にはＰ型ボディ領域４が形成され、Ｐ型ボ
ディ領域４の内部にはＮ＋型ソース領域５が形成されて
いる。Ｎ＋型ソース領域５の表面からＰ型拡散領域１２
の表面にわたってゲート絶縁膜３が形成され、Ｐ型拡散
領域１２の表面にはその厚膜化された部分３ｂを有して
いる。また、Ｐ型ボディ領域４とＮ＋型ソース領域５に
接続されるソース電極９に加えて、Ｎ＋型のドレイン領
域２に接続されるドレイン電極１０、ゲート絶縁膜３の
上にはゲート電極７がそれぞれ設けられている。
【００１６】このような構成をとることにより、ゲート
絶縁膜３の下の電気的に浮遊状態にあるＰ型拡散領域１
２によって耐圧の低下が防止されるため、ゲート絶縁膜
３の厚膜化された部分３ｂの幅を十分に広くすることが
できる。その結果、ゲート容量を大幅に低減することが
可能となる。
絶縁膜３の下の電気的に浮遊状態にあるＰ型拡散領域１
２によって耐圧の低下が防止されるため、ゲート絶縁膜
３の厚膜化された部分３ｂの幅を十分に広くすることが
できる。その結果、ゲート容量を大幅に低減することが
可能となる。
【００１７】さらに、このＰ型拡散領域１２がゲート絶
縁膜３の厚い部分３ｂと薄い部分３ａの段差部３ｄ直下
近傍まで存在するため、その段差部分３ｄのゲート絶縁
膜中の電界強度も緩和される。このことにより、耐圧劣
化や絶縁破壊等の問題を防止することが可能となる。
縁膜３の厚い部分３ｂと薄い部分３ａの段差部３ｄ直下
近傍まで存在するため、その段差部分３ｄのゲート絶縁
膜中の電界強度も緩和される。このことにより、耐圧劣
化や絶縁破壊等の問題を防止することが可能となる。
【００１８】また、Ｐ型ボディ領域４を取り囲むＮ型拡
散領域１１によって、Ｊ−ＦＥＴ効果が弱められ低オン
電圧化が可能となる。
散領域１１によって、Ｊ−ＦＥＴ効果が弱められ低オン
電圧化が可能となる。
【００１９】図２は本発明の第２の実施の形態に係るＮ
チャネル型ＩＧＢＴを示す断面図である。第２の実施の
形態に係るＮチャネル型ＩＧＢＴでは、Ｎ−型エピタキ
シャル層１の下にＮ型バッファ層１３およびＰ＋型のド
レイン領域２が設けられており、Ｎ−型エピタキシャル
層１の表面からはＰ型拡散領域１２とＮ型拡散領域１１
が互いに接するように形成されている。ここで、Ｐ型拡
散領域１２の深さはＮ型拡散領域１１の深さより深くな
っている。さらに、Ｎ型拡散領域１１の内部にはＰ型ボ
ディ領域４が形成され、Ｐ型ボディ領域４の内部にはＮ
＋型ソース領域５が形成されている。Ｎ＋型ソース領域
５の表面からＰ型拡散領域１２の表面に渡ってゲート絶
縁膜３が形成され、Ｐ型拡散領域１２の表面にはその厚
膜化された部分３ｂを有している。ここで、ゲート絶縁
膜３の薄い部分３ａから厚い部分３ｂにかけての段差部
分３ｄの断面形状は、図１の場合と比較して曲線的な形
状となっている。また、Ｐ型ボディ領域４とＮ＋型ソー
ス領域５に接続されるソース電極９に加えて、Ｐ＋型の
ドレイン領域２に接続されるドレイン電極１０、ゲート
絶縁膜３の上にはゲート電極７がそれぞれ設けられてい
る。
チャネル型ＩＧＢＴを示す断面図である。第２の実施の
形態に係るＮチャネル型ＩＧＢＴでは、Ｎ−型エピタキ
シャル層１の下にＮ型バッファ層１３およびＰ＋型のド
レイン領域２が設けられており、Ｎ−型エピタキシャル
層１の表面からはＰ型拡散領域１２とＮ型拡散領域１１
が互いに接するように形成されている。ここで、Ｐ型拡
散領域１２の深さはＮ型拡散領域１１の深さより深くな
っている。さらに、Ｎ型拡散領域１１の内部にはＰ型ボ
ディ領域４が形成され、Ｐ型ボディ領域４の内部にはＮ
＋型ソース領域５が形成されている。Ｎ＋型ソース領域
５の表面からＰ型拡散領域１２の表面に渡ってゲート絶
縁膜３が形成され、Ｐ型拡散領域１２の表面にはその厚
膜化された部分３ｂを有している。ここで、ゲート絶縁
膜３の薄い部分３ａから厚い部分３ｂにかけての段差部
分３ｄの断面形状は、図１の場合と比較して曲線的な形
状となっている。また、Ｐ型ボディ領域４とＮ＋型ソー
ス領域５に接続されるソース電極９に加えて、Ｐ＋型の
ドレイン領域２に接続されるドレイン電極１０、ゲート
絶縁膜３の上にはゲート電極７がそれぞれ設けられてい
る。
【００２０】図１の本発明の第１の実施の形態に係るＮ
チャネル型パワーＭＯＳＦＥＴにおける効果に加えて、
以下に述べる利点をも有することが可能となる。
チャネル型パワーＭＯＳＦＥＴにおける効果に加えて、
以下に述べる利点をも有することが可能となる。
【００２１】まず、ゲート絶縁膜の薄い部分３ａから厚
い部分３ｂにかけての断面形状を曲線的な形状とするこ
とにより、その段差部分３ｄのゲート絶縁膜中の電界強
度がより緩和されるようになる。また、ゲート絶縁膜３
の上に設けられるゲート電極７及びこのゲート電極７の
上に層間絶縁膜８を介して設けられるソース電極９が、
このゲート絶縁膜の段差部分３ｄの上で所謂段差切れを
起こしてしまうことを防止する。
い部分３ｂにかけての断面形状を曲線的な形状とするこ
とにより、その段差部分３ｄのゲート絶縁膜中の電界強
度がより緩和されるようになる。また、ゲート絶縁膜３
の上に設けられるゲート電極７及びこのゲート電極７の
上に層間絶縁膜８を介して設けられるソース電極９が、
このゲート絶縁膜の段差部分３ｄの上で所謂段差切れを
起こしてしまうことを防止する。
【００２２】次に、Ｐ型ボディ領域４を取り囲むＮ型拡
散領域１１により、ＩＧＢＴの場合はより低オン電圧化
が可能となる。これは、Ｎ型拡散領域１１によって形成
される電位障壁により、Ｐ＋型のドレイン領域２から注
入されたホールがソース電位のＰ型ボディ領域４に抜け
てしまうことが抑制され、Ｎ−型エピタキシャル層１中
により多くのホールが蓄積されるようになる結果、Ｎ−
型エピタキシャル層１での伝導度変調が促進されるため
である。
散領域１１により、ＩＧＢＴの場合はより低オン電圧化
が可能となる。これは、Ｎ型拡散領域１１によって形成
される電位障壁により、Ｐ＋型のドレイン領域２から注
入されたホールがソース電位のＰ型ボディ領域４に抜け
てしまうことが抑制され、Ｎ−型エピタキシャル層１中
により多くのホールが蓄積されるようになる結果、Ｎ−
型エピタキシャル層１での伝導度変調が促進されるため
である。
【００２３】さらに、Ｎ型拡散領域１１に接して形成さ
れている深いＰ型拡散領域１２によって、ＩＧＢＴの短
絡耐量ｔＳＣが増加することを本願発明者は見出した。
ここで、短絡耐量ｔＳＣ とは、ＩＧＢＴに接続されて
いる負荷が短絡されたときに、ＩＧＢＴが破壊に至るま
でに要する時間である。以下、この点について説明す
る。
れている深いＰ型拡散領域１２によって、ＩＧＢＴの短
絡耐量ｔＳＣが増加することを本願発明者は見出した。
ここで、短絡耐量ｔＳＣ とは、ＩＧＢＴに接続されて
いる負荷が短絡されたときに、ＩＧＢＴが破壊に至るま
でに要する時間である。以下、この点について説明す
る。
【００２４】ＩＧＢＴが導通中に負荷短絡状態になる
と、ＩＧＢＴのドレイン領域−ソース領域間には負荷に
供給されていた電源電圧が直接印加されるようになり、
ＩＧＢＴにはこの電圧レベルに応じた飽和電流が流れ
る。この高電圧・大電流という条件のジュール熱によっ
て、ＩＧＢＴの温度は急激に上昇する。一方、ＩＧＢＴ
の構造には、Ｎ＋型ソース領域５、Ｐ型ボディ拡散領域
４、Ｎ−型エピタキシャル層１及びＰ＋型のドレイン領
域２の４層からなる寄生サイリスタが存在している。Ｉ
ＧＢＴの導通時には、ホール電流がＰ型ボディ領域４内
を通過してソース電極９へ流れる。そして、このホール
電流によるＰ型ボディ領域４での電圧降下が、Ｎ＋型ソ
ース領域５とＰ型ボディ領域４とで形成されるＮ＋・Ｐ
接合におけるビルトインポテンシャルを超えると、Ｎ＋
型ソース領域５からＰ型ボディ領域４に電子が注入さ
れ、寄生サイリスタがターンオンする。寄生サイリスタ
がターンオンするとさらに大きな電流が流れるようにな
り、素子は破壊に至る。従って、通常動作時には寄生サ
イリスタがターンオンしない構造のＩＧＢＴであって
も、負荷短絡状態になると素子の温度が急激に上昇する
ため、Ｎ＋・Ｐ接合におけるビルトインポテンシャルが
低下ししてきて、やがて寄生サイリスタがターンオンし
て破壊に至る。
と、ＩＧＢＴのドレイン領域−ソース領域間には負荷に
供給されていた電源電圧が直接印加されるようになり、
ＩＧＢＴにはこの電圧レベルに応じた飽和電流が流れ
る。この高電圧・大電流という条件のジュール熱によっ
て、ＩＧＢＴの温度は急激に上昇する。一方、ＩＧＢＴ
の構造には、Ｎ＋型ソース領域５、Ｐ型ボディ拡散領域
４、Ｎ−型エピタキシャル層１及びＰ＋型のドレイン領
域２の４層からなる寄生サイリスタが存在している。Ｉ
ＧＢＴの導通時には、ホール電流がＰ型ボディ領域４内
を通過してソース電極９へ流れる。そして、このホール
電流によるＰ型ボディ領域４での電圧降下が、Ｎ＋型ソ
ース領域５とＰ型ボディ領域４とで形成されるＮ＋・Ｐ
接合におけるビルトインポテンシャルを超えると、Ｎ＋
型ソース領域５からＰ型ボディ領域４に電子が注入さ
れ、寄生サイリスタがターンオンする。寄生サイリスタ
がターンオンするとさらに大きな電流が流れるようにな
り、素子は破壊に至る。従って、通常動作時には寄生サ
イリスタがターンオンしない構造のＩＧＢＴであって
も、負荷短絡状態になると素子の温度が急激に上昇する
ため、Ｎ＋・Ｐ接合におけるビルトインポテンシャルが
低下ししてきて、やがて寄生サイリスタがターンオンし
て破壊に至る。
【００２５】図７と図８は、シミュレーション結果を基
に、負荷短絡時の素子内部の電流経路と発熱温度が最大
となる点の位置を概念的に示したものである。図７は従
来技術の第１の実施の形態に係るＮチャネル型パワーＭ
ＯＳＦＥＴの構造に準じたＩＧＢＴの場合であり、図８
は本発明の第２の実施の形態に係るＮチャネル型ＩＧＢ
Ｔの場合を示す。
に、負荷短絡時の素子内部の電流経路と発熱温度が最大
となる点の位置を概念的に示したものである。図７は従
来技術の第１の実施の形態に係るＮチャネル型パワーＭ
ＯＳＦＥＴの構造に準じたＩＧＢＴの場合であり、図８
は本発明の第２の実施の形態に係るＮチャネル型ＩＧＢ
Ｔの場合を示す。
【００２６】図７の場合、対向する二つのＰ型ボディ領
域４に挟まれた中央部分のＮ−型エピタキシャル層１に
電流が集中し、その位置で発熱温度が最大になる。一
方、図８の場合には電流集中部分がＰ型拡散領域１２の
左右に分岐している。このＰ型拡散領域１２は電気的に
浮遊状態であるため、ドレイン−ソース間の電圧の小さ
い通常動作時にはその内部にも十分電流が流れるが、負
荷短絡時のようにドレイン−ソース間の電圧が大きくな
ると、その内部には流れにくくなる。
域４に挟まれた中央部分のＮ−型エピタキシャル層１に
電流が集中し、その位置で発熱温度が最大になる。一
方、図８の場合には電流集中部分がＰ型拡散領域１２の
左右に分岐している。このＰ型拡散領域１２は電気的に
浮遊状態であるため、ドレイン−ソース間の電圧の小さ
い通常動作時にはその内部にも十分電流が流れるが、負
荷短絡時のようにドレイン−ソース間の電圧が大きくな
ると、その内部には流れにくくなる。
【００２７】本願発明者の行なったシミュレーションの
結果では、図７における最大発熱温度に対して、図８に
おける最大発熱温度は約３０℃も低かった。つまり、本
発明の構造によって電流集中が緩和され負荷短絡時の最
大発熱温度が抑制されるため、Ｎ＋型ソース領域５とＰ
型ボディ領域４との間のＮ＋・Ｐ接合におけるビルトイ
ンポテンシャルの低下も低減され、短絡耐量ｔＳＣが増
加するものと考えられる。
結果では、図７における最大発熱温度に対して、図８に
おける最大発熱温度は約３０℃も低かった。つまり、本
発明の構造によって電流集中が緩和され負荷短絡時の最
大発熱温度が抑制されるため、Ｎ＋型ソース領域５とＰ
型ボディ領域４との間のＮ＋・Ｐ接合におけるビルトイ
ンポテンシャルの低下も低減され、短絡耐量ｔＳＣが増
加するものと考えられる。
【００２８】さらに、Ｐ型拡散領域１２がＮ型拡散領域
１１と接するように形成される結果、Ｐ型拡散領域１２
の横方向拡散が抑制され、Ｐ型拡散領域１２とＰ型ボデ
ィ領域４との距離が十分に確保されることも重要であ
る。この距離が小さくなると、負荷短絡時の最大発熱点
がＮ＋・Ｐ接合に近接してしまい、短絡耐量ｔＳＣが逆
に低下することが図８よりわかる。
１１と接するように形成される結果、Ｐ型拡散領域１２
の横方向拡散が抑制され、Ｐ型拡散領域１２とＰ型ボデ
ィ領域４との距離が十分に確保されることも重要であ
る。この距離が小さくなると、負荷短絡時の最大発熱点
がＮ＋・Ｐ接合に近接してしまい、短絡耐量ｔＳＣが逆
に低下することが図８よりわかる。
【００２９】次に、図２に示した本発明の第２の実施の
形態に係るＮチャネル型ＩＧＢＴの好ましい製造方法に
ついて図９乃至図１５を参照しながら説明する。
形態に係るＮチャネル型ＩＧＢＴの好ましい製造方法に
ついて図９乃至図１５を参照しながら説明する。
【００３０】まず、Ｐ＋型のドレイン領域２となるＰ＋
型半導体基板に、エピタキシャル成長によりＮ型バッフ
ァ層１３及びＮ−型エピタキシャル層１からなる半導体
部分を形成する。ここで、他の形成方法であってもかま
わないことは勿論である。例えば、Ｎ−型半導体基板に
Ｎ型バッファ層とＰ＋型のドレイン領域を拡散形成して
もよい。
型半導体基板に、エピタキシャル成長によりＮ型バッフ
ァ層１３及びＮ−型エピタキシャル層１からなる半導体
部分を形成する。ここで、他の形成方法であってもかま
わないことは勿論である。例えば、Ｎ−型半導体基板に
Ｎ型バッファ層とＰ＋型のドレイン領域を拡散形成して
もよい。
【００３１】次に、Ｎ−型エピタキシャル層１の表面に
８０００オングストローム程度の厚さの１次酸化膜３１
を熱酸化により形成する。続いて、写真及びエチング工
程によって、この酸化膜の所望の位置にＰ型拡散領域１
２を形成するための開口部を形成し、ホウ素をイオン注
入する（図９）。
８０００オングストローム程度の厚さの１次酸化膜３１
を熱酸化により形成する。続いて、写真及びエチング工
程によって、この酸化膜の所望の位置にＰ型拡散領域１
２を形成するための開口部を形成し、ホウ素をイオン注
入する（図９）。
【００３２】なお、この工程は、図には示していない
が、素子のターミネーション領域にフィールドリングを
形成する工程と同時に行なうことが可能である。この
際、例えば、フィールドリングの不純物濃度をＰ型拡散
領域１２の不純物濃度より高くする場合には、合わせ精
度をあまり必要としない写真工程を利用してフィールド
リング形成用の開口部以外を一括してレジストでマスク
し、追加のホウ素のイオン注入を行なうことによって達
成される。
が、素子のターミネーション領域にフィールドリングを
形成する工程と同時に行なうことが可能である。この
際、例えば、フィールドリングの不純物濃度をＰ型拡散
領域１２の不純物濃度より高くする場合には、合わせ精
度をあまり必要としない写真工程を利用してフィールド
リング形成用の開口部以外を一括してレジストでマスク
し、追加のホウ素のイオン注入を行なうことによって達
成される。
【００３３】次に、熱酸化により６０００オングストロ
ーム程度の厚さの２次酸化膜３２を開口部に形成する。
この時、開口していなかった部分の酸化膜の厚さは１０
０００オングストローム程度になる。さらに１１５０℃
で２時間程度のドライブイン拡散を行なう（図１０）。
ーム程度の厚さの２次酸化膜３２を開口部に形成する。
この時、開口していなかった部分の酸化膜の厚さは１０
０００オングストローム程度になる。さらに１１５０℃
で２時間程度のドライブイン拡散を行なう（図１０）。
【００３４】次に、写真及びエッチング工程によって、
Ｎ型拡散領域１１を形成するための開口部を酸化膜に形
成する。この開口部側壁は、将来的にはゲート絶縁膜の
薄い部分３ａと厚い部分３ｂとの段差部分３ｄとなる。
そのため、本エッチング工程において、ウエットエッチ
ングなどの等方性エッチングを用いることにより、段差
部分３ｄの断面形状に曲率を持たせることが可能とな
る。その結果、ゲート絶縁膜中の電界強度緩和やソース
電極９の段差切れ防止などが達成される（図１１）。ま
た、本開口部を先のＰ型拡散領域１２用の開口部に対し
てほぼ隣接する位置に設けることによって、Ｎ型拡散領
域１１とＰ型拡散領域１２とで形成される接合境界がゲ
ート絶縁膜の段差部分３ｄの直下近傍に位置するように
なる。
Ｎ型拡散領域１１を形成するための開口部を酸化膜に形
成する。この開口部側壁は、将来的にはゲート絶縁膜の
薄い部分３ａと厚い部分３ｂとの段差部分３ｄとなる。
そのため、本エッチング工程において、ウエットエッチ
ングなどの等方性エッチングを用いることにより、段差
部分３ｄの断面形状に曲率を持たせることが可能とな
る。その結果、ゲート絶縁膜中の電界強度緩和やソース
電極９の段差切れ防止などが達成される（図１１）。ま
た、本開口部を先のＰ型拡散領域１２用の開口部に対し
てほぼ隣接する位置に設けることによって、Ｎ型拡散領
域１１とＰ型拡散領域１２とで形成される接合境界がゲ
ート絶縁膜の段差部分３ｄの直下近傍に位置するように
なる。
【００３５】次に、本開口部上に５００オングストロー
ム程度の厚さの薄い酸化膜１４を形成した後、燐をイオ
ン注入する（図１２）。その後、１１５０℃で６時間程
度のドライブイン拡散を行なう。この時の薄い酸化膜１
４には、イオン注入時の欠陥抑制と、ドライブイン拡散
工程において窒素ガスを用いた場合に、シリコン表面が
窒化されてその後の薄いゲート酸化膜の形成に悪影響を
及ぼすことを防止する効果がある。
ム程度の厚さの薄い酸化膜１４を形成した後、燐をイオ
ン注入する（図１２）。その後、１１５０℃で６時間程
度のドライブイン拡散を行なう。この時の薄い酸化膜１
４には、イオン注入時の欠陥抑制と、ドライブイン拡散
工程において窒素ガスを用いた場合に、シリコン表面が
窒化されてその後の薄いゲート酸化膜の形成に悪影響を
及ぼすことを防止する効果がある。
【００３６】次に、エッチング工程によってこの薄い酸
化膜１４を除去した後、ゲート絶縁膜の薄い部分３ａと
なる１０００オングストローム程度の厚さの酸化膜を改
めて形成する。続いて、ゲート絶縁膜３全体の上にゲー
ト電極７となる６０００オングストローム程度の厚さの
多結晶シリコン膜を堆積する（図１３）。本工程のごと
く、薄いゲート絶縁膜をその形成直後にゲート電極材料
で覆うことによって、ゲート絶縁膜とゲート電極との界
面に汚染物が付着する機会を減らすことが可能であり、
ゲート絶縁膜の電気的特性が顕著に劣化することを防止
する効果がある。
化膜１４を除去した後、ゲート絶縁膜の薄い部分３ａと
なる１０００オングストローム程度の厚さの酸化膜を改
めて形成する。続いて、ゲート絶縁膜３全体の上にゲー
ト電極７となる６０００オングストローム程度の厚さの
多結晶シリコン膜を堆積する（図１３）。本工程のごと
く、薄いゲート絶縁膜をその形成直後にゲート電極材料
で覆うことによって、ゲート絶縁膜とゲート電極との界
面に汚染物が付着する機会を減らすことが可能であり、
ゲート絶縁膜の電気的特性が顕著に劣化することを防止
する効果がある。
【００３７】次に、写真及びエッチング工程によって、
Ｐ型ボディ領域４を形成するための開口部をＮ型拡散領
域１１上の酸化膜及び多結晶シリコン膜に形成し、ホウ
素をイオン注入する（図１４）。ここで、更なる写真工
程によるレジストマスクによって、Ｐ型ボディ領域４の
中央部のみにホウ素のイオン注入を追加し、Ｎ＋型ソー
ス領域５直下のＰ型ボディ領域４の横方向抵抗を低減す
る構造にすることも可能である。続いて、１１５０℃で
１時間程度のドライブイン拡散を行なう。
Ｐ型ボディ領域４を形成するための開口部をＮ型拡散領
域１１上の酸化膜及び多結晶シリコン膜に形成し、ホウ
素をイオン注入する（図１４）。ここで、更なる写真工
程によるレジストマスクによって、Ｐ型ボディ領域４の
中央部のみにホウ素のイオン注入を追加し、Ｎ＋型ソー
ス領域５直下のＰ型ボディ領域４の横方向抵抗を低減す
る構造にすることも可能である。続いて、１１５０℃で
１時間程度のドライブイン拡散を行なう。
【００３８】次に、写真工程によるレジストマスクを用
いて砒素の注入を行ない、その後、熱処理を施してＮ＋
型ソース領域５を形成する（図１５）。
いて砒素の注入を行ない、その後、熱処理を施してＮ＋
型ソース領域５を形成する（図１５）。
【００３９】続いて、１００００オングストローム程度
の厚さの層間絶縁膜８を堆積した後、写真及びエッチン
グ工程によりコンタクト用の開口部を形成し、ソース電
極９をＮ＋型ソース領域５とＰ型ボディ領域４の双方に
電気的に接続する。さらに、ドレイン電極１０をドレイ
ン領域２に電気的に接続して図２のＩＧＢＴを完成させ
る。
の厚さの層間絶縁膜８を堆積した後、写真及びエッチン
グ工程によりコンタクト用の開口部を形成し、ソース電
極９をＮ＋型ソース領域５とＰ型ボディ領域４の双方に
電気的に接続する。さらに、ドレイン電極１０をドレイ
ン領域２に電気的に接続して図２のＩＧＢＴを完成させ
る。
【００４０】図３は本発明の第３の実施の形態に係るＮ
チャネル型ＩＧＢＴを示す断面図である。Ｐ型拡散領域
１２を形成するための酸化膜の開口部のパターンを変更
することにより、ゲート絶縁膜に更に厚い部分３ｃを形
成することが可能となる。
チャネル型ＩＧＢＴを示す断面図である。Ｐ型拡散領域
１２を形成するための酸化膜の開口部のパターンを変更
することにより、ゲート絶縁膜に更に厚い部分３ｃを形
成することが可能となる。
【００４１】
【発明の効果】本発明によれば、ゲート容量を低減する
ためにゲート絶縁膜の厚い部分の幅を大きくしても、そ
の部分の直下に略等しい幅で形成される電気的に浮遊状
態にある第１の半導体領域によって耐圧の低下が生じな
い。さらに、第１の半導体領域に接して形成される第２
の半導体領域によってＪ−ＦＥＴ効果が低減され、ＩＧ
ＢＴの場合はさらに伝導度変調が促進される。従って、
低オン電圧で高速動作が可能な縦型ＭＯＳ半導体装置の
提供が可能となる。
ためにゲート絶縁膜の厚い部分の幅を大きくしても、そ
の部分の直下に略等しい幅で形成される電気的に浮遊状
態にある第１の半導体領域によって耐圧の低下が生じな
い。さらに、第１の半導体領域に接して形成される第２
の半導体領域によってＪ−ＦＥＴ効果が低減され、ＩＧ
ＢＴの場合はさらに伝導度変調が促進される。従って、
低オン電圧で高速動作が可能な縦型ＭＯＳ半導体装置の
提供が可能となる。
【図１】 本発明の第１の実施の形態に係るＮチャネル
型パワーＭＯＳＦＥＴを示す断面図である。
型パワーＭＯＳＦＥＴを示す断面図である。
【図２】 本発明の第２の実施の形態に係るＮチャネル
型ＩＧＢＴを示す断面図である。
型ＩＧＢＴを示す断面図である。
【図３】 本発明の第３の実施の形態に係るＮチャネル
型ＩＧＢＴを示す断面図である。
型ＩＧＢＴを示す断面図である。
【図４】 従来技術の第１の実施の形態に係るＮチャネ
ル型パワーＭＯＳＦＥＴを示す断面図である。
ル型パワーＭＯＳＦＥＴを示す断面図である。
【図５】 従来技術の第２の実施の形態に係るＮチャネ
ル型パワーＭＯＳＦＥＴを示す断面図である。
ル型パワーＭＯＳＦＥＴを示す断面図である。
【図６】 従来技術の第３の実施の形態に係るＮチャネ
ル型ＩＧＢＴを示す断面図である。
ル型ＩＧＢＴを示す断面図である。
【図７】 従来技術の第１の実施の形態に係るＮチャネ
ル型パワーＭＯＳＦＥＴの構造に準じたＩＧＢＴの負荷
短絡時における電流経路と最大発熱点の位置を概念的に
示した図である。
ル型パワーＭＯＳＦＥＴの構造に準じたＩＧＢＴの負荷
短絡時における電流経路と最大発熱点の位置を概念的に
示した図である。
【図８】 本発明の第２の実施の形態に係るＮチャネル
型ＩＧＢＴの負荷短絡時における電流経路と最大発熱点
の位置を概念的に示した図である。
型ＩＧＢＴの負荷短絡時における電流経路と最大発熱点
の位置を概念的に示した図である。
【図９】 本発明の縦型ＭＯＳ半導体装置の製造工程を
説明する図である。
説明する図である。
【図１０】 本発明の縦型ＭＯＳ半導体装置の製造工程
を説明する図である。
を説明する図である。
【図１１】 本発明の縦型ＭＯＳ半導体装置の製造工程
を説明する図である。
を説明する図である。
【図１２】 本発明の縦型ＭＯＳ半導体装置の製造工程
を説明する図である。
を説明する図である。
【図１３】 本発明の縦型ＭＯＳ半導体装置の製造工程
を説明する図である。
を説明する図である。
【図１４】 本発明の縦型ＭＯＳ半導体装置の製造工程
を説明する図である。
を説明する図である。
【図１５】 本発明の縦型ＭＯＳ半導体装置の製造工程
を説明する図である。
を説明する図である。
１ Ｎ−型エピタキシャル層
２ ドレイン領域
３ ゲート絶縁膜
３ａ ゲート絶縁膜の薄い部分
３ｂ ゲート絶縁膜の厚い部分
３ｃ ゲート絶縁膜のさらに厚い部分
３ｄ ゲート絶縁膜の段差部分
４ Ｐ型ボディ領域
５ Ｎ＋型ソース領域
６ チャネル部
７ ゲート電極
８ 層間絶縁膜
９ ソース電極
１０ ドレイン電極
１１、２１ Ｎ型拡散領域
１２、２２ Ｐ型拡散領域
１３ Ｎ型バッファ層
１４ 薄い酸化膜
３１ １次酸化膜
３２ ２次酸化膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６５８Ｇ
Claims (7)
- 【請求項１】 第１導電型の半導体部分と、前記半導体
部分の一面側に設けられたドレイン領域と、前記半導体
部分の他面側に設けられた複数の第2導電型の第1の半導
体領域と、互いに対向する前記第1の半導体領域間の前
記半導体部分の他面側に前記第1の半導体領域と接して
設けられた第1導電型の第2の半導体領域と、該第2の半
導体領域内に設けられた第2導電型のボディ領域と、該
ボディ領域内に設けられた第1導電型のソース領域と、
前記第1の半導体領域、前記第2の半導体領域、前記ボデ
ィ領域及び前記ソース領域の表面上に形成され前記第1
の半導体領域の略上部では厚い部分を有するゲート絶縁
膜と、該ゲート絶縁膜上に設けられたゲート電極と、前
記ボディ領域及び前記ソース領域と電気的に接続して設
けられたソース電極と、前記ドレイン領域と電気的に接
続して設けられたドレイン電極とを有することを特徴と
する縦型ＭＯＳ半導体装置。 - 【請求項２】 前記第1の半導体領域の深さが前記第2の
半導体領域の深さと同等以上であることを特徴とする請
求項1記載の縦型ＭＯＳ半導体装置。 - 【請求項３】 前記ドレイン領域は第1導電型であるこ
とを特徴とする請求項1又は請求項2のいずれか1項記載
の縦型ＭＯＳ半導体装置。 - 【請求項４】 前記ドレイン領域は第２導電型であるこ
とを特徴とする請求項1又は請求項2のいずれか1項記載
の縦型ＭＯＳ半導体装置。 - 【請求項５】 第1導電型の半導体部分がその一面側に
ドレイン領域を有する構造と成す工程と、前記半導体部
分の他面側に第1の絶縁膜を形成する工程と、前記第1の
絶縁膜に複数の開口部を形成する工程と、前記開口部を
介して前記半導体部分に第2導電型の不純物を導入し、
第2導電型の複数の第1の半導体領域を形成する工程と、
少なくとも前記第1の半導体領域上に第2の絶縁膜を形成
する工程と、前記第1及び前記第2の絶縁膜を選択除去し
て前記第1の半導体領域の略上部の所定の位置に厚いゲ
ート絶縁膜を残存形成するエッチング工程と、前記厚い
ゲート絶縁膜をマスクとして前記半導体部分に第1導電
型の不純物を導入し、前記第1の半導体領域と接する第1
導電型の第2の半導体領域を形成する工程と、前記厚い
ゲート絶縁膜と連続する薄いゲート絶縁膜を形成する工
程と、前記厚いゲート絶縁膜及び前記薄いゲート絶縁膜
の上にゲート電極を形成する工程と、前記ゲート電極を
マスクとして前記第2の半導体領域内に第2導電型の不純
物を導入し、第2導電型のボディ領域を形成する工程
と、前記ゲート電極を選択マスクとして前記ボディ領域
内に第1導電型の不純物を導入し、第1導電型のソース領
域を形成する工程と、前記ボディ領域及び前記ソース領
域と電気的に接続するソース電極を形成する工程と、前
記ドレイン領域と電気的に接続するドレイン電極を形成
する工程とを有することを特徴とする縦型ＭＯＳ半導体
装置の製造方法。 - 【請求項６】 前記エッチング工程はウェットエッチン
グを利用することを特徴とする請求項５記載の縦型ＭＯ
Ｓ半導体装置の製造方法。 - 【請求項７】 前記第2の半導体領域を形成する工程の
第1導電型の不純物の導入は、前記薄いゲート絶縁膜の
形成前に除去される別の薄い絶縁膜を通して行なわれる
ことを特徴とする請求項５又は請求項６のいずれか1項
記載の縦型ＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001373593A JP2003174164A (ja) | 2001-12-07 | 2001-12-07 | 縦型ｍｏｓ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001373593A JP2003174164A (ja) | 2001-12-07 | 2001-12-07 | 縦型ｍｏｓ半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003174164A true JP2003174164A (ja) | 2003-06-20 |
Family
ID=19182287
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001373593A Pending JP2003174164A (ja) | 2001-12-07 | 2001-12-07 | 縦型ｍｏｓ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003174164A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003273359A (ja) * | 2002-03-15 | 2003-09-26 | Toshiba Corp | 高耐圧半導体装置 |
| JP2015015493A (ja) * | 2014-09-12 | 2015-01-22 | ローム株式会社 | 半導体装置 |
| CN106601799A (zh) * | 2015-10-20 | 2017-04-26 | 上海联星电子有限公司 | 压接式igbt器件 |
| CN109244126A (zh) * | 2018-08-30 | 2019-01-18 | 中国科学院微电子研究所 | 一种绝缘栅双极晶体管及其制作方法 |
| US10727318B2 (en) | 2010-03-30 | 2020-07-28 | Rohm Co., Ltd. | Semiconductor device VDMOS having a gate insulating film having a high dielectric constant portion contacting the drift region for relaxing an electric field generated in the gate insulating film |
-
2001
- 2001-12-07 JP JP2001373593A patent/JP2003174164A/ja active Pending
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|---|---|---|---|---|
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