JPH05114606A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
- Publication number
- JPH05114606A JPH05114606A JP27583791A JP27583791A JPH05114606A JP H05114606 A JPH05114606 A JP H05114606A JP 27583791 A JP27583791 A JP 27583791A JP 27583791 A JP27583791 A JP 27583791A JP H05114606 A JPH05114606 A JP H05114606A
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- JP
- Japan
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- region
- layer
- conductivity type
- electrode
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- Pending
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Abstract
(57)【要約】
【目的】スイッチングを高めるために重金属拡散、電子
線照射によってライフタイム制御を行うと、リーク電流
の増加、スレッシュホルド電圧の変化あるいはスマトパ
ワーデバイスでのロジック部への影響の問題があるの
で、ライフタイム制御を行わないでスイッチング速度を
高める。 【構成】ライフタイム制御はしないで、バッファ層の比
抵抗を0.１Ωcm未満とすることにより、導通時に高抵抗
層へ注入される少数キャリアの量を抑制してターンオフ
動作時の残留キャリアを少なくすることによってそのス
イッチング速度とオン電圧のトレードオフ関係を改善す
る。
線照射によってライフタイム制御を行うと、リーク電流
の増加、スレッシュホルド電圧の変化あるいはスマトパ
ワーデバイスでのロジック部への影響の問題があるの
で、ライフタイム制御を行わないでスイッチング速度を
高める。 【構成】ライフタイム制御はしないで、バッファ層の比
抵抗を0.１Ωcm未満とすることにより、導通時に高抵抗
層へ注入される少数キャリアの量を抑制してターンオフ
動作時の残留キャリアを少なくすることによってそのス
イッチング速度とオン電圧のトレードオフ関係を改善す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に設けら
れたＭＯＳ構造によりベース電流が制御される絶縁ゲー
ト型バイポーラトランジスタ (以下ＩＧＢＴと略す) に
関する。
れたＭＯＳ構造によりベース電流が制御される絶縁ゲー
ト型バイポーラトランジスタ (以下ＩＧＢＴと略す) に
関する。
【０００２】
【従来の技術】ＩＧＢＴは、高速性と低オン抵抗とを兼
ね備えた電力用スイッチング素子として利用が広がりつ
つあり、縦型ＩＧＢＴ、スマトパワーＩＧＢＴなどが開
発されている。図２は縦型ＩＧＢＴの構造を示し、ｎ-
ドレイン層１の下側にはｎ+ バッファ層２を介してｐ+
層３が形成され、上側の表面層内にはｐ- ベース層４、
さらにその表面層内ｎ+ ソース層５がそれぞれ選択的に
形成されており、またｐ - ベース層４の中央部にそれよ
り深いｐ+ ウエル層６が形成されている。そして、ｐ-
ベース層４のｎ- 層１とｎ+ 層５にはさまれた部分７に
チャネルを形成するために、その上まで延びるゲート電
極８がゲート酸化膜９を介して設けられている。主電極
としては、ｐ+ 層３にドレイン電極11が接触し、絶縁層
９に明けられた窓でｎ+ ソース層およびｐ+ ウエル層６
に共通にソース電極12が接触している。このＩＧＢＴの
ソース電極12を接地し、ゲート電極８およびドレイン電
極11に正の電圧を印加すると、ゲート電極８の下のｐ+
層４の領域が反転して電子のチャネルが形成される。従
って、ｎ- ドレイン層１がアース電位に接続された形と
なり、ｐ+ 層３からバッファ層２を介して正孔電流が注
入される。つまり、高抵抗層領域であるｎ- 層１に少数
キャリアである正孔の注入がおこる。この少数キャリア
の注入は、電荷中性条件を満たすために多数キャリアで
ある電子の濃度をひきあげ、このｎ- 層１の抵抗を大幅
に低減させる。いわゆる伝導度変調効果によってオン抵
抗が十分低い素子となる。
ね備えた電力用スイッチング素子として利用が広がりつ
つあり、縦型ＩＧＢＴ、スマトパワーＩＧＢＴなどが開
発されている。図２は縦型ＩＧＢＴの構造を示し、ｎ-
ドレイン層１の下側にはｎ+ バッファ層２を介してｐ+
層３が形成され、上側の表面層内にはｐ- ベース層４、
さらにその表面層内ｎ+ ソース層５がそれぞれ選択的に
形成されており、またｐ - ベース層４の中央部にそれよ
り深いｐ+ ウエル層６が形成されている。そして、ｐ-
ベース層４のｎ- 層１とｎ+ 層５にはさまれた部分７に
チャネルを形成するために、その上まで延びるゲート電
極８がゲート酸化膜９を介して設けられている。主電極
としては、ｐ+ 層３にドレイン電極11が接触し、絶縁層
９に明けられた窓でｎ+ ソース層およびｐ+ ウエル層６
に共通にソース電極12が接触している。このＩＧＢＴの
ソース電極12を接地し、ゲート電極８およびドレイン電
極11に正の電圧を印加すると、ゲート電極８の下のｐ+
層４の領域が反転して電子のチャネルが形成される。従
って、ｎ- ドレイン層１がアース電位に接続された形と
なり、ｐ+ 層３からバッファ層２を介して正孔電流が注
入される。つまり、高抵抗層領域であるｎ- 層１に少数
キャリアである正孔の注入がおこる。この少数キャリア
の注入は、電荷中性条件を満たすために多数キャリアで
ある電子の濃度をひきあげ、このｎ- 層１の抵抗を大幅
に低減させる。いわゆる伝導度変調効果によってオン抵
抗が十分低い素子となる。
【０００３】このようなＩＧＢＴには、ｐ型のベース層
４およびウエル層６、ｎ型のドレイン層１およびバッフ
ァ層２、そしてｐ+ 層３からなるｐｎｐ型バイポーラト
ランジスタが存在する。ＩＧＢＴのターンオフスピード
は、ｐｎｐ型バイポーラトランジスタのベースに相当す
る比較的厚いドレイン層１に残留する少数キャリアの正
孔の削減時間によって決定され、一般に数μsec と遅
い。従って、ＩＧＢＴのターンオフスピードを速くする
目的から、重金属拡散や電子線照射といった方法による
ライフタイム制御が行われる。
４およびウエル層６、ｎ型のドレイン層１およびバッフ
ァ層２、そしてｐ+ 層３からなるｐｎｐ型バイポーラト
ランジスタが存在する。ＩＧＢＴのターンオフスピード
は、ｐｎｐ型バイポーラトランジスタのベースに相当す
る比較的厚いドレイン層１に残留する少数キャリアの正
孔の削減時間によって決定され、一般に数μsec と遅
い。従って、ＩＧＢＴのターンオフスピードを速くする
目的から、重金属拡散や電子線照射といった方法による
ライフタイム制御が行われる。
【０００４】
【発明が解決しようとする課題】しかし、重金属拡散や
電子線照射といったライフタイム制御方法は、適用の仕
方によっては電気特性上好ましくない場合がある。すな
わち、図２のＩＧＢＴのソース電極12とドレイン電極11
の間に発生するリーク電流は、重金属拡散によって数百
nAから十数μAに増え、そして高温では十数mAに達して
素子が破壊する場合がある。また、電子線照射はゲート
絶縁膜中に固定電荷を発生させるので、スレッシュホル
ド電圧が変動するという信頼性に関する問題が発生す
る。さらに、ＩＧＢＴをスマートパワーデバイスに応用
する場合、ライフタイム制御プロセスがライフタイム制
御を必要としないロジック部にもおよび、設計通りのロ
ジック動作が望めない。
電子線照射といったライフタイム制御方法は、適用の仕
方によっては電気特性上好ましくない場合がある。すな
わち、図２のＩＧＢＴのソース電極12とドレイン電極11
の間に発生するリーク電流は、重金属拡散によって数百
nAから十数μAに増え、そして高温では十数mAに達して
素子が破壊する場合がある。また、電子線照射はゲート
絶縁膜中に固定電荷を発生させるので、スレッシュホル
ド電圧が変動するという信頼性に関する問題が発生す
る。さらに、ＩＧＢＴをスマートパワーデバイスに応用
する場合、ライフタイム制御プロセスがライフタイム制
御を必要としないロジック部にもおよび、設計通りのロ
ジック動作が望めない。
【０００５】本発明の目的は、ライフタイム制御を行わ
ずにターンオフ速度を速くしたＩＧＢＴを提供すること
にある。
ずにターンオフ速度を速くしたＩＧＢＴを提供すること
にある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電型の第一領域の一側に第一導
電型の高不純物濃度の第二領域を介して第二導電型の第
三領域が隣接し、第一領域の他側の表面層内に第二導電
型の第四領域が、その第四領域の表面層内に第一導電型
の第五領域がそれぞれ選択的に形成される半導体素体の
第四領域の、第一領域および第三領域にはさまれた部分
をチャネル形成領域としてその上にゲート絶縁膜を介し
てゲート電極が設けられるＩＧＢＴにおいて、第二領域
の厚さが12μｍ以下でその比抵抗が0.１Ωcm未満であっ
て半導体基体にライフタイム制御を施されないものとす
る。そして、第一領域および第二領域が第三領域を基板
としてのエピタキシャル成長で形成された層であること
が有効である。またこの半導体装置が、第一主電極が第
三領域に接触し、第二主電極がゲート電極と絶縁されて
第四領域および第五領域に共通に接触する縦型ＩＧＢＴ
であることが有効である。
めに、本発明は、第一導電型の第一領域の一側に第一導
電型の高不純物濃度の第二領域を介して第二導電型の第
三領域が隣接し、第一領域の他側の表面層内に第二導電
型の第四領域が、その第四領域の表面層内に第一導電型
の第五領域がそれぞれ選択的に形成される半導体素体の
第四領域の、第一領域および第三領域にはさまれた部分
をチャネル形成領域としてその上にゲート絶縁膜を介し
てゲート電極が設けられるＩＧＢＴにおいて、第二領域
の厚さが12μｍ以下でその比抵抗が0.１Ωcm未満であっ
て半導体基体にライフタイム制御を施されないものとす
る。そして、第一領域および第二領域が第三領域を基板
としてのエピタキシャル成長で形成された層であること
が有効である。またこの半導体装置が、第一主電極が第
三領域に接触し、第二主電極がゲート電極と絶縁されて
第四領域および第五領域に共通に接触する縦型ＩＧＢＴ
であることが有効である。
【０００７】
【作用】バッファ層である第一導電型の第二領域を0.１
Ωcm以下の低比抵抗にすることで、導通時に第二導電型
の第三領域から第一導電型の第一領域へ注入される少数
キャリアの量が抑制される。従って、ターンオフ動作に
おいて第一領域に残留する少数キャリアの量が減少する
ためその削減時間が短くなり、ＩＧＢＴのターンオフ速
度が速くなる。また第二領域の厚さを12μｍ以下に薄く
すると、ＩＧＢＴのターンオフ速度とオン電圧のトレー
ドオフ関係が改善され、ライフタイム制御も行わずにト
レードオフ特性が向上する。
Ωcm以下の低比抵抗にすることで、導通時に第二導電型
の第三領域から第一導電型の第一領域へ注入される少数
キャリアの量が抑制される。従って、ターンオフ動作に
おいて第一領域に残留する少数キャリアの量が減少する
ためその削減時間が短くなり、ＩＧＢＴのターンオフ速
度が速くなる。また第二領域の厚さを12μｍ以下に薄く
すると、ＩＧＢＴのターンオフ速度とオン電圧のトレー
ドオフ関係が改善され、ライフタイム制御も行わずにト
レードオフ特性が向上する。
【０００８】
【実施例】図１は本発明の一実施例のＩＧＢＴの断面を
示し、図２と共通の部分には同一の符号が付されてい
る。このＩＧＢＴは次のようにして作製される。まず、
第三領域に相当するｐ+ 基板３の表面にエピタキシャル
成長法で厚さ12μｍ以下、比抵抗0.１Ωcm未満のバッフ
ァ層(第二領域) および厚さ150 μｍ以下の高比抵抗の
ｎ- 層 (第一領域) を積層する。次いでｎ- 層１の表面
側に高不純物濃度のｐ + ウエル層６を拡散により形成す
る。次に、ｎ- 層１の表面に酸化膜を介して多結晶シリ
コン層を堆積し、フォトリソグラフィによってゲート電
極８およびゲート酸化膜９をパターニングする。このゲ
ート電極８をマスクにしてのイオン注入、拡散によりｐ
- ベース層 (第四領域) およびｎ+ ソース層５ (第五領
域) を形成する。そのあと、表面を絶縁膜10で覆い、窓
開けを行ってｐ+ 層６およびｎ+層５に接触するソース
電極12を、また裏面側でｐ+ 基板３に接触するドレイン
電極11を形成する。
示し、図２と共通の部分には同一の符号が付されてい
る。このＩＧＢＴは次のようにして作製される。まず、
第三領域に相当するｐ+ 基板３の表面にエピタキシャル
成長法で厚さ12μｍ以下、比抵抗0.１Ωcm未満のバッフ
ァ層(第二領域) および厚さ150 μｍ以下の高比抵抗の
ｎ- 層 (第一領域) を積層する。次いでｎ- 層１の表面
側に高不純物濃度のｐ + ウエル層６を拡散により形成す
る。次に、ｎ- 層１の表面に酸化膜を介して多結晶シリ
コン層を堆積し、フォトリソグラフィによってゲート電
極８およびゲート酸化膜９をパターニングする。このゲ
ート電極８をマスクにしてのイオン注入、拡散によりｐ
- ベース層 (第四領域) およびｎ+ ソース層５ (第五領
域) を形成する。そのあと、表面を絶縁膜10で覆い、窓
開けを行ってｐ+ 層６およびｎ+層５に接触するソース
電極12を、また裏面側でｐ+ 基板３に接触するドレイン
電極11を形成する。
【０００９】図３に、バッファ層の厚さが20μｍ、比抵
抗が0.１Ωcmでライフタイム制御によりターンオフ速度
を調整した場合のオン電圧とのトレードオフ曲線31と、
バッファ層２の厚さが10μｍでライフタイム制御を行わ
ず、バッファ層２の比抵抗を0.05Ωcmから0.08Ωcmの範
囲で変えることによりターンオフ速度を調整した場合の
オン電圧とのトレードオフ曲線32を示し、本発明により
トレードオフ特性が向上していることがわかる。
抗が0.１Ωcmでライフタイム制御によりターンオフ速度
を調整した場合のオン電圧とのトレードオフ曲線31と、
バッファ層２の厚さが10μｍでライフタイム制御を行わ
ず、バッファ層２の比抵抗を0.05Ωcmから0.08Ωcmの範
囲で変えることによりターンオフ速度を調整した場合の
オン電圧とのトレードオフ曲線32を示し、本発明により
トレードオフ特性が向上していることがわかる。
【００１０】
【発明の効果】本発明によれば、第一導電型で高比抵抗
のドレイン層とドレイン電極の接触する第二導電型の層
の間のバッファ層を低比抵抗にすることでターンオフ速
度を速くし、バッファ層の厚さを薄くすることでターン
オフ速度とオン電圧のトレードオフ関係を改善すること
ができた。この際、ライフタイム制御を行わないので、
リーク電流の増加、スレッシュホルド電圧の変動あるい
はスマートパワーデバイスの場合のロジック動作への影
響等の問題がない高速スイッチング動作のＩＧＢＴを得
ることができた。
のドレイン層とドレイン電極の接触する第二導電型の層
の間のバッファ層を低比抵抗にすることでターンオフ速
度を速くし、バッファ層の厚さを薄くすることでターン
オフ速度とオン電圧のトレードオフ関係を改善すること
ができた。この際、ライフタイム制御を行わないので、
リーク電流の増加、スレッシュホルド電圧の変動あるい
はスマートパワーデバイスの場合のロジック動作への影
響等の問題がない高速スイッチング動作のＩＧＢＴを得
ることができた。
【図１】本発明の一実施例のＩＧＢＴの断面図
【図２】従来のＩＧＢＴの断面図
【図３】本発明の実施例および従来例のＩＧＢＴのター
ンオフ速度とオン電圧のトレードオフ曲線図
ンオフ速度とオン電圧のトレードオフ曲線図
１ ｎ- ドレイン層 (第一領域) ２ ｎ+ バッファ層 (第二領域) ３ ｐ+ 層 (第三領域) ４ ｐ- ベース層 (第四領域) ５ ｎ+ ソース層 (第五領域) ７ チャネル形成領域 ８ ゲート電極 ９ ゲート酸化膜 １１ ドレイン電極 １２ ソース電極
Claims (3)
- 【請求項１】第一導電型の第一領域の一側に第一導電型
の高不純物濃度の第二領域を介して第二導電型の第三領
域が隣接し、第一領域の他側の表面層内に第二導電型の
第四領域が、その第四領域の表面層内に第一導電型の第
五領域がそれぞれ選択的に形成される半導体素体の第四
領域の、第一領域および第三領域にはさまれた部分をチ
ャネル形成領域としてその上にゲート絶縁膜を介してゲ
ート電極が設けられるものにおいて、第二領域の厚さが
12μｍ以下でその比抵抗が0.１Ωcm未満であって半導体
基体にライフタイム制御が施されないことを特徴とする
絶縁ゲート型バイポーラトランジスタ。 - 【請求項２】第一領域および第二領域が第三領域を基板
としてのエピタキシャル成長で形成された請求項１記載
の絶縁ゲート型バイポーラトランジスタ。 - 【請求項３】第一主電極が第三領域に接触し、第二主電
極が第四領域および第五領域に共通に接触する縦型絶縁
ゲート型バイポーラトランジスタである請求項１あるい
は２記載の絶縁ゲート型バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27583791A JPH05114606A (ja) | 1991-10-24 | 1991-10-24 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27583791A JPH05114606A (ja) | 1991-10-24 | 1991-10-24 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114606A true JPH05114606A (ja) | 1993-05-07 |
Family
ID=17561126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27583791A Pending JPH05114606A (ja) | 1991-10-24 | 1991-10-24 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114606A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012036247A1 (ja) * | 2010-09-17 | 2012-03-22 | 富士電機株式会社 | 半導体装置 |
| CN116453982A (zh) * | 2023-06-16 | 2023-07-18 | 合肥中恒微半导体有限公司 | 一种绝缘栅双极晶体管生产控制***及方法 |
-
1991
- 1991-10-24 JP JP27583791A patent/JPH05114606A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012036247A1 (ja) * | 2010-09-17 | 2012-03-22 | 富士電機株式会社 | 半導体装置 |
| JP5716749B2 (ja) * | 2010-09-17 | 2015-05-13 | 富士電機株式会社 | 半導体装置 |
| US9035351B2 (en) | 2010-09-17 | 2015-05-19 | Fuji Electric Co., Ltd. | Semiconductor device |
| CN116453982A (zh) * | 2023-06-16 | 2023-07-18 | 合肥中恒微半导体有限公司 | 一种绝缘栅双极晶体管生产控制***及方法 |
| CN116453982B (zh) * | 2023-06-16 | 2023-09-05 | 合肥中恒微半导体有限公司 | 一种绝缘栅双极晶体管生产控制***及方法 |
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