JP5036234B2 - 半導体装置 - Google Patents
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Description
該ゲート電極層は、第2の半導体層領域表面にリング状に形成されるゲート電極と、第3の半導体層領域の凸部の間の領域に配置されて前記ゲートに接続されるゲート電極取り出し配線とを備える。第2の電極はゲート電極取り出し配線の配置領域において分離される構造を備える。
図1は、この発明の実施の形態1に従う横型nチャネルIGBTの平面レイアウトを概略的に示す図である。図1においては、絶縁膜、配線および電極等は示さず、また、この発明の特徴の1つである高濃度半導体領域も示していない。
図9は、この発明の実施の形態1の変更例1のIGBTの平面レイアウトを概略的に示す図である。図9においても、絶縁膜、電極および配線は記載していない。この図9に示す平面レイアウトは、図1に示すIGBT1の平面レイアウトと、以下の点でその構成が異なる。すなわち、p型ベース層5内に、n+エミッタ層6下部に、高濃度のp+層35がリング状に、エミッタ層6の凸部6bの先端部と外周が整列するように設けられる。この図9に示す平面レイアウトの他の構成は、図1に示す平面レイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図12および図13は、この発明の実施の形態1の変更例2に従うIGBTのエミッタ領域部の断面構造を概略的に示す図である。図12に示す断面構造は、図9に示す線L10−L10に沿った断面構造に対応する。図12に示すIGBTにおいては、n+エミッタ層6は、これまでと同様、円形状に形成される本体部6aと、コレクタ層から遠ざかる方向に突出する凸部6bとを含む。このn+エミッタ層6下部に、ほぼ同じ大きさで、p+層40が設けられる。この図12に示す断面構造は、図10に示す断面構造と他の構成は同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図14および図15は、この発明の実施の形態1の変更例3に従うIGBTのエミッタ領域部の断面構造を概略的に示す図である。図14に示す断面構造は、図9に示す平面レイアウトの線L10−L10に沿った断面構造に相当し、図15に示す断面構造は、図9に示す平面レイアウトの線L11−L11に沿った断面構造に対応する。
図16は、この発明の実施の形態2に従うIGBTの平面レイアウトを概略的に示す図である。この図16においても、図面を簡略化するために、絶縁膜、電極配線およびベース層内の高濃度p型層は示していない。
図19および図20は、この発明の実施の形態2の変更例1に従うIGBTのエミッタ領域部の断面構造を概略的に示す図である。図19に示す断面構造は、図16に示す線L17−L17に沿った断面構造に対応し、図20に示す断面構造は、図16に示す線L18−L18に沿った断面構造に対応する。図19に示す構造において、単位n+エミッタ層60下部に、p+層62が形成される。このp+層62は、単位エミッタ層60よりも半径方向の長さが短くされ、外周部が単位エミッタ層60の外周部に整列して配置される。従って、この領域においては、エミッタ電極21は、単位エミッタ層60およびp型ベース層5に電気的に接続される。
図21および図22は、この発明の実施の形態2の変更例2のIGBTのエミッタ領域の断面構造を概略的に示す図である。図21および図22に示す変更例2の構成においても、その平面レイアウトは、図16に示すIGBTの平面レイアウトと同じであり、単位エミッタ層60が、互いに間をおいて円周方向に沿って所定のピッチで配置される。
図23および図24は、この発明の実施の形態2の変更例3に従うIGBTのエミッタ領域近傍の断面構造を概略的に示す図である。この図23および図24に示す変更例3のIGBTの平面レイアウトは、先の図16に示す構成と同じであり、エミッタ層として、単位n+エミッタ層60が、IGBTのpベース層5内において分離して配置される。
図25は、この発明の実施の形態3に従うIGBTの平面レイアウトを概略的に示す図である。この図25に示す平面レイアウトにおいても、図面を簡略化するため、絶縁膜、電極および配線は示していない。
図28および図29は、本発明の実施の形態3の変更例1に従うIGBTのエミッタ領域部分の断面構造を概略的に示す図である。この実施の形態3の変更例1のIGBTの平面レイアウトは、図25に示す構成と同様である。図28に示す断面構造は、図25に示す線L26−L26に沿った断面構造に対応し、図29に示す断面構造は、図25に示す線L27−L27に沿った断面構造に対応する。
図30および図31は、この発明の実施の形態3の変更例2に従うIGBTのエミッタ領域部の断面構造を概略的に示す図である。この変更例2の構成においても、n+エミッタ層6は、図25に示す平面レイアウトと同様、本体部6aと、凸部6bを含む。図30に示す断面構造は、図25に示すL26−L26に沿った断面構造に対応し、図31に示す構造は、図25に示す線L27−L27に沿った断面構造に対応する。
図32および図33は、この発明の実施の形態3の変更例3に従うIGBTのエミッタ領域部の断面構造を概略的に示す図である。この図32に示す断面構造は、図25に示す平面レイアウトの線L26−L26に沿った断面構造に対応し、図33に示す断面構造は、図25に示す線L27−L27に沿った断面構造に対応する。
図34は、この発明の実施の形態4に従うIGBTの平面レイアウトを概略的に示す図である。この図34においても、電極および配線および絶縁層は示していない。この図34に示す平面レイアウトは、図16に示す平面レイアウトと以下の点でその構成が異なる。すなわち、n−層4の周辺部に形成されるベース層領域80において、高濃度のp+層が、pベース層よりも深く形成される。エミッタ層は、互いに分離される単位エミッタ層60により実現される。この単位エミッタ層60の幅aとピッチbは、先の実施の形態2に示すIGBTの場合と同様の関係を満たす。
図37および図38は、この発明の実施の形態4に従うIGBTの変更例1のエミッタ領域の断面構造を概略的に示す図である。図37に示す断面構造は、図34に示す線L35−L35に沿った断面構造に対応し、図38に示す断面構造は、図34に示す線L36−L36に沿った断面構造に対応する。
図39および図40は、この発明の実施の形態4に従うIGBTの変更例2のエミッタ領域部の断面構造を概略的に示す図である。この図39および図40は、図37および図38に示す断面構造と、以下の点でその構成が異なる。すなわち、p+層85Bが、単位n+エミッタ層60とその半径方向において幅がほぼ同じに形成されて、図39に示す領域においてそれらの内周部および外周部が整列して配置される。これらの図39および図40に示す構造の他の構成要素は、図37および図38に示す構造の構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図41および図42は、この発明の実施の形態4に従うIGBTの変更例3のエミッタ領域部の断面構造を概略的に示す図である。これらの図41および図42に示す断面構造は、以下の点で、図37から図40に示す断面構造とその構成が異なる。すなわちpベース層pベース層82およびよりも深く形成される高濃度p+層85Cは、単位n+エミッタ層60と離れて形成され、このp型ベース層82、86内の埋込層としてかつp型ベース層82、86よりも深く形成される。したがって、pベース層領域80においてpベース層82および86が、このp+層85Cの表面部において連結される。特に、単位n+エミッタ層60が形成されていない領域(図42参照)においては、単に、pベース層82、86下部に、p+層85Cが埋込不純物領域として設けられる。エミッタ電極がこの領域においてp型ベース層82、86と電気的に接続される。
図43は、この発明の実施の形態5に従う横型MOSFETの平面レイアウトを概略的に示す図である。この図43においても、図面を簡略化するために、電極、絶縁膜および電極配線は示していない。
図45は、この発明の実施の形態6に従うIGBTの平面レイアウトを概略的に示す図である。IGBTにおいては、大電流を駆動するために、複数のセルが整列して配置される。図45においては、IGBTセル150a−150cを代表的に示す。これらのセル150a150cは各々、円形形状を有し、中央部に形成されるp+コレクタ層2と、このコレクタ層2を囲むように刑されるnバッファ層3と、nバッファ層3を囲むようにされるn−ドリフト層4と、このn−ドリフト層4の外周に沿って形成されるpベース層5を含む。このpベース層5領域内に、n+エミッタ層6が形成される。このn+エミッタ層6は、図45に示すレイアウトにおいては、凸部6bと、連続的に円形状に形成される本体部6aを含む。この本体部6aの内周部のpベース層領域5においてチャネル形成領域8が形成される。pベース層5を、これらのセル150a−150cそれぞれにおいて隣接して配置する。なお、この図45に示す平面レイアウトにおいて、先の実施の形態1から5と同様、電極配線、絶縁膜およびベース層に配置される高濃度p+層は示していない。この高濃度のp+層は、先の実施の形態1からと同様、n+エミッタ層6下方にpベース層5よりも高濃度に形成されてもよく、pベース層5よりも深く形成されてもよい。
図46は、この発明の実施の形態6に従ったIGBTの平面レイアウトの変更例を示す図である。図46に示す平面レイアウトは、図45に示す平面レイアウトと以下の点でその構成が異なる。すなわち、単位セル150d−150fが整列して配置され、それぞれのpベース層領域5が隣接セル間で互いに共有される。したがって、図45に示す平面レイアウトの配置面積よりも、これらのセル150d−150fの配置面積をより低減することができる。
したがって、この隣接セル(150dおよび150e)のp+コレクタ層2の中心間の距離が、3・rよりも小さければ、次の関係式が得られる。
上述の関係式は、隣接セルのチャネル形成領域間の距離を、rよりも小さくすることにより、実現される。チャネル形成領域は、セル外周部のベース層領域に形成されており、この条件は、容易に満たされる。
図51は、この発明の実施の形態7に従う半導体装置(横型nチャネルIGBT)の断面構造を概略的に示す図である。この図51に示すIGBTの平面(表面)レイアウトは、図1に示すIGBTの平面レイアウトと実質的に同じである。この図51に示すIGBTにおいては、n−層4と半導体基板300の間に、埋込絶縁膜310が設けられる。この半導体基板300は、n−層4と分離されているため、p型およびn型のいずれの導電型であってもよい。
Claims (3)
- 半導体基板と、
前記半導体基板表面上に形成される半導体領域と、
前記半導体領域表面に設けられて第1の電極に結合される第1の半導体層領域と、
前記半導体領域に前記第1半導体層領域から離れてかつ前記第1半導体層領域を囲むように配置されるリング形状の前記半導体領域と導電型の異なる第2の半導体層領域と、
前記第2の半導体層領域内に設けられ、リング状の形状を有する本体部と、前記本体部に隣接されて前記第1半導体層領域から遠ざかる方向に延在して第2の電極と結合されるとともに、所定の間隔で配置される各々が前記所定の間隔よりも小さな幅を有する複数の凸部領域とを有する前記第2半導体層領域と異なる導電型の第3の半導体層領域と、
前記第2の半導体層領域において前記第3半導体層領域の少なくとも下方に配置されて、前記第2の半導体層領域よりも高濃度の前記第2の半導体層領域と同一導電型の高濃度半導体層と、
前記第2の半導体層領域表面に前記第1の半導体層領域と前記第3の半導体層領域との間での電荷転送のためのチャネルを形成するゲート電極層とを備え、
前記ゲート電極層は、前記第2の半導体層領域表面にリング状に形成されるゲート電極と、前記第3の半導体層領域の前記凸部の間の領域に配置されて前記ゲート電極に接続されるゲート電極取り出し配線とを備え、前記第2の電極は前記ゲート電極取り出し配線の配置領域において分離される構造を備える、半導体装置。 - 前記高濃度半導体層は、前記第2の半導体層領域よりも深さが深い、請求項1記載の半導体装置。
- 前記半導体領域と前記半導体基板との間に形成される絶縁層をさらに備える、請求項1または2に記載の半導体装置。
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