JP3278534B2 - Ｍｏｓゲート型電力用半導体素子とその駆動方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳ構造により主電
流を制御するＭＯＳゲート型電力用半導体素子とその駆
動方法に関する。

【０００２】

【従来の技術】高耐圧、大電流の電力用素子におけるゲ
ート駆動には、電圧制御型のものと、電流駆動型のもの
とがあるが、前者の方が望ましい。これは電圧制御型の
方が電流駆動型に比べてより小電流でゲート駆動を行な
えるからである。

【０００３】図２９は、従来のＭＯＳゲート型サイリス
タの素子構造を示す断面図である。このサイリスタで
は、高抵抗の第１導電型ベース層７０１の表面にｐ型ベ
ース層７０２が形成され、このｐ型ベース層７０２内に
はｎ型エミッタ層７０３が選択的に形成されている。ま
た、ｎ型ベース層７０１の裏面には高濃度のｐ型エミッ
タ層７０４が形成されている。ｎ型エミッタ層７０３上
にはカソード電極７０５５が、ｐ型エミッタ層７０４上
にはアノード電極７０６が設けられている。

【０００４】ｐ型ベース層７０２内のｎ型エミッタ層７
０３から所定距離離れた位置にはｎ型ドレイン層７０７
が形成されている。このｎ型ドレイン層７０７とｎ型エ
ミッタ層７０３との間のｐ型ベース層７０２上には、ゲ
ート絶縁膜７０９を介してゲート電極７１０が配設され
ている。このゲート電極７１０はターンオフ用であっ
て、このｎ型エミッタ層７０３をソースとするｎチャネ
ルＭＯＳＦＥＴが構成されている。なお、ｎ型ドレイン
層７０７にコンタクトするドレイン電極７０８は、同時
にｐ型ベース層７０２にもコンタクトしており、ｐ型ベ
ース層７０２とｎ型ドレイン層７０７がこのドレイン電
極７０８により短絡している。

【０００５】ターンオン用のゲート電極は図では示され
ていないが、例えば、選択的に拡散形成されるｐ型ベー
ス層７０２の周辺部に、ターンオフ用と同様にＭＯＳ構
造をもって形成される。

【０００６】このような構造のＭＯＳゲート型サイリス
タをターンオフするには、ゲート電極７１０にカソード
に対して正の電圧を印加する。これにより、ゲート電極
７１０の下にｎチャネルが形成され、ｐ型ベース層７０
２から直接ｎ型エミッタ層７０３に流れ込んでいたホー
ル電流の一部が、図に破線で示すようにドレイン電極７
０８から吸い出され、ｎ型ドレイン層７０７を通り、ゲ
ート電極７１０の下のｎチャンネルを通って、ｎ型エミ
ッタ層７０３からカソード電極７０５にバイパスするよ
うになる。このホール電流のバイパスによってやがてｎ
型エミッタ層７０３からｐ型ベース層７０２への電子の
注入が止まり、このサイリスタはターンオフする。

【０００７】しかしながら、この従来構造のＭＯＳゲー
ト型サイリスタにあっては、十分なターンオフ能力が得
られないという問題があった。これは、図２９に破線で
示したホール電流バイパス経路の抵抗に原因がある。

【０００８】すなわち、ホール電流バイパス経路の抵抗
は、主要にはｐ型ベース層７０２の横方向抵抗とＭＯＳ
ゲート電極７１０下のｎチャネルのオン抵抗であり、こ
れらの抵抗とバイパス電流により決る電圧降下が、ｎ型
エミッタ層７０３とｐ型ベース層７０２のビルトイン電
圧以上になると、ｎ型エミッタ層７０３からの電子注入
が止まらないことになる。したがって、アノード電流
（主電流）が大きくなると、ターンオフできなくなって
しまう。

【０００９】図５９は、従来のＭＯＳゲート型電力用半
導体素子（ＭＣＴ）の構造を示す断面図である。（ＩＥ
ＤＭ８９，ｐ．２９７−３００，“Ｄｅｓｉｇｎ Ａｓ
ｐｅｃｔｓ ｏｆ ＭＯＳ Ｃｏｎｔｒｏｌｌｅｄ Ｔ
ｈｙｒｉｓｔｏｒ Ｅｌｅｍｅｎｔｓ”）図中、１００
１は高濃度のｐ型エミッタ層を示しており、このｐ型エ
ミッタ層１００１に接して低濃度のｎ型ベース層１００
２が形成されている。このｎ型ベース層１００２の表面
にはｐ型ベース層１００３が選択的に形成され、このｐ
型ベース層１００３の表面には高濃度のｎ型エミッタ層
１００４が選択的に拡散形成されている。

【００１０】ｐ型エミッタ層１００１にはアノード電極
１００５が、ｎ型エミッタ層１００４にはカソード電極
１００６が設けられている。

【００１１】ｎ型エミッタ層１００４の表面には高濃度
のｐ型ソース層１００７が選択的に形成され、このｐ型
ソース層１００７とｎ型ベース層１００２により挟まれ
た領域のｐ型ベース層１００３およびｎ型エミッタ層１
００４上には、ゲート絶縁膜１０１２を介して、ゲート
電極１０１３が形成されており、領域ＣＨ１をチャネル
領域とするターンオフ用のｐチャネルＭＩＳＦＥＴが構
成されている。

【００１２】ｐ型ソース層１００７はカソード電極１０
０６によってｎエミッタ層１００４と短絡されている。
また、ゲート電極１０１３は、ｎ型エミッタ層１００４
とｐ型ベース層１００３とｎ型ベース層１００２より構
成されるターンオン用のｎチャネルＭＩＳＦＥＴのゲー
ト電極も兼ねている。

【００１３】この素子（ＭＣＴ）の動作は以下の通りで
ある。

【００１４】ターンオン時は、ゲート電極１０１３にカ
ソードに対して正の電圧が印加される。これにより、ゲ
ート電極１０１３下のチャネル領域ＣＨ２が導通状態と
なり、ｎ型エミッタ層１００４からｎ型ベース層１００
２に電子が注入されて、素子がターンオンする。

【００１５】一方、ターンオフ時は、ゲート電極１０１
３に負の電圧が印加される。これにより、ゲート電極１
０１３下のチャネル領域ＣＨ１が導通状態となり、ｐ型
ベース層１００３から直接ｎ型エミッタ層１００４に流
れ込んでいた正孔電流の一部が、ｐ型ソース層１００７
からカソード電極１００６にバイパスするようになる。
この正孔電流のバイパスによってやがてｎ型エミッタ層
１００４からｐ型ベース層１００３への電子注入が止ま
って、素子はターンオフする。

【００１６】しかしながら、このような従来のＭＣＴに
は、十分なターンオフ能力が得られないという問題があ
った。

【００１７】これは以下のような理由による。

【００１８】ターンオフ能力は、ｎ型エミッタ層１００
４とｐ型ベース層１００３よりなるエミッタ接合のｐｎ
接合電位（ビルトイン電圧）によって大きく左右され
る。このため、ターンオフの際に、ｎ型エミッタ層１０
０４直下の正孔バイパス電流による電圧降下がエミッタ
接合電位の０．７Ｖ（シリコンの場合）を越えると、ｎ
型エミッタ層１００４からの電子注入が止まらず、ラッ
チアップ状態のままとなりゲートコントロールが不可能
となって破壊に至る。

【００１９】ここで、比例係数をα、正孔電流バイパス
経路の抵抗をＲp 、ベース・カソード破壊電圧をＶ_BKで
表すと、素子の最大ターンオフ電流Ｉ_TGQMは、 Ｉ_TGQM＝α（Ｖ_BK／Ｒp ） （１） Ｖ_BK＝Ｖ_J ＝０．７（Ｖ） （２） となる。

【００２０】ここで、正孔電流バイパス経路Ｒp は主
に、ｐ型ベース層１００３の横方向抵抗および絶縁ゲー
ト電極１０１３直下のチャネル抵抗であり、これらの抵
抗を低減することによってＩ_TGQMの向上を図ることが可
能である。

【００２１】しかしながら、それらの抵抗はｎ型エミッ
タ層１００４の幅やゲート電極１０１３の幅に依存する
ため、構造の微細化が必須になるが、それは至って困難
である。したがって、従来のＭＣＴでは、十分なターン
オフ能力は得られていなかった。

【００２２】

【発明が解決しようとする課題】上述の如く、従来のＭ
ＯＳゲート型サイリスタにあっては、主電流が大きくな
ると、バイパス経路抵抗とバイパス電流とにより生じる
電圧降下によって、ｎ型エミッタ層からの電子注入が止
まらなくなり、ターンオフできなくなるという問題があ
った。

【００２３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、従来よりもターンオフ
能力に優れたＭＯＳゲート型電力用半導体素子とその駆
動方法を提供することにある。

【００２４】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＭＯＳゲート型電力用半導体素子（請求
項１）は、第１導電型ベース層の表面に直接または間接
的に接する第２導電型エミッタ層と、この第２導電型エ
ミッタ層と反対側の前記ｎベース層の表面に選択的に形
成された第２導電型ベース層と、この第２導電型ベース
層の表面に選択的に形成された第１導電型エミッタ層
と、前記第２導電型ベース層の表面に選択的に形成され
た第１導電型ソース層と、前記第１導電型エミッタ層と
前記第１導電型ソース層との間の前記第２導電型ベース
層の表面に選択的に形成された第１導電型ドレイン層
と、前記第１導電型ベース層と前記第１導電型エミッタ
層とで挟まれた前記第２導電型ベース層上に、第１のゲ
ート絶縁膜を介して配設された第１のゲート電極と、前
記第１導電型ドレイン層と前記第１導電型ソース層とで
挟まれた前記第２導電型ベース層上に、第２のゲート絶
縁膜を介して配設された第２のゲート電極と、前記第２
導電型エミッタ層に設けられた第１の主電極と、前記第
１導電型エミッタ層に設けられた第２の主電極と、前記
第２導電型ベース層および前記第１導電型ドレイン層に
設けられたドレイン電極と、前記第１導電型ソース層に
設けられ、前記第２の主電極と接続されたソース電極と
を備え、前記第１のゲート電極を取り囲むように前記第
１導電型エミッタ層および前記第２の主電極が形成さ
れ、前記第１導電型エミッタ層および前記第２の主電極
を取り囲むように前記第１導電型ドレイン層および前記
ドレイン電極が形成され、前記第１導電型ドレイン層お
よび前記ドレイン電極を取り囲むように前記第２のゲー
ト電極が形成され、前記第２のゲート電極を取り囲むよ
うに前記第１導電型ソース層および前記ソース電極が形
成されていることを特徴とする。

【００２５】本発明の他のＭＯＳゲート型電力用半導体
素子（請求項２）は、第１導電型ベース層と、この第１
導電型ベース層の表面に直接または間接的に接し、第１
の主電極が設けられた第２導電型エミッタ層と、この第
２導電型エミッタ層と反対側の前記第１導電型ベース層
の表面に選択的に形成された第２導電型ベース層と、こ
の第２導電型ベース層の表面に選択的に形成された第１
導電型エミッタ層と、この第１導電型エミッタ層の表面
に選択的に形成され、ソース電極が設けられた第２導電
型ソース層と、この第２導電型ソース層と前記第１導電
型ベース層とで挟まれた前記第２導電型ベース層および
前記第１導電型エミッタ層上に、ゲート絶縁膜を介して
設けられたゲート電極と、前記第１導電型エミッタ層の
表面に選択的に形成され、前記ソース電極に接続する第
２の主電極が設けられた第１導電型抵抗半導体層とを具
備してなることを特徴とする。本発明の他のＭＯＳゲー
ト型電力用半導体素子（請求項３）は、第１導電型ベー
ス層と、この第１導電型ベース層の表面に直接または間
接的に接し、第１の主電極が設けられた第２導電型エミ
ッタ層と、この第２導電型エミッタ層と反対側の前記第
１導電型ベース層の表面に選択的に形成された第２導電
型ベース層と、この第２導電型ベース層の表面に選択的
に形成され、第２の主電極が設けられた第１導電型エミ
ッタ層と、この第１導電型エミッタ層の表面に選択的に
形成され、前記第２の主電極に接続するソース電極が設
けられた第２導電型ソース層と、この第２導電型ソース
層と前記第１導電型ベース層とで挟まれた前記第２導電
型ベース層および前記第１導電型エミッタ層上に、ゲー
ト絶縁膜を介して設けられたゲート電極と、前記第１導
電型ベース層の表面に選択的に形成された第２導電型半
導体層と、この第２導電型半導体層に設けられ、前記第
２の主電極に接続する第１のコンタクト電極と、前記第
２導電型半導体層に設けられ、前記ソース電極に接続す
る第２のコンタクト電極とを具備してなることを特徴と
する。

【００２６】

【作用】本発明（請求項１）によれば、ターンオフの際
に、第２のゲート電極に所定レベルの電圧を印加して、
第２のゲート電極に下部の第２導電型ベース層の表面に
チャネルを形成すれば、第２導電型エミッタ層の多数キ
ャリアと同極性の素子内のキャリアは、第１導電型ベー
ス層、第２導電型ベース層、ドレイン電極、第１導電型
ドレイン層、上記チャネル、第１導電型ソース層、ソー
ス電極というバイパス経路で素子外に排出される。この
ため、従来に比べて、上記バイパス経路における第２導
電型ベース層の横方向抵抗が減少する。

【００２７】更に、第１導電型ドレイン層、第１導電型
ソース層、第２のゲート電極１０等で構成されたＭＯＳ
ＦＥＴは、第１導電型エミッタ層を取り囲むように形成
されているので、そのチャネル幅が従来より広くなり、
ターンオフ時のチャネル抵抗が低減する。

【００２８】したがって、本発明によれば、バイパス経
路の抵抗およびチャネル抵抗を低減でき、ターンオフ特
性を大幅に改善できるようになる。

【００２９】また、本発明（請求項２）によれば、第１
導電型エミッタ層の表面に形成された第１導電型疑似抵
抗半導体層により、第１導電型エミッタ層と第２の主電
極との間に抵抗体が存在することになるので、オン状態
における第１導電型エミッタ層の電位が上昇する。

【００３０】この結果、ターンオフの際には第１導電型
エミッタ層直下の第２導電型ベース層の横方向抵抗と、
同層の多数キャリアと同極性のキャリアのバイパス電流
とによる電圧降下が、第１導電型エミッタ層と第２導電
型ベース層との間のビルトイン電圧を越えても、その越
えたレベルの分が第１導電型疑似抵抗半導体層による電
位上昇以内であれば、第１導電型エミッタ層の多数キャ
リアと同極性のキャリアの注入を止めることができる。

【００３１】したがって、本発明によれば、素子を微細
化しなくても、十分なターンオフ能力が得られるように
なる。

【００３２】また、本発明（請求項３）によれば、第１
導電型エミッタ層、第２の主電極、第１のコンタクト電
極、第２導電型半導体層という経路で、第２導電型エミ
ッタ層の多数キャリアと同極性のキャリアが流れるの
で、オン状態における第１導電型エミッタ層の電位が上
昇する。

【００３３】したがって、本発明によれば、上記本発明
（請求項２）の場合と同様に、素子を微細化しなくて
も、十分なターンオフ能力が得られるようになる。

【００３４】

【実施例】以下、図面を参照しながら実施例を説明す
る。

【００３５】図１は、本発明の第１の実施例に係るＭＯ
Ｓゲート型サイリスタの平面図、図２は、図１のＡ−
Ａ′断面図である。

【００３６】図中、１０１は高抵抗のｎ型ベース層を示
しており、このｎ型ベース層１０１の表面にはｐ型ベー
ス層１０２が選択的に形成されている。このｐ型ベース
層１０２の表面には高濃度のｎ型エミッタ層１０３が選
択的に形成されている。

【００３７】このｎ型エミッタ層１０３とｎ型ベース層
１０１との間のｐ型ベース層１０２上には、ゲート絶縁
膜１２３を介して、ゲート電極１２４が形成されてお
り、このゲート電極１２４、ｎ型エミッタ層１０３等に
よってターンオン用ＭＯＳＦＥＴが構成されている。

【００３８】また、ｐ型ベース層１０２の表面には高濃
度のｎ型ドレイン層１０７が選択的に形成され、このｎ
型ドレイン層１０７にはドレイン電極１０８が設けられ
ている、このドレイン電極１０８はｎ型ドレイン層１０
７およびｐ型ベース層１０２の両方にコンタクトしてい
る。すなわち、ｎ型ドレイン層１０７はドレイン電極１
０８によりｐ型ベース層１０２と短絡している。

【００３９】また、ｎ型ドレイン層１０７から所定距離
離れたｐ型ベース層１０２の表面には、、高濃度のｎ型
ソース層１１１が選択的に形成されている。このｎ型ソ
ース層１１１とｎドレイン層１０７と間のｐ型ベース層
２上には、ゲート絶縁膜１０９を介して、ゲート電極１
１０が配設されている。

【００４０】また、ｎ型ソース層１１１に設けられたソ
ース電極１１２は、カソード電極１０５と一体的に形成
され、つまり、カソード電極１０５と電気的に接続され
ている。また、ソース電極１１２は、ドレイン電極１０
８と同様に、ｐ型ベース層１０２にも同時にコンタクト
するように配設されている。なお、ソース電極１１２は
ｎ型ソース層１１１のみにコンタクトするように配設さ
れていても良い。

【００４１】上記ゲート電極１１０、ｎ型ドレイン層１
０７、ｎ型ソース層１１１等によってターンオフ用ＭＯ
ＳＦＥＴが形成され、このターンオフ用ＭＯＳＦＥＴ
は、図１に示すように、ｎ型エミッタ層１０３を取り囲
むような構造になっている。

【００４２】すなわち、ゲート電極１２４を取り囲むよ
うにｎ型エミッタ層１０３およびカソード電極１０５が
形成され、ｎ型エミッタ層１０３およびカソード電極１
０５を取り囲むようにｎ型ドレイン層１０７およびドレ
イン電極１０８が形成され、ｎ型ドレイン層１０７およ
びドレイン電極１０８を取り囲むようにゲート電極１１
０が形成され、ゲート電極１１０を取り囲むようにｎ型
ソース層１１１およびソース電極１１２が形成されてい
る。

【００４３】一方、ｎ型ベース層１０１の裏面には、高
濃度のｐ型エミッタ層１０４が形成されており、このｐ
型エミッタ層１０４にはアノード電極１０６が配設され
ている。なお、ｎ型ベース層１０１に直接接するｐ型エ
ミッタ層１０４を形成する代わりに、ｎ型ベース層１０
１とｐ型エミッタ層１０４との間にｎ型バッファ層を設
け、ｎ型ベース層１０１に間接的に接するｐ型エミッタ
層１０４を形成しても良い。

【００４４】本実施例のＭＯＳゲート型サイリスタは、
図３に示すようなタイムチャートに従ったゲート駆動法
により、従来よりも、ターンオフ電流を増加させること
ができる。

【００４５】すなわち、ターンオン用ＭＯＳＦＥＴをオ
ン状態にするために、ゲート電極１２４（Ｇ１）にカソ
ードに対して正の電圧を印加した後、時間Δｔ₁ 後にゲ
ート電極１１０（Ｇ２）にカソードに対して正の電圧を
印加する。なお、ターンオン用ＭＯＳＦＥＴのゲート電
極１２４は、ターンオンからターンオフまでの間ずっと
正の電圧を印加しておいても良い。

【００４６】図２には、ゲート電極１１０をオン状態に
したときの電子電流が実線で、そして、ホール電流のバ
イパス経路が破線で示されている。ホール電流は、図示
のように、ｎ型エミッタ層１０３の直ぐ近くでドレイン
電極１０８に吸い出され、ゲート電極１１０下部のｎチ
ャネルを通りソース電極１１２から素子外に排出され
る。

【００４７】このような電流の経路はＩＧＢＴのそれと
同じであるので、ゲート電極１１０に正の電圧を印加し
た後、一定時間後（Δｔ₂ 後）に、ターンオン用ＭＯＳ
ＦＥＴをオフ状態にすると、電子の注入が停止して素子
はオフする。

【００４８】このようなゲート駆動法によれば、ターン
オフ時の電子電流の流れを均一にできるため、従来のゲ
ート駆動法の場合に比べて、電子電流の導通領域の縮少
によるターンオフ電流の低下が遥かに少なくなる。

【００４９】更に、本実施例のＭＯＳゲート型サイリス
タの場合は、図２９の従来の場合とは異なり、そのホー
ル電流のバイパス経路には、オフ用ＭＯＳＦＥＴのｐ型
ベース層１０２の横方向抵抗が入らない。

【００５０】しかも、ターンオフ用ＭＯＳＦＥＴは、ｎ
型エミッタ層１０３を取り囲むように形成されているた
め、従来よりも、チャネル幅が大きくなり、ターンオフ
時のチャネル抵抗が十分に小さくなる。

【００５１】したがって、本実施例によれば、従来より
も大きなターンオフ電流を得ることができるようにな
る。

【００５２】図４は、本実施例のｎ型ソース層１１１、
ソース電極１１２、ｐ型ベース層１０２との関係を示す
図であり、図４（ａ）、図４（ｂ）はそれぞれこれらの
関係を示す平面図、断面図である。この図４に示すよう
に、ソース電極１１２は全領域でｐ型ベース層１０２
（ｎ型ソース層１１１）に短絡している。

【００５３】ｎ型ソース層１１１、ソース電極１１２、
ｐ型ベース層１０２との関係は以下のようなものであっ
ても良い。すなわち、図５に示すように、ソース層１１
２は一部の領域のみでｐ型ベース層１０２２に短絡され
ていても良い。なお、図５において、Ａ−Ａ´断面図は
図４のそれと同じである。

【００５４】このようにソース電極がｐ型ベース層に全
体的または部分的に短絡されていても本発明のＭＯＳゲ
ート型サイリスタの動作は同じである。

【００５５】また、本実施例は以下のように変形しても
良い。すなわち、図１に示したように、本実施例では、
ソース電極１１２の内側にドレイン電極１０８を配置
し、このドレイン電極１０８の内側にカソード電極１１
５を配置しているが、その代わりに、ソース電極１１２
とカソード電極１０５とを２層Ａｌにより接続しても良
いし、或いはドレイン電極１０８の一部をカットして配
線しても良い。

【００５６】なお、本実施例のように二つのゲート電極
を有する場合には、これらを別々に駆動するという繁雑
さがある。この点を解決したの以下の発明（第２〜第５
の実施例）である。

【００５７】先ず、上記問題点をより詳細に説明する。

【００５８】図３０は、従来の横型ＭＯＳゲート型サイ
リスタの素子構造を示す断面図である。

【００５９】図中、８０１はシリコン基板、８０２はシ
リコン酸化膜、８０３はｎ型ベース層、８０４はｐ型ベ
ース層、８０５はｎ型バッファ層、８０６はｐ型エミッ
タ層、８０７はｎ型エミッタ層、８１９はｎ型ソース
層、８２０はｎ型ドレイン層を示している。

【００６０】ｐ型エミッタ層８０６にはアノード電極８
１４が、ｎ型エミッタ層８０７にはカソード電極８１６
が、ｎ型ドレイン層８２０にはカソード電極８１６と接
続されたドレイン電極８１５が設けられている。

【００６１】ｎ型ベース層８０３およびｎ型バッファ層
８０５の表面には、フィールド酸化膜８０９が形成され
ている。ｎ型ベース層８０３とｎ型エミッタ層８０７と
で挟まれたｐ型ベース層８０４上には、ゲート絶縁膜８
１０を介して、ターンオン用ＭＯＳゲート電極８１１が
配設されている。

【００６２】ｎ型ドレイン層８２０とｎ型ソース層８１
９とで挟まれたｐ型ベース層８０４上には、ゲート絶縁
膜８１２を介して、ターンオフ用ＭＯＳゲート電極８１
３が配設されている。また、ｐ型ベース層８０４とはｎ
型ソース層８１９とフローティング電極８１８により短
絡されている。

【００６３】このように構成された横型ＭＯＳゲート型
サイリスタにおいて、ターンオン用ＭＯＳゲート電極８
１１に正の電圧を印加すると、ｎ型エミッタ層８０７は
ターンオン用ＭＯＳゲート電極８１１の下のｐ型ベース
層８０４の表面に形成されたｎチャネルを介してｎ型ベ
ース層８０３と短絡し、ｎ型ベース層８０３内に電子が
注入される。そして、ｐ型エミッタ層８０６からは、そ
れに見合った量の正孔がｎ型ベース層８０３内に注入さ
れて、その結果、サイリスタはターンオンすることにな
る。

【００６４】この横型ＭＯＳゲート型サイリスタは、タ
ーンオフ時には、図３１に示すようなゲート電圧、素子
電流、並びに素子電圧に関するタイムチャートに従った
ゲート駆動法によりオフされる。

【００６５】すなわち、ターンオン用ＭＯＳゲート電極
８１１に正の電圧を印加してオン状態にした後、時間ｔ
１後にターンオフ用ＭＯＳゲート電極８１３にも正の電
圧を印加する。なお、ターンオン用ＭＯＳゲート電極８
１１は、ターンオンからターンオフまでの間ずっと正の
電圧を印加したままにしておいても良い。

【００６６】図３０において、ターンオフ用ＭＯＳゲー
ト電極８１３をオン状態にしたときの電子電流を実線
で、正孔電流のバイパス経路を波線で示している。ｎ型
エミッタ層８０７内の正孔電流は、図示のように、フロ
ーティング電極８１８から吸い出され、ターンオフ用Ｍ
ＯＳゲート電極８１３下のチャネルを通りドレイン電極
８１５から素子外に排出される。

【００６７】このような電流の経路は、いわゆる、ＩＧ
ＢＴの場合と同じである。したがって、ターンオフ用Ｍ
ＯＳゲート電極８１３に正の電圧を印加した後、一定時
間後（ｔ２後）に、ターンオン用ＭＯＳゲート電極８１
１に印加電圧を下げると、電子の注入が止まり素子はオ
フする。

【００６８】しかしながら、この従来の横型ＭＯＳゲー
ト型サイリスタでは、ターンオフ時に２つのゲート電極
を必要とし、ゲート電圧の制御が繁雑になるという問題
があった。

【００６９】そこで、以下に、このような事情を考慮し
た発明であって、ターンオフ制御が容易なＭＯＳゲート
型電力用半導体素子を得ることを目的とする発明につい
て説明する。

【００７０】この発明の骨子は、第１導電型ベース層と
直接または間接的に接する第２導電型エミッタ層と、前
記第１導電型ベース層の表面に選択的に形成された第２
導電型ベース層と、この第２導電型ベース層の表面に選
択的に形成された第１導電型エミッタ層と、前記第１導
電型エミッタ層の表面に、または前記第１導電型ベース
層の表面に選択的に形成された第２導電型ドレイン層
と、前記第１導電型ベース層と前記第１導電型エミッタ
層とで挟まれた前記第２導電型ベース層上に、第１のゲ
ート絶縁膜を介して配設された第１のゲート電極と、
前記第２導電型ベース層と前記第２導電型ドレイン層と
で挟まれた、前記第１導電型エミッタ層または前記第１
導電型ベース層上に、第２のゲート絶縁膜を介して配設
され、前記第１のゲート電極と接続された第２のゲート
電極と、前記第２導電型エミッタ層に設けられた第１の
主電極と、前記第１導電型エミッタ層に設けられた第２
の主電極と、前記第２導電型ドレイン層に設けられ、前
記第２の主電極と接続されたドレイン電極とを具備して
なり、前記第１導電型エミッタ層、前記第２導電型ベー
ス層、前記第１導電型ベース層、前記第１のゲート絶縁
膜および前記第１のゲート電極とからなる第１導電型チ
ャネルＭＯＳＦＥＴ、並びに前記第２導電型ドレイン
層、前記第１導電型ベース層または前記第１導電型エミ
ッタ層、前記第２導電型ベース層、前記第２のゲート絶
縁膜および前記第２のゲート電極とからなる第２導電型
チャネルＭＯＳＦＥＴの少なくとも一方がノーマリオン
型であり、且つ前記第１導電型チャネルＭＯＳＦＥＴの
しきい値電圧が前記第２導電型ＭＯＳＦＥＴのそれより
低いことにある。

【００７１】このような発明によれば、第１導電型チャ
ネルＭＯＳＦＥＴの第１のゲート電極と第１導電型チャ
ネルＭＯＳＦＥＴの第２のゲート電極とが接続されてい
るので、ゲート電極は実質的に一個になり、素子のオン
／オフ動作が制御が容易になる。

【００７２】具体的には、定常オフ状態にするには、第
１および第２のゲート電極に第１の電圧を印加して、第
２導電型チャネルＭＯＳＦＥＴのみを導通状態にしてお
く。また、ターンオンさせるには、第１および第２のゲ
ート電極に第２の電圧を印加して、第１導電型チャネル
ＭＯＳＦＥＴのみを導通状態にさせる。

【００７３】また、ターンオフさせるには、第１および
第２のゲート電極に第３の電圧を印加して、第１導電型
チャネルＭＯＳＦＥＴおよび第２導電型チャネルも不Ｆ
ＥＴを導通状態にした後、第１の電圧を印加して第２導
電型チャネルＭＯＳＦＥＴのみを導通状態にさせる。

【００７４】図６は、本発明の第２の実施例に係る横型
ＭＯＳゲート型サイリスタの構造を示す断面図である。

【００７５】図中、２０１はシリコン基板を示してお
り、このシリコン基板２０１上には、シリコン酸化膜２
０２を介して、高抵抗のｎ型ベース層２０３が形成さ
れ、このｎ型ベース層２０３の表面には、ｐ型ベース層
２０４、ｎ型バッファ層２０５が選択的に形成されてい
る。このｎ型バッファ層２０５の表面には、高濃度のｐ
型エミッタ層２０６が選択的に形成されている。また、
ｐ型ベース層２０４の表面には、高濃度のｎ型エミッタ
層２０７が選択的に形成され、このｎ型エミッタ層２０
７、ｎ型ベース層２０３、ｐ型ベース層２０４およびｐ
型エミッタ層２０６により、基本的なサイリスタのｐｎ
ｐｎ構造が構成されている。

【００７６】ｐ型ベース層２０４から所定距離離れたｎ
型ベース層２０３の表面には、ｐ型ドレイン層２０８が
選択的に形成されている。ｎ型ベース層２０３とｎ型エ
ミッタ層２０７との間のｐ型ベース層２０４上には、第
１のゲート絶縁膜２１２を介して、第１のゲート電極２
１３が配設されている。

【００７７】すなわち、ｎ型ベース層２０３、ｎ型エミ
ッタ層２０７、ｐ型ベース層２０４、ゲート絶縁膜２１
２およびゲート電極２１３によりｎ型ＭＯＳＦＥＴが構
成されている。

【００７８】また、ｐ型ベース層２０４とｐ型ドレイン
層２０８との間のｎ型ベース層２０３上には、第２のゲ
ート絶縁膜２１０を介して、第１のゲート電極２１３に
接続された第２のゲート電極２１１が配設されている。

【００７９】すなわち、ｐ型ベース層２０４、ｐ型ドレ
イン層２０８、ｎ型ベース層２０３、ゲート絶縁膜２１
０およびゲート電極２１１によりｐ型ＭＯＳＦＥＴが構
成されている。

【００８０】ここで、上記ｎ型ＭＯＳＦＥＴおよびｐ型
ＭＯＳＦＥＴのうち、少なくとも一つのＭＯＳＦＥＴが
ノーマリオン型になっており、且つｎ型ＭＯＳＦＥＴの
しきい値電圧Ｖ_th1 が、ｐ型ＭＯＳＦＥＴのしきい値電
圧Ｖ_th2 よりも低くなっている。

【００８１】ｐ型エミッタ層２０６にはアノード電極２
１４が設けられ、ｎ型エミッタ層２０７にはカソード電
極２１６が設けられ、そして、ｐ型ドレイン層２０８に
はカソード電極に接続されたドレイン電極２１５が設け
られている。なお、図中、２０５はｎ型バッファ層を示
している。このバッファ層２０５を設けずに、ｎ型ベー
ス層２０３に直接コンタクトするｐ型エミッタ層２０６
を形成しても良い。

【００８２】以下に上記の如きに構成された横型ＭＯＳ
ゲート型サイリスタのゲート駆動方法を図７のタイムチ
ャートを用いて説明する。

【００８３】まず、定常オフ状態では、ｎ型ＭＯＳＦＥ
Ｔのしきい値電圧Ｖ_th1 より低い電圧Ｖa （第１のゲー
ト電圧）をゲート電極２１１，２１３に印加する。この
結果、ｎ型ＭＯＳＦＥＴはオフ状態、ｐ型ＭＯＳＦＥＴ
はオン状態になる。

【００８４】ターンオン時には、ゲート電極２１１，２
１３に、ｐ型ＭＯＳＦＥＴのしきい値電圧Ｖ_th2 より高
い電圧Ｖb （第２のゲート電圧）を印加する。この結
果、ｎ型ＭＯＳＦＥＴはオン状態、ｐ型ＭＯＳＦＥＴは
オフ状態になる。

【００８５】このとき、図６の実線に示すように、カソ
ード電極２１６からｎ型エミッタ層２０７、ｐ型ベース
層２０４を通って、ｎ型ベース層２０３に電子が注入さ
れるとともに、この電子注入に対応して、アノード電極
２１４から正孔が注入される結果、ｎ型エミッタ層７と
ｎ型ベース層３との間にラッチアップが起こり、素子は
ターンオンする。

【００８６】ターンオフ時には、まず、ゲート電極２１
１，２１３に、Ｖ_th1 とＶ_th2 との間の電圧Ｖc （第３
のゲート電圧）を印加して、ｎ型ＭＯＳＦＥＴおよびｐ
型ＭＯＳＦＥＴをオン状態にする。これにより、電子が
カソード電極２１６からｎ型エミッタ層２０７、ｐ型ベ
ース層２０４、ｎ型ベース層２０３へと流れ、正孔が、
図６の破線に示すように、ｐ型ベース２０４層、ゲート
電極２１１の下部のｐチャネル、ｐ型ドレイン層２０
８、ドレイン電極２１５へと流れる結果、素子のラッチ
アップ状態がとける。

【００８７】次にゲート電極２１１，２１３に電圧Ｖa
を再び印加する。これにより、ｎ型ＭＯＳＦＥＴがオフ
状態になって電子の注入が停止するとともに、ドレイン
電極２１５から正孔が吸い出される結果、素子はターン
オフする。

【００８８】かくして本実施例によれば、ｎ型ＭＯＳＦ
ＥＴおよびｐ型ＭＯＳＦＥＴのうち、少なくとも一つの
ＭＯＳＦＥＴをノーマリオン型にし、且つｎ型ＭＯＳＦ
ＥＴのしきい値電圧Ｖ_th1 を、ｐ型ＭＯＳＦＥＴのしき
い値電圧Ｖ_th2 よりも低くすることにより、素子のどの
状態においても、ゲート電極２１１，２１３に同レベル
の電圧を印加できるようになり、ゲート電圧の制御が容
易になる。

【００８９】図８は、本発明の第３の実施例に係るＭＯ
Ｓゲート型サイリスタの素子構造を示す断面図である。
なお、以下の図において前出した図と同一符号は同一部
分または相当部分を示してあり、詳細な説明は省略す
る。

【００９０】これは図６の横型ＭＯＳゲート型サイリス
タを縦型にした例である。このように縦型にすることに
より、耐圧の改善が図れる。駆動方法は第２の実施例の
それと同じである。

【００９１】図９は、本発明の第４の実施例に係るＭＯ
Ｓゲート型サイリスタの素子構造を示す断面図である。

【００９２】本実施例のＭＯＳゲート型サイリスタが第
３の実施例のそれと異なる点は、ｎ型ベース層２０３の
表面にあったｐ型ドレイン層２０８がｎ型エミッタ層２
０７の表面に移ったことにある。

【００９３】本実施例によれば、第３の実施例に比べ
て、素子面積を減少させることができる。また、ｐ型ド
レイン層２０８を浅く形成でき、チャネル長を短くでき
る。なお、駆動方法は第２の実施例のそれと同じであ
る。

【００９４】図１０は、本発明の第５の実施例に係るＭ
ＯＳゲート型サイリスタの素子構造を示す断面図であ
る。

【００９５】本実施例のＭＯＳゲート型サイリスタが第
３の実施例のそれと異なる点は、ゲート絶縁膜２１０、
ゲート電極２１１、ｎ型ベース層２０３、ｐ型ベース層
２０４およびｎ型エミッタ層２０７からなるｎ型ＭＯＳ
ＦＥＴと、ゲート絶縁膜２１１、ゲート電極２１３、ｐ
型ベース層２０４、ｎ型エミッタ層２０７およびｐ型ド
レイン層２０８からなるｐ型ＭＯＳＦＥＴとが隣接した
構造になっていることにある。このような構造であれ
ば、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを同時に駆動
できる。また、ターンオフ時の際に、ｐ型ドレイン層２
０８とｎ型エミッタ層２０７とを短絡させて、素子内の
正孔をカソード電極２１６だけから排出できるので、正
孔の排出をスムーズに行なえる。なお、駆動方法は第２
の実施例のそれと同じである。

【００９６】なお、第２〜第５の実施例に係る発明の一
般的な効果は以下の通りである。

【００９７】すなわち、この発明によれば、第１導電型
チャネルＭＯＳＦＥＴの第１のゲート電極と第１導電型
チャネルＭＯＳＦＥＴの第２のゲート電極とが接続され
ているので、ゲート電極は実質的に一個になり、素子の
オン／オフ動作が制御が容易になる。

【００９８】ところで、上記実施例のようにターンオ
ン、ターンオフ用のＭＯＳＦＥＴを有する場合、その設
計の自由度が低い結果、チャネル幅Ｗonをチャネル幅Ｗ
off より大きくできず、ターンオフ用のＭＯＳＦＥＴの
チャネル抵抗を低減するのが困難になるという問題が生
じる場合がある。以下、このような問題を解決したのが
以下の発明（第６〜第３２の実施例）である。

【００９９】先ず、上記問題点をより詳細に説明する。

【０１００】図３２は、従来の他のＭＯＳゲート型サイ
リスタの素子構造を示す断面図である。

【０１０１】図示の如く、ｐ型エミッタ層１００１に接
してｎ型ベース層１００２が形成され、このｎ型ベース
層１００２内にはｐ型ベース層１００３およびｎ型エミ
ッタ層１００４が拡散形成されている。ｐ型エミッタ層
１００１にはアノード電極１００６が、ｎ型エミッタ層
１００４にはカソード電極１００７が設けられている。

【０１０２】ｐ型ベース層１００３の表面にはｎ型ドレ
イン層１００７が選択的に形成され、このｎ型ドレイン
層１００７とｎ型エミッタ層１００４とで挟まれたｐ型
ベース層１００３上には、ゲート絶縁膜１００９を介し
て、第１のゲート電極１０１０が形成されており、ＣＨ
１をチャネル領域とするターンオフ用のｎチャネルＭＯ
ＳＦＥＴが構成されている。また、ｎ型ドレイン層１０
０７にコンタクトするドレイン電極１００８は、同時に
ｐ型ベース層１００３にもコンタクトし、ｐ型ベース層
１００３とｎ型ドレイン層１００７とはこのドレイン電
極１００８により短絡されている。

【０１０３】一方、ｎ型エミッタ層１００４とｎ型ベー
ス層１００２とで挟まれたｐ型ベース層１００３上に
は、ゲート絶縁膜１００９を介して、第２のゲート電極
１０１０が形成されており、ＣＨ２をチャネル領域とす
るターンオン用のｎチャネルＭＯＳＦＥＴが構成されて
いる。

【０１０４】図３３は、図３２のＭＯＳゲート型サイリ
スタの平面図である。ｎ型エミッタ層１００４は複数個
に分割され、ストライプ状にパターン形成されている。
このｎ型エミッタ層１００４の一方の一辺に隣接して、
第１のゲート電極１００、ｐ型ベース層１００３、ｎ型
ドレイン層１００７およびｎ型ドレイン電極１００８か
ら構成されるターンオフ用のｎ型チャネルＭＯＳＦＥＴ
が形成され、他方の一辺に隣接して、第２のゲート電極
１０１０、ｐ型ベース層１００３、ｎ型ベース層１００
２から構成されるターンオン用のｎ型チャネルＭＯＳＦ
ＥＴが形成されている。

【０１０５】この素子の動作は次の通りである。すなわ
ち、ターンオン時には、第１のゲート電極１０１０には
カソードに対して零または負の電圧が印加され、第２の
ＭＯＳゲート電極１０１１には正の電圧が印加される。
これにより、第２のゲート電極１０１１下にｎチャネル
が形成され、図３２に一点破線で示すようにｎ型エミッ
タ層１００４からｎ型ベース層１００２へ電子が注入さ
れて、素子がターンオンする。

【０１０６】一方、ターンオフ時は、第２のゲート電極
１０１１を零または負バイアスとして、第１のゲート電
極１０１０に正の電圧が印加される。これにより、第１
のゲート電極１０１０下にｎチャネルが形成され、ｐ型
ベース層１００３から直接ｎ型エミッタ層１００４に流
れ込んでいた正孔電流の一部が、図３２に破線で示すよ
うにドレイン電極１００８から吸い出され、ｎ型ドレイ
ン層１００７を通り、第１のゲート電極１０１０下のｎ
チャネルを通って、ｎ型エミッタ層１００４からカソー
ド電極１００６にバイパスするようになる。この正孔電
流のバイパスによってやがてｎ型エミッタ層１００４か
らｐ型ベース層１００３への電子注入が止まって、素子
はターンオフする。

【０１０７】しかしながら、このような従来のＭＯＳゲ
ート型サイリスタにあっては、十分なターンオフ能力が
得られないという問題があった。

【０１０８】すなわち、ターンオフ能力は、上述したよ
うに、図３２に波線で示した正孔電流バイパス経路の抵
抗に大きく左右され、その抵抗が大きいほどターンオフ
能力は低くなるが、正孔電流バイパス経路の抵抗とバイ
パス電流により決る電圧降下が、ｎ型エミッタ層１００
４とｐ型ベース層１００３との間のビルトイン電圧以上
になると、ｎ型エミッタ層１００３からの電子注入が止
まらなくなってしまう。

【０１０９】したがって、高いターンオフ能力を実現す
るためには、正孔電流バイパス経路の抵抗をできるかぎ
り小さくする必要がある。この正孔電流バイパス経路の
抵抗は、主要にはＭＯＳゲート電極１０１０下のｎチャ
ネルのオン抵抗とｐ型ベース層１００３の横方向抵抗で
ある。

【０１１０】ところで、図３２、図３３に示した従来構
造では、ストライプ状のｎエミッタ層１００４を挟んで
一方の側にターンオフ用ＭＯＳＦＥＴ、それと対向して
もう一方の側にターンオン用ＭＯＳＦＥＴが形成されて
いる。

【０１１１】すなわち、ターンオフ用ＭＯＳＦＥＴのチ
ャネル幅Ｗoff と、ターンオン用ＭＯＳＦＥＴのチャネ
ル幅Ｗonとは同じ長さになる。換言すれば，アノード電
流（主電流）を制御するためのターンオフ用およびター
ンオン用のＭＯＳＦＥＴ（ＭＯＳ構造）の設計の自由度
が低い結果、チャネル幅Ｗoff をチャネル幅Ｗonにより
大きくできず、ターンオフ用ＭＯＳＦＥＴのチャネル抵
抗を小さくするのが困難であるという問題があった。

【０１１２】更に、上記の如きにターンオフ用およびタ
ーンオン用のＭＯＳＦＥＴが形成されている結果、ｎ型
エミッタ層１００４下のｐ型ベース層１００３において
は、その片側からしか正孔電流が引き出されない。この
ため、正孔の引き出し経路が長くなり、ｐ型ベース層１
００３中での正孔電流の引き出し抵抗が増加する。

【０１１３】そこで、以下に、このような事情を考慮し
た発明であって、主電流を制御するためのＭＯＳ構造の
設計の自由度が従来よりも高いＭＯＳゲート型電力用半
導体素子を得ることを目的とする発明について説明す
る。

【０１１４】この発明の骨子は、半導体基板の第１の主
面および第２の主面にそれぞれ設けられた第１の主電極
および第２の主電極と、前記第１の主電極と前記第２の
主電極との間に流れる主電流を制御する複数のＭＯＳ構
造とを具備してなり、前記複数のＭＯＳ構造を構成する
ゲート電極のうち、少なくとも２つのゲート電極を絶縁
膜を介して立体的に交差して配設していることにある。

【０１１５】このような発明によれば、主電流を制御す
るための複数のＭＯＳ構造を構成するゲート電極のう
ち、少なくとも２つのゲート電極が、絶縁膜を介して立
体的に交差して配設されている。このため、従来不可能
であったゲート電極の配設パターンが可能となり、ＭＯ
Ｓ構造の設計の自由度が高くなる。

【０１１６】図１１は、本発明の第６の実施例に係るＭ
ＯＳゲート型サイリスタの平面図である。また、図１
２、図１３、図１４、図１５は、それぞれ、図１１のＡ
−Ａ′断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図、Ｄ−
Ｄ′断面図である。

【０１１７】図３２、図３３に示した従来のＭＯＳゲー
ト型サイリスタと対応する部分には、下３桁を除いて同
一符号を付し（例えば、１０１０１と３０１は同じｐ型
エミッタ層を示している）、詳細な説明は省略する。

【０１１８】本実施例のＭＯＳゲート型サイリスタが図
３２、図３３の従来のそれと異なる点は、ｎ型エミッタ
層３０４が矩形状に分割配置され、個々のｎ型エミッタ
層２０４の対向する２つの長辺に沿ってターンオフ用の
ゲート電極３１０が形成され、２つの短辺に沿ってター
ンオン用のゲート電極３１１が形成され、そして、それ
ら２つのゲート電極３１０，３１１がその交点において
絶縁膜３１５を介して立体的に交差していることにあ
る。これにより、長辺にターンオフ用ＭＯＳＦＥＴのチ
ャネルＣＨ１が形成され、短辺にターンオン用ＭＯＳＦ
ＥＴのチャネルＣＨ２が形成されることになる。

【０１１９】本実施例によれば、ｎ型エミッタ層３０４
の両端を挟む形でターンオフ用ＭＯＳＦＥＴのチャネル
ＣＨ１が形成されるため、ターンオフ用ＭＯＳＦＥＴの
チャネル幅をターンオン用ＭＯＳＦＥＴのそれより大き
くできる。

【０１２０】この結果、ターンオフ用ＭＯＳＦＥＴのチ
ャネル抵抗が従来よりも低くなり、また、ｎ型エミッタ
層３０４下のｐ型ベース層３０３において、正孔の引き
出しが、ｎ型エミッタ層３０４の短辺方向の両側から行
なわれるので、正孔の引き出し経路、つまり、ｐ型ベー
ス層３の横方向抵抗が小さくなる。

【０１２１】したがって、本実施例によれば、バイパス
される正孔電流による電圧降下が従来に比べて十分に小
さくなるため、高いターンオフ能力のＭＯＳゲート型サ
イリスタが得られるようになる。

【０１２２】図１６は、本発明の第７の実施例に係るＭ
ＯＳゲート型サイリスタの平面図である。また、図１
７、図１８は、それぞれ、図１６のＡ−Ａ′断面図、Ｂ
−Ｂ′断面図である。なお、図１６のＣ−Ｃ′断面図、
Ｄ−Ｄ′断面図は、それぞれ、図１４、図１５と同じで
ある。

【０１２３】本実施例では、ドレイン電極３０８がｎ型
エミッタ層３０４の１辺に沿ってそれに隣接する位置で
ｐ型ベース層３０３に低抵抗接触して設けられている。
ｎ型ドレイン層３０７はドレイン電極３０８によりｐ型
ベース層３０３と短絡されている。ｎ型ドレイン層３０
７とｎ型エミッタ層３０４との間の上には、ターンオフ
用のゲート電極３１０が形成されている。

【０１２４】このように構成された絶縁ゲート型ターン
オフサイリスタにおいて、ターンオフ時、ゲート電極１
０にカソードに対して正の電圧が印加すると、破線に示
すように、正孔電流は、ｎ型エミッタ層３０４のすぐ近
くでドレイン電極３０８に吸い出され、ゲート電極３１
０直下のチャネルを通り、ｎ型エミッタ層３０４からカ
ソード電極３０６に排出される。

【０１２５】このように本実施例の場合、正孔電流のバ
イパス経路に、ｎ型ドレイン層３０７下のｐ型ベース層
３０３の横方向抵抗が入らないため、バイパスされる正
孔電流による電圧降下が小さくなり、より高いターンオ
フ能力のＭＯＳゲート型サイリスタが得られる。

【０１２６】図１９、図２０は、上記立体交差するゲー
ト電極の製造方法を示す工程断面図である。

【０１２７】まず、図１９（ａ）に示すように、高抵抗
のｎ型ベース層３０２の表面を酸化してゲート絶縁膜３
０９を形成する。次いでゲート絶縁膜３０９上に、例え
ば、ポリシリコンなどのゲート電極材料をＣＶＤ法によ
り堆積し、このゲート電極材料をパターニングして、タ
ーンオン用のゲート電極３１１を形成する。

【０１２８】次に図１９（ｂ）に示すように、ゲート電
極３１１の表面に、例えば、ポリシリコン酸化膜などの
層間絶縁膜３１５を形成した後、ゲート電極３１１をマ
スクとして、Ｂ等のｐ型不純物をイオン注入し、ｐ型ベ
ース層３０３を形成する。

【０１２９】次に図２０（ａ）に示すように、全面にポ
リシリコンなどのゲート電極材料をＣＶＤ法により堆積
した後、このゲート電極材料をパターニングして、ター
ンオン用のゲート電極３１０を形成する。

【０１３０】最後に、図２０（ｂ）に示すように、ゲー
ト電極３１０，３１１をマスクとして、Ｐ等のｎ型不純
物をイオン注入し、ｎ型エミッタ層３０４、ｎ型ドレイ
ン層３０７を形成する。このとき、ゲート電極３１０，
３１１は、それらの表面にイオン注入されたｎ型不純物
によって十分に低抵抗化される。また、上記ＣＶＤ法に
おいて、不純物を含む原料ガスを用いてゲート電極材料
を堆積すれば、より低抵抗のゲート電極の作成が可能と
なる。

【０１３１】ゲート電極の交差部分は以下のように変形
しても良い。すなわち、図２１に示すように、交差部分
のターンオフ用のゲート電極３１０の幅を広くし、その
一部に微小な開口部を設けても良い。これにより、先に
示した製造方法において、ｎ型不純物がイオン注入され
る際に、上記開口部を通して下層のターンオン用ゲート
電極３１１上にもｎ型不純物がイオン注入されるので、
立体交差部分の下層のゲート電極３１１も十分に抵抗が
低くなる。

【０１３２】図２２は、本発明の第８の実施例に係るＭ
ＯＳゲート型サイリスタの等価回路図である。

【０１３３】このＭＯＳゲート型サイリスタは、ｐ型エ
ミッタ層４０１、ｎ型ベース層４０２、ｐ型ベース層４
０３およびｎ型エミッタ層４０４を有し、ｐ型エミッタ
層４０１にアノード電極４０５が、ｎ型エミッタ層４０
４にカソード電極４０６が設けられたサイリスタ構造を
有し、そこにゲート電極４１３を備えたターンオフ用の
ＭＯＳＦＥＴと、ゲート電極４１４を備えたターンオン
用のＭＯＳＦＥＴが付加されている。

【０１３４】本実施例のＭＯＳゲート型サイリスタが従
来のそれ（IEDM 89, pp297-300“Design Aspects of MO
S Controlled Thyristor Elements ”）と異なる点は、
ｎ型エミッタ層４０４とカソード電極４０６との間に、
カソード電極４０６よりも比抵抗の大きい抵抗体４１９
が設けられていることにある。

【０１３５】ここで、抵抗体４１９がない従来構造の場
合の最大ターンオフ電流Ｉ_TGQMは、破線で示した正孔電
流バイパス経路の抵抗をＲ_P とすると、 Ｉ_TGQM＝αＶ_BK／Ｒ_P （１） Ｖ_BK＝Ｖ_J ＝０．７［Ｖ］ （２） となる。

【０１３６】ここで、αは比例係数、Ｖ_BKはベース・カ
ソード間の電位、Ｖ_J はエミッタ接合電位を示してい
る。

【０１３７】正孔電流のバイパス経路の抵抗Ｒ_P は主
に、ｐ型ベース層４０３の横方向抵抗とゲート電極４１
３直下のチャネル抵抗であり、これらの抵抗を低減する
ことによって、最大ターンオフ電流Ｉ_TGQMの向上を図る
ことが可能である。

【０１３８】しかし、それらの抵抗はｎ型エミッタ層４
０４の幅や、ゲート電極４１３の幅に依存するため、構
造の微細化が必須になるが、それは至って困難である。
したがって、従来構造の場合には十分なターンオフ能力
が得られない。

【０１３９】一方、本発明の場合、オン状態におけるア
ノード電流をＩ_A とすれば、ｎ型エミッタ層４０４の電
位がＶ₀ ＝Ｉ_A ×Ｒ₀ だけ増加する。

【０１４０】その結果、式（２）はＶ_BK＝Ｖ_J ＋Ｖ₀ と
なって、式（１）の関係に従って最大ターンオフ電流Ｉ
_TGQMが増加する。

【０１４１】すなわち、ターンオフの際に、ｎ型エミッ
タ層４０４直下の正孔バイパス電流による電圧降下が
０．７Ｖ（シリコンの場合）を越えても、エミッタ接合
は順バイアス状態には至らないので、ｎ型エミッタ層４
０４からの電子注入が止まり、素子はターンオフする。

【０１４２】図２３は、具体的な素子構造を示す断面図
である。本実施例では、ｎ型エミッタ層４０４とカソー
ド電極４０６との間に、カソード電極４０６よりも比抵
抗の高い抵抗体層４１９が形成されている。抵抗体層４
１９としては、例えば、金属材料、極薄の絶縁体材料、
半絶縁性材料、ポリシリコン膜、自然酸化膜などが利用
できる。なお、ｐ型ソース層４０７とカソード電極４０
６との間には従来通りに何も挿入されておらず、カソー
ド電極４０６がｐ型ソース層４０７に低抵抗接触してい
る。

【０１４３】図２４は、本発明の第９の実施例に係るＭ
ＯＳゲート型サイリスタの素子構造を示す断面図であ
る。

【０１４４】本実施例のＭＯＳゲート型サイリスタが図
２３のそれと異なる点は、抵抗体層４１９の代わりに、
微小な開口部４１６が多数設けられた層間絶縁膜４０６
を用いたことにある。これによってｎ型エミッタ層４０
４とカソード電極４０６との間の接触抵抗を僅かに増加
させて、抵抗体層４１９を形成した場合と同様の効果が
得られる。

【０１４５】図２５、図２６は、それぞれ、本発明の第
１０、第１１の実施例に係るＭＯＳゲート型サイリスタ
の素子構造を示す断面図である。

【０１４６】図２５、図２６に示すように、ｐ型エミッ
タ層４０１に接してｎ型ベース層４０２が形成され、こ
のｎ型ベース層４０２内にｐ型ベース層４０３およびｎ
型エミッタ層４０４が拡散形成されている。

【０１４７】ｐ型エミッタ層４０１にはアノード電極４
０５が設けられ、ｎ型エミッタ層４０４にはカソード電
極４０６が設けられている。そして、図２３、図２４の
場合と同様に、ｎ型エミッタ層４０４とカソード電極４
０６との間に、カソード電極４０６より比抵抗の高い抵
抗体層４１９、或いは微小な開口部が多数設けられた層
間絶縁膜４１５が形成されている。いずれの場合も、ド
レイン電極４０９がｎ型エミッタ層４０４に隣接する位
置でｐ型ベース層４０３に低抵抗接触して設けられてい
る。

【０１４８】ｎ型ドレイン層４０８はドレイン電極４０
９によりｐ型ベース層４０３と短絡されている。ｎ型ド
レイン層４０８から所定距離離れてｎ型ソース層４１０
が形成され、これらｎ型ドレイン層４０８とｎ型ソース
層４１０との間にターンオフ用の絶縁ゲート電極４１３
が形成されている。ソース電極４１１は、カソード電極
４０６と一体形成され、カソード電極４０６と電気的に
接続されている。

【０１４９】これら実施例のＭＯＳゲート型ターンオフ
サイリスタは、ターンオフ時、ターンオフ用の絶縁ゲー
ト電極４１３にカソードに対して正の電圧が印加され
る。このときの正孔電流のバイパス経路を破線で示して
いる。正孔電流は図示のように、ｎ型エミッタ層４０４
のすぐ近くでドレイン電極４０８に吸い出され、ターン
オフ用ゲート電極４１３直下のチャネルＣＨ１を通りソ
ース電極４１１から素子外に排出される。

【０１５０】図２７は、本発明の第１２の実施例に係る
ＭＯＳゲート型サイリスタの素子構造を示す断面図であ
る。

【０１５１】本実施例は、図２３の素子を単位素子とし
て、その単位素子が同一基板上に多数形成されて１つの
素子を構成し、且つ抵抗体層４１９の代わりに、温度依
存型抵抗体層４２０を用いた例である。この温度依存型
抵抗体層４２０は、温度上昇とともに比抵抗が瞬時に増
加するものである。

【０１５２】もし仮に、温度依存型抵抗体層４２０がな
い従来構造をこのように並列に多数形成すると、ターン
オフ時に個々の単位素子の間に生じる僅かなターンオフ
時間の差によって、ターンオフが遅れた単位素子に、素
子を流れていた全電流が集中して破壊に至るという問題
が発生する。

【０１５３】一方、本実施例の場合には、温度依存型抵
抗体層４２０によって、ターンオフの際に、単位素子ご
との特性のばらつきによって１つの単位素子に電流が集
中しようとしても、その集中箇所に発生する温度上昇に
よって温度依存型抵抗体層４２０の抵抗が瞬時に増加
し、図２２で説明した機構によってその単位素子のター
ンオフ能力が向上して破壊が回避されるとともに、他の
単位素子に電流が分配されて、素子全体がターンオフす
る。なお、温度依存型抵抗体層４２０としては、例え
ば、水素ドープしたグラファイトなどが利用できる。

【０１５４】図２８は、本発明の第１３の実施例に係る
ＭＯＳゲート型サイリスタの素子構造を示す断面図であ
る。

【０１５５】本実施例では、ｐ型エミッタ層４０１に接
してｎ型ベース層４０２が形成されており、このｎ型ベ
ース層４０２内にｐ型ベース層４０３およびｎ型エミッ
タ層４０４が拡散形成されている。ｐ型エミッタ層４０
１にはアノード電極６が、ｎ型エミッタ層４０４にはカ
ソード電極４０６が設けられている。

【０１５６】また、ｎ型エミッタ層４０４から所定距離
離れた位置のｐ型ベース層４０３の表面にはｎ型ドレイ
ン層４０８が形成され、このｎ型ドレイン層４０８と第
１のｎ型エミッタ層４０４の間のｐ型ベース層４０３上
には、ゲート絶縁膜４１２を介して、第１のゲート電極
４１３が配設され、ＣＨ１をチャネル領域とするターン
オフ用のｎチャネルＭＯＳＦＥＴが構成されている。

【０１５７】ｎ型ドレイン層４０８にコンタクトするド
レイン電極４０９は、同時にｐ型ベース層４０３にもコ
ンタクトし、ｐ型ベース層４０３とｎ型ドレイン層４０
８がこのドレイン電極４０９により短絡されている。

【０１５８】一方、ｎ型ドレイン層４０８とは反対側の
位置には、第１のｎ型エミッタ層４０４から所定距離離
れて第２のｎ型エミッタ層４２１が形成され、この第２
のｎ型エミッタ層４２１と第１のｎ型エミッタ層４０４
との間には、第１、第２のｎ型エミッタ層より低濃度の
第３のｎ型エミッタ層４２２が形成され。そして、この
第３のｎ型エミッタ層４２２上には、ゲート絶縁膜４１
２を介して、第３の絶縁ゲート電極４２３が配設されて
いる。

【０１５９】このように構成されたＭＯＳゲート型サイ
リスタの動作は次の通りである。

【０１６０】すなわち、オン状態では、第１のゲート電
極４１３にはカソードに対して零ないし負の電圧が印加
され、第３のゲート電極４２３には零ないし正の電圧が
印加されて、第１から第３までのｎ型エミッタ層４０
４，４２１，４２２全体から電子がｐ型ベース層４０３
へと注入される。

【０１６１】ターンオフさせるには、第１のゲート電極
４１３にカソードに対して負の電圧を印加し、第３のゲ
ート電極４２３に負の電圧を印加する。

【０１６２】この結果、ｐ型ベース層４０３からｎ型エ
ミッタ層４０４，４２１，４２２に流れていた正孔電流
が、ドレイン電極４０９、ｎ型ドレイン層４０８、第１
のゲート電極４１３直下のチャネルＣＨ１、第１のｎ型
エミッタ層４０４を通ってカソード電極４０７へとバイ
パスされる。

【０１６３】このとき、第３のゲート電極４２３直下の
第３のｎ型エミッタ層４２３が表面付近で空乏化して、
第１のｎ型エミッタ層４０４から第２のｎ型エミッタ層
４２１へ至る抵抗が増加するため、第２のｎ型エミッタ
層４２１において、図２２で説明した機構が作用してタ
ーンオフ能力が向上する。

【０１６４】上記異なるゲート電極を絶縁膜を介して立
体的に交差して配設しているので、従来不可能であった
ゲート電極の配設パターンが可能となり、ＭＯＳ構造の
設計の自由度が高くなる。

【０１６５】図３４は、本発明（請求項２）の第１４の
実施例に係るＭＯＳゲート型サイリスタ（ＭＣＴ）の素
子構造を示す断面図である。

【０１６６】図中、９０１は高濃度のｐ型エミッタ層を
示しており、このｐ型エミッタ層９０１に接して低濃度
のｎ型ベース層９０２が形成されている。このｎ型ベー
ス層９０２の表面にはｐ型ベース層９０３が選択的に拡
散形成され、このｐ型ベース層９０３の表面には高濃度
のｎ型エミッタ層９０４が選択的に拡散形成されてい
る。

【０１６７】ｎ型エミッタ層９０４の表面には高濃度の
ｐ型ソース層９０７が選択的に形成され、このｐ型ソー
ス層９０７とｎ型ベース層９０２により挟まれた領域の
ｐ型ベース層９０３およびｎ型エミッタ層９０４上に
は、ゲート絶縁膜９１２を介して、ゲート電極９１３が
形成されている。

【０１６８】さらに、ｎ型エミッタ層９０４の表面に
は、図５９の従来のＭＣＴには存在しない低濃度のｎ型
疑似抵抗半導体層９１６が選択的に形成され、このｎ型
疑似抵抗半導体層９１６にはカソード電極９０６が設け
られている。このカソード電極９０６は、図５９の従来
のＭＣＴの場合と異なり、ｐ型ソース層９０７とはコン
タクトしていない。このため、ｐ型ソース層９０７には
ソース電極９１１が別途設けられている。また、ｐ型エ
ミッタ層９０１にはアノード電極９０５が設けられてい
る。

【０１６９】本実施例の場合、ｎ型疑似抵抗半導体層９
１６が、図２２（第８の実施例）のＭＯＳゲート型サイ
リスタの抵抗体４１９として機能するので、第８の実施
例と同様な効果が得られる。

【０１７０】すなわち、ｎ型エミッタ層９０４とカソー
ド電極９０６との間にｎ型疑似抵抗半導体層９１６によ
り抵抗体が形成されるため、オン状態におけるｎ型エミ
ッタ層９０４の電位が僅かながら上昇し、その結果、タ
ーンオフの際にはｎ型エミッタ層９０４の直下のｐ型ベ
ース層９０３を流れる正孔バイパス電流による電圧降下
が、ｎ型エミッタ層９０４とｐ型ベース層９０３との間
のビルトイン電圧０．７Ｖ（シリコンの場合）を越えて
も、その越えたレベルの分がｎ型疑似抵抗半導体層９１
６による電位上昇以内であれば、電子注入を止めること
ができ、素子をターンオフすることができる。

【０１７１】換言すれば、式（１）におけるＶ_BKが増加
し、最大遮断電流Ｉ_TGQMが増加するので、より大きな電
流を流すことができるようになる。

【０１７２】したがって、本実施例によれば、素子を微
細化しなくても、十分なターンオフ能力が得られるよう
になる。

【０１７３】また、図３４に示した構造を単位構造と
し、同一基板上に複数配列して１つの素子とした場合
に、ターンオフ時に個々の単位素子の間に生じる僅かな
ターンオフ時間の差により、ターンオフが遅れた単位素
子に全電流が集中して破壊に至るという恐れがある。し
かし、本実施例の場合、ｎ型疑似低後半導体層９１６に
よって電位差が生じ、電流を抑制して電流密度を平均化
することができるので、個々の単位素子のばらつきの影
響が少なくなり、安定した動作が得れる。

【０１７４】図３５は、本発明の第１５の実施例に係る
ＭＯＳゲート型電力用半導体素子（ＩＧＴＴ）の素子構
造を示す断面図である。以下の図の素子において前出し
た図の素子と対応する部分には、前出した図の素子と同
一符号を付し、詳細な説明は省略する。

【０１７５】本実施例では、ｐ型エミッタ層９０１に接
してｎ型ベース層９０２が形成されおり、このｎ型ベー
ス層９０２の表面にはｐ型ベース層９０３が、このｐ型
ベース層９０３にはｎ型エミッタ層９０４が選択的に拡
散形成されている。ｐ型エミッタ層９０１にはアノード
電極９０５が設けられている形成されている。

【０１７６】そして、図３４のＭＯＳゲート型電力用半
導体素子と同様に、カソード電極９０６とｎ型エミッタ
層９０４との間には、カソード電極９０６が設けられた
ｎ型疑似抵抗半導体層９１６が直列に接続されている。

【０１７７】また、ｐ型ベース層９０３の表面には高濃
度のｎ型ドレイン層９０８が選択的に形成され、このｎ
型ドレイン層９０８にはドレイン電極９０９が設けられ
ている。このドレイン電極９０９はｎ型ドレイン層９０
８と同時にｐ型ベース層９０３にもコンタクトしてお
り、これにより、ｎ型ドレイン層９０８とｐ型ベース層
９０３とは短絡されている。

【０１７８】ｎ型ドレイン層９０８から所定距離離れた
ｐ型ベース層の表面にはｎ型ソース層９１０が形成さ
れ、このｎ型ソース層９１０とｎ型ドレイン層９０８と
の間のｐ型ベース層９０３上には、ゲート絶縁膜９１２
を介して、ターンオフ用のゲート電極９１４が形成され
ている。また、ｎ型ソース層９１０にはソース電極９１
１が設けられており、このソース電極９１１は、カソー
ド電極９０６と電気的に接続されている。

【０１７９】本実施例のＭＯＳゲート型電力用サイリス
タは、ターンオフ時に、ゲート電極９１４にカソード電
極９０６に対して正の電圧が印加される。このときの正
孔電流は図３５で波線で示しているように、ｎ型エミッ
タ層９０４のすぐ近くでドレイン電極９０９に吸い出さ
れ、ゲート電極９１４直下のｎチャネルを通りソース電
極９１１からカソード電極９０６へ排出される。

【０１８０】本実施例でも、図３４（第１４の実施例）
のＭＯＳゲート型電力用サイリスタ場合と同様に、ｎ型
疑似抵抗半導体９１６によって、従来よりも、多くの電
流を流すことができ、また、同一基板上に複数配列して
も、電流集中の起こりにくい安定した動作が可能とな
る。

【０１８１】図３６は、本発明（請求項３）の第１６の
実施例に係るＭＯＳゲート型電力用半導体素子の素子構
造を示す断面図である。

【０１８２】本実施例のＭＯＳゲート型電力用半導体素
子が、図３４（第１４の実施例）のそれと異なる点は、
ｎ型疑似抵抗半導体層９１６の代わりに、高濃度のｐ型
半導体層９１７を用いていることにある。

【０１８３】すなわち、ｎ型ベース層９０２の表面には
ｐ型半導体層９１７が選択的に拡散形成されおり、この
ｐ型半導体層９１７には第１のコンタクト電極９１９、
第２のコンタクト電極９１８が設けられている。

【０１８４】この結果、正孔は、ｎ型エミッタ層９０
４、カソード電極９０６、第１のコンタクト電極９１
９、ｐ型半導体層９１７、第２のコンタクト電極９１
８、カソードという経路で、カソードとｎ型エミッタ層
９４０との間を流れることになる。このとき、正孔がｐ
型半導体層９１７内を流れる際に、ｐ型半導体層９１７
の拡散抵抗により電圧降下が生じ、ｎ型エミッタ層９０
４内にｎ型疑似抵抗半導体層９１６を設けた場合と同様
に、ｎ型エミッタ層９０４の電位が上昇する。したがっ
て、第１４の実施例と同様な効果が得られる。

【０１８５】図３７は、本発明の第１７の実施例に係る
ＭＯＳゲート型電力用半導体素子の素子構造を示す断面
図である。

【０１８６】本実施例は、図３６の第１６の実施例の手
法を図３５の第１５の実施例に適用した例であり、図３
５のｎ型疑似抵抗半導体層９１６の代わりに、高濃度の
ｐ型半導体層９１７の拡散抵抗を利用したものである。

【０１８７】図３８は、本発明の第１８の実施例に係る
ＭＯＳゲート型電力用半導体素子の素子構造を示す断面
図である。

【０１８８】本実施例では、図３６のＭＯＳゲート型電
力用半導体素子のｐ型半導体層９１７と同様にｐ型半導
体層９２０の拡散抵抗を利用し、さらに第１のコンタク
ト電極９１９と第２のコンタクト電極９１８との間にｎ
型半導体層９２１を拡散形成することにより、電極間の
抵抗が所望の値になるようにしている。

【０１８９】図３９は、本発明の第１９の実施例に係る
ＭＯＳゲート型電力用半導体素子の素子構造を示す断面
図である。

【０１９０】本実施例でも、図３５のｎ型疑似抵抗半導
体の代りに、ｐ型半導体層９２０を用い、そして、ｐ型
半導体層９２０の拡散抵抗をｎ型半導体層９２１によっ
て所定の値になるようにしている。

【０１９１】図４０は、本発明の第２０の実施例に係る
ＭＯＳゲート型電力用半導体素子の素子構造を示す断面
図である。

【０１９２】本実施例は、図３４のｎ型疑似抵抗半導体
層９１６の代りとして、ｐ型半導体層９２０内に拡散形
成されたｎ型半導体層９２１の拡散抵抗を利用したもの
である。

【０１９３】図３８の第１８の実施例と比べると、ｎ型
半導体層の方がｐ型半導体層よりも拡散抵抗を小さくで
きるという利点がある。

【０１９４】また、本実施例では、ｐ型半導体層９２０
とｎ型半導体層９２１とを、第２のコンタクト電極９１
８により短絡している。これはｐ型半導体層９２０とｎ
型半導体層９２１とが短絡していないと、ｎ型半導体層
９２１直下でサイリスタ動作が始まり、ターンオフしな
くなってしまうからである。

【０１９５】図４１は、本発明の第２１の実施例に係る
ＭＯＳゲート型電力用半導体素子の素子構造を示す断面
図である。

【０１９６】本実施例は、図４０の第２０の実施例の手
法を図３９の第１９の実施例に適用した例であり、ｎ型
半導体層９２１の拡散抵抗を利用したものである。

【０１９７】図４２は、本発明の第２２の実施例に係る
ＭＯＳゲート型電力用半導体素子の素子構造を示す断面
図である。

【０１９８】本実施例のＭＯＳゲート型電力用半導体素
子が、図４０の第２０の実施例と異なる点は、ｐ型半導
体層９１７を第１の電極９１８と第２の電極９１９の間
のｎ型半導体層９２１の表面に拡散形成し、これによ
り、所望の抵抗値が得られるようにしていることにあ
る。

【０１９９】図４３は、本発明の第２３の実施例に係る
構造の素子構造を示す断面図である。本実施例でも、ｎ
型半導体層９２１の拡散抵抗をｐ型高濃度層９１７で制
御して図３５のｎ型疑似抵抗半導体層９１６の代りとし
ている。

【０２００】図４４は、本発明の第２４の実施例に係る
ＭＯＳゲート型電力用半導体素子の素子構造を示す断面
図である。

【０２０１】本実施例では、ｎ型ベース層９０２の表面
に厚い絶縁膜（例えば酸化膜）９２３を形成し、その上
に抵抗体薄膜９２２（例えばポリシリコン層）を形成
し、この抵抗体薄膜９２２に第１の電極９１９と第２の
電極９１８を設け、第１の電極９１９、第２の電極９１
８をそれぞれカソード電極９０６、ソース電極９１１に
接続することにより、抵抗体薄膜９２２を図３４のｎ型
疑似抵抗半導体９１６の代りとしている例である。

【０２０２】図４５は、本発明の第２５の実施例に係る
ＭＯＳゲート型電力用半導体素子の素子構造を示す断面
図である。

【０２０３】本実施例は、図４４の第２４の実施例の手
法を図３５の第１５の実施例に適用した例であり、図３
５のｎ型疑似抵抗半導体９１６の代りに、抵抗体薄膜９
２２の抵抗体として用いている。

【０２０４】図４６は、本発明の第２６の実施例に係る
ＭＯＳゲート型電力用半導体素子の素子構造を示す断面
図である。

【０２０５】本実施例は、図３６の第１６の実施例のｐ
型半導体層９１７の代りとして、高耐圧化のための接合
終端部に用いている高濃度のｐ型リング半導体層（ガー
ドリング層）９２４の拡散抵抗を利用した例である。

【０２０６】なお、図中、９２５は低濃度のｐ型リング
半導体層（ガードリング層）、９２６は高濃度のｎ型ス
トッパ層を示している。

【０２０７】図４７は、本発明の第２７の実施例に係る
ＭＯＳゲート型電力用半導体素子の素子構造を示す断面
図である。

【０２０８】本実施例は、図３７の第１７の実施例のｐ
型半導体層９１７の代りとして、高耐圧化のための接合
終端部に用いている高濃度のｐ型リング半導体層（ガー
ドリング層）９２４の拡散抵抗を利用した例である。

【０２０９】図４８は、本発明の第２８の実施例に係る
ＭＯＳゲート型電力用半導体素子の素子構造を示す断面
図である。

【０２１０】本実施例では、ｎ型エミッタ層９０４内に
ｐ型ソース層９０７およびｐ型半導体層９１７が拡散形
成され、また、ｐ型ソース層９０７とｐ型半導体層９１
７との間のｎ型エミッタ層９０４上に第２のゲート電極
９１４が形成されている。ｐ型半導体層９１７とｎ型ベ
ース層９０４とはカソード電極９０６により短絡されて
いる。

【０２１１】本実施例では、第２のゲート電極９１４に
常にカソード（この場合ソース電極９１１）に対して負
の電圧をかけて、ｐ型ソース層９０７、ｎ型ベース層９
０４、ｐ型半導体層９１７からなるｐチャネルＭＩＳＦ
ＥＴを導通状態としておく。

【０２１２】すなわち、本実施例では、第２のゲート電
極９１４直下のチャネル抵抗をｎ型疑似抵抗半導体層９
１６として利用している。

【０２１３】図４９は、本発明の第２９の実施例に係る
ＭＯＳゲート型電力用半導体素子の素子構造を示す断面
図である。

【０２１４】本実施例は、図４８の第２８の実施例の手
法を図３９の第１９の実施例のＭＯＳゲート型電力用半
導体素子３５に適用した例であり、ｎ型エミッタ層９０
４、ｐ型ベース層、ｎ型半導体層９２１からなるｎチャ
ネルＭＩＳＦＥＴのチャネル抵抗をｐ型半導体層９２
０、ｎ型半導体層９２１として利用している。

【０２１５】図５０は、本発明の第３０の実施例に係る
ＭＯＳゲート型電力用半導体素子の素子構造を示す断面
図である。

【０２１６】本実施例は、ｎ型エミッタ層９０４の外
に、図４８の場合と同様にｎチャネルＭＩＳＦＥＴを形
成し、そのチャネル抵抗をｎ型疑似抵抗半導体層９１６
として利用した例である。

【０２１７】すなわち、本実施例は、図３８のＭＯＳゲ
ート型電力用半導体素子において、ｐ型半導体層９２０
内にｎチャネルＭＩＳＦＥＴを形成したもである。

【０２１８】本実施例では、第２のゲート電極９１４に
は常にカソード（この場合、第１の電極９１８）に対し
て正の電圧を印加し、また、第１の電極９１８は、直下
のｎ型層９２１がサイリスタ動作を起こし、ターンオフ
できなくなるのを防ぐため、ｐ型半導体層９２０とｎ型
半導体層９２１を短絡している。

【０２１９】図５１は、本発明の第３１の実施例に係る
ＭＯＳゲート型電力用半導体素子の素子構造を示す断面
図である。

【０２２０】本実施例は、図５０の第３０の実施例の手
法を図３９のＭＯＳゲート型電力用半導体素子に適用し
た例であり、抵抗体として、ｐ型半導体層９２０内に形
成したｎチャネルＭＩＳＦＥＴのチャネル抵抗を利用し
たものである。

【０２２１】図５２は、本発明の第３２の実施例に係る
ＭＯＳゲート型電力用半導体素子の平面図である。ま
た、図５３、図５４、図５５は、それぞれ、図５２のＡ
−Ａ´断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ´断面図である。

【０２２２】本実施例では、基本的には図３７の実施例
で示した素子構造を用いている。そして、ターンオフ用
の第２のゲート電極９１４が、太い引き出しの部分９１
４ａと、そこから細く長方形の輪状に伸びたＭＩＳ構造
のゲート部分９１４ｂとにより構成されている。

【０２２３】カソード電極９０６はｐ型半導体９１７を
通じてソース電極９１１に接続されており、正孔排出用
のドレイン電極９０９は太い引き出しの第２のゲート電
極９１４ａの上を通って、長方形の輪の第２のゲート電
極９１４ｂ中に入り、ソース電極９１１とｎチャネルＭ
ＩＳＦＥＴで接続される。

【０２２４】また、図５３に示すように、ソース電極９
１１がｐ型半導体層９１７を介してカソード電極９０６
と直列接続しており、これにより、ターンオフ用ＭＩＳ
ＦＥＴを含むｐ型半導体層９２０の電位の安定化が図れ
る。

【０２２５】また、正孔は、図５４から分かるように、
ドレイン電極９０９からｎ型ドレイン層９０８、ターン
オフ用のゲート電極９１４ｂ直下のチャネル領域、ｎ型
ソース層９１０、ソース電極９１１を通って排出され
る。ｎ型ドレイン層９０８とｎ型ソース層９１０とが交
互に配置され、繰り返される構造により、正孔の排出に
必要なＭＩＳＦＥＴのチャネル幅が得られる。

【０２２６】また、図５５は、太いターンオフ用絶縁ゲ
ート電極９１４ａの引き出しと、正孔排出用のドレイン
電極９０９の引き出しの部分を示している。

【０２２７】この素子のターンオンは、ターンオン用の
ゲート電極９１３にカソード電極９０６に対して正の電
圧を印加し、ｎ型エミッタ層９０４から電子を注入する
ことにより行なわれる。

【０２２８】一方、ターンオフは、ターンオフ用の第２
のゲート電極９１４にカソード（この場合ソース電極９
１１）に対して正の電圧を印加し、ｎ型ドレイン層９０
９、ｐ型層９２０、ｎ型ソース層９１０からなるｎチャ
ネルＭＩＳＦＥＴのチャネル領域を導通状態とし、ドレ
イン電極９０９からソース電極９１１へと正孔を排出す
ことにより行なわれる。

【０２２９】本実施例の構造上の特徴は、ｎ型エミッタ
層９０４の幅に対して、ターンオフ用のＭＩＳＦＥＴの
チャネル幅を十分に大きく取れること、太いターンオフ
用のゲート電極９１４ａの引き出しにより、ターンオフ
用のＭＩＳＦＥＴのチャネル抵抗が小さくなり、より大
きな電流をターンオフできること、太いターンオフ用の
ゲート電極９１４ａ上をソース電極９１１や、ドレイン
電極９０９が通っているため素子面積効率が高くなるこ
とである。

【０２３０】図５６は、図５３に示したＡ−Ａ′断面図
のカソード電極９０６を圧接する場合の電極の取り方を
示す断面図である。これは、カソード電極９０６および
ターンオン用のゲート電極９１３を絶縁膜９２７（例え
ばポリイミド膜）で覆い、ソース電極９１１のみを表出
させた構造を示している。

【０２３１】図５７は、図５３に示したＡ−Ａ′断面図
のカソードの電極を圧接する場合の他の電極の取り方を
示す断面図である。これは、ソース電極９１１の部分の
みを残して他を絶縁膜９２７で覆い、さらに圧接用の電
極９１５をソース電極９１１の上に配置することによ
り、圧接がより容易になった構造を示している。

【０２３２】図５８は、図５３に示したＡ−Ａ′断面図
のカソードの電極を圧接する場合のさらに別の電極の取
り方を示す断面図である。この構造では、図５７よりも
絶縁膜９２７の領域を多くし、圧接用電極９１５がター
ンオフ用ゲート電極９１４上に重ならないようにしてい
る。このようにすると、圧接時の応力がゲート電極に及
ぼす影響が少なくて済む。

【０２３３】なお、第６〜第８の実施例に係る発明の一
般的な効果は以下の通りである。

【０２３４】すなわち、この発明によれば、異なるゲー
ト電極を絶縁膜を介して立体的に交差して配設している
ので、従来不可能であったゲート電極の配設パターンが
可能となり、ＭＯＳ構造の設計の自由度が高くなる。

【０２３５】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、ｐ型エミッ
タ層とｎ型ベース層とが直接接する場合について説明し
たが、これらの間にバッファ層等を設け、ｐ型エミッタ
層とｎ型ベース層とが間接的に接する場合にも本発明は
有効である。また、上記実施例を種々組み合わせても良
い。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施できる。

【０２３６】

【発明の効果】以上詳述したように本発明（請求項１）
によれば、バイパス経路における第２導電型ベース層の
横方向抵抗およびターンオフ時のチャネル抵抗を低減で
きるので、ターンオフ特性を大幅に改善できるようにな
る。

【０２３７】また、本発明（請求項２，３）によれば、
第１導電型エミッタ層と第２の主電極との間に抵抗体が
存在するので、オン状態のときに第１導電型エミッタ層
の電位が上昇し、その結果、第１導電型エミッタ層と第
２導電型ベース層との間のビルトイン電圧を越えても、
その越えた分のレベルが上記抵抗体による電位上昇以内
であればラッチアップは起こらないので、素子を微細化
しなくても、十分なターンオフ能力が得られるようにな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＭＯＳゲート型サ
イリスタの平面図

【図２】図１のＡ−Ａ′断面図

【図３】本発明のＭＯＳゲート型サイリスタのゲート駆
動方法を示すタイムチャート

【図４】図１のＭＯＳゲート型サイリスタのｎ型ソース
層、ソース電極、ｐ型ベース層との関係を示す図

【図５】図１のＭＯＳゲート型サイリスタの変形例に係
るｎ型ソース層、ソース電極、ｐ型ベース層との関係を
示す図

【図６】本発明の第２の実施例に係る横型ＭＯＳゲート
型サイリスタの素子構造を示す断面図

【図７】図６の横型ＭＯＳゲート型サイリスタのゲート
駆動方法を示すタイムチャート

【図８】本発明の第３の実施例に係るＭＯＳゲート型サ
イリスタの素子構造を示す断面図

【図９】本発明の第４の実施例に係るＭＯＳゲート型サ
イリスタの素子構造を示す断面図

【図１０】本発明の第５の実施例に係るＭＯＳゲート型
サイリスタの素子構造を示す断面図

【図１１】本発明の第６の実施例に係るＭＯＳゲート型
サイリスタの平面図

【図１２】図１１のＡ−Ａ′断面図

【図１３】図１１のＢ−Ｂ′断面図

【図１４】図１１のＣ−Ｃ′断面図

【図１５】図１１のＤ−Ｄ′断面図

【図１６】本発明の第７の実施例に係るＭＯＳゲート型
サイリスタの平面図

【図１７】図１６のＡ−Ａ′断面図

【図１８】図１６のＢ−Ｂ′断面図

【図１９】立体交差するゲート電極の製造方法を示す前
半の工程断面図

【図２０】立体交差するゲート電極の製造方法を示す後
半の工程断面図

【図２１】ゲート電極の交差部分の変形例を示す図

【図２２】本発明の第８の実施例に係るＭＯＳゲート型
サイリスタの等価回路図

【図２３】本発明の第８の実施例に係るＭＯＳゲート型
サイリスタの素子構造を示す断面図

【図２４】本発明の第９の実施例に係るＭＯＳゲート型
サイリスタの素子構造を示す断面図

【図２５】本発明の第１０の実施例に係るＭＯＳゲート
型サイリスタの素子構造を示す断面図

【図２６】本発明の第１１の実施例に係るＭＯＳゲート
型サイリスタの素子構造を示す断面図

【図２７】本発明の第１２の実施例に係るＭＯＳゲート
型サイリスタの素子構造を示す断面図

【図２８】本発明の第１２の実施例に係るＭＯＳゲート
型サイリスタの素子構造を示す断面図

【図２９】従来のＭＯＳゲート型サイリスタの素子構造
を示す断面図

【図３０】従来の横型絶縁ゲート型サイリスタの素子構
造を示す断面図

【図３１】図３０の横型ＭＯＳゲート型サイリスタのゲ
ート駆動方法を示すタイムチャート

【図３２】従来の他の絶縁ゲート型ターンオフサイリス
タの素子構造を示す断面図

【図３３】図３２のＡ−Ａ´断面図

【図３４】本発明の第１４の実施例に係るＭＯＳゲート
型サイリスタ（ＭＣＴ）の素子構造を示す断面図

【図３５】本発明の第１５の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図３６】本発明の第１６の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図３７】本発明の第１７の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図３８】本発明の第１８の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図３９】本発明の第１９の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図４０】本発明の第２０の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図４１】本発明の第２１の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図４２】本発明の第２２の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図４３】本発明の第２３の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図４４】本発明の第２４の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図４５】本発明の第２５の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図４６】本発明の第２６の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図４７】本発明の第２７の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図４８】本発明の第２８の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図４９】本発明の第２９の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図５０】本発明の第３０の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図５１】本発明の第３１の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の素子構造を示す断面図

【図５２】本発明の第３２の実施例に係るＭＯＳゲート
型サイリスタ（ＩＧＴＴ）の平面図

【図５３】図５３のＡ−Ａ´断面図

【図５４】図５３のＢ−Ｂ´断面図

【図５５】図５３のＣ−Ｃ´断面図

【図５６】図５３のカソード電極を圧接する場合の電極
の取り方を示す断面図

【図５７】図５３のカソード電極を圧接する場合の他の
電極の取り方を示す断面図

【図５８】図５３のカソード電極を圧接する場合のさら
に別の電極の取り方を示す断面図

【図５９】従来のＭＯＳゲート型電力用半導体素子（Ｍ
ＣＴ）の素子構造を示す断面図

【符号の説明】

１０１…ｎ型ベース層（第１導電型ベース層） １０２…ｐ型ベース層（第２導電型ベース層） １０３…ｎ型エミッタ層（第１導電型エミッタ層） １０４…ｐ型エミッタ層（第２導電型エミッタ層） １０５…カソード電極（第２の主電極） １０６…アノード電極（第１の主電極） １０７…ｎ型ドレイン層（第１導電型ドレイン層） １０８…ドレイン電極 １０９…ゲート絶縁膜（第２のゲート絶縁膜） １１０…ゲート電極（第２のゲート電極） １１１…ｎ型ソース層（第１導電型ソース層） １１２…ソース電極 １２３…ゲート絶縁膜（第１のゲート絶縁膜） １２４…ゲート電極（第１のゲート電極） ２０３…ｎ型ベース層（第１導電型ベース層） ２０４…ｐ型ベース層（第２導電型ベース層） ２０６…ｐ型エミッタ層（第２導電型エミッタ層） ２０７…ｎ型エミッタ層（第１導電型エミッタ層） ２０８…ｐ型ドレイン層（第２導電型ドレイン層） ２１０…ゲート絶縁膜（第２のゲート絶縁膜） ２１１…第２のゲート電極（第２のゲート電極） ２１２…第１のゲート絶縁膜（第１のゲート絶縁膜） ２１３…第１のゲート電極（第１のゲート電極） ２１４…アノード電極（第１の主電極） ２１５…ドレイン電極 ２１６…カソード電極（第２の主電極） ４０１…ｐ型エミッタ層（第１の主面） ４０２…ｎ型ベース層 ４０３…ｐ型ベース層 ４０４…ｎ型エミッタ層（第２の主面） ４０５…アノード電極（第１の主電極） ４０６…カソード電極（第２の主電極） ９０１…ｐ型エミッタ層（第２導電型エミッタ層） ９０２…ｎ型ベース層（第１導電型ベース層） ９０３…ｐ型ベース層（第２導電型ベース層） ９０４…ｎ型エミッタ層（第１導電型エミッタ層） ９０５…アノード電極（第１の主電極） ９０６…カソード電極（第２の主電極） ９１６…ｎ型疑似抵抗半導体層（第１導電型疑似抵抗半
導体層） ９１７…ｐ型半導体層（第２導電型半導体層） ９１８…第２のコンタクト電極 ９１９…第１のコンタクト電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大村 一郎 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平６−125078（ＪＰ，Ａ) 特開 平５−283675（ＪＰ，Ａ) 特開 平７−183488（ＪＰ，Ａ) 特開 昭62−76557（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/749

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型ベース層の表面に直接または間
   接的に接する第２導電型エミッタ層と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
   ース層の表面に選択的に形成された第２導電型ベース層
   と、 この第２導電型ベース層の表面に選択的に形成された第
   １導電型エミッタ層と、 前記第２導電型ベース層の表面に選択的に形成された第
   １導電型ソース層と、 前記第１導電型エミッタ層と前記第１導電型ソース層と
   の間の前記第２導電型ベース層の表面に選択的に形成さ
   れた第１導電型ドレイン層と、 前記第１導電型ベース層と前記第１導電型エミッタ層と
   で挟まれた前記第２導電型ベース層上に、第１のゲート
   絶縁膜を介して設けられた第１のゲート電極と、 前記第１導電型ドレイン層と前記第１導電型ソース層と
   で挟まれた前記第２導電型ベース層上に、第２のゲート
   絶縁膜を介して設けられた第２のゲート電極と、 前記第２導電型エミッタ層に設けられた第１の主電極
   と、 前記第１導電型エミッタ層に設けられた第２の主電極
   と、 前記第２導電型ベース層および前記第１導電型ドレイン
   層に設けられたドレイン電極と、 前記第１導電型ソース層に設けられ、前記第２の主電極
   と接続されたソース電極とを具備してなり、 前記第１のゲート電極を取り囲むように前記第１導電型
   エミッタ層および前記第２の主電極が形成され、前記第
   １導電型エミッタ層および前記第２の主電極を取り囲む
   ように前記第１導電型ドレイン層および前記ドレイン電
   極が形成され、前記第１導電型ドレイン層および前記ド
   レイン電極を取り囲むように前記第２のゲート電極が形
   成され、前記第２のゲート電極を取り囲むように前記第
   １導電型ソース層および前記ソース電極が形成されてい
   ることを特徴とするＭＯＳゲート型電力用半導体素子。
2. 【請求項２】第１導電型ベース層と、 この第１導電型ベース層の表面に直接または間接的に接
   し、第１の主電極が設けられた第２導電型エミッタ層
   と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
   ース層の表面に選択的に形成された第２導電型ベース層
   と、 この第２導電型ベース層の表面に選択的に形成された第
   １導電型エミッタ層と、この第１導電型エミッタ層の表
   面に選択的に形成され、ソース電極が設けられた第２導
   電型ソース層と、 この第２導電型ソース層と前記第１導電型ベース層とで
   挟まれた前記第２導電型ベース層および前記第１導電型
   エミッタ層上に、ゲート絶縁膜を介して設けられたゲー
   ト電極と、 前記第１導電型エミッタ層の表面に選択的に形成され、
   前記ソース電極に接続する第２の主電極が設けられた第
   １導電型抵抗半導体層とを具備してなることを特徴とす
   るＭＯＳゲート型電力用半導体素子。
3. 【請求項３】第１導電型ベース層と、 この第１導電型ベース層の表面に直接または間接的に接
   し、第１の主電極が設けられた第２導電型エミッタ層
   と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
   ース層の表面に選択的に形成された第２導電型ベース層
   と、 この第２導電型ベース層の表面に選択的に形成され、第
   ２の主電極が設けられた第１導電型エミッタ層と、 この第１導電型エミッタ層の表面に選択的に形成され、
   前記第２の主電極に接続するソース電極が設けられた第
   ２導電型ソース層と、 この第２導電型ソース層と前記第１導電型ベース層とで
   挟まれた前記第２導電型ベース層および前記第１導電型
   エミッタ層上に、ゲート絶縁膜を介して設けられたゲー
   ト電極と、 前記第１導電型ベース層の表面に選択的に形成された第
   ２導電型半導体層と、 この第２導電型半導体層に設けられ、前記第２の主電極
   に接続する第１のコンタクト電極と、 前記第２導電型半導体層に設けられ、前記ソース電極に
   接続する第２のコンタクト電極とを具備してなることを
   特徴とするＭＯＳゲート型電力用半導体素子。
4. 【請求項４】第１導電型ベース層と、 この第１導電型ベース層の表面に直接または間接的に接
   する第２導電型エミッタ層と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
   ース層の表面に選択的に形成された第２導電型ベース層
   と、 この第２導電型ベース層の表面に選択的に形成された第
   １導電型エミッタ層と、 前記第２導電型エミッタ層に設けられた第１の主電極
   と、 前記第１導電型エミッタ層に設けられた第２の主電極
   と、 前記第１導電型ベース層と前記第１導電型エミッタ層と
   で挟まれた前記第２導電型ベース層上に、第１のゲート
   絶縁膜を介して設けられた第１のゲート電極で駆動され
   るｎ型ＭＯＳＦＥＴと、 前記第１導電型エミッタ層と前記第２導電型ベース層と
   の間を電気的に短絡する第１のゲート電極と電気的に短
   絡された第２のゲート電極により制御されるｐ型ＭＯＳ
   ＦＥＴと、 を具備するＭＯＳゲート型電力用半導体素子の駆動方法
   において、 定常オフ時に前記ゲート電極に、ｎ型ＭＯＳＦＥＴをオ
   フさせ、かつｐ型ＭＯＳＦＥＴをオンさせるような第１
   の電圧を印加し、 ターンオン時に前記ゲート電極に、ｎ型ＭＯＳＦＥＴを
   オンさせ、かつｐ型ＭＯＳＦＥＴをオフさせるような第
   ２の電圧を印加し、 ターンオフ時に前記ゲート電極に、ｎ型ＭＯＳＦＥＴを
   オンさせ、ｐ型ＭＯＳＦＥＴをオンさせるような第１の
   電圧と第２の電圧の間の第３の電圧を印加し、一定時間
   経過後に第１の電圧を印加することを特徴とするＭＯＳ
   ゲート型電力用半導体素子の駆動方法。
5. 【請求項５】前記ｐ型ＭＯＳＦＥＴは、 前記第１導電型エミッタ層の表面領域に形成された第２
   導電型ドレイン層と、 前記第２導電型ドレイン層上に形成された前記第２の主
   電極に接続されたドレイン電極と、 前記第２導電型ドレイン層と第２導電型ベース層との間
   の前記第１導電型エミッタ層上にゲート絶縁膜を介して
   形成された第２のゲート電極により制御されるｐ型ＭＯ
   ＳＦＥＴであることを特徴とする請求項４記載のＭＯＳ
   ゲート型電力用半導体素子の駆動方法。