JP3278534B2 - Mosゲート型電力用半導体素子とその駆動方法 - Google Patents
Mosゲート型電力用半導体素子とその駆動方法Info
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- JP3278534B2 JP3278534B2 JP21348294A JP21348294A JP3278534B2 JP 3278534 B2 JP3278534 B2 JP 3278534B2 JP 21348294 A JP21348294 A JP 21348294A JP 21348294 A JP21348294 A JP 21348294A JP 3278534 B2 JP3278534 B2 JP 3278534B2
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Description
【0001】
【産業上の利用分野】本発明は、MOS構造により主電
流を制御するMOSゲート型電力用半導体素子とその駆
動方法に関する。
流を制御するMOSゲート型電力用半導体素子とその駆
動方法に関する。
【0002】
【従来の技術】高耐圧、大電流の電力用素子におけるゲ
ート駆動には、電圧制御型のものと、電流駆動型のもの
とがあるが、前者の方が望ましい。これは電圧制御型の
方が電流駆動型に比べてより小電流でゲート駆動を行な
えるからである。
ート駆動には、電圧制御型のものと、電流駆動型のもの
とがあるが、前者の方が望ましい。これは電圧制御型の
方が電流駆動型に比べてより小電流でゲート駆動を行な
えるからである。
【0003】図29は、従来のMOSゲート型サイリス
タの素子構造を示す断面図である。このサイリスタで
は、高抵抗の第1導電型ベース層701の表面にp型ベ
ース層702が形成され、このp型ベース層702内に
はn型エミッタ層703が選択的に形成されている。ま
た、n型ベース層701の裏面には高濃度のp型エミッ
タ層704が形成されている。n型エミッタ層703上
にはカソード電極7055が、p型エミッタ層704上
にはアノード電極706が設けられている。
タの素子構造を示す断面図である。このサイリスタで
は、高抵抗の第1導電型ベース層701の表面にp型ベ
ース層702が形成され、このp型ベース層702内に
はn型エミッタ層703が選択的に形成されている。ま
た、n型ベース層701の裏面には高濃度のp型エミッ
タ層704が形成されている。n型エミッタ層703上
にはカソード電極7055が、p型エミッタ層704上
にはアノード電極706が設けられている。
【0004】p型ベース層702内のn型エミッタ層7
03から所定距離離れた位置にはn型ドレイン層707
が形成されている。このn型ドレイン層707とn型エ
ミッタ層703との間のp型ベース層702上には、ゲ
ート絶縁膜709を介してゲート電極710が配設され
ている。このゲート電極710はターンオフ用であっ
て、このn型エミッタ層703をソースとするnチャネ
ルMOSFETが構成されている。なお、n型ドレイン
層707にコンタクトするドレイン電極708は、同時
にp型ベース層702にもコンタクトしており、p型ベ
ース層702とn型ドレイン層707がこのドレイン電
極708により短絡している。
03から所定距離離れた位置にはn型ドレイン層707
が形成されている。このn型ドレイン層707とn型エ
ミッタ層703との間のp型ベース層702上には、ゲ
ート絶縁膜709を介してゲート電極710が配設され
ている。このゲート電極710はターンオフ用であっ
て、このn型エミッタ層703をソースとするnチャネ
ルMOSFETが構成されている。なお、n型ドレイン
層707にコンタクトするドレイン電極708は、同時
にp型ベース層702にもコンタクトしており、p型ベ
ース層702とn型ドレイン層707がこのドレイン電
極708により短絡している。
【0005】ターンオン用のゲート電極は図では示され
ていないが、例えば、選択的に拡散形成されるp型ベー
ス層702の周辺部に、ターンオフ用と同様にMOS構
造をもって形成される。
ていないが、例えば、選択的に拡散形成されるp型ベー
ス層702の周辺部に、ターンオフ用と同様にMOS構
造をもって形成される。
【0006】このような構造のMOSゲート型サイリス
タをターンオフするには、ゲート電極710にカソード
に対して正の電圧を印加する。これにより、ゲート電極
710の下にnチャネルが形成され、p型ベース層70
2から直接n型エミッタ層703に流れ込んでいたホー
ル電流の一部が、図に破線で示すようにドレイン電極7
08から吸い出され、n型ドレイン層707を通り、ゲ
ート電極710の下のnチャンネルを通って、n型エミ
ッタ層703からカソード電極705にバイパスするよ
うになる。このホール電流のバイパスによってやがてn
型エミッタ層703からp型ベース層702への電子の
注入が止まり、このサイリスタはターンオフする。
タをターンオフするには、ゲート電極710にカソード
に対して正の電圧を印加する。これにより、ゲート電極
710の下にnチャネルが形成され、p型ベース層70
2から直接n型エミッタ層703に流れ込んでいたホー
ル電流の一部が、図に破線で示すようにドレイン電極7
08から吸い出され、n型ドレイン層707を通り、ゲ
ート電極710の下のnチャンネルを通って、n型エミ
ッタ層703からカソード電極705にバイパスするよ
うになる。このホール電流のバイパスによってやがてn
型エミッタ層703からp型ベース層702への電子の
注入が止まり、このサイリスタはターンオフする。
【0007】しかしながら、この従来構造のMOSゲー
ト型サイリスタにあっては、十分なターンオフ能力が得
られないという問題があった。これは、図29に破線で
示したホール電流バイパス経路の抵抗に原因がある。
ト型サイリスタにあっては、十分なターンオフ能力が得
られないという問題があった。これは、図29に破線で
示したホール電流バイパス経路の抵抗に原因がある。
【0008】すなわち、ホール電流バイパス経路の抵抗
は、主要にはp型ベース層702の横方向抵抗とMOS
ゲート電極710下のnチャネルのオン抵抗であり、こ
れらの抵抗とバイパス電流により決る電圧降下が、n型
エミッタ層703とp型ベース層702のビルトイン電
圧以上になると、n型エミッタ層703からの電子注入
が止まらないことになる。したがって、アノード電流
(主電流)が大きくなると、ターンオフできなくなって
しまう。
は、主要にはp型ベース層702の横方向抵抗とMOS
ゲート電極710下のnチャネルのオン抵抗であり、こ
れらの抵抗とバイパス電流により決る電圧降下が、n型
エミッタ層703とp型ベース層702のビルトイン電
圧以上になると、n型エミッタ層703からの電子注入
が止まらないことになる。したがって、アノード電流
(主電流)が大きくなると、ターンオフできなくなって
しまう。
【0009】図59は、従来のMOSゲート型電力用半
導体素子(MCT)の構造を示す断面図である。(IE
DM89,p.297−300,“Design As
pects of MOS Controlled T
hyristor Elements”)図中、100
1は高濃度のp型エミッタ層を示しており、このp型エ
ミッタ層1001に接して低濃度のn型ベース層100
2が形成されている。このn型ベース層1002の表面
にはp型ベース層1003が選択的に形成され、このp
型ベース層1003の表面には高濃度のn型エミッタ層
1004が選択的に拡散形成されている。
導体素子(MCT)の構造を示す断面図である。(IE
DM89,p.297−300,“Design As
pects of MOS Controlled T
hyristor Elements”)図中、100
1は高濃度のp型エミッタ層を示しており、このp型エ
ミッタ層1001に接して低濃度のn型ベース層100
2が形成されている。このn型ベース層1002の表面
にはp型ベース層1003が選択的に形成され、このp
型ベース層1003の表面には高濃度のn型エミッタ層
1004が選択的に拡散形成されている。
【0010】p型エミッタ層1001にはアノード電極
1005が、n型エミッタ層1004にはカソード電極
1006が設けられている。
1005が、n型エミッタ層1004にはカソード電極
1006が設けられている。
【0011】n型エミッタ層1004の表面には高濃度
のp型ソース層1007が選択的に形成され、このp型
ソース層1007とn型ベース層1002により挟まれ
た領域のp型ベース層1003およびn型エミッタ層1
004上には、ゲート絶縁膜1012を介して、ゲート
電極1013が形成されており、領域CH1をチャネル
領域とするターンオフ用のpチャネルMISFETが構
成されている。
のp型ソース層1007が選択的に形成され、このp型
ソース層1007とn型ベース層1002により挟まれ
た領域のp型ベース層1003およびn型エミッタ層1
004上には、ゲート絶縁膜1012を介して、ゲート
電極1013が形成されており、領域CH1をチャネル
領域とするターンオフ用のpチャネルMISFETが構
成されている。
【0012】p型ソース層1007はカソード電極10
06によってnエミッタ層1004と短絡されている。
また、ゲート電極1013は、n型エミッタ層1004
とp型ベース層1003とn型ベース層1002より構
成されるターンオン用のnチャネルMISFETのゲー
ト電極も兼ねている。
06によってnエミッタ層1004と短絡されている。
また、ゲート電極1013は、n型エミッタ層1004
とp型ベース層1003とn型ベース層1002より構
成されるターンオン用のnチャネルMISFETのゲー
ト電極も兼ねている。
【0013】この素子(MCT)の動作は以下の通りで
ある。
ある。
【0014】ターンオン時は、ゲート電極1013にカ
ソードに対して正の電圧が印加される。これにより、ゲ
ート電極1013下のチャネル領域CH2が導通状態と
なり、n型エミッタ層1004からn型ベース層100
2に電子が注入されて、素子がターンオンする。
ソードに対して正の電圧が印加される。これにより、ゲ
ート電極1013下のチャネル領域CH2が導通状態と
なり、n型エミッタ層1004からn型ベース層100
2に電子が注入されて、素子がターンオンする。
【0015】一方、ターンオフ時は、ゲート電極101
3に負の電圧が印加される。これにより、ゲート電極1
013下のチャネル領域CH1が導通状態となり、p型
ベース層1003から直接n型エミッタ層1004に流
れ込んでいた正孔電流の一部が、p型ソース層1007
からカソード電極1006にバイパスするようになる。
この正孔電流のバイパスによってやがてn型エミッタ層
1004からp型ベース層1003への電子注入が止ま
って、素子はターンオフする。
3に負の電圧が印加される。これにより、ゲート電極1
013下のチャネル領域CH1が導通状態となり、p型
ベース層1003から直接n型エミッタ層1004に流
れ込んでいた正孔電流の一部が、p型ソース層1007
からカソード電極1006にバイパスするようになる。
この正孔電流のバイパスによってやがてn型エミッタ層
1004からp型ベース層1003への電子注入が止ま
って、素子はターンオフする。
【0016】しかしながら、このような従来のMCTに
は、十分なターンオフ能力が得られないという問題があ
った。
は、十分なターンオフ能力が得られないという問題があ
った。
【0017】これは以下のような理由による。
【0018】ターンオフ能力は、n型エミッタ層100
4とp型ベース層1003よりなるエミッタ接合のpn
接合電位(ビルトイン電圧)によって大きく左右され
る。このため、ターンオフの際に、n型エミッタ層10
04直下の正孔バイパス電流による電圧降下がエミッタ
接合電位の0.7V(シリコンの場合)を越えると、n
型エミッタ層1004からの電子注入が止まらず、ラッ
チアップ状態のままとなりゲートコントロールが不可能
となって破壊に至る。
4とp型ベース層1003よりなるエミッタ接合のpn
接合電位(ビルトイン電圧)によって大きく左右され
る。このため、ターンオフの際に、n型エミッタ層10
04直下の正孔バイパス電流による電圧降下がエミッタ
接合電位の0.7V(シリコンの場合)を越えると、n
型エミッタ層1004からの電子注入が止まらず、ラッ
チアップ状態のままとなりゲートコントロールが不可能
となって破壊に至る。
【0019】ここで、比例係数をα、正孔電流バイパス
経路の抵抗をRp 、ベース・カソード破壊電圧をVBKで
表すと、素子の最大ターンオフ電流ITGQMは、 ITGQM=α(VBK/Rp ) (1) VBK=VJ =0.7(V) (2) となる。
経路の抵抗をRp 、ベース・カソード破壊電圧をVBKで
表すと、素子の最大ターンオフ電流ITGQMは、 ITGQM=α(VBK/Rp ) (1) VBK=VJ =0.7(V) (2) となる。
【0020】ここで、正孔電流バイパス経路Rp は主
に、p型ベース層1003の横方向抵抗および絶縁ゲー
ト電極1013直下のチャネル抵抗であり、これらの抵
抗を低減することによってITGQMの向上を図ることが可
能である。
に、p型ベース層1003の横方向抵抗および絶縁ゲー
ト電極1013直下のチャネル抵抗であり、これらの抵
抗を低減することによってITGQMの向上を図ることが可
能である。
【0021】しかしながら、それらの抵抗はn型エミッ
タ層1004の幅やゲート電極1013の幅に依存する
ため、構造の微細化が必須になるが、それは至って困難
である。したがって、従来のMCTでは、十分なターン
オフ能力は得られていなかった。
タ層1004の幅やゲート電極1013の幅に依存する
ため、構造の微細化が必須になるが、それは至って困難
である。したがって、従来のMCTでは、十分なターン
オフ能力は得られていなかった。
【0022】
【発明が解決しようとする課題】上述の如く、従来のM
OSゲート型サイリスタにあっては、主電流が大きくな
ると、バイパス経路抵抗とバイパス電流とにより生じる
電圧降下によって、n型エミッタ層からの電子注入が止
まらなくなり、ターンオフできなくなるという問題があ
った。
OSゲート型サイリスタにあっては、主電流が大きくな
ると、バイパス経路抵抗とバイパス電流とにより生じる
電圧降下によって、n型エミッタ層からの電子注入が止
まらなくなり、ターンオフできなくなるという問題があ
った。
【0023】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、従来よりもターンオフ
能力に優れたMOSゲート型電力用半導体素子とその駆
動方法を提供することにある。
ので、その目的とするところは、従来よりもターンオフ
能力に優れたMOSゲート型電力用半導体素子とその駆
動方法を提供することにある。
【0024】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のMOSゲート型電力用半導体素子(請求
項1)は、第1導電型ベース層の表面に直接または間接
的に接する第2導電型エミッタ層と、この第2導電型エ
ミッタ層と反対側の前記nベース層の表面に選択的に形
成された第2導電型ベース層と、この第2導電型ベース
層の表面に選択的に形成された第1導電型エミッタ層
と、前記第2導電型ベース層の表面に選択的に形成され
た第1導電型ソース層と、前記第1導電型エミッタ層と
前記第1導電型ソース層との間の前記第2導電型ベース
層の表面に選択的に形成された第1導電型ドレイン層
と、前記第1導電型ベース層と前記第1導電型エミッタ
層とで挟まれた前記第2導電型ベース層上に、第1のゲ
ート絶縁膜を介して配設された第1のゲート電極と、前
記第1導電型ドレイン層と前記第1導電型ソース層とで
挟まれた前記第2導電型ベース層上に、第2のゲート絶
縁膜を介して配設された第2のゲート電極と、前記第2
導電型エミッタ層に設けられた第1の主電極と、前記第
1導電型エミッタ層に設けられた第2の主電極と、前記
第2導電型ベース層および前記第1導電型ドレイン層に
設けられたドレイン電極と、前記第1導電型ソース層に
設けられ、前記第2の主電極と接続されたソース電極と
を備え、前記第1のゲート電極を取り囲むように前記第
1導電型エミッタ層および前記第2の主電極が形成さ
れ、前記第1導電型エミッタ層および前記第2の主電極
を取り囲むように前記第1導電型ドレイン層および前記
ドレイン電極が形成され、前記第1導電型ドレイン層お
よび前記ドレイン電極を取り囲むように前記第2のゲー
ト電極が形成され、前記第2のゲート電極を取り囲むよ
うに前記第1導電型ソース層および前記ソース電極が形
成されていることを特徴とする。
めに、本発明のMOSゲート型電力用半導体素子(請求
項1)は、第1導電型ベース層の表面に直接または間接
的に接する第2導電型エミッタ層と、この第2導電型エ
ミッタ層と反対側の前記nベース層の表面に選択的に形
成された第2導電型ベース層と、この第2導電型ベース
層の表面に選択的に形成された第1導電型エミッタ層
と、前記第2導電型ベース層の表面に選択的に形成され
た第1導電型ソース層と、前記第1導電型エミッタ層と
前記第1導電型ソース層との間の前記第2導電型ベース
層の表面に選択的に形成された第1導電型ドレイン層
と、前記第1導電型ベース層と前記第1導電型エミッタ
層とで挟まれた前記第2導電型ベース層上に、第1のゲ
ート絶縁膜を介して配設された第1のゲート電極と、前
記第1導電型ドレイン層と前記第1導電型ソース層とで
挟まれた前記第2導電型ベース層上に、第2のゲート絶
縁膜を介して配設された第2のゲート電極と、前記第2
導電型エミッタ層に設けられた第1の主電極と、前記第
1導電型エミッタ層に設けられた第2の主電極と、前記
第2導電型ベース層および前記第1導電型ドレイン層に
設けられたドレイン電極と、前記第1導電型ソース層に
設けられ、前記第2の主電極と接続されたソース電極と
を備え、前記第1のゲート電極を取り囲むように前記第
1導電型エミッタ層および前記第2の主電極が形成さ
れ、前記第1導電型エミッタ層および前記第2の主電極
を取り囲むように前記第1導電型ドレイン層および前記
ドレイン電極が形成され、前記第1導電型ドレイン層お
よび前記ドレイン電極を取り囲むように前記第2のゲー
ト電極が形成され、前記第2のゲート電極を取り囲むよ
うに前記第1導電型ソース層および前記ソース電極が形
成されていることを特徴とする。
【0025】本発明の他のMOSゲート型電力用半導体
素子(請求項2)は、第1導電型ベース層と、この第1
導電型ベース層の表面に直接または間接的に接し、第1
の主電極が設けられた第2導電型エミッタ層と、この第
2導電型エミッタ層と反対側の前記第1導電型ベース層
の表面に選択的に形成された第2導電型ベース層と、こ
の第2導電型ベース層の表面に選択的に形成された第1
導電型エミッタ層と、この第1導電型エミッタ層の表面
に選択的に形成され、ソース電極が設けられた第2導電
型ソース層と、この第2導電型ソース層と前記第1導電
型ベース層とで挟まれた前記第2導電型ベース層および
前記第1導電型エミッタ層上に、ゲート絶縁膜を介して
設けられたゲート電極と、前記第1導電型エミッタ層の
表面に選択的に形成され、前記ソース電極に接続する第
2の主電極が設けられた第1導電型抵抗半導体層とを具
備してなることを特徴とする。本発明の他のMOSゲー
ト型電力用半導体素子(請求項3)は、第1導電型ベー
ス層と、この第1導電型ベース層の表面に直接または間
接的に接し、第1の主電極が設けられた第2導電型エミ
ッタ層と、この第2導電型エミッタ層と反対側の前記第
1導電型ベース層の表面に選択的に形成された第2導電
型ベース層と、この第2導電型ベース層の表面に選択的
に形成され、第2の主電極が設けられた第1導電型エミ
ッタ層と、この第1導電型エミッタ層の表面に選択的に
形成され、前記第2の主電極に接続するソース電極が設
けられた第2導電型ソース層と、この第2導電型ソース
層と前記第1導電型ベース層とで挟まれた前記第2導電
型ベース層および前記第1導電型エミッタ層上に、ゲー
ト絶縁膜を介して設けられたゲート電極と、前記第1導
電型ベース層の表面に選択的に形成された第2導電型半
導体層と、この第2導電型半導体層に設けられ、前記第
2の主電極に接続する第1のコンタクト電極と、前記第
2導電型半導体層に設けられ、前記ソース電極に接続す
る第2のコンタクト電極とを具備してなることを特徴と
する。
素子(請求項2)は、第1導電型ベース層と、この第1
導電型ベース層の表面に直接または間接的に接し、第1
の主電極が設けられた第2導電型エミッタ層と、この第
2導電型エミッタ層と反対側の前記第1導電型ベース層
の表面に選択的に形成された第2導電型ベース層と、こ
の第2導電型ベース層の表面に選択的に形成された第1
導電型エミッタ層と、この第1導電型エミッタ層の表面
に選択的に形成され、ソース電極が設けられた第2導電
型ソース層と、この第2導電型ソース層と前記第1導電
型ベース層とで挟まれた前記第2導電型ベース層および
前記第1導電型エミッタ層上に、ゲート絶縁膜を介して
設けられたゲート電極と、前記第1導電型エミッタ層の
表面に選択的に形成され、前記ソース電極に接続する第
2の主電極が設けられた第1導電型抵抗半導体層とを具
備してなることを特徴とする。本発明の他のMOSゲー
ト型電力用半導体素子(請求項3)は、第1導電型ベー
ス層と、この第1導電型ベース層の表面に直接または間
接的に接し、第1の主電極が設けられた第2導電型エミ
ッタ層と、この第2導電型エミッタ層と反対側の前記第
1導電型ベース層の表面に選択的に形成された第2導電
型ベース層と、この第2導電型ベース層の表面に選択的
に形成され、第2の主電極が設けられた第1導電型エミ
ッタ層と、この第1導電型エミッタ層の表面に選択的に
形成され、前記第2の主電極に接続するソース電極が設
けられた第2導電型ソース層と、この第2導電型ソース
層と前記第1導電型ベース層とで挟まれた前記第2導電
型ベース層および前記第1導電型エミッタ層上に、ゲー
ト絶縁膜を介して設けられたゲート電極と、前記第1導
電型ベース層の表面に選択的に形成された第2導電型半
導体層と、この第2導電型半導体層に設けられ、前記第
2の主電極に接続する第1のコンタクト電極と、前記第
2導電型半導体層に設けられ、前記ソース電極に接続す
る第2のコンタクト電極とを具備してなることを特徴と
する。
【0026】
【作用】本発明(請求項1)によれば、ターンオフの際
に、第2のゲート電極に所定レベルの電圧を印加して、
第2のゲート電極に下部の第2導電型ベース層の表面に
チャネルを形成すれば、第2導電型エミッタ層の多数キ
ャリアと同極性の素子内のキャリアは、第1導電型ベー
ス層、第2導電型ベース層、ドレイン電極、第1導電型
ドレイン層、上記チャネル、第1導電型ソース層、ソー
ス電極というバイパス経路で素子外に排出される。この
ため、従来に比べて、上記バイパス経路における第2導
電型ベース層の横方向抵抗が減少する。
に、第2のゲート電極に所定レベルの電圧を印加して、
第2のゲート電極に下部の第2導電型ベース層の表面に
チャネルを形成すれば、第2導電型エミッタ層の多数キ
ャリアと同極性の素子内のキャリアは、第1導電型ベー
ス層、第2導電型ベース層、ドレイン電極、第1導電型
ドレイン層、上記チャネル、第1導電型ソース層、ソー
ス電極というバイパス経路で素子外に排出される。この
ため、従来に比べて、上記バイパス経路における第2導
電型ベース層の横方向抵抗が減少する。
【0027】更に、第1導電型ドレイン層、第1導電型
ソース層、第2のゲート電極10等で構成されたMOS
FETは、第1導電型エミッタ層を取り囲むように形成
されているので、そのチャネル幅が従来より広くなり、
ターンオフ時のチャネル抵抗が低減する。
ソース層、第2のゲート電極10等で構成されたMOS
FETは、第1導電型エミッタ層を取り囲むように形成
されているので、そのチャネル幅が従来より広くなり、
ターンオフ時のチャネル抵抗が低減する。
【0028】したがって、本発明によれば、バイパス経
路の抵抗およびチャネル抵抗を低減でき、ターンオフ特
性を大幅に改善できるようになる。
路の抵抗およびチャネル抵抗を低減でき、ターンオフ特
性を大幅に改善できるようになる。
【0029】また、本発明(請求項2)によれば、第1
導電型エミッタ層の表面に形成された第1導電型疑似抵
抗半導体層により、第1導電型エミッタ層と第2の主電
極との間に抵抗体が存在することになるので、オン状態
における第1導電型エミッタ層の電位が上昇する。
導電型エミッタ層の表面に形成された第1導電型疑似抵
抗半導体層により、第1導電型エミッタ層と第2の主電
極との間に抵抗体が存在することになるので、オン状態
における第1導電型エミッタ層の電位が上昇する。
【0030】この結果、ターンオフの際には第1導電型
エミッタ層直下の第2導電型ベース層の横方向抵抗と、
同層の多数キャリアと同極性のキャリアのバイパス電流
とによる電圧降下が、第1導電型エミッタ層と第2導電
型ベース層との間のビルトイン電圧を越えても、その越
えたレベルの分が第1導電型疑似抵抗半導体層による電
位上昇以内であれば、第1導電型エミッタ層の多数キャ
リアと同極性のキャリアの注入を止めることができる。
エミッタ層直下の第2導電型ベース層の横方向抵抗と、
同層の多数キャリアと同極性のキャリアのバイパス電流
とによる電圧降下が、第1導電型エミッタ層と第2導電
型ベース層との間のビルトイン電圧を越えても、その越
えたレベルの分が第1導電型疑似抵抗半導体層による電
位上昇以内であれば、第1導電型エミッタ層の多数キャ
リアと同極性のキャリアの注入を止めることができる。
【0031】したがって、本発明によれば、素子を微細
化しなくても、十分なターンオフ能力が得られるように
なる。
化しなくても、十分なターンオフ能力が得られるように
なる。
【0032】また、本発明(請求項3)によれば、第1
導電型エミッタ層、第2の主電極、第1のコンタクト電
極、第2導電型半導体層という経路で、第2導電型エミ
ッタ層の多数キャリアと同極性のキャリアが流れるの
で、オン状態における第1導電型エミッタ層の電位が上
昇する。
導電型エミッタ層、第2の主電極、第1のコンタクト電
極、第2導電型半導体層という経路で、第2導電型エミ
ッタ層の多数キャリアと同極性のキャリアが流れるの
で、オン状態における第1導電型エミッタ層の電位が上
昇する。
【0033】したがって、本発明によれば、上記本発明
(請求項2)の場合と同様に、素子を微細化しなくて
も、十分なターンオフ能力が得られるようになる。
(請求項2)の場合と同様に、素子を微細化しなくて
も、十分なターンオフ能力が得られるようになる。
【0034】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【0035】図1は、本発明の第1の実施例に係るMO
Sゲート型サイリスタの平面図、図2は、図1のA−
A′断面図である。
Sゲート型サイリスタの平面図、図2は、図1のA−
A′断面図である。
【0036】図中、101は高抵抗のn型ベース層を示
しており、このn型ベース層101の表面にはp型ベー
ス層102が選択的に形成されている。このp型ベース
層102の表面には高濃度のn型エミッタ層103が選
択的に形成されている。
しており、このn型ベース層101の表面にはp型ベー
ス層102が選択的に形成されている。このp型ベース
層102の表面には高濃度のn型エミッタ層103が選
択的に形成されている。
【0037】このn型エミッタ層103とn型ベース層
101との間のp型ベース層102上には、ゲート絶縁
膜123を介して、ゲート電極124が形成されてお
り、このゲート電極124、n型エミッタ層103等に
よってターンオン用MOSFETが構成されている。
101との間のp型ベース層102上には、ゲート絶縁
膜123を介して、ゲート電極124が形成されてお
り、このゲート電極124、n型エミッタ層103等に
よってターンオン用MOSFETが構成されている。
【0038】また、p型ベース層102の表面には高濃
度のn型ドレイン層107が選択的に形成され、このn
型ドレイン層107にはドレイン電極108が設けられ
ている、このドレイン電極108はn型ドレイン層10
7およびp型ベース層102の両方にコンタクトしてい
る。すなわち、n型ドレイン層107はドレイン電極1
08によりp型ベース層102と短絡している。
度のn型ドレイン層107が選択的に形成され、このn
型ドレイン層107にはドレイン電極108が設けられ
ている、このドレイン電極108はn型ドレイン層10
7およびp型ベース層102の両方にコンタクトしてい
る。すなわち、n型ドレイン層107はドレイン電極1
08によりp型ベース層102と短絡している。
【0039】また、n型ドレイン層107から所定距離
離れたp型ベース層102の表面には、、高濃度のn型
ソース層111が選択的に形成されている。このn型ソ
ース層111とnドレイン層107と間のp型ベース層
2上には、ゲート絶縁膜109を介して、ゲート電極1
10が配設されている。
離れたp型ベース層102の表面には、、高濃度のn型
ソース層111が選択的に形成されている。このn型ソ
ース層111とnドレイン層107と間のp型ベース層
2上には、ゲート絶縁膜109を介して、ゲート電極1
10が配設されている。
【0040】また、n型ソース層111に設けられたソ
ース電極112は、カソード電極105と一体的に形成
され、つまり、カソード電極105と電気的に接続され
ている。また、ソース電極112は、ドレイン電極10
8と同様に、p型ベース層102にも同時にコンタクト
するように配設されている。なお、ソース電極112は
n型ソース層111のみにコンタクトするように配設さ
れていても良い。
ース電極112は、カソード電極105と一体的に形成
され、つまり、カソード電極105と電気的に接続され
ている。また、ソース電極112は、ドレイン電極10
8と同様に、p型ベース層102にも同時にコンタクト
するように配設されている。なお、ソース電極112は
n型ソース層111のみにコンタクトするように配設さ
れていても良い。
【0041】上記ゲート電極110、n型ドレイン層1
07、n型ソース層111等によってターンオフ用MO
SFETが形成され、このターンオフ用MOSFET
は、図1に示すように、n型エミッタ層103を取り囲
むような構造になっている。
07、n型ソース層111等によってターンオフ用MO
SFETが形成され、このターンオフ用MOSFET
は、図1に示すように、n型エミッタ層103を取り囲
むような構造になっている。
【0042】すなわち、ゲート電極124を取り囲むよ
うにn型エミッタ層103およびカソード電極105が
形成され、n型エミッタ層103およびカソード電極1
05を取り囲むようにn型ドレイン層107およびドレ
イン電極108が形成され、n型ドレイン層107およ
びドレイン電極108を取り囲むようにゲート電極11
0が形成され、ゲート電極110を取り囲むようにn型
ソース層111およびソース電極112が形成されてい
る。
うにn型エミッタ層103およびカソード電極105が
形成され、n型エミッタ層103およびカソード電極1
05を取り囲むようにn型ドレイン層107およびドレ
イン電極108が形成され、n型ドレイン層107およ
びドレイン電極108を取り囲むようにゲート電極11
0が形成され、ゲート電極110を取り囲むようにn型
ソース層111およびソース電極112が形成されてい
る。
【0043】一方、n型ベース層101の裏面には、高
濃度のp型エミッタ層104が形成されており、このp
型エミッタ層104にはアノード電極106が配設され
ている。なお、n型ベース層101に直接接するp型エ
ミッタ層104を形成する代わりに、n型ベース層10
1とp型エミッタ層104との間にn型バッファ層を設
け、n型ベース層101に間接的に接するp型エミッタ
層104を形成しても良い。
濃度のp型エミッタ層104が形成されており、このp
型エミッタ層104にはアノード電極106が配設され
ている。なお、n型ベース層101に直接接するp型エ
ミッタ層104を形成する代わりに、n型ベース層10
1とp型エミッタ層104との間にn型バッファ層を設
け、n型ベース層101に間接的に接するp型エミッタ
層104を形成しても良い。
【0044】本実施例のMOSゲート型サイリスタは、
図3に示すようなタイムチャートに従ったゲート駆動法
により、従来よりも、ターンオフ電流を増加させること
ができる。
図3に示すようなタイムチャートに従ったゲート駆動法
により、従来よりも、ターンオフ電流を増加させること
ができる。
【0045】すなわち、ターンオン用MOSFETをオ
ン状態にするために、ゲート電極124(G1)にカソ
ードに対して正の電圧を印加した後、時間Δt1 後にゲ
ート電極110(G2)にカソードに対して正の電圧を
印加する。なお、ターンオン用MOSFETのゲート電
極124は、ターンオンからターンオフまでの間ずっと
正の電圧を印加しておいても良い。
ン状態にするために、ゲート電極124(G1)にカソ
ードに対して正の電圧を印加した後、時間Δt1 後にゲ
ート電極110(G2)にカソードに対して正の電圧を
印加する。なお、ターンオン用MOSFETのゲート電
極124は、ターンオンからターンオフまでの間ずっと
正の電圧を印加しておいても良い。
【0046】図2には、ゲート電極110をオン状態に
したときの電子電流が実線で、そして、ホール電流のバ
イパス経路が破線で示されている。ホール電流は、図示
のように、n型エミッタ層103の直ぐ近くでドレイン
電極108に吸い出され、ゲート電極110下部のnチ
ャネルを通りソース電極112から素子外に排出され
る。
したときの電子電流が実線で、そして、ホール電流のバ
イパス経路が破線で示されている。ホール電流は、図示
のように、n型エミッタ層103の直ぐ近くでドレイン
電極108に吸い出され、ゲート電極110下部のnチ
ャネルを通りソース電極112から素子外に排出され
る。
【0047】このような電流の経路はIGBTのそれと
同じであるので、ゲート電極110に正の電圧を印加し
た後、一定時間後(Δt2 後)に、ターンオン用MOS
FETをオフ状態にすると、電子の注入が停止して素子
はオフする。
同じであるので、ゲート電極110に正の電圧を印加し
た後、一定時間後(Δt2 後)に、ターンオン用MOS
FETをオフ状態にすると、電子の注入が停止して素子
はオフする。
【0048】このようなゲート駆動法によれば、ターン
オフ時の電子電流の流れを均一にできるため、従来のゲ
ート駆動法の場合に比べて、電子電流の導通領域の縮少
によるターンオフ電流の低下が遥かに少なくなる。
オフ時の電子電流の流れを均一にできるため、従来のゲ
ート駆動法の場合に比べて、電子電流の導通領域の縮少
によるターンオフ電流の低下が遥かに少なくなる。
【0049】更に、本実施例のMOSゲート型サイリス
タの場合は、図29の従来の場合とは異なり、そのホー
ル電流のバイパス経路には、オフ用MOSFETのp型
ベース層102の横方向抵抗が入らない。
タの場合は、図29の従来の場合とは異なり、そのホー
ル電流のバイパス経路には、オフ用MOSFETのp型
ベース層102の横方向抵抗が入らない。
【0050】しかも、ターンオフ用MOSFETは、n
型エミッタ層103を取り囲むように形成されているた
め、従来よりも、チャネル幅が大きくなり、ターンオフ
時のチャネル抵抗が十分に小さくなる。
型エミッタ層103を取り囲むように形成されているた
め、従来よりも、チャネル幅が大きくなり、ターンオフ
時のチャネル抵抗が十分に小さくなる。
【0051】したがって、本実施例によれば、従来より
も大きなターンオフ電流を得ることができるようにな
る。
も大きなターンオフ電流を得ることができるようにな
る。
【0052】図4は、本実施例のn型ソース層111、
ソース電極112、p型ベース層102との関係を示す
図であり、図4(a)、図4(b)はそれぞれこれらの
関係を示す平面図、断面図である。この図4に示すよう
に、ソース電極112は全領域でp型ベース層102
(n型ソース層111)に短絡している。
ソース電極112、p型ベース層102との関係を示す
図であり、図4(a)、図4(b)はそれぞれこれらの
関係を示す平面図、断面図である。この図4に示すよう
に、ソース電極112は全領域でp型ベース層102
(n型ソース層111)に短絡している。
【0053】n型ソース層111、ソース電極112、
p型ベース層102との関係は以下のようなものであっ
ても良い。すなわち、図5に示すように、ソース層11
2は一部の領域のみでp型ベース層1022に短絡され
ていても良い。なお、図5において、A−A´断面図は
図4のそれと同じである。
p型ベース層102との関係は以下のようなものであっ
ても良い。すなわち、図5に示すように、ソース層11
2は一部の領域のみでp型ベース層1022に短絡され
ていても良い。なお、図5において、A−A´断面図は
図4のそれと同じである。
【0054】このようにソース電極がp型ベース層に全
体的または部分的に短絡されていても本発明のMOSゲ
ート型サイリスタの動作は同じである。
体的または部分的に短絡されていても本発明のMOSゲ
ート型サイリスタの動作は同じである。
【0055】また、本実施例は以下のように変形しても
良い。すなわち、図1に示したように、本実施例では、
ソース電極112の内側にドレイン電極108を配置
し、このドレイン電極108の内側にカソード電極11
5を配置しているが、その代わりに、ソース電極112
とカソード電極105とを2層Alにより接続しても良
いし、或いはドレイン電極108の一部をカットして配
線しても良い。
良い。すなわち、図1に示したように、本実施例では、
ソース電極112の内側にドレイン電極108を配置
し、このドレイン電極108の内側にカソード電極11
5を配置しているが、その代わりに、ソース電極112
とカソード電極105とを2層Alにより接続しても良
いし、或いはドレイン電極108の一部をカットして配
線しても良い。
【0056】なお、本実施例のように二つのゲート電極
を有する場合には、これらを別々に駆動するという繁雑
さがある。この点を解決したの以下の発明(第2〜第5
の実施例)である。
を有する場合には、これらを別々に駆動するという繁雑
さがある。この点を解決したの以下の発明(第2〜第5
の実施例)である。
【0057】先ず、上記問題点をより詳細に説明する。
【0058】図30は、従来の横型MOSゲート型サイ
リスタの素子構造を示す断面図である。
リスタの素子構造を示す断面図である。
【0059】図中、801はシリコン基板、802はシ
リコン酸化膜、803はn型ベース層、804はp型ベ
ース層、805はn型バッファ層、806はp型エミッ
タ層、807はn型エミッタ層、819はn型ソース
層、820はn型ドレイン層を示している。
リコン酸化膜、803はn型ベース層、804はp型ベ
ース層、805はn型バッファ層、806はp型エミッ
タ層、807はn型エミッタ層、819はn型ソース
層、820はn型ドレイン層を示している。
【0060】p型エミッタ層806にはアノード電極8
14が、n型エミッタ層807にはカソード電極816
が、n型ドレイン層820にはカソード電極816と接
続されたドレイン電極815が設けられている。
14が、n型エミッタ層807にはカソード電極816
が、n型ドレイン層820にはカソード電極816と接
続されたドレイン電極815が設けられている。
【0061】n型ベース層803およびn型バッファ層
805の表面には、フィールド酸化膜809が形成され
ている。n型ベース層803とn型エミッタ層807と
で挟まれたp型ベース層804上には、ゲート絶縁膜8
10を介して、ターンオン用MOSゲート電極811が
配設されている。
805の表面には、フィールド酸化膜809が形成され
ている。n型ベース層803とn型エミッタ層807と
で挟まれたp型ベース層804上には、ゲート絶縁膜8
10を介して、ターンオン用MOSゲート電極811が
配設されている。
【0062】n型ドレイン層820とn型ソース層81
9とで挟まれたp型ベース層804上には、ゲート絶縁
膜812を介して、ターンオフ用MOSゲート電極81
3が配設されている。また、p型ベース層804とはn
型ソース層819とフローティング電極818により短
絡されている。
9とで挟まれたp型ベース層804上には、ゲート絶縁
膜812を介して、ターンオフ用MOSゲート電極81
3が配設されている。また、p型ベース層804とはn
型ソース層819とフローティング電極818により短
絡されている。
【0063】このように構成された横型MOSゲート型
サイリスタにおいて、ターンオン用MOSゲート電極8
11に正の電圧を印加すると、n型エミッタ層807は
ターンオン用MOSゲート電極811の下のp型ベース
層804の表面に形成されたnチャネルを介してn型ベ
ース層803と短絡し、n型ベース層803内に電子が
注入される。そして、p型エミッタ層806からは、そ
れに見合った量の正孔がn型ベース層803内に注入さ
れて、その結果、サイリスタはターンオンすることにな
る。
サイリスタにおいて、ターンオン用MOSゲート電極8
11に正の電圧を印加すると、n型エミッタ層807は
ターンオン用MOSゲート電極811の下のp型ベース
層804の表面に形成されたnチャネルを介してn型ベ
ース層803と短絡し、n型ベース層803内に電子が
注入される。そして、p型エミッタ層806からは、そ
れに見合った量の正孔がn型ベース層803内に注入さ
れて、その結果、サイリスタはターンオンすることにな
る。
【0064】この横型MOSゲート型サイリスタは、タ
ーンオフ時には、図31に示すようなゲート電圧、素子
電流、並びに素子電圧に関するタイムチャートに従った
ゲート駆動法によりオフされる。
ーンオフ時には、図31に示すようなゲート電圧、素子
電流、並びに素子電圧に関するタイムチャートに従った
ゲート駆動法によりオフされる。
【0065】すなわち、ターンオン用MOSゲート電極
811に正の電圧を印加してオン状態にした後、時間t
1後にターンオフ用MOSゲート電極813にも正の電
圧を印加する。なお、ターンオン用MOSゲート電極8
11は、ターンオンからターンオフまでの間ずっと正の
電圧を印加したままにしておいても良い。
811に正の電圧を印加してオン状態にした後、時間t
1後にターンオフ用MOSゲート電極813にも正の電
圧を印加する。なお、ターンオン用MOSゲート電極8
11は、ターンオンからターンオフまでの間ずっと正の
電圧を印加したままにしておいても良い。
【0066】図30において、ターンオフ用MOSゲー
ト電極813をオン状態にしたときの電子電流を実線
で、正孔電流のバイパス経路を波線で示している。n型
エミッタ層807内の正孔電流は、図示のように、フロ
ーティング電極818から吸い出され、ターンオフ用M
OSゲート電極813下のチャネルを通りドレイン電極
815から素子外に排出される。
ト電極813をオン状態にしたときの電子電流を実線
で、正孔電流のバイパス経路を波線で示している。n型
エミッタ層807内の正孔電流は、図示のように、フロ
ーティング電極818から吸い出され、ターンオフ用M
OSゲート電極813下のチャネルを通りドレイン電極
815から素子外に排出される。
【0067】このような電流の経路は、いわゆる、IG
BTの場合と同じである。したがって、ターンオフ用M
OSゲート電極813に正の電圧を印加した後、一定時
間後(t2後)に、ターンオン用MOSゲート電極81
1に印加電圧を下げると、電子の注入が止まり素子はオ
フする。
BTの場合と同じである。したがって、ターンオフ用M
OSゲート電極813に正の電圧を印加した後、一定時
間後(t2後)に、ターンオン用MOSゲート電極81
1に印加電圧を下げると、電子の注入が止まり素子はオ
フする。
【0068】しかしながら、この従来の横型MOSゲー
ト型サイリスタでは、ターンオフ時に2つのゲート電極
を必要とし、ゲート電圧の制御が繁雑になるという問題
があった。
ト型サイリスタでは、ターンオフ時に2つのゲート電極
を必要とし、ゲート電圧の制御が繁雑になるという問題
があった。
【0069】そこで、以下に、このような事情を考慮し
た発明であって、ターンオフ制御が容易なMOSゲート
型電力用半導体素子を得ることを目的とする発明につい
て説明する。
た発明であって、ターンオフ制御が容易なMOSゲート
型電力用半導体素子を得ることを目的とする発明につい
て説明する。
【0070】この発明の骨子は、第1導電型ベース層と
直接または間接的に接する第2導電型エミッタ層と、前
記第1導電型ベース層の表面に選択的に形成された第2
導電型ベース層と、この第2導電型ベース層の表面に選
択的に形成された第1導電型エミッタ層と、前記第1導
電型エミッタ層の表面に、または前記第1導電型ベース
層の表面に選択的に形成された第2導電型ドレイン層
と、前記第1導電型ベース層と前記第1導電型エミッタ
層とで挟まれた前記第2導電型ベース層上に、第1のゲ
ート絶縁膜を介して配設された第1のゲート電極と、
前記第2導電型ベース層と前記第2導電型ドレイン層と
で挟まれた、前記第1導電型エミッタ層または前記第1
導電型ベース層上に、第2のゲート絶縁膜を介して配設
され、前記第1のゲート電極と接続された第2のゲート
電極と、前記第2導電型エミッタ層に設けられた第1の
主電極と、前記第1導電型エミッタ層に設けられた第2
の主電極と、前記第2導電型ドレイン層に設けられ、前
記第2の主電極と接続されたドレイン電極とを具備して
なり、前記第1導電型エミッタ層、前記第2導電型ベー
ス層、前記第1導電型ベース層、前記第1のゲート絶縁
膜および前記第1のゲート電極とからなる第1導電型チ
ャネルMOSFET、並びに前記第2導電型ドレイン
層、前記第1導電型ベース層または前記第1導電型エミ
ッタ層、前記第2導電型ベース層、前記第2のゲート絶
縁膜および前記第2のゲート電極とからなる第2導電型
チャネルMOSFETの少なくとも一方がノーマリオン
型であり、且つ前記第1導電型チャネルMOSFETの
しきい値電圧が前記第2導電型MOSFETのそれより
低いことにある。
直接または間接的に接する第2導電型エミッタ層と、前
記第1導電型ベース層の表面に選択的に形成された第2
導電型ベース層と、この第2導電型ベース層の表面に選
択的に形成された第1導電型エミッタ層と、前記第1導
電型エミッタ層の表面に、または前記第1導電型ベース
層の表面に選択的に形成された第2導電型ドレイン層
と、前記第1導電型ベース層と前記第1導電型エミッタ
層とで挟まれた前記第2導電型ベース層上に、第1のゲ
ート絶縁膜を介して配設された第1のゲート電極と、
前記第2導電型ベース層と前記第2導電型ドレイン層と
で挟まれた、前記第1導電型エミッタ層または前記第1
導電型ベース層上に、第2のゲート絶縁膜を介して配設
され、前記第1のゲート電極と接続された第2のゲート
電極と、前記第2導電型エミッタ層に設けられた第1の
主電極と、前記第1導電型エミッタ層に設けられた第2
の主電極と、前記第2導電型ドレイン層に設けられ、前
記第2の主電極と接続されたドレイン電極とを具備して
なり、前記第1導電型エミッタ層、前記第2導電型ベー
ス層、前記第1導電型ベース層、前記第1のゲート絶縁
膜および前記第1のゲート電極とからなる第1導電型チ
ャネルMOSFET、並びに前記第2導電型ドレイン
層、前記第1導電型ベース層または前記第1導電型エミ
ッタ層、前記第2導電型ベース層、前記第2のゲート絶
縁膜および前記第2のゲート電極とからなる第2導電型
チャネルMOSFETの少なくとも一方がノーマリオン
型であり、且つ前記第1導電型チャネルMOSFETの
しきい値電圧が前記第2導電型MOSFETのそれより
低いことにある。
【0071】このような発明によれば、第1導電型チャ
ネルMOSFETの第1のゲート電極と第1導電型チャ
ネルMOSFETの第2のゲート電極とが接続されてい
るので、ゲート電極は実質的に一個になり、素子のオン
/オフ動作が制御が容易になる。
ネルMOSFETの第1のゲート電極と第1導電型チャ
ネルMOSFETの第2のゲート電極とが接続されてい
るので、ゲート電極は実質的に一個になり、素子のオン
/オフ動作が制御が容易になる。
【0072】具体的には、定常オフ状態にするには、第
1および第2のゲート電極に第1の電圧を印加して、第
2導電型チャネルMOSFETのみを導通状態にしてお
く。また、ターンオンさせるには、第1および第2のゲ
ート電極に第2の電圧を印加して、第1導電型チャネル
MOSFETのみを導通状態にさせる。
1および第2のゲート電極に第1の電圧を印加して、第
2導電型チャネルMOSFETのみを導通状態にしてお
く。また、ターンオンさせるには、第1および第2のゲ
ート電極に第2の電圧を印加して、第1導電型チャネル
MOSFETのみを導通状態にさせる。
【0073】また、ターンオフさせるには、第1および
第2のゲート電極に第3の電圧を印加して、第1導電型
チャネルMOSFETおよび第2導電型チャネルも不F
ETを導通状態にした後、第1の電圧を印加して第2導
電型チャネルMOSFETのみを導通状態にさせる。
第2のゲート電極に第3の電圧を印加して、第1導電型
チャネルMOSFETおよび第2導電型チャネルも不F
ETを導通状態にした後、第1の電圧を印加して第2導
電型チャネルMOSFETのみを導通状態にさせる。
【0074】図6は、本発明の第2の実施例に係る横型
MOSゲート型サイリスタの構造を示す断面図である。
MOSゲート型サイリスタの構造を示す断面図である。
【0075】図中、201はシリコン基板を示してお
り、このシリコン基板201上には、シリコン酸化膜2
02を介して、高抵抗のn型ベース層203が形成さ
れ、このn型ベース層203の表面には、p型ベース層
204、n型バッファ層205が選択的に形成されてい
る。このn型バッファ層205の表面には、高濃度のp
型エミッタ層206が選択的に形成されている。また、
p型ベース層204の表面には、高濃度のn型エミッタ
層207が選択的に形成され、このn型エミッタ層20
7、n型ベース層203、p型ベース層204およびp
型エミッタ層206により、基本的なサイリスタのpn
pn構造が構成されている。
り、このシリコン基板201上には、シリコン酸化膜2
02を介して、高抵抗のn型ベース層203が形成さ
れ、このn型ベース層203の表面には、p型ベース層
204、n型バッファ層205が選択的に形成されてい
る。このn型バッファ層205の表面には、高濃度のp
型エミッタ層206が選択的に形成されている。また、
p型ベース層204の表面には、高濃度のn型エミッタ
層207が選択的に形成され、このn型エミッタ層20
7、n型ベース層203、p型ベース層204およびp
型エミッタ層206により、基本的なサイリスタのpn
pn構造が構成されている。
【0076】p型ベース層204から所定距離離れたn
型ベース層203の表面には、p型ドレイン層208が
選択的に形成されている。n型ベース層203とn型エ
ミッタ層207との間のp型ベース層204上には、第
1のゲート絶縁膜212を介して、第1のゲート電極2
13が配設されている。
型ベース層203の表面には、p型ドレイン層208が
選択的に形成されている。n型ベース層203とn型エ
ミッタ層207との間のp型ベース層204上には、第
1のゲート絶縁膜212を介して、第1のゲート電極2
13が配設されている。
【0077】すなわち、n型ベース層203、n型エミ
ッタ層207、p型ベース層204、ゲート絶縁膜21
2およびゲート電極213によりn型MOSFETが構
成されている。
ッタ層207、p型ベース層204、ゲート絶縁膜21
2およびゲート電極213によりn型MOSFETが構
成されている。
【0078】また、p型ベース層204とp型ドレイン
層208との間のn型ベース層203上には、第2のゲ
ート絶縁膜210を介して、第1のゲート電極213に
接続された第2のゲート電極211が配設されている。
層208との間のn型ベース層203上には、第2のゲ
ート絶縁膜210を介して、第1のゲート電極213に
接続された第2のゲート電極211が配設されている。
【0079】すなわち、p型ベース層204、p型ドレ
イン層208、n型ベース層203、ゲート絶縁膜21
0およびゲート電極211によりp型MOSFETが構
成されている。
イン層208、n型ベース層203、ゲート絶縁膜21
0およびゲート電極211によりp型MOSFETが構
成されている。
【0080】ここで、上記n型MOSFETおよびp型
MOSFETのうち、少なくとも一つのMOSFETが
ノーマリオン型になっており、且つn型MOSFETの
しきい値電圧Vth1 が、p型MOSFETのしきい値電
圧Vth2 よりも低くなっている。
MOSFETのうち、少なくとも一つのMOSFETが
ノーマリオン型になっており、且つn型MOSFETの
しきい値電圧Vth1 が、p型MOSFETのしきい値電
圧Vth2 よりも低くなっている。
【0081】p型エミッタ層206にはアノード電極2
14が設けられ、n型エミッタ層207にはカソード電
極216が設けられ、そして、p型ドレイン層208に
はカソード電極に接続されたドレイン電極215が設け
られている。なお、図中、205はn型バッファ層を示
している。このバッファ層205を設けずに、n型ベー
ス層203に直接コンタクトするp型エミッタ層206
を形成しても良い。
14が設けられ、n型エミッタ層207にはカソード電
極216が設けられ、そして、p型ドレイン層208に
はカソード電極に接続されたドレイン電極215が設け
られている。なお、図中、205はn型バッファ層を示
している。このバッファ層205を設けずに、n型ベー
ス層203に直接コンタクトするp型エミッタ層206
を形成しても良い。
【0082】以下に上記の如きに構成された横型MOS
ゲート型サイリスタのゲート駆動方法を図7のタイムチ
ャートを用いて説明する。
ゲート型サイリスタのゲート駆動方法を図7のタイムチ
ャートを用いて説明する。
【0083】まず、定常オフ状態では、n型MOSFE
Tのしきい値電圧Vth1 より低い電圧Va (第1のゲー
ト電圧)をゲート電極211,213に印加する。この
結果、n型MOSFETはオフ状態、p型MOSFET
はオン状態になる。
Tのしきい値電圧Vth1 より低い電圧Va (第1のゲー
ト電圧)をゲート電極211,213に印加する。この
結果、n型MOSFETはオフ状態、p型MOSFET
はオン状態になる。
【0084】ターンオン時には、ゲート電極211,2
13に、p型MOSFETのしきい値電圧Vth2 より高
い電圧Vb (第2のゲート電圧)を印加する。この結
果、n型MOSFETはオン状態、p型MOSFETは
オフ状態になる。
13に、p型MOSFETのしきい値電圧Vth2 より高
い電圧Vb (第2のゲート電圧)を印加する。この結
果、n型MOSFETはオン状態、p型MOSFETは
オフ状態になる。
【0085】このとき、図6の実線に示すように、カソ
ード電極216からn型エミッタ層207、p型ベース
層204を通って、n型ベース層203に電子が注入さ
れるとともに、この電子注入に対応して、アノード電極
214から正孔が注入される結果、n型エミッタ層7と
n型ベース層3との間にラッチアップが起こり、素子は
ターンオンする。
ード電極216からn型エミッタ層207、p型ベース
層204を通って、n型ベース層203に電子が注入さ
れるとともに、この電子注入に対応して、アノード電極
214から正孔が注入される結果、n型エミッタ層7と
n型ベース層3との間にラッチアップが起こり、素子は
ターンオンする。
【0086】ターンオフ時には、まず、ゲート電極21
1,213に、Vth1 とVth2 との間の電圧Vc (第3
のゲート電圧)を印加して、n型MOSFETおよびp
型MOSFETをオン状態にする。これにより、電子が
カソード電極216からn型エミッタ層207、p型ベ
ース層204、n型ベース層203へと流れ、正孔が、
図6の破線に示すように、p型ベース204層、ゲート
電極211の下部のpチャネル、p型ドレイン層20
8、ドレイン電極215へと流れる結果、素子のラッチ
アップ状態がとける。
1,213に、Vth1 とVth2 との間の電圧Vc (第3
のゲート電圧)を印加して、n型MOSFETおよびp
型MOSFETをオン状態にする。これにより、電子が
カソード電極216からn型エミッタ層207、p型ベ
ース層204、n型ベース層203へと流れ、正孔が、
図6の破線に示すように、p型ベース204層、ゲート
電極211の下部のpチャネル、p型ドレイン層20
8、ドレイン電極215へと流れる結果、素子のラッチ
アップ状態がとける。
【0087】次にゲート電極211,213に電圧Va
を再び印加する。これにより、n型MOSFETがオフ
状態になって電子の注入が停止するとともに、ドレイン
電極215から正孔が吸い出される結果、素子はターン
オフする。
を再び印加する。これにより、n型MOSFETがオフ
状態になって電子の注入が停止するとともに、ドレイン
電極215から正孔が吸い出される結果、素子はターン
オフする。
【0088】かくして本実施例によれば、n型MOSF
ETおよびp型MOSFETのうち、少なくとも一つの
MOSFETをノーマリオン型にし、且つn型MOSF
ETのしきい値電圧Vth1 を、p型MOSFETのしき
い値電圧Vth2 よりも低くすることにより、素子のどの
状態においても、ゲート電極211,213に同レベル
の電圧を印加できるようになり、ゲート電圧の制御が容
易になる。
ETおよびp型MOSFETのうち、少なくとも一つの
MOSFETをノーマリオン型にし、且つn型MOSF
ETのしきい値電圧Vth1 を、p型MOSFETのしき
い値電圧Vth2 よりも低くすることにより、素子のどの
状態においても、ゲート電極211,213に同レベル
の電圧を印加できるようになり、ゲート電圧の制御が容
易になる。
【0089】図8は、本発明の第3の実施例に係るMO
Sゲート型サイリスタの素子構造を示す断面図である。
なお、以下の図において前出した図と同一符号は同一部
分または相当部分を示してあり、詳細な説明は省略す
る。
Sゲート型サイリスタの素子構造を示す断面図である。
なお、以下の図において前出した図と同一符号は同一部
分または相当部分を示してあり、詳細な説明は省略す
る。
【0090】これは図6の横型MOSゲート型サイリス
タを縦型にした例である。このように縦型にすることに
より、耐圧の改善が図れる。駆動方法は第2の実施例の
それと同じである。
タを縦型にした例である。このように縦型にすることに
より、耐圧の改善が図れる。駆動方法は第2の実施例の
それと同じである。
【0091】図9は、本発明の第4の実施例に係るMO
Sゲート型サイリスタの素子構造を示す断面図である。
Sゲート型サイリスタの素子構造を示す断面図である。
【0092】本実施例のMOSゲート型サイリスタが第
3の実施例のそれと異なる点は、n型ベース層203の
表面にあったp型ドレイン層208がn型エミッタ層2
07の表面に移ったことにある。
3の実施例のそれと異なる点は、n型ベース層203の
表面にあったp型ドレイン層208がn型エミッタ層2
07の表面に移ったことにある。
【0093】本実施例によれば、第3の実施例に比べ
て、素子面積を減少させることができる。また、p型ド
レイン層208を浅く形成でき、チャネル長を短くでき
る。なお、駆動方法は第2の実施例のそれと同じであ
る。
て、素子面積を減少させることができる。また、p型ド
レイン層208を浅く形成でき、チャネル長を短くでき
る。なお、駆動方法は第2の実施例のそれと同じであ
る。
【0094】図10は、本発明の第5の実施例に係るM
OSゲート型サイリスタの素子構造を示す断面図であ
る。
OSゲート型サイリスタの素子構造を示す断面図であ
る。
【0095】本実施例のMOSゲート型サイリスタが第
3の実施例のそれと異なる点は、ゲート絶縁膜210、
ゲート電極211、n型ベース層203、p型ベース層
204およびn型エミッタ層207からなるn型MOS
FETと、ゲート絶縁膜211、ゲート電極213、p
型ベース層204、n型エミッタ層207およびp型ド
レイン層208からなるp型MOSFETとが隣接した
構造になっていることにある。このような構造であれ
ば、n型MOSFETとp型MOSFETを同時に駆動
できる。また、ターンオフ時の際に、p型ドレイン層2
08とn型エミッタ層207とを短絡させて、素子内の
正孔をカソード電極216だけから排出できるので、正
孔の排出をスムーズに行なえる。なお、駆動方法は第2
の実施例のそれと同じである。
3の実施例のそれと異なる点は、ゲート絶縁膜210、
ゲート電極211、n型ベース層203、p型ベース層
204およびn型エミッタ層207からなるn型MOS
FETと、ゲート絶縁膜211、ゲート電極213、p
型ベース層204、n型エミッタ層207およびp型ド
レイン層208からなるp型MOSFETとが隣接した
構造になっていることにある。このような構造であれ
ば、n型MOSFETとp型MOSFETを同時に駆動
できる。また、ターンオフ時の際に、p型ドレイン層2
08とn型エミッタ層207とを短絡させて、素子内の
正孔をカソード電極216だけから排出できるので、正
孔の排出をスムーズに行なえる。なお、駆動方法は第2
の実施例のそれと同じである。
【0096】なお、第2〜第5の実施例に係る発明の一
般的な効果は以下の通りである。
般的な効果は以下の通りである。
【0097】すなわち、この発明によれば、第1導電型
チャネルMOSFETの第1のゲート電極と第1導電型
チャネルMOSFETの第2のゲート電極とが接続され
ているので、ゲート電極は実質的に一個になり、素子の
オン/オフ動作が制御が容易になる。
チャネルMOSFETの第1のゲート電極と第1導電型
チャネルMOSFETの第2のゲート電極とが接続され
ているので、ゲート電極は実質的に一個になり、素子の
オン/オフ動作が制御が容易になる。
【0098】ところで、上記実施例のようにターンオ
ン、ターンオフ用のMOSFETを有する場合、その設
計の自由度が低い結果、チャネル幅Wonをチャネル幅W
off より大きくできず、ターンオフ用のMOSFETの
チャネル抵抗を低減するのが困難になるという問題が生
じる場合がある。以下、このような問題を解決したのが
以下の発明(第6〜第32の実施例)である。
ン、ターンオフ用のMOSFETを有する場合、その設
計の自由度が低い結果、チャネル幅Wonをチャネル幅W
off より大きくできず、ターンオフ用のMOSFETの
チャネル抵抗を低減するのが困難になるという問題が生
じる場合がある。以下、このような問題を解決したのが
以下の発明(第6〜第32の実施例)である。
【0099】先ず、上記問題点をより詳細に説明する。
【0100】図32は、従来の他のMOSゲート型サイ
リスタの素子構造を示す断面図である。
リスタの素子構造を示す断面図である。
【0101】図示の如く、p型エミッタ層1001に接
してn型ベース層1002が形成され、このn型ベース
層1002内にはp型ベース層1003およびn型エミ
ッタ層1004が拡散形成されている。p型エミッタ層
1001にはアノード電極1006が、n型エミッタ層
1004にはカソード電極1007が設けられている。
してn型ベース層1002が形成され、このn型ベース
層1002内にはp型ベース層1003およびn型エミ
ッタ層1004が拡散形成されている。p型エミッタ層
1001にはアノード電極1006が、n型エミッタ層
1004にはカソード電極1007が設けられている。
【0102】p型ベース層1003の表面にはn型ドレ
イン層1007が選択的に形成され、このn型ドレイン
層1007とn型エミッタ層1004とで挟まれたp型
ベース層1003上には、ゲート絶縁膜1009を介し
て、第1のゲート電極1010が形成されており、CH
1をチャネル領域とするターンオフ用のnチャネルMO
SFETが構成されている。また、n型ドレイン層10
07にコンタクトするドレイン電極1008は、同時に
p型ベース層1003にもコンタクトし、p型ベース層
1003とn型ドレイン層1007とはこのドレイン電
極1008により短絡されている。
イン層1007が選択的に形成され、このn型ドレイン
層1007とn型エミッタ層1004とで挟まれたp型
ベース層1003上には、ゲート絶縁膜1009を介し
て、第1のゲート電極1010が形成されており、CH
1をチャネル領域とするターンオフ用のnチャネルMO
SFETが構成されている。また、n型ドレイン層10
07にコンタクトするドレイン電極1008は、同時に
p型ベース層1003にもコンタクトし、p型ベース層
1003とn型ドレイン層1007とはこのドレイン電
極1008により短絡されている。
【0103】一方、n型エミッタ層1004とn型ベー
ス層1002とで挟まれたp型ベース層1003上に
は、ゲート絶縁膜1009を介して、第2のゲート電極
1010が形成されており、CH2をチャネル領域とす
るターンオン用のnチャネルMOSFETが構成されて
いる。
ス層1002とで挟まれたp型ベース層1003上に
は、ゲート絶縁膜1009を介して、第2のゲート電極
1010が形成されており、CH2をチャネル領域とす
るターンオン用のnチャネルMOSFETが構成されて
いる。
【0104】図33は、図32のMOSゲート型サイリ
スタの平面図である。n型エミッタ層1004は複数個
に分割され、ストライプ状にパターン形成されている。
このn型エミッタ層1004の一方の一辺に隣接して、
第1のゲート電極100、p型ベース層1003、n型
ドレイン層1007およびn型ドレイン電極1008か
ら構成されるターンオフ用のn型チャネルMOSFET
が形成され、他方の一辺に隣接して、第2のゲート電極
1010、p型ベース層1003、n型ベース層100
2から構成されるターンオン用のn型チャネルMOSF
ETが形成されている。
スタの平面図である。n型エミッタ層1004は複数個
に分割され、ストライプ状にパターン形成されている。
このn型エミッタ層1004の一方の一辺に隣接して、
第1のゲート電極100、p型ベース層1003、n型
ドレイン層1007およびn型ドレイン電極1008か
ら構成されるターンオフ用のn型チャネルMOSFET
が形成され、他方の一辺に隣接して、第2のゲート電極
1010、p型ベース層1003、n型ベース層100
2から構成されるターンオン用のn型チャネルMOSF
ETが形成されている。
【0105】この素子の動作は次の通りである。すなわ
ち、ターンオン時には、第1のゲート電極1010には
カソードに対して零または負の電圧が印加され、第2の
MOSゲート電極1011には正の電圧が印加される。
これにより、第2のゲート電極1011下にnチャネル
が形成され、図32に一点破線で示すようにn型エミッ
タ層1004からn型ベース層1002へ電子が注入さ
れて、素子がターンオンする。
ち、ターンオン時には、第1のゲート電極1010には
カソードに対して零または負の電圧が印加され、第2の
MOSゲート電極1011には正の電圧が印加される。
これにより、第2のゲート電極1011下にnチャネル
が形成され、図32に一点破線で示すようにn型エミッ
タ層1004からn型ベース層1002へ電子が注入さ
れて、素子がターンオンする。
【0106】一方、ターンオフ時は、第2のゲート電極
1011を零または負バイアスとして、第1のゲート電
極1010に正の電圧が印加される。これにより、第1
のゲート電極1010下にnチャネルが形成され、p型
ベース層1003から直接n型エミッタ層1004に流
れ込んでいた正孔電流の一部が、図32に破線で示すよ
うにドレイン電極1008から吸い出され、n型ドレイ
ン層1007を通り、第1のゲート電極1010下のn
チャネルを通って、n型エミッタ層1004からカソー
ド電極1006にバイパスするようになる。この正孔電
流のバイパスによってやがてn型エミッタ層1004か
らp型ベース層1003への電子注入が止まって、素子
はターンオフする。
1011を零または負バイアスとして、第1のゲート電
極1010に正の電圧が印加される。これにより、第1
のゲート電極1010下にnチャネルが形成され、p型
ベース層1003から直接n型エミッタ層1004に流
れ込んでいた正孔電流の一部が、図32に破線で示すよ
うにドレイン電極1008から吸い出され、n型ドレイ
ン層1007を通り、第1のゲート電極1010下のn
チャネルを通って、n型エミッタ層1004からカソー
ド電極1006にバイパスするようになる。この正孔電
流のバイパスによってやがてn型エミッタ層1004か
らp型ベース層1003への電子注入が止まって、素子
はターンオフする。
【0107】しかしながら、このような従来のMOSゲ
ート型サイリスタにあっては、十分なターンオフ能力が
得られないという問題があった。
ート型サイリスタにあっては、十分なターンオフ能力が
得られないという問題があった。
【0108】すなわち、ターンオフ能力は、上述したよ
うに、図32に波線で示した正孔電流バイパス経路の抵
抗に大きく左右され、その抵抗が大きいほどターンオフ
能力は低くなるが、正孔電流バイパス経路の抵抗とバイ
パス電流により決る電圧降下が、n型エミッタ層100
4とp型ベース層1003との間のビルトイン電圧以上
になると、n型エミッタ層1003からの電子注入が止
まらなくなってしまう。
うに、図32に波線で示した正孔電流バイパス経路の抵
抗に大きく左右され、その抵抗が大きいほどターンオフ
能力は低くなるが、正孔電流バイパス経路の抵抗とバイ
パス電流により決る電圧降下が、n型エミッタ層100
4とp型ベース層1003との間のビルトイン電圧以上
になると、n型エミッタ層1003からの電子注入が止
まらなくなってしまう。
【0109】したがって、高いターンオフ能力を実現す
るためには、正孔電流バイパス経路の抵抗をできるかぎ
り小さくする必要がある。この正孔電流バイパス経路の
抵抗は、主要にはMOSゲート電極1010下のnチャ
ネルのオン抵抗とp型ベース層1003の横方向抵抗で
ある。
るためには、正孔電流バイパス経路の抵抗をできるかぎ
り小さくする必要がある。この正孔電流バイパス経路の
抵抗は、主要にはMOSゲート電極1010下のnチャ
ネルのオン抵抗とp型ベース層1003の横方向抵抗で
ある。
【0110】ところで、図32、図33に示した従来構
造では、ストライプ状のnエミッタ層1004を挟んで
一方の側にターンオフ用MOSFET、それと対向して
もう一方の側にターンオン用MOSFETが形成されて
いる。
造では、ストライプ状のnエミッタ層1004を挟んで
一方の側にターンオフ用MOSFET、それと対向して
もう一方の側にターンオン用MOSFETが形成されて
いる。
【0111】すなわち、ターンオフ用MOSFETのチ
ャネル幅Woff と、ターンオン用MOSFETのチャネ
ル幅Wonとは同じ長さになる。換言すれば,アノード電
流(主電流)を制御するためのターンオフ用およびター
ンオン用のMOSFET(MOS構造)の設計の自由度
が低い結果、チャネル幅Woff をチャネル幅Wonにより
大きくできず、ターンオフ用MOSFETのチャネル抵
抗を小さくするのが困難であるという問題があった。
ャネル幅Woff と、ターンオン用MOSFETのチャネ
ル幅Wonとは同じ長さになる。換言すれば,アノード電
流(主電流)を制御するためのターンオフ用およびター
ンオン用のMOSFET(MOS構造)の設計の自由度
が低い結果、チャネル幅Woff をチャネル幅Wonにより
大きくできず、ターンオフ用MOSFETのチャネル抵
抗を小さくするのが困難であるという問題があった。
【0112】更に、上記の如きにターンオフ用およびタ
ーンオン用のMOSFETが形成されている結果、n型
エミッタ層1004下のp型ベース層1003において
は、その片側からしか正孔電流が引き出されない。この
ため、正孔の引き出し経路が長くなり、p型ベース層1
003中での正孔電流の引き出し抵抗が増加する。
ーンオン用のMOSFETが形成されている結果、n型
エミッタ層1004下のp型ベース層1003において
は、その片側からしか正孔電流が引き出されない。この
ため、正孔の引き出し経路が長くなり、p型ベース層1
003中での正孔電流の引き出し抵抗が増加する。
【0113】そこで、以下に、このような事情を考慮し
た発明であって、主電流を制御するためのMOS構造の
設計の自由度が従来よりも高いMOSゲート型電力用半
導体素子を得ることを目的とする発明について説明す
る。
た発明であって、主電流を制御するためのMOS構造の
設計の自由度が従来よりも高いMOSゲート型電力用半
導体素子を得ることを目的とする発明について説明す
る。
【0114】この発明の骨子は、半導体基板の第1の主
面および第2の主面にそれぞれ設けられた第1の主電極
および第2の主電極と、前記第1の主電極と前記第2の
主電極との間に流れる主電流を制御する複数のMOS構
造とを具備してなり、前記複数のMOS構造を構成する
ゲート電極のうち、少なくとも2つのゲート電極を絶縁
膜を介して立体的に交差して配設していることにある。
面および第2の主面にそれぞれ設けられた第1の主電極
および第2の主電極と、前記第1の主電極と前記第2の
主電極との間に流れる主電流を制御する複数のMOS構
造とを具備してなり、前記複数のMOS構造を構成する
ゲート電極のうち、少なくとも2つのゲート電極を絶縁
膜を介して立体的に交差して配設していることにある。
【0115】このような発明によれば、主電流を制御す
るための複数のMOS構造を構成するゲート電極のう
ち、少なくとも2つのゲート電極が、絶縁膜を介して立
体的に交差して配設されている。このため、従来不可能
であったゲート電極の配設パターンが可能となり、MO
S構造の設計の自由度が高くなる。
るための複数のMOS構造を構成するゲート電極のう
ち、少なくとも2つのゲート電極が、絶縁膜を介して立
体的に交差して配設されている。このため、従来不可能
であったゲート電極の配設パターンが可能となり、MO
S構造の設計の自由度が高くなる。
【0116】図11は、本発明の第6の実施例に係るM
OSゲート型サイリスタの平面図である。また、図1
2、図13、図14、図15は、それぞれ、図11のA
−A′断面図、B−B′断面図、C−C′断面図、D−
D′断面図である。
OSゲート型サイリスタの平面図である。また、図1
2、図13、図14、図15は、それぞれ、図11のA
−A′断面図、B−B′断面図、C−C′断面図、D−
D′断面図である。
【0117】図32、図33に示した従来のMOSゲー
ト型サイリスタと対応する部分には、下3桁を除いて同
一符号を付し(例えば、10101と301は同じp型
エミッタ層を示している)、詳細な説明は省略する。
ト型サイリスタと対応する部分には、下3桁を除いて同
一符号を付し(例えば、10101と301は同じp型
エミッタ層を示している)、詳細な説明は省略する。
【0118】本実施例のMOSゲート型サイリスタが図
32、図33の従来のそれと異なる点は、n型エミッタ
層304が矩形状に分割配置され、個々のn型エミッタ
層204の対向する2つの長辺に沿ってターンオフ用の
ゲート電極310が形成され、2つの短辺に沿ってター
ンオン用のゲート電極311が形成され、そして、それ
ら2つのゲート電極310,311がその交点において
絶縁膜315を介して立体的に交差していることにあ
る。これにより、長辺にターンオフ用MOSFETのチ
ャネルCH1が形成され、短辺にターンオン用MOSF
ETのチャネルCH2が形成されることになる。
32、図33の従来のそれと異なる点は、n型エミッタ
層304が矩形状に分割配置され、個々のn型エミッタ
層204の対向する2つの長辺に沿ってターンオフ用の
ゲート電極310が形成され、2つの短辺に沿ってター
ンオン用のゲート電極311が形成され、そして、それ
ら2つのゲート電極310,311がその交点において
絶縁膜315を介して立体的に交差していることにあ
る。これにより、長辺にターンオフ用MOSFETのチ
ャネルCH1が形成され、短辺にターンオン用MOSF
ETのチャネルCH2が形成されることになる。
【0119】本実施例によれば、n型エミッタ層304
の両端を挟む形でターンオフ用MOSFETのチャネル
CH1が形成されるため、ターンオフ用MOSFETの
チャネル幅をターンオン用MOSFETのそれより大き
くできる。
の両端を挟む形でターンオフ用MOSFETのチャネル
CH1が形成されるため、ターンオフ用MOSFETの
チャネル幅をターンオン用MOSFETのそれより大き
くできる。
【0120】この結果、ターンオフ用MOSFETのチ
ャネル抵抗が従来よりも低くなり、また、n型エミッタ
層304下のp型ベース層303において、正孔の引き
出しが、n型エミッタ層304の短辺方向の両側から行
なわれるので、正孔の引き出し経路、つまり、p型ベー
ス層3の横方向抵抗が小さくなる。
ャネル抵抗が従来よりも低くなり、また、n型エミッタ
層304下のp型ベース層303において、正孔の引き
出しが、n型エミッタ層304の短辺方向の両側から行
なわれるので、正孔の引き出し経路、つまり、p型ベー
ス層3の横方向抵抗が小さくなる。
【0121】したがって、本実施例によれば、バイパス
される正孔電流による電圧降下が従来に比べて十分に小
さくなるため、高いターンオフ能力のMOSゲート型サ
イリスタが得られるようになる。
される正孔電流による電圧降下が従来に比べて十分に小
さくなるため、高いターンオフ能力のMOSゲート型サ
イリスタが得られるようになる。
【0122】図16は、本発明の第7の実施例に係るM
OSゲート型サイリスタの平面図である。また、図1
7、図18は、それぞれ、図16のA−A′断面図、B
−B′断面図である。なお、図16のC−C′断面図、
D−D′断面図は、それぞれ、図14、図15と同じで
ある。
OSゲート型サイリスタの平面図である。また、図1
7、図18は、それぞれ、図16のA−A′断面図、B
−B′断面図である。なお、図16のC−C′断面図、
D−D′断面図は、それぞれ、図14、図15と同じで
ある。
【0123】本実施例では、ドレイン電極308がn型
エミッタ層304の1辺に沿ってそれに隣接する位置で
p型ベース層303に低抵抗接触して設けられている。
n型ドレイン層307はドレイン電極308によりp型
ベース層303と短絡されている。n型ドレイン層30
7とn型エミッタ層304との間の上には、ターンオフ
用のゲート電極310が形成されている。
エミッタ層304の1辺に沿ってそれに隣接する位置で
p型ベース層303に低抵抗接触して設けられている。
n型ドレイン層307はドレイン電極308によりp型
ベース層303と短絡されている。n型ドレイン層30
7とn型エミッタ層304との間の上には、ターンオフ
用のゲート電極310が形成されている。
【0124】このように構成された絶縁ゲート型ターン
オフサイリスタにおいて、ターンオフ時、ゲート電極1
0にカソードに対して正の電圧が印加すると、破線に示
すように、正孔電流は、n型エミッタ層304のすぐ近
くでドレイン電極308に吸い出され、ゲート電極31
0直下のチャネルを通り、n型エミッタ層304からカ
ソード電極306に排出される。
オフサイリスタにおいて、ターンオフ時、ゲート電極1
0にカソードに対して正の電圧が印加すると、破線に示
すように、正孔電流は、n型エミッタ層304のすぐ近
くでドレイン電極308に吸い出され、ゲート電極31
0直下のチャネルを通り、n型エミッタ層304からカ
ソード電極306に排出される。
【0125】このように本実施例の場合、正孔電流のバ
イパス経路に、n型ドレイン層307下のp型ベース層
303の横方向抵抗が入らないため、バイパスされる正
孔電流による電圧降下が小さくなり、より高いターンオ
フ能力のMOSゲート型サイリスタが得られる。
イパス経路に、n型ドレイン層307下のp型ベース層
303の横方向抵抗が入らないため、バイパスされる正
孔電流による電圧降下が小さくなり、より高いターンオ
フ能力のMOSゲート型サイリスタが得られる。
【0126】図19、図20は、上記立体交差するゲー
ト電極の製造方法を示す工程断面図である。
ト電極の製造方法を示す工程断面図である。
【0127】まず、図19(a)に示すように、高抵抗
のn型ベース層302の表面を酸化してゲート絶縁膜3
09を形成する。次いでゲート絶縁膜309上に、例え
ば、ポリシリコンなどのゲート電極材料をCVD法によ
り堆積し、このゲート電極材料をパターニングして、タ
ーンオン用のゲート電極311を形成する。
のn型ベース層302の表面を酸化してゲート絶縁膜3
09を形成する。次いでゲート絶縁膜309上に、例え
ば、ポリシリコンなどのゲート電極材料をCVD法によ
り堆積し、このゲート電極材料をパターニングして、タ
ーンオン用のゲート電極311を形成する。
【0128】次に図19(b)に示すように、ゲート電
極311の表面に、例えば、ポリシリコン酸化膜などの
層間絶縁膜315を形成した後、ゲート電極311をマ
スクとして、B等のp型不純物をイオン注入し、p型ベ
ース層303を形成する。
極311の表面に、例えば、ポリシリコン酸化膜などの
層間絶縁膜315を形成した後、ゲート電極311をマ
スクとして、B等のp型不純物をイオン注入し、p型ベ
ース層303を形成する。
【0129】次に図20(a)に示すように、全面にポ
リシリコンなどのゲート電極材料をCVD法により堆積
した後、このゲート電極材料をパターニングして、ター
ンオン用のゲート電極310を形成する。
リシリコンなどのゲート電極材料をCVD法により堆積
した後、このゲート電極材料をパターニングして、ター
ンオン用のゲート電極310を形成する。
【0130】最後に、図20(b)に示すように、ゲー
ト電極310,311をマスクとして、P等のn型不純
物をイオン注入し、n型エミッタ層304、n型ドレイ
ン層307を形成する。このとき、ゲート電極310,
311は、それらの表面にイオン注入されたn型不純物
によって十分に低抵抗化される。また、上記CVD法に
おいて、不純物を含む原料ガスを用いてゲート電極材料
を堆積すれば、より低抵抗のゲート電極の作成が可能と
なる。
ト電極310,311をマスクとして、P等のn型不純
物をイオン注入し、n型エミッタ層304、n型ドレイ
ン層307を形成する。このとき、ゲート電極310,
311は、それらの表面にイオン注入されたn型不純物
によって十分に低抵抗化される。また、上記CVD法に
おいて、不純物を含む原料ガスを用いてゲート電極材料
を堆積すれば、より低抵抗のゲート電極の作成が可能と
なる。
【0131】ゲート電極の交差部分は以下のように変形
しても良い。すなわち、図21に示すように、交差部分
のターンオフ用のゲート電極310の幅を広くし、その
一部に微小な開口部を設けても良い。これにより、先に
示した製造方法において、n型不純物がイオン注入され
る際に、上記開口部を通して下層のターンオン用ゲート
電極311上にもn型不純物がイオン注入されるので、
立体交差部分の下層のゲート電極311も十分に抵抗が
低くなる。
しても良い。すなわち、図21に示すように、交差部分
のターンオフ用のゲート電極310の幅を広くし、その
一部に微小な開口部を設けても良い。これにより、先に
示した製造方法において、n型不純物がイオン注入され
る際に、上記開口部を通して下層のターンオン用ゲート
電極311上にもn型不純物がイオン注入されるので、
立体交差部分の下層のゲート電極311も十分に抵抗が
低くなる。
【0132】図22は、本発明の第8の実施例に係るM
OSゲート型サイリスタの等価回路図である。
OSゲート型サイリスタの等価回路図である。
【0133】このMOSゲート型サイリスタは、p型エ
ミッタ層401、n型ベース層402、p型ベース層4
03およびn型エミッタ層404を有し、p型エミッタ
層401にアノード電極405が、n型エミッタ層40
4にカソード電極406が設けられたサイリスタ構造を
有し、そこにゲート電極413を備えたターンオフ用の
MOSFETと、ゲート電極414を備えたターンオン
用のMOSFETが付加されている。
ミッタ層401、n型ベース層402、p型ベース層4
03およびn型エミッタ層404を有し、p型エミッタ
層401にアノード電極405が、n型エミッタ層40
4にカソード電極406が設けられたサイリスタ構造を
有し、そこにゲート電極413を備えたターンオフ用の
MOSFETと、ゲート電極414を備えたターンオン
用のMOSFETが付加されている。
【0134】本実施例のMOSゲート型サイリスタが従
来のそれ(IEDM 89, pp297-300“Design Aspects of MO
S Controlled Thyristor Elements ”)と異なる点は、
n型エミッタ層404とカソード電極406との間に、
カソード電極406よりも比抵抗の大きい抵抗体419
が設けられていることにある。
来のそれ(IEDM 89, pp297-300“Design Aspects of MO
S Controlled Thyristor Elements ”)と異なる点は、
n型エミッタ層404とカソード電極406との間に、
カソード電極406よりも比抵抗の大きい抵抗体419
が設けられていることにある。
【0135】ここで、抵抗体419がない従来構造の場
合の最大ターンオフ電流ITGQMは、破線で示した正孔電
流バイパス経路の抵抗をRP とすると、 ITGQM=αVBK/RP (1) VBK=VJ =0.7[V] (2) となる。
合の最大ターンオフ電流ITGQMは、破線で示した正孔電
流バイパス経路の抵抗をRP とすると、 ITGQM=αVBK/RP (1) VBK=VJ =0.7[V] (2) となる。
【0136】ここで、αは比例係数、VBKはベース・カ
ソード間の電位、VJ はエミッタ接合電位を示してい
る。
ソード間の電位、VJ はエミッタ接合電位を示してい
る。
【0137】正孔電流のバイパス経路の抵抗RP は主
に、p型ベース層403の横方向抵抗とゲート電極41
3直下のチャネル抵抗であり、これらの抵抗を低減する
ことによって、最大ターンオフ電流ITGQMの向上を図る
ことが可能である。
に、p型ベース層403の横方向抵抗とゲート電極41
3直下のチャネル抵抗であり、これらの抵抗を低減する
ことによって、最大ターンオフ電流ITGQMの向上を図る
ことが可能である。
【0138】しかし、それらの抵抗はn型エミッタ層4
04の幅や、ゲート電極413の幅に依存するため、構
造の微細化が必須になるが、それは至って困難である。
したがって、従来構造の場合には十分なターンオフ能力
が得られない。
04の幅や、ゲート電極413の幅に依存するため、構
造の微細化が必須になるが、それは至って困難である。
したがって、従来構造の場合には十分なターンオフ能力
が得られない。
【0139】一方、本発明の場合、オン状態におけるア
ノード電流をIA とすれば、n型エミッタ層404の電
位がV0 =IA ×R0 だけ増加する。
ノード電流をIA とすれば、n型エミッタ層404の電
位がV0 =IA ×R0 だけ増加する。
【0140】その結果、式(2)はVBK=VJ +V0 と
なって、式(1)の関係に従って最大ターンオフ電流I
TGQMが増加する。
なって、式(1)の関係に従って最大ターンオフ電流I
TGQMが増加する。
【0141】すなわち、ターンオフの際に、n型エミッ
タ層404直下の正孔バイパス電流による電圧降下が
0.7V(シリコンの場合)を越えても、エミッタ接合
は順バイアス状態には至らないので、n型エミッタ層4
04からの電子注入が止まり、素子はターンオフする。
タ層404直下の正孔バイパス電流による電圧降下が
0.7V(シリコンの場合)を越えても、エミッタ接合
は順バイアス状態には至らないので、n型エミッタ層4
04からの電子注入が止まり、素子はターンオフする。
【0142】図23は、具体的な素子構造を示す断面図
である。本実施例では、n型エミッタ層404とカソー
ド電極406との間に、カソード電極406よりも比抵
抗の高い抵抗体層419が形成されている。抵抗体層4
19としては、例えば、金属材料、極薄の絶縁体材料、
半絶縁性材料、ポリシリコン膜、自然酸化膜などが利用
できる。なお、p型ソース層407とカソード電極40
6との間には従来通りに何も挿入されておらず、カソー
ド電極406がp型ソース層407に低抵抗接触してい
る。
である。本実施例では、n型エミッタ層404とカソー
ド電極406との間に、カソード電極406よりも比抵
抗の高い抵抗体層419が形成されている。抵抗体層4
19としては、例えば、金属材料、極薄の絶縁体材料、
半絶縁性材料、ポリシリコン膜、自然酸化膜などが利用
できる。なお、p型ソース層407とカソード電極40
6との間には従来通りに何も挿入されておらず、カソー
ド電極406がp型ソース層407に低抵抗接触してい
る。
【0143】図24は、本発明の第9の実施例に係るM
OSゲート型サイリスタの素子構造を示す断面図であ
る。
OSゲート型サイリスタの素子構造を示す断面図であ
る。
【0144】本実施例のMOSゲート型サイリスタが図
23のそれと異なる点は、抵抗体層419の代わりに、
微小な開口部416が多数設けられた層間絶縁膜406
を用いたことにある。これによってn型エミッタ層40
4とカソード電極406との間の接触抵抗を僅かに増加
させて、抵抗体層419を形成した場合と同様の効果が
得られる。
23のそれと異なる点は、抵抗体層419の代わりに、
微小な開口部416が多数設けられた層間絶縁膜406
を用いたことにある。これによってn型エミッタ層40
4とカソード電極406との間の接触抵抗を僅かに増加
させて、抵抗体層419を形成した場合と同様の効果が
得られる。
【0145】図25、図26は、それぞれ、本発明の第
10、第11の実施例に係るMOSゲート型サイリスタ
の素子構造を示す断面図である。
10、第11の実施例に係るMOSゲート型サイリスタ
の素子構造を示す断面図である。
【0146】図25、図26に示すように、p型エミッ
タ層401に接してn型ベース層402が形成され、こ
のn型ベース層402内にp型ベース層403およびn
型エミッタ層404が拡散形成されている。
タ層401に接してn型ベース層402が形成され、こ
のn型ベース層402内にp型ベース層403およびn
型エミッタ層404が拡散形成されている。
【0147】p型エミッタ層401にはアノード電極4
05が設けられ、n型エミッタ層404にはカソード電
極406が設けられている。そして、図23、図24の
場合と同様に、n型エミッタ層404とカソード電極4
06との間に、カソード電極406より比抵抗の高い抵
抗体層419、或いは微小な開口部が多数設けられた層
間絶縁膜415が形成されている。いずれの場合も、ド
レイン電極409がn型エミッタ層404に隣接する位
置でp型ベース層403に低抵抗接触して設けられてい
る。
05が設けられ、n型エミッタ層404にはカソード電
極406が設けられている。そして、図23、図24の
場合と同様に、n型エミッタ層404とカソード電極4
06との間に、カソード電極406より比抵抗の高い抵
抗体層419、或いは微小な開口部が多数設けられた層
間絶縁膜415が形成されている。いずれの場合も、ド
レイン電極409がn型エミッタ層404に隣接する位
置でp型ベース層403に低抵抗接触して設けられてい
る。
【0148】n型ドレイン層408はドレイン電極40
9によりp型ベース層403と短絡されている。n型ド
レイン層408から所定距離離れてn型ソース層410
が形成され、これらn型ドレイン層408とn型ソース
層410との間にターンオフ用の絶縁ゲート電極413
が形成されている。ソース電極411は、カソード電極
406と一体形成され、カソード電極406と電気的に
接続されている。
9によりp型ベース層403と短絡されている。n型ド
レイン層408から所定距離離れてn型ソース層410
が形成され、これらn型ドレイン層408とn型ソース
層410との間にターンオフ用の絶縁ゲート電極413
が形成されている。ソース電極411は、カソード電極
406と一体形成され、カソード電極406と電気的に
接続されている。
【0149】これら実施例のMOSゲート型ターンオフ
サイリスタは、ターンオフ時、ターンオフ用の絶縁ゲー
ト電極413にカソードに対して正の電圧が印加され
る。このときの正孔電流のバイパス経路を破線で示して
いる。正孔電流は図示のように、n型エミッタ層404
のすぐ近くでドレイン電極408に吸い出され、ターン
オフ用ゲート電極413直下のチャネルCH1を通りソ
ース電極411から素子外に排出される。
サイリスタは、ターンオフ時、ターンオフ用の絶縁ゲー
ト電極413にカソードに対して正の電圧が印加され
る。このときの正孔電流のバイパス経路を破線で示して
いる。正孔電流は図示のように、n型エミッタ層404
のすぐ近くでドレイン電極408に吸い出され、ターン
オフ用ゲート電極413直下のチャネルCH1を通りソ
ース電極411から素子外に排出される。
【0150】図27は、本発明の第12の実施例に係る
MOSゲート型サイリスタの素子構造を示す断面図であ
る。
MOSゲート型サイリスタの素子構造を示す断面図であ
る。
【0151】本実施例は、図23の素子を単位素子とし
て、その単位素子が同一基板上に多数形成されて1つの
素子を構成し、且つ抵抗体層419の代わりに、温度依
存型抵抗体層420を用いた例である。この温度依存型
抵抗体層420は、温度上昇とともに比抵抗が瞬時に増
加するものである。
て、その単位素子が同一基板上に多数形成されて1つの
素子を構成し、且つ抵抗体層419の代わりに、温度依
存型抵抗体層420を用いた例である。この温度依存型
抵抗体層420は、温度上昇とともに比抵抗が瞬時に増
加するものである。
【0152】もし仮に、温度依存型抵抗体層420がな
い従来構造をこのように並列に多数形成すると、ターン
オフ時に個々の単位素子の間に生じる僅かなターンオフ
時間の差によって、ターンオフが遅れた単位素子に、素
子を流れていた全電流が集中して破壊に至るという問題
が発生する。
い従来構造をこのように並列に多数形成すると、ターン
オフ時に個々の単位素子の間に生じる僅かなターンオフ
時間の差によって、ターンオフが遅れた単位素子に、素
子を流れていた全電流が集中して破壊に至るという問題
が発生する。
【0153】一方、本実施例の場合には、温度依存型抵
抗体層420によって、ターンオフの際に、単位素子ご
との特性のばらつきによって1つの単位素子に電流が集
中しようとしても、その集中箇所に発生する温度上昇に
よって温度依存型抵抗体層420の抵抗が瞬時に増加
し、図22で説明した機構によってその単位素子のター
ンオフ能力が向上して破壊が回避されるとともに、他の
単位素子に電流が分配されて、素子全体がターンオフす
る。なお、温度依存型抵抗体層420としては、例え
ば、水素ドープしたグラファイトなどが利用できる。
抗体層420によって、ターンオフの際に、単位素子ご
との特性のばらつきによって1つの単位素子に電流が集
中しようとしても、その集中箇所に発生する温度上昇に
よって温度依存型抵抗体層420の抵抗が瞬時に増加
し、図22で説明した機構によってその単位素子のター
ンオフ能力が向上して破壊が回避されるとともに、他の
単位素子に電流が分配されて、素子全体がターンオフす
る。なお、温度依存型抵抗体層420としては、例え
ば、水素ドープしたグラファイトなどが利用できる。
【0154】図28は、本発明の第13の実施例に係る
MOSゲート型サイリスタの素子構造を示す断面図であ
る。
MOSゲート型サイリスタの素子構造を示す断面図であ
る。
【0155】本実施例では、p型エミッタ層401に接
してn型ベース層402が形成されており、このn型ベ
ース層402内にp型ベース層403およびn型エミッ
タ層404が拡散形成されている。p型エミッタ層40
1にはアノード電極6が、n型エミッタ層404にはカ
ソード電極406が設けられている。
してn型ベース層402が形成されており、このn型ベ
ース層402内にp型ベース層403およびn型エミッ
タ層404が拡散形成されている。p型エミッタ層40
1にはアノード電極6が、n型エミッタ層404にはカ
ソード電極406が設けられている。
【0156】また、n型エミッタ層404から所定距離
離れた位置のp型ベース層403の表面にはn型ドレイ
ン層408が形成され、このn型ドレイン層408と第
1のn型エミッタ層404の間のp型ベース層403上
には、ゲート絶縁膜412を介して、第1のゲート電極
413が配設され、CH1をチャネル領域とするターン
オフ用のnチャネルMOSFETが構成されている。
離れた位置のp型ベース層403の表面にはn型ドレイ
ン層408が形成され、このn型ドレイン層408と第
1のn型エミッタ層404の間のp型ベース層403上
には、ゲート絶縁膜412を介して、第1のゲート電極
413が配設され、CH1をチャネル領域とするターン
オフ用のnチャネルMOSFETが構成されている。
【0157】n型ドレイン層408にコンタクトするド
レイン電極409は、同時にp型ベース層403にもコ
ンタクトし、p型ベース層403とn型ドレイン層40
8がこのドレイン電極409により短絡されている。
レイン電極409は、同時にp型ベース層403にもコ
ンタクトし、p型ベース層403とn型ドレイン層40
8がこのドレイン電極409により短絡されている。
【0158】一方、n型ドレイン層408とは反対側の
位置には、第1のn型エミッタ層404から所定距離離
れて第2のn型エミッタ層421が形成され、この第2
のn型エミッタ層421と第1のn型エミッタ層404
との間には、第1、第2のn型エミッタ層より低濃度の
第3のn型エミッタ層422が形成され。そして、この
第3のn型エミッタ層422上には、ゲート絶縁膜41
2を介して、第3の絶縁ゲート電極423が配設されて
いる。
位置には、第1のn型エミッタ層404から所定距離離
れて第2のn型エミッタ層421が形成され、この第2
のn型エミッタ層421と第1のn型エミッタ層404
との間には、第1、第2のn型エミッタ層より低濃度の
第3のn型エミッタ層422が形成され。そして、この
第3のn型エミッタ層422上には、ゲート絶縁膜41
2を介して、第3の絶縁ゲート電極423が配設されて
いる。
【0159】このように構成されたMOSゲート型サイ
リスタの動作は次の通りである。
リスタの動作は次の通りである。
【0160】すなわち、オン状態では、第1のゲート電
極413にはカソードに対して零ないし負の電圧が印加
され、第3のゲート電極423には零ないし正の電圧が
印加されて、第1から第3までのn型エミッタ層40
4,421,422全体から電子がp型ベース層403
へと注入される。
極413にはカソードに対して零ないし負の電圧が印加
され、第3のゲート電極423には零ないし正の電圧が
印加されて、第1から第3までのn型エミッタ層40
4,421,422全体から電子がp型ベース層403
へと注入される。
【0161】ターンオフさせるには、第1のゲート電極
413にカソードに対して負の電圧を印加し、第3のゲ
ート電極423に負の電圧を印加する。
413にカソードに対して負の電圧を印加し、第3のゲ
ート電極423に負の電圧を印加する。
【0162】この結果、p型ベース層403からn型エ
ミッタ層404,421,422に流れていた正孔電流
が、ドレイン電極409、n型ドレイン層408、第1
のゲート電極413直下のチャネルCH1、第1のn型
エミッタ層404を通ってカソード電極407へとバイ
パスされる。
ミッタ層404,421,422に流れていた正孔電流
が、ドレイン電極409、n型ドレイン層408、第1
のゲート電極413直下のチャネルCH1、第1のn型
エミッタ層404を通ってカソード電極407へとバイ
パスされる。
【0163】このとき、第3のゲート電極423直下の
第3のn型エミッタ層423が表面付近で空乏化して、
第1のn型エミッタ層404から第2のn型エミッタ層
421へ至る抵抗が増加するため、第2のn型エミッタ
層421において、図22で説明した機構が作用してタ
ーンオフ能力が向上する。
第3のn型エミッタ層423が表面付近で空乏化して、
第1のn型エミッタ層404から第2のn型エミッタ層
421へ至る抵抗が増加するため、第2のn型エミッタ
層421において、図22で説明した機構が作用してタ
ーンオフ能力が向上する。
【0164】上記異なるゲート電極を絶縁膜を介して立
体的に交差して配設しているので、従来不可能であった
ゲート電極の配設パターンが可能となり、MOS構造の
設計の自由度が高くなる。
体的に交差して配設しているので、従来不可能であった
ゲート電極の配設パターンが可能となり、MOS構造の
設計の自由度が高くなる。
【0165】図34は、本発明(請求項2)の第14の
実施例に係るMOSゲート型サイリスタ(MCT)の素
子構造を示す断面図である。
実施例に係るMOSゲート型サイリスタ(MCT)の素
子構造を示す断面図である。
【0166】図中、901は高濃度のp型エミッタ層を
示しており、このp型エミッタ層901に接して低濃度
のn型ベース層902が形成されている。このn型ベー
ス層902の表面にはp型ベース層903が選択的に拡
散形成され、このp型ベース層903の表面には高濃度
のn型エミッタ層904が選択的に拡散形成されてい
る。
示しており、このp型エミッタ層901に接して低濃度
のn型ベース層902が形成されている。このn型ベー
ス層902の表面にはp型ベース層903が選択的に拡
散形成され、このp型ベース層903の表面には高濃度
のn型エミッタ層904が選択的に拡散形成されてい
る。
【0167】n型エミッタ層904の表面には高濃度の
p型ソース層907が選択的に形成され、このp型ソー
ス層907とn型ベース層902により挟まれた領域の
p型ベース層903およびn型エミッタ層904上に
は、ゲート絶縁膜912を介して、ゲート電極913が
形成されている。
p型ソース層907が選択的に形成され、このp型ソー
ス層907とn型ベース層902により挟まれた領域の
p型ベース層903およびn型エミッタ層904上に
は、ゲート絶縁膜912を介して、ゲート電極913が
形成されている。
【0168】さらに、n型エミッタ層904の表面に
は、図59の従来のMCTには存在しない低濃度のn型
疑似抵抗半導体層916が選択的に形成され、このn型
疑似抵抗半導体層916にはカソード電極906が設け
られている。このカソード電極906は、図59の従来
のMCTの場合と異なり、p型ソース層907とはコン
タクトしていない。このため、p型ソース層907には
ソース電極911が別途設けられている。また、p型エ
ミッタ層901にはアノード電極905が設けられてい
る。
は、図59の従来のMCTには存在しない低濃度のn型
疑似抵抗半導体層916が選択的に形成され、このn型
疑似抵抗半導体層916にはカソード電極906が設け
られている。このカソード電極906は、図59の従来
のMCTの場合と異なり、p型ソース層907とはコン
タクトしていない。このため、p型ソース層907には
ソース電極911が別途設けられている。また、p型エ
ミッタ層901にはアノード電極905が設けられてい
る。
【0169】本実施例の場合、n型疑似抵抗半導体層9
16が、図22(第8の実施例)のMOSゲート型サイ
リスタの抵抗体419として機能するので、第8の実施
例と同様な効果が得られる。
16が、図22(第8の実施例)のMOSゲート型サイ
リスタの抵抗体419として機能するので、第8の実施
例と同様な効果が得られる。
【0170】すなわち、n型エミッタ層904とカソー
ド電極906との間にn型疑似抵抗半導体層916によ
り抵抗体が形成されるため、オン状態におけるn型エミ
ッタ層904の電位が僅かながら上昇し、その結果、タ
ーンオフの際にはn型エミッタ層904の直下のp型ベ
ース層903を流れる正孔バイパス電流による電圧降下
が、n型エミッタ層904とp型ベース層903との間
のビルトイン電圧0.7V(シリコンの場合)を越えて
も、その越えたレベルの分がn型疑似抵抗半導体層91
6による電位上昇以内であれば、電子注入を止めること
ができ、素子をターンオフすることができる。
ド電極906との間にn型疑似抵抗半導体層916によ
り抵抗体が形成されるため、オン状態におけるn型エミ
ッタ層904の電位が僅かながら上昇し、その結果、タ
ーンオフの際にはn型エミッタ層904の直下のp型ベ
ース層903を流れる正孔バイパス電流による電圧降下
が、n型エミッタ層904とp型ベース層903との間
のビルトイン電圧0.7V(シリコンの場合)を越えて
も、その越えたレベルの分がn型疑似抵抗半導体層91
6による電位上昇以内であれば、電子注入を止めること
ができ、素子をターンオフすることができる。
【0171】換言すれば、式(1)におけるVBKが増加
し、最大遮断電流ITGQMが増加するので、より大きな電
流を流すことができるようになる。
し、最大遮断電流ITGQMが増加するので、より大きな電
流を流すことができるようになる。
【0172】したがって、本実施例によれば、素子を微
細化しなくても、十分なターンオフ能力が得られるよう
になる。
細化しなくても、十分なターンオフ能力が得られるよう
になる。
【0173】また、図34に示した構造を単位構造と
し、同一基板上に複数配列して1つの素子とした場合
に、ターンオフ時に個々の単位素子の間に生じる僅かな
ターンオフ時間の差により、ターンオフが遅れた単位素
子に全電流が集中して破壊に至るという恐れがある。し
かし、本実施例の場合、n型疑似低後半導体層916に
よって電位差が生じ、電流を抑制して電流密度を平均化
することができるので、個々の単位素子のばらつきの影
響が少なくなり、安定した動作が得れる。
し、同一基板上に複数配列して1つの素子とした場合
に、ターンオフ時に個々の単位素子の間に生じる僅かな
ターンオフ時間の差により、ターンオフが遅れた単位素
子に全電流が集中して破壊に至るという恐れがある。し
かし、本実施例の場合、n型疑似低後半導体層916に
よって電位差が生じ、電流を抑制して電流密度を平均化
することができるので、個々の単位素子のばらつきの影
響が少なくなり、安定した動作が得れる。
【0174】図35は、本発明の第15の実施例に係る
MOSゲート型電力用半導体素子(IGTT)の素子構
造を示す断面図である。以下の図の素子において前出し
た図の素子と対応する部分には、前出した図の素子と同
一符号を付し、詳細な説明は省略する。
MOSゲート型電力用半導体素子(IGTT)の素子構
造を示す断面図である。以下の図の素子において前出し
た図の素子と対応する部分には、前出した図の素子と同
一符号を付し、詳細な説明は省略する。
【0175】本実施例では、p型エミッタ層901に接
してn型ベース層902が形成されおり、このn型ベー
ス層902の表面にはp型ベース層903が、このp型
ベース層903にはn型エミッタ層904が選択的に拡
散形成されている。p型エミッタ層901にはアノード
電極905が設けられている形成されている。
してn型ベース層902が形成されおり、このn型ベー
ス層902の表面にはp型ベース層903が、このp型
ベース層903にはn型エミッタ層904が選択的に拡
散形成されている。p型エミッタ層901にはアノード
電極905が設けられている形成されている。
【0176】そして、図34のMOSゲート型電力用半
導体素子と同様に、カソード電極906とn型エミッタ
層904との間には、カソード電極906が設けられた
n型疑似抵抗半導体層916が直列に接続されている。
導体素子と同様に、カソード電極906とn型エミッタ
層904との間には、カソード電極906が設けられた
n型疑似抵抗半導体層916が直列に接続されている。
【0177】また、p型ベース層903の表面には高濃
度のn型ドレイン層908が選択的に形成され、このn
型ドレイン層908にはドレイン電極909が設けられ
ている。このドレイン電極909はn型ドレイン層90
8と同時にp型ベース層903にもコンタクトしてお
り、これにより、n型ドレイン層908とp型ベース層
903とは短絡されている。
度のn型ドレイン層908が選択的に形成され、このn
型ドレイン層908にはドレイン電極909が設けられ
ている。このドレイン電極909はn型ドレイン層90
8と同時にp型ベース層903にもコンタクトしてお
り、これにより、n型ドレイン層908とp型ベース層
903とは短絡されている。
【0178】n型ドレイン層908から所定距離離れた
p型ベース層の表面にはn型ソース層910が形成さ
れ、このn型ソース層910とn型ドレイン層908と
の間のp型ベース層903上には、ゲート絶縁膜912
を介して、ターンオフ用のゲート電極914が形成され
ている。また、n型ソース層910にはソース電極91
1が設けられており、このソース電極911は、カソー
ド電極906と電気的に接続されている。
p型ベース層の表面にはn型ソース層910が形成さ
れ、このn型ソース層910とn型ドレイン層908と
の間のp型ベース層903上には、ゲート絶縁膜912
を介して、ターンオフ用のゲート電極914が形成され
ている。また、n型ソース層910にはソース電極91
1が設けられており、このソース電極911は、カソー
ド電極906と電気的に接続されている。
【0179】本実施例のMOSゲート型電力用サイリス
タは、ターンオフ時に、ゲート電極914にカソード電
極906に対して正の電圧が印加される。このときの正
孔電流は図35で波線で示しているように、n型エミッ
タ層904のすぐ近くでドレイン電極909に吸い出さ
れ、ゲート電極914直下のnチャネルを通りソース電
極911からカソード電極906へ排出される。
タは、ターンオフ時に、ゲート電極914にカソード電
極906に対して正の電圧が印加される。このときの正
孔電流は図35で波線で示しているように、n型エミッ
タ層904のすぐ近くでドレイン電極909に吸い出さ
れ、ゲート電極914直下のnチャネルを通りソース電
極911からカソード電極906へ排出される。
【0180】本実施例でも、図34(第14の実施例)
のMOSゲート型電力用サイリスタ場合と同様に、n型
疑似抵抗半導体916によって、従来よりも、多くの電
流を流すことができ、また、同一基板上に複数配列して
も、電流集中の起こりにくい安定した動作が可能とな
る。
のMOSゲート型電力用サイリスタ場合と同様に、n型
疑似抵抗半導体916によって、従来よりも、多くの電
流を流すことができ、また、同一基板上に複数配列して
も、電流集中の起こりにくい安定した動作が可能とな
る。
【0181】図36は、本発明(請求項3)の第16の
実施例に係るMOSゲート型電力用半導体素子の素子構
造を示す断面図である。
実施例に係るMOSゲート型電力用半導体素子の素子構
造を示す断面図である。
【0182】本実施例のMOSゲート型電力用半導体素
子が、図34(第14の実施例)のそれと異なる点は、
n型疑似抵抗半導体層916の代わりに、高濃度のp型
半導体層917を用いていることにある。
子が、図34(第14の実施例)のそれと異なる点は、
n型疑似抵抗半導体層916の代わりに、高濃度のp型
半導体層917を用いていることにある。
【0183】すなわち、n型ベース層902の表面には
p型半導体層917が選択的に拡散形成されおり、この
p型半導体層917には第1のコンタクト電極919、
第2のコンタクト電極918が設けられている。
p型半導体層917が選択的に拡散形成されおり、この
p型半導体層917には第1のコンタクト電極919、
第2のコンタクト電極918が設けられている。
【0184】この結果、正孔は、n型エミッタ層90
4、カソード電極906、第1のコンタクト電極91
9、p型半導体層917、第2のコンタクト電極91
8、カソードという経路で、カソードとn型エミッタ層
940との間を流れることになる。このとき、正孔がp
型半導体層917内を流れる際に、p型半導体層917
の拡散抵抗により電圧降下が生じ、n型エミッタ層90
4内にn型疑似抵抗半導体層916を設けた場合と同様
に、n型エミッタ層904の電位が上昇する。したがっ
て、第14の実施例と同様な効果が得られる。
4、カソード電極906、第1のコンタクト電極91
9、p型半導体層917、第2のコンタクト電極91
8、カソードという経路で、カソードとn型エミッタ層
940との間を流れることになる。このとき、正孔がp
型半導体層917内を流れる際に、p型半導体層917
の拡散抵抗により電圧降下が生じ、n型エミッタ層90
4内にn型疑似抵抗半導体層916を設けた場合と同様
に、n型エミッタ層904の電位が上昇する。したがっ
て、第14の実施例と同様な効果が得られる。
【0185】図37は、本発明の第17の実施例に係る
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
【0186】本実施例は、図36の第16の実施例の手
法を図35の第15の実施例に適用した例であり、図3
5のn型疑似抵抗半導体層916の代わりに、高濃度の
p型半導体層917の拡散抵抗を利用したものである。
法を図35の第15の実施例に適用した例であり、図3
5のn型疑似抵抗半導体層916の代わりに、高濃度の
p型半導体層917の拡散抵抗を利用したものである。
【0187】図38は、本発明の第18の実施例に係る
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
【0188】本実施例では、図36のMOSゲート型電
力用半導体素子のp型半導体層917と同様にp型半導
体層920の拡散抵抗を利用し、さらに第1のコンタク
ト電極919と第2のコンタクト電極918との間にn
型半導体層921を拡散形成することにより、電極間の
抵抗が所望の値になるようにしている。
力用半導体素子のp型半導体層917と同様にp型半導
体層920の拡散抵抗を利用し、さらに第1のコンタク
ト電極919と第2のコンタクト電極918との間にn
型半導体層921を拡散形成することにより、電極間の
抵抗が所望の値になるようにしている。
【0189】図39は、本発明の第19の実施例に係る
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
【0190】本実施例でも、図35のn型疑似抵抗半導
体の代りに、p型半導体層920を用い、そして、p型
半導体層920の拡散抵抗をn型半導体層921によっ
て所定の値になるようにしている。
体の代りに、p型半導体層920を用い、そして、p型
半導体層920の拡散抵抗をn型半導体層921によっ
て所定の値になるようにしている。
【0191】図40は、本発明の第20の実施例に係る
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
【0192】本実施例は、図34のn型疑似抵抗半導体
層916の代りとして、p型半導体層920内に拡散形
成されたn型半導体層921の拡散抵抗を利用したもの
である。
層916の代りとして、p型半導体層920内に拡散形
成されたn型半導体層921の拡散抵抗を利用したもの
である。
【0193】図38の第18の実施例と比べると、n型
半導体層の方がp型半導体層よりも拡散抵抗を小さくで
きるという利点がある。
半導体層の方がp型半導体層よりも拡散抵抗を小さくで
きるという利点がある。
【0194】また、本実施例では、p型半導体層920
とn型半導体層921とを、第2のコンタクト電極91
8により短絡している。これはp型半導体層920とn
型半導体層921とが短絡していないと、n型半導体層
921直下でサイリスタ動作が始まり、ターンオフしな
くなってしまうからである。
とn型半導体層921とを、第2のコンタクト電極91
8により短絡している。これはp型半導体層920とn
型半導体層921とが短絡していないと、n型半導体層
921直下でサイリスタ動作が始まり、ターンオフしな
くなってしまうからである。
【0195】図41は、本発明の第21の実施例に係る
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
【0196】本実施例は、図40の第20の実施例の手
法を図39の第19の実施例に適用した例であり、n型
半導体層921の拡散抵抗を利用したものである。
法を図39の第19の実施例に適用した例であり、n型
半導体層921の拡散抵抗を利用したものである。
【0197】図42は、本発明の第22の実施例に係る
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
【0198】本実施例のMOSゲート型電力用半導体素
子が、図40の第20の実施例と異なる点は、p型半導
体層917を第1の電極918と第2の電極919の間
のn型半導体層921の表面に拡散形成し、これによ
り、所望の抵抗値が得られるようにしていることにあ
る。
子が、図40の第20の実施例と異なる点は、p型半導
体層917を第1の電極918と第2の電極919の間
のn型半導体層921の表面に拡散形成し、これによ
り、所望の抵抗値が得られるようにしていることにあ
る。
【0199】図43は、本発明の第23の実施例に係る
構造の素子構造を示す断面図である。本実施例でも、n
型半導体層921の拡散抵抗をp型高濃度層917で制
御して図35のn型疑似抵抗半導体層916の代りとし
ている。
構造の素子構造を示す断面図である。本実施例でも、n
型半導体層921の拡散抵抗をp型高濃度層917で制
御して図35のn型疑似抵抗半導体層916の代りとし
ている。
【0200】図44は、本発明の第24の実施例に係る
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
【0201】本実施例では、n型ベース層902の表面
に厚い絶縁膜(例えば酸化膜)923を形成し、その上
に抵抗体薄膜922(例えばポリシリコン層)を形成
し、この抵抗体薄膜922に第1の電極919と第2の
電極918を設け、第1の電極919、第2の電極91
8をそれぞれカソード電極906、ソース電極911に
接続することにより、抵抗体薄膜922を図34のn型
疑似抵抗半導体916の代りとしている例である。
に厚い絶縁膜(例えば酸化膜)923を形成し、その上
に抵抗体薄膜922(例えばポリシリコン層)を形成
し、この抵抗体薄膜922に第1の電極919と第2の
電極918を設け、第1の電極919、第2の電極91
8をそれぞれカソード電極906、ソース電極911に
接続することにより、抵抗体薄膜922を図34のn型
疑似抵抗半導体916の代りとしている例である。
【0202】図45は、本発明の第25の実施例に係る
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
【0203】本実施例は、図44の第24の実施例の手
法を図35の第15の実施例に適用した例であり、図3
5のn型疑似抵抗半導体916の代りに、抵抗体薄膜9
22の抵抗体として用いている。
法を図35の第15の実施例に適用した例であり、図3
5のn型疑似抵抗半導体916の代りに、抵抗体薄膜9
22の抵抗体として用いている。
【0204】図46は、本発明の第26の実施例に係る
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
【0205】本実施例は、図36の第16の実施例のp
型半導体層917の代りとして、高耐圧化のための接合
終端部に用いている高濃度のp型リング半導体層(ガー
ドリング層)924の拡散抵抗を利用した例である。
型半導体層917の代りとして、高耐圧化のための接合
終端部に用いている高濃度のp型リング半導体層(ガー
ドリング層)924の拡散抵抗を利用した例である。
【0206】なお、図中、925は低濃度のp型リング
半導体層(ガードリング層)、926は高濃度のn型ス
トッパ層を示している。
半導体層(ガードリング層)、926は高濃度のn型ス
トッパ層を示している。
【0207】図47は、本発明の第27の実施例に係る
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
【0208】本実施例は、図37の第17の実施例のp
型半導体層917の代りとして、高耐圧化のための接合
終端部に用いている高濃度のp型リング半導体層(ガー
ドリング層)924の拡散抵抗を利用した例である。
型半導体層917の代りとして、高耐圧化のための接合
終端部に用いている高濃度のp型リング半導体層(ガー
ドリング層)924の拡散抵抗を利用した例である。
【0209】図48は、本発明の第28の実施例に係る
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
【0210】本実施例では、n型エミッタ層904内に
p型ソース層907およびp型半導体層917が拡散形
成され、また、p型ソース層907とp型半導体層91
7との間のn型エミッタ層904上に第2のゲート電極
914が形成されている。p型半導体層917とn型ベ
ース層904とはカソード電極906により短絡されて
いる。
p型ソース層907およびp型半導体層917が拡散形
成され、また、p型ソース層907とp型半導体層91
7との間のn型エミッタ層904上に第2のゲート電極
914が形成されている。p型半導体層917とn型ベ
ース層904とはカソード電極906により短絡されて
いる。
【0211】本実施例では、第2のゲート電極914に
常にカソード(この場合ソース電極911)に対して負
の電圧をかけて、p型ソース層907、n型ベース層9
04、p型半導体層917からなるpチャネルMISF
ETを導通状態としておく。
常にカソード(この場合ソース電極911)に対して負
の電圧をかけて、p型ソース層907、n型ベース層9
04、p型半導体層917からなるpチャネルMISF
ETを導通状態としておく。
【0212】すなわち、本実施例では、第2のゲート電
極914直下のチャネル抵抗をn型疑似抵抗半導体層9
16として利用している。
極914直下のチャネル抵抗をn型疑似抵抗半導体層9
16として利用している。
【0213】図49は、本発明の第29の実施例に係る
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
【0214】本実施例は、図48の第28の実施例の手
法を図39の第19の実施例のMOSゲート型電力用半
導体素子35に適用した例であり、n型エミッタ層90
4、p型ベース層、n型半導体層921からなるnチャ
ネルMISFETのチャネル抵抗をp型半導体層92
0、n型半導体層921として利用している。
法を図39の第19の実施例のMOSゲート型電力用半
導体素子35に適用した例であり、n型エミッタ層90
4、p型ベース層、n型半導体層921からなるnチャ
ネルMISFETのチャネル抵抗をp型半導体層92
0、n型半導体層921として利用している。
【0215】図50は、本発明の第30の実施例に係る
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
【0216】本実施例は、n型エミッタ層904の外
に、図48の場合と同様にnチャネルMISFETを形
成し、そのチャネル抵抗をn型疑似抵抗半導体層916
として利用した例である。
に、図48の場合と同様にnチャネルMISFETを形
成し、そのチャネル抵抗をn型疑似抵抗半導体層916
として利用した例である。
【0217】すなわち、本実施例は、図38のMOSゲ
ート型電力用半導体素子において、p型半導体層920
内にnチャネルMISFETを形成したもである。
ート型電力用半導体素子において、p型半導体層920
内にnチャネルMISFETを形成したもである。
【0218】本実施例では、第2のゲート電極914に
は常にカソード(この場合、第1の電極918)に対し
て正の電圧を印加し、また、第1の電極918は、直下
のn型層921がサイリスタ動作を起こし、ターンオフ
できなくなるのを防ぐため、p型半導体層920とn型
半導体層921を短絡している。
は常にカソード(この場合、第1の電極918)に対し
て正の電圧を印加し、また、第1の電極918は、直下
のn型層921がサイリスタ動作を起こし、ターンオフ
できなくなるのを防ぐため、p型半導体層920とn型
半導体層921を短絡している。
【0219】図51は、本発明の第31の実施例に係る
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
MOSゲート型電力用半導体素子の素子構造を示す断面
図である。
【0220】本実施例は、図50の第30の実施例の手
法を図39のMOSゲート型電力用半導体素子に適用し
た例であり、抵抗体として、p型半導体層920内に形
成したnチャネルMISFETのチャネル抵抗を利用し
たものである。
法を図39のMOSゲート型電力用半導体素子に適用し
た例であり、抵抗体として、p型半導体層920内に形
成したnチャネルMISFETのチャネル抵抗を利用し
たものである。
【0221】図52は、本発明の第32の実施例に係る
MOSゲート型電力用半導体素子の平面図である。ま
た、図53、図54、図55は、それぞれ、図52のA
−A´断面図、B−B断面図、C−C´断面図である。
MOSゲート型電力用半導体素子の平面図である。ま
た、図53、図54、図55は、それぞれ、図52のA
−A´断面図、B−B断面図、C−C´断面図である。
【0222】本実施例では、基本的には図37の実施例
で示した素子構造を用いている。そして、ターンオフ用
の第2のゲート電極914が、太い引き出しの部分91
4aと、そこから細く長方形の輪状に伸びたMIS構造
のゲート部分914bとにより構成されている。
で示した素子構造を用いている。そして、ターンオフ用
の第2のゲート電極914が、太い引き出しの部分91
4aと、そこから細く長方形の輪状に伸びたMIS構造
のゲート部分914bとにより構成されている。
【0223】カソード電極906はp型半導体917を
通じてソース電極911に接続されており、正孔排出用
のドレイン電極909は太い引き出しの第2のゲート電
極914aの上を通って、長方形の輪の第2のゲート電
極914b中に入り、ソース電極911とnチャネルM
ISFETで接続される。
通じてソース電極911に接続されており、正孔排出用
のドレイン電極909は太い引き出しの第2のゲート電
極914aの上を通って、長方形の輪の第2のゲート電
極914b中に入り、ソース電極911とnチャネルM
ISFETで接続される。
【0224】また、図53に示すように、ソース電極9
11がp型半導体層917を介してカソード電極906
と直列接続しており、これにより、ターンオフ用MIS
FETを含むp型半導体層920の電位の安定化が図れ
る。
11がp型半導体層917を介してカソード電極906
と直列接続しており、これにより、ターンオフ用MIS
FETを含むp型半導体層920の電位の安定化が図れ
る。
【0225】また、正孔は、図54から分かるように、
ドレイン電極909からn型ドレイン層908、ターン
オフ用のゲート電極914b直下のチャネル領域、n型
ソース層910、ソース電極911を通って排出され
る。n型ドレイン層908とn型ソース層910とが交
互に配置され、繰り返される構造により、正孔の排出に
必要なMISFETのチャネル幅が得られる。
ドレイン電極909からn型ドレイン層908、ターン
オフ用のゲート電極914b直下のチャネル領域、n型
ソース層910、ソース電極911を通って排出され
る。n型ドレイン層908とn型ソース層910とが交
互に配置され、繰り返される構造により、正孔の排出に
必要なMISFETのチャネル幅が得られる。
【0226】また、図55は、太いターンオフ用絶縁ゲ
ート電極914aの引き出しと、正孔排出用のドレイン
電極909の引き出しの部分を示している。
ート電極914aの引き出しと、正孔排出用のドレイン
電極909の引き出しの部分を示している。
【0227】この素子のターンオンは、ターンオン用の
ゲート電極913にカソード電極906に対して正の電
圧を印加し、n型エミッタ層904から電子を注入する
ことにより行なわれる。
ゲート電極913にカソード電極906に対して正の電
圧を印加し、n型エミッタ層904から電子を注入する
ことにより行なわれる。
【0228】一方、ターンオフは、ターンオフ用の第2
のゲート電極914にカソード(この場合ソース電極9
11)に対して正の電圧を印加し、n型ドレイン層90
9、p型層920、n型ソース層910からなるnチャ
ネルMISFETのチャネル領域を導通状態とし、ドレ
イン電極909からソース電極911へと正孔を排出す
ことにより行なわれる。
のゲート電極914にカソード(この場合ソース電極9
11)に対して正の電圧を印加し、n型ドレイン層90
9、p型層920、n型ソース層910からなるnチャ
ネルMISFETのチャネル領域を導通状態とし、ドレ
イン電極909からソース電極911へと正孔を排出す
ことにより行なわれる。
【0229】本実施例の構造上の特徴は、n型エミッタ
層904の幅に対して、ターンオフ用のMISFETの
チャネル幅を十分に大きく取れること、太いターンオフ
用のゲート電極914aの引き出しにより、ターンオフ
用のMISFETのチャネル抵抗が小さくなり、より大
きな電流をターンオフできること、太いターンオフ用の
ゲート電極914a上をソース電極911や、ドレイン
電極909が通っているため素子面積効率が高くなるこ
とである。
層904の幅に対して、ターンオフ用のMISFETの
チャネル幅を十分に大きく取れること、太いターンオフ
用のゲート電極914aの引き出しにより、ターンオフ
用のMISFETのチャネル抵抗が小さくなり、より大
きな電流をターンオフできること、太いターンオフ用の
ゲート電極914a上をソース電極911や、ドレイン
電極909が通っているため素子面積効率が高くなるこ
とである。
【0230】図56は、図53に示したA−A′断面図
のカソード電極906を圧接する場合の電極の取り方を
示す断面図である。これは、カソード電極906および
ターンオン用のゲート電極913を絶縁膜927(例え
ばポリイミド膜)で覆い、ソース電極911のみを表出
させた構造を示している。
のカソード電極906を圧接する場合の電極の取り方を
示す断面図である。これは、カソード電極906および
ターンオン用のゲート電極913を絶縁膜927(例え
ばポリイミド膜)で覆い、ソース電極911のみを表出
させた構造を示している。
【0231】図57は、図53に示したA−A′断面図
のカソードの電極を圧接する場合の他の電極の取り方を
示す断面図である。これは、ソース電極911の部分の
みを残して他を絶縁膜927で覆い、さらに圧接用の電
極915をソース電極911の上に配置することによ
り、圧接がより容易になった構造を示している。
のカソードの電極を圧接する場合の他の電極の取り方を
示す断面図である。これは、ソース電極911の部分の
みを残して他を絶縁膜927で覆い、さらに圧接用の電
極915をソース電極911の上に配置することによ
り、圧接がより容易になった構造を示している。
【0232】図58は、図53に示したA−A′断面図
のカソードの電極を圧接する場合のさらに別の電極の取
り方を示す断面図である。この構造では、図57よりも
絶縁膜927の領域を多くし、圧接用電極915がター
ンオフ用ゲート電極914上に重ならないようにしてい
る。このようにすると、圧接時の応力がゲート電極に及
ぼす影響が少なくて済む。
のカソードの電極を圧接する場合のさらに別の電極の取
り方を示す断面図である。この構造では、図57よりも
絶縁膜927の領域を多くし、圧接用電極915がター
ンオフ用ゲート電極914上に重ならないようにしてい
る。このようにすると、圧接時の応力がゲート電極に及
ぼす影響が少なくて済む。
【0233】なお、第6〜第8の実施例に係る発明の一
般的な効果は以下の通りである。
般的な効果は以下の通りである。
【0234】すなわち、この発明によれば、異なるゲー
ト電極を絶縁膜を介して立体的に交差して配設している
ので、従来不可能であったゲート電極の配設パターンが
可能となり、MOS構造の設計の自由度が高くなる。
ト電極を絶縁膜を介して立体的に交差して配設している
ので、従来不可能であったゲート電極の配設パターンが
可能となり、MOS構造の設計の自由度が高くなる。
【0235】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、p型エミッ
タ層とn型ベース層とが直接接する場合について説明し
たが、これらの間にバッファ層等を設け、p型エミッタ
層とn型ベース層とが間接的に接する場合にも本発明は
有効である。また、上記実施例を種々組み合わせても良
い。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施できる。
るものではない。例えば、上記実施例では、p型エミッ
タ層とn型ベース層とが直接接する場合について説明し
たが、これらの間にバッファ層等を設け、p型エミッタ
層とn型ベース層とが間接的に接する場合にも本発明は
有効である。また、上記実施例を種々組み合わせても良
い。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施できる。
【0236】
【発明の効果】以上詳述したように本発明(請求項1)
によれば、バイパス経路における第2導電型ベース層の
横方向抵抗およびターンオフ時のチャネル抵抗を低減で
きるので、ターンオフ特性を大幅に改善できるようにな
る。
によれば、バイパス経路における第2導電型ベース層の
横方向抵抗およびターンオフ時のチャネル抵抗を低減で
きるので、ターンオフ特性を大幅に改善できるようにな
る。
【0237】また、本発明(請求項2,3)によれば、
第1導電型エミッタ層と第2の主電極との間に抵抗体が
存在するので、オン状態のときに第1導電型エミッタ層
の電位が上昇し、その結果、第1導電型エミッタ層と第
2導電型ベース層との間のビルトイン電圧を越えても、
その越えた分のレベルが上記抵抗体による電位上昇以内
であればラッチアップは起こらないので、素子を微細化
しなくても、十分なターンオフ能力が得られるようにな
る。
第1導電型エミッタ層と第2の主電極との間に抵抗体が
存在するので、オン状態のときに第1導電型エミッタ層
の電位が上昇し、その結果、第1導電型エミッタ層と第
2導電型ベース層との間のビルトイン電圧を越えても、
その越えた分のレベルが上記抵抗体による電位上昇以内
であればラッチアップは起こらないので、素子を微細化
しなくても、十分なターンオフ能力が得られるようにな
る。
【図1】本発明の第1の実施例に係るMOSゲート型サ
イリスタの平面図
イリスタの平面図
【図2】図1のA−A′断面図
【図3】本発明のMOSゲート型サイリスタのゲート駆
動方法を示すタイムチャート
動方法を示すタイムチャート
【図4】図1のMOSゲート型サイリスタのn型ソース
層、ソース電極、p型ベース層との関係を示す図
層、ソース電極、p型ベース層との関係を示す図
【図5】図1のMOSゲート型サイリスタの変形例に係
るn型ソース層、ソース電極、p型ベース層との関係を
示す図
るn型ソース層、ソース電極、p型ベース層との関係を
示す図
【図6】本発明の第2の実施例に係る横型MOSゲート
型サイリスタの素子構造を示す断面図
型サイリスタの素子構造を示す断面図
【図7】図6の横型MOSゲート型サイリスタのゲート
駆動方法を示すタイムチャート
駆動方法を示すタイムチャート
【図8】本発明の第3の実施例に係るMOSゲート型サ
イリスタの素子構造を示す断面図
イリスタの素子構造を示す断面図
【図9】本発明の第4の実施例に係るMOSゲート型サ
イリスタの素子構造を示す断面図
イリスタの素子構造を示す断面図
【図10】本発明の第5の実施例に係るMOSゲート型
サイリスタの素子構造を示す断面図
サイリスタの素子構造を示す断面図
【図11】本発明の第6の実施例に係るMOSゲート型
サイリスタの平面図
サイリスタの平面図
【図12】図11のA−A′断面図
【図13】図11のB−B′断面図
【図14】図11のC−C′断面図
【図15】図11のD−D′断面図
【図16】本発明の第7の実施例に係るMOSゲート型
サイリスタの平面図
サイリスタの平面図
【図17】図16のA−A′断面図
【図18】図16のB−B′断面図
【図19】立体交差するゲート電極の製造方法を示す前
半の工程断面図
半の工程断面図
【図20】立体交差するゲート電極の製造方法を示す後
半の工程断面図
半の工程断面図
【図21】ゲート電極の交差部分の変形例を示す図
【図22】本発明の第8の実施例に係るMOSゲート型
サイリスタの等価回路図
サイリスタの等価回路図
【図23】本発明の第8の実施例に係るMOSゲート型
サイリスタの素子構造を示す断面図
サイリスタの素子構造を示す断面図
【図24】本発明の第9の実施例に係るMOSゲート型
サイリスタの素子構造を示す断面図
サイリスタの素子構造を示す断面図
【図25】本発明の第10の実施例に係るMOSゲート
型サイリスタの素子構造を示す断面図
型サイリスタの素子構造を示す断面図
【図26】本発明の第11の実施例に係るMOSゲート
型サイリスタの素子構造を示す断面図
型サイリスタの素子構造を示す断面図
【図27】本発明の第12の実施例に係るMOSゲート
型サイリスタの素子構造を示す断面図
型サイリスタの素子構造を示す断面図
【図28】本発明の第12の実施例に係るMOSゲート
型サイリスタの素子構造を示す断面図
型サイリスタの素子構造を示す断面図
【図29】従来のMOSゲート型サイリスタの素子構造
を示す断面図
を示す断面図
【図30】従来の横型絶縁ゲート型サイリスタの素子構
造を示す断面図
造を示す断面図
【図31】図30の横型MOSゲート型サイリスタのゲ
ート駆動方法を示すタイムチャート
ート駆動方法を示すタイムチャート
【図32】従来の他の絶縁ゲート型ターンオフサイリス
タの素子構造を示す断面図
タの素子構造を示す断面図
【図33】図32のA−A´断面図
【図34】本発明の第14の実施例に係るMOSゲート
型サイリスタ(MCT)の素子構造を示す断面図
型サイリスタ(MCT)の素子構造を示す断面図
【図35】本発明の第15の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図36】本発明の第16の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図37】本発明の第17の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図38】本発明の第18の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図39】本発明の第19の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図40】本発明の第20の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図41】本発明の第21の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図42】本発明の第22の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図43】本発明の第23の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図44】本発明の第24の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図45】本発明の第25の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図46】本発明の第26の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図47】本発明の第27の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図48】本発明の第28の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図49】本発明の第29の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図50】本発明の第30の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図51】本発明の第31の実施例に係るMOSゲート
型サイリスタ(IGTT)の素子構造を示す断面図
型サイリスタ(IGTT)の素子構造を示す断面図
【図52】本発明の第32の実施例に係るMOSゲート
型サイリスタ(IGTT)の平面図
型サイリスタ(IGTT)の平面図
【図53】図53のA−A´断面図
【図54】図53のB−B´断面図
【図55】図53のC−C´断面図
【図56】図53のカソード電極を圧接する場合の電極
の取り方を示す断面図
の取り方を示す断面図
【図57】図53のカソード電極を圧接する場合の他の
電極の取り方を示す断面図
電極の取り方を示す断面図
【図58】図53のカソード電極を圧接する場合のさら
に別の電極の取り方を示す断面図
に別の電極の取り方を示す断面図
【図59】従来のMOSゲート型電力用半導体素子(M
CT)の素子構造を示す断面図
CT)の素子構造を示す断面図
101…n型ベース層(第1導電型ベース層) 102…p型ベース層(第2導電型ベース層) 103…n型エミッタ層(第1導電型エミッタ層) 104…p型エミッタ層(第2導電型エミッタ層) 105…カソード電極(第2の主電極) 106…アノード電極(第1の主電極) 107…n型ドレイン層(第1導電型ドレイン層) 108…ドレイン電極 109…ゲート絶縁膜(第2のゲート絶縁膜) 110…ゲート電極(第2のゲート電極) 111…n型ソース層(第1導電型ソース層) 112…ソース電極 123…ゲート絶縁膜(第1のゲート絶縁膜) 124…ゲート電極(第1のゲート電極) 203…n型ベース層(第1導電型ベース層) 204…p型ベース層(第2導電型ベース層) 206…p型エミッタ層(第2導電型エミッタ層) 207…n型エミッタ層(第1導電型エミッタ層) 208…p型ドレイン層(第2導電型ドレイン層) 210…ゲート絶縁膜(第2のゲート絶縁膜) 211…第2のゲート電極(第2のゲート電極) 212…第1のゲート絶縁膜(第1のゲート絶縁膜) 213…第1のゲート電極(第1のゲート電極) 214…アノード電極(第1の主電極) 215…ドレイン電極 216…カソード電極(第2の主電極) 401…p型エミッタ層(第1の主面) 402…n型ベース層 403…p型ベース層 404…n型エミッタ層(第2の主面) 405…アノード電極(第1の主電極) 406…カソード電極(第2の主電極) 901…p型エミッタ層(第2導電型エミッタ層) 902…n型ベース層(第1導電型ベース層) 903…p型ベース層(第2導電型ベース層) 904…n型エミッタ層(第1導電型エミッタ層) 905…アノード電極(第1の主電極) 906…カソード電極(第2の主電極) 916…n型疑似抵抗半導体層(第1導電型疑似抵抗半
導体層) 917…p型半導体層(第2導電型半導体層) 918…第2のコンタクト電極 919…第1のコンタクト電極
導体層) 917…p型半導体層(第2導電型半導体層) 918…第2のコンタクト電極 919…第1のコンタクト電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大村 一郎 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平6−125078(JP,A) 特開 平5−283675(JP,A) 特開 平7−183488(JP,A) 特開 昭62−76557(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/749
Claims (5)
- 【請求項1】第1導電型ベース層の表面に直接または間
接的に接する第2導電型エミッタ層と、 この第2導電型エミッタ層と反対側の前記第1導電型ベ
ース層の表面に選択的に形成された第2導電型ベース層
と、 この第2導電型ベース層の表面に選択的に形成された第
1導電型エミッタ層と、 前記第2導電型ベース層の表面に選択的に形成された第
1導電型ソース層と、 前記第1導電型エミッタ層と前記第1導電型ソース層と
の間の前記第2導電型ベース層の表面に選択的に形成さ
れた第1導電型ドレイン層と、 前記第1導電型ベース層と前記第1導電型エミッタ層と
で挟まれた前記第2導電型ベース層上に、第1のゲート
絶縁膜を介して設けられた第1のゲート電極と、 前記第1導電型ドレイン層と前記第1導電型ソース層と
で挟まれた前記第2導電型ベース層上に、第2のゲート
絶縁膜を介して設けられた第2のゲート電極と、 前記第2導電型エミッタ層に設けられた第1の主電極
と、 前記第1導電型エミッタ層に設けられた第2の主電極
と、 前記第2導電型ベース層および前記第1導電型ドレイン
層に設けられたドレイン電極と、 前記第1導電型ソース層に設けられ、前記第2の主電極
と接続されたソース電極とを具備してなり、 前記第1のゲート電極を取り囲むように前記第1導電型
エミッタ層および前記第2の主電極が形成され、前記第
1導電型エミッタ層および前記第2の主電極を取り囲む
ように前記第1導電型ドレイン層および前記ドレイン電
極が形成され、前記第1導電型ドレイン層および前記ド
レイン電極を取り囲むように前記第2のゲート電極が形
成され、前記第2のゲート電極を取り囲むように前記第
1導電型ソース層および前記ソース電極が形成されてい
ることを特徴とするMOSゲート型電力用半導体素子。 - 【請求項2】第1導電型ベース層と、 この第1導電型ベース層の表面に直接または間接的に接
し、第1の主電極が設けられた第2導電型エミッタ層
と、 この第2導電型エミッタ層と反対側の前記第1導電型ベ
ース層の表面に選択的に形成された第2導電型ベース層
と、 この第2導電型ベース層の表面に選択的に形成された第
1導電型エミッタ層と、この第1導電型エミッタ層の表
面に選択的に形成され、ソース電極が設けられた第2導
電型ソース層と、 この第2導電型ソース層と前記第1導電型ベース層とで
挟まれた前記第2導電型ベース層および前記第1導電型
エミッタ層上に、ゲート絶縁膜を介して設けられたゲー
ト電極と、 前記第1導電型エミッタ層の表面に選択的に形成され、
前記ソース電極に接続する第2の主電極が設けられた第
1導電型抵抗半導体層とを具備してなることを特徴とす
るMOSゲート型電力用半導体素子。 - 【請求項3】第1導電型ベース層と、 この第1導電型ベース層の表面に直接または間接的に接
し、第1の主電極が設けられた第2導電型エミッタ層
と、 この第2導電型エミッタ層と反対側の前記第1導電型ベ
ース層の表面に選択的に形成された第2導電型ベース層
と、 この第2導電型ベース層の表面に選択的に形成され、第
2の主電極が設けられた第1導電型エミッタ層と、 この第1導電型エミッタ層の表面に選択的に形成され、
前記第2の主電極に接続するソース電極が設けられた第
2導電型ソース層と、 この第2導電型ソース層と前記第1導電型ベース層とで
挟まれた前記第2導電型ベース層および前記第1導電型
エミッタ層上に、ゲート絶縁膜を介して設けられたゲー
ト電極と、 前記第1導電型ベース層の表面に選択的に形成された第
2導電型半導体層と、 この第2導電型半導体層に設けられ、前記第2の主電極
に接続する第1のコンタクト電極と、 前記第2導電型半導体層に設けられ、前記ソース電極に
接続する第2のコンタクト電極とを具備してなることを
特徴とするMOSゲート型電力用半導体素子。 - 【請求項4】第1導電型ベース層と、 この第1導電型ベース層の表面に直接または間接的に接
する第2導電型エミッタ層と、 この第2導電型エミッタ層と反対側の前記第1導電型ベ
ース層の表面に選択的に形成された第2導電型ベース層
と、 この第2導電型ベース層の表面に選択的に形成された第
1導電型エミッタ層と、 前記第2導電型エミッタ層に設けられた第1の主電極
と、 前記第1導電型エミッタ層に設けられた第2の主電極
と、 前記第1導電型ベース層と前記第1導電型エミッタ層と
で挟まれた前記第2導電型ベース層上に、第1のゲート
絶縁膜を介して設けられた第1のゲート電極で駆動され
るn型MOSFETと、 前記第1導電型エミッタ層と前記第2導電型ベース層と
の間を電気的に短絡する第1のゲート電極と電気的に短
絡された第2のゲート電極により制御されるp型MOS
FETと、 を具備するMOSゲート型電力用半導体素子の駆動方法
において、 定常オフ時に前記ゲート電極に、n型MOSFETをオ
フさせ、かつp型MOSFETをオンさせるような第1
の電圧を印加し、 ターンオン時に前記ゲート電極に、n型MOSFETを
オンさせ、かつp型MOSFETをオフさせるような第
2の電圧を印加し、 ターンオフ時に前記ゲート電極に、n型MOSFETを
オンさせ、p型MOSFETをオンさせるような第1の
電圧と第2の電圧の間の第3の電圧を印加し、一定時間
経過後に第1の電圧を印加することを特徴とするMOS
ゲート型電力用半導体素子の駆動方法。 - 【請求項5】前記p型MOSFETは、 前記第1導電型エミッタ層の表面領域に形成された第2
導電型ドレイン層と、 前記第2導電型ドレイン層上に形成された前記第2の主
電極に接続されたドレイン電極と、 前記第2導電型ドレイン層と第2導電型ベース層との間
の前記第1導電型エミッタ層上にゲート絶縁膜を介して
形成された第2のゲート電極により制御されるp型MO
SFETであることを特徴とする請求項4記載のMOS
ゲート型電力用半導体素子の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21348294A JP3278534B2 (ja) | 1994-03-15 | 1994-09-07 | Mosゲート型電力用半導体素子とその駆動方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4358094 | 1994-03-15 | ||
JP6-43580 | 1994-03-15 | ||
JP21348294A JP3278534B2 (ja) | 1994-03-15 | 1994-09-07 | Mosゲート型電力用半導体素子とその駆動方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07307455A JPH07307455A (ja) | 1995-11-21 |
JP3278534B2 true JP3278534B2 (ja) | 2002-04-30 |
Family
ID=26383372
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21348294A Expired - Fee Related JP3278534B2 (ja) | 1994-03-15 | 1994-09-07 | Mosゲート型電力用半導体素子とその駆動方法 |
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Country | Link |
---|---|
JP (1) | JP3278534B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP5783796B2 (ja) * | 2010-05-26 | 2015-09-24 | 株式会社半導体エネルギー研究所 | 光電変換装置 |
-
1994
- 1994-09-07 JP JP21348294A patent/JP3278534B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH07307455A (ja) | 1995-11-21 |
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