JPH0888357A - 横型ｉｇｂｔ - Google Patents

Abstract

(57)【要約】 【目的】オン電圧の低い横型ＩＧＢＴを提供すること。 【構成】シリコン酸化膜２上に形成されたｎ型シリコン
活性層３と、このｎ型シリコン活性層３の表面に選択的
に形成されたｐ型ベース層１１と、このｐ型ベース層１
１の表面に選択的に形成されたｎ型ソース層１０と、こ
のｎ型ソース層１０とｎ型シリコン活性層３との間のｐ
型ベース層１１上にゲート絶縁膜を介して配設されたゲ
ート電極８と、ｎ型シリコン活性層３の表面に選択的に
形成されたｐ型ドレイン層５と、このｐ型ドレイン層５
とｐ型ベース層１１との間のｎ型シリコン活性層３に形
成されたトレンチ溝７と、このトレンチ溝７下のｎ型シ
リコン活性３層に形成されたｎ型バイパス層１２とを備
えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、横型ＩＧＢＴに関す
る。

【０００２】

【従来の技術】絶縁ゲート型の高耐圧半導素子の一つと
して、ＩＧＢＴ（Insulated Gate Bipolar Transistor
）がある。ＩＧＢＴは、パワーＭＯＳＦＥＴの高速ス
イッチング特性とバイポーラトランジスタの高出力特性
とを兼ね備えた新しい高耐圧半導体素子であり、近年、
インバータやスイッチング電源等のパワーエレクトロニ
クスの分野で多く利用されている。

【０００３】図２７は、従来の横型ＩＧＢＴの素子構造
を示す断面図である。図中、７１はシリコン基板を示し
ており、このシリコン基板７１上には、シリコン酸化膜
７２を介して、低濃度（高抵抗）のｎ型シリコン層（活
性層）７３が設けられている。

【０００４】このｎ型シリコン活性層７３の表面には、
ｐ型ベース層８１が選択的に形成されており、このｐ型
ベース層８１の表面にはｎ型ソース層８０が選択的に形
成されている。

【０００５】このｎ型ソース層８０とｎ型シリコン活性
層７３とで挟まれたｐ型ベース層８１上には、ゲート絶
縁膜（不図示）を介して、ゲート電極７８が配設されて
いる。また、ソース電極７９はｎ型ソース層８０および
ｐ型ベース層８１にコンタクトするように配設されてい
る。

【０００６】ｐ型ベース層８１から所定距離離れたｎ型
シリコン活性層７３の表面には、ｎ型バッファ層７４が
選択的に形成されており、このｎ型バッファ層７４の表
面には、ドレイン電極７６が設けられた高濃度（低抵
抗）のｐ型ドレイン層７５が選択的に形成されている。

【０００７】このように構成された横型ＩＧＢＴの動作
は以下の通りである。すなわち、ターンオン時には、ソ
ース電極７９に対して、正の電圧をゲート電極７８に印
加する。

【０００８】これにより、ゲート電極７８の下部のｐ型
ベース層８１表面のチャネル領域が導通状態となり、ｎ
型ソース層８０からｎ型シリコン活性層７３に電子が注
入されるとともに、ｐ型ドレイン層７５から正孔がｎ型
シリコン活性層７３に注入されるようになる。

【０００９】この結果、ｎ型シリコン活性層７３は導電
変調を起こして低抵抗になり、ドレイン・ソース間に主
電流が流れるようになる。一方、ターンオフ時には、ソ
ース電極７９に対して、負の電圧をゲート電極７８に印
加する。

【００１０】これにより、ゲート電極７８の下部のｐ型
ベース層８１の表面のチャネル領域が非導通状態とな
り、ｎ型ソース層８０からｎ型シリコン活性層７３に電
子が注入されなくり、ｎ型シリコン活性層７３は導電変
調を起こさなくなり、やがてドレイン・ソース間に主電
流が流れなくなる。

【００１１】しかしながら、この種の横型ＩＧＢＴには
以下のような問題があった。すなわち、ターンオン時、
ｐ型ベース層８１表面のチャネル領域で生じる電圧降下
により、オン電圧が高くなるという問題があった。

【００１２】

【発明が解決しようとする課題】上述の如く、従来の横
型ＩＧＢＴでは、チャネル領域での電圧降下により、オ
ン電圧が高くなるという問題があった。本発明は、上記
事情を考慮してなされたもので、その目的とするところ
は、オン電圧の低い横型ＩＧＢＴを提供することにあ
る。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る横型ＩＧＢＴ（請求項１）は、絶縁
膜上に形成された低濃度の第１導電型活性層と、この第
１導電型活性層の表面に選択的に形成された第２導電型
ベース層と、この第２導電型ベース層の表面に選択的に
形成された第１導電型ソース層と、この第１導電型ソー
ス層と前記第１導電型活性層との間の前記第２導電型ベ
ース層上にゲート絶縁膜を介して配設されたゲート電極
と、前記第１導電型活性層の表面に選択的に形成された
第２導電型ドレイン層と、この第２導電型ドレイン層と
前記第２導電型ベース層との間の前記第１導電型活性層
に形成された溝と、この溝下の前記第１導電型活性層に
形成された高濃度の第１導電型バイパス層とを備えたこ
とを特徴とする。

【００１４】本発明に係る他の横型ＩＧＢＴ（請求項
２）は、絶縁膜上に形成された低濃度の第１導電型活性
層と、この第１導電型活性層の表面に選択的に形成され
た第２導電型ベース層と、この第２導電型ベース層の表
面に選択的に形成された第１導電型ソース層と、前記第
２導電型ベース層の領域に形成され、かつ前記第１導電
型ソース層に接するように櫛歯状のソース電極と、前記
第１導電型ソース層と前記第１導電型活性層との間の前
記第２導電型ベース層上にゲート絶縁膜を介して設けら
れ、かつ前記櫛歯状のソース電極と噛み合うように櫛歯
状に形成されたゲート電極と、前記第１導電型活性層の
表面に選択的に形成された第２導電型ドレイン層とを備
えたことを特徴とする。

【００１５】

【作用】本発明（請求項１）によれば、第１導電型活性
層に形成された溝により、ソース電極に流れ込む第２導
電型ドレイン層と同極性の第１種のキャリア電流を低減
できる。

【００１６】一方、第２導電型ドレイン層と逆極性の第
２種のキャリア電流も、上記溝の影響を受けるが、第２
種のキャリア電流は、溝下の高濃度（低抵抗）の第１導
電型バイパス層を通って素子内を流れることができるの
で、上記溝による第２種のキャリア電流の減少は低く抑
えられる。

【００１７】したがって、全電流に占める第２種のキャ
リア電流の割合が高くなり、ソース側の第２種のキャリ
ア電流の蓄積が増えるので、素子のオン電圧は低下す
る。また、本発明（請求項２）によれば、ゲート電極お
よびソース電極の形状が互いに噛み合うように櫛歯状に
形成されているので、ゲート電極およびソース電極をス
トライプ状に形成した場合に比べて、第２導電型ベース
層表面の単位面積当りのチャネル領域の面積が大きくな
るので、オン電圧が低くなる。

【００１８】

【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係る横型ＩＧＢＴ
の素子構造を示す断面図である。

【００１９】図中、１はシリコン基板を示しており、こ
のシリコン基板１上には、ＳＯＩ絶縁膜としてのシリコ
ン酸化膜２を介して、ＳＯＩ半導体層としての低濃度
（高抵抗）のｎ型シリコン活性層３が設けられている。
すなわち、シリコン酸化膜２とｎ型シリコン活性層３と
により、ＳＯＩ基板が形成されている。

【００２０】ここで、シリコン酸化膜２の厚さは、１〜
５μｍ程度が好ましい。また、ｎ型シリコン活性層３の
厚さは、２０μｍ以下が好ましく、より好ましくは１０
μｍ以下である。ｎ型シリコン活性層３の不純物濃度
は、１．０×１０¹⁰〜３．０×１０¹²ｃｍ^-2が好まし
く、より好ましくは０．５〜１．８×１０¹²ｃｍ^-2であ
る。

【００２１】また、ｎ型シリコン活性層３の表面にはｐ
型ベース層１１が選択的に形成されており、このｐ型ベ
ース層１１の表面にはｎ型ソース層１０が選択的に形成
されている。

【００２２】このｎ型ソース層１０とｎ型シリコン活性
層３とで挟まれたｐ型ベース層１１上には、厚さ６０ｎ
ｍ程度のゲート絶縁膜（不図示）を介して、ゲート電極
８が配設されている。また、ソース電極９がｎ型ソース
層１０およびｐ型ベース層１１にコンタクトするように
配設されている。

【００２３】ｐ型ベース層１１から所定距離離れたｎ型
シリコン活性層３の表面には、ｎ型バッファ層４が選択
的に形成されており、このｎ型バッファ層４の表面に
は、ドレイン電極６が設けられた高濃度（低抵抗）のｐ
型ドレイン層５が選択的に形成されている。

【００２４】また、ｎ型バッファ層４とｐ型ベース層１
１との間のｎ型シリコン層には表面からトレンチ溝７が
形成されており、このトレンチ溝７の下のｎ型シリコン
活性層３には高濃度（低抵抗）のｎ型バイパス層１２が
形成されている。このｎ型バイパス層１２はシリコン酸
化膜２に接している。

【００２５】本実施例によれば、ｎ型シリコン活性層２
に形成されたトレンチ溝７により、ソース電極９に流れ
込む正孔電流を低減できる。一方、電子電流も、トレン
チ溝７の影響を受けるが、電子電流は、トレンチ溝７下
の低抵抗のｎ型バイパス層１２を通って素子内を流れる
ことができるので、トレンチ溝７による電子電流の減少
は低く抑えられる。

【００２６】したがって、全電流に占める電子電流の割
合が高くなり、ソース側の電子電流の蓄積が増えるの
で、素子のオン電圧は低下する。図２は、トレンチ溝７
のパターン（トレンチ溝パターン）を示す平面図で、短
冊状のトレンチ溝パターンが示されている。このような
トレンチ溝パターンを用いれば、逆バイアス印加時の空
乏層の広がりを妨げることがなくなるので、高耐圧の横
型ＩＧＢＴを実現できるようになる。また、このような
トレンチ溝パターンを用いれば、トレンチ溝７がｎ型バ
イパス層１２に達する場合でも、高耐圧の横型ＩＧＢＴ
の実現が可能となる。

【００２７】図３は、他のトレンチ溝パターンを示す平
面図である。これは複数の四角形のトレンチ溝７を形成
し、かつトレンチ溝７の中にｎ型シリコン活性層３が残
るように形成している。このようなトレンチ溝パターン
を用いることにより、ソース電極９に流れるホール電流
をより効果的に減少でき、オン電圧をより低くできるよ
うになる。

【００２８】図４は、さらに別のトレンチ溝パターンを
示す平面図である。これはｎ型シリコン活性層３の全面
に四角形のトレンチ溝７を形成した例である。このトレ
ンチ溝パターンはこれまでのトレンチ溝パターンの中で
最もホール電流を減少させる効果がある。ただし、この
場合、高耐圧を得るために、トレンチ溝７とｎ型バイパ
ス層１２との間のｎ型シリコン活性層３を厚くする必要
がある。

【００２９】図５は、本発明の第２の実施例に係る横型
ＩＧＢＴの素子構造を示す断面図である。本実施例の横
型ＩＧＢＴが第１の実施例のそれと異なる点は、ｎ型バ
イパス層１２の大きさを小さくしたことにある。すなわ
ち、トレンチ溝７の下部の領域だけにｎ型バイパス層１
２を形成し、ｐ型ベース層１１の下部の領域までは延び
ていない。本実施例でも、必要な領域（トレンチ溝７の
下部）には、ｎ型バイパス層１２が形成されているの
で、先の実施例と同様な効果が得られる。

【００３０】図６は、本発明の第３の実施例に係る横型
ＩＧＢＴの素子構造を示す断面図である。本実施例の横
型ＩＧＢＴが第２の実施例のそれと異なる点は、トレン
チ溝７がｎ型バイパス層１２に達していることにある。
本実施例でも、第２の実施例と同様な効果が得られる。

【００３１】さらに、本実施例の場合、トレンチ溝７を
形成した後、ｎ型不純物をイオン注入することにより、
ｎ型バイパス層１２を形成できるので、張り合わせ法で
ＳＯＩ基板を形成する場合に、表面からのトレンチ溝７
の形成と裏面からのｎ型バイパス層１２との位置合わせ
が不要になるので、プロセスの簡略化が図れるようにな
る。

【００３２】図７は、本発明の第４の実施例に係る横型
ＩＧＢＴの素子構造を示す断面図である。本実施例の横
型ＩＧＢＴが第３の実施例のそれと異なる点は、ｎ型バ
イパス層１２がシリコン酸化膜２から離れていることに
ある。本実施例でも、第３の実施例と同様な効果が得ら
れる。

【００３３】図８は、本発明の第５の実施例に係る横型
ＩＧＢＴの素子構造を示す断面図である。本実施例の横
型ＩＧＢＴが第４の実施例のそれと異なる点は、ｎ型バ
イパス層１２がトレンチ溝７の底部だけではなく、トレ
ンチ溝７の側部にも形成され、トレンチ溝７の回り全て
にｎ型バイパス層１２が形成されていることにある。本
実施例によれば、電子がチャネル領域に達するまでの抵
抗をより効果的に減少させることが可能となる。

【００３４】第２〜第５の実施例において、トレンチ溝
７のパターンとして、図２〜図４に示したトレンチ溝パ
ターンのどれを用いても良い。図９は、本発明の第６の
実施例に係る横型ＩＧＢＴの素子構造を示す断面図であ
る。

【００３５】本実施例の横型ＩＧＢＴが第１の実施例の
それと異なる点は、トレンチゲートを用いたことにあ
る。すなわち、シリコン酸化膜２に達するトレンチ溝を
形成し、このトレンチ溝の側壁にゲート絶縁膜１４を形
成した後、トレンチ溝の内部をゲート電極１３で埋め込
む。

【００３６】このとき、ｎ型ソース層１０よりもドレイ
ン側のｐ型ベース層１１の表面に、高濃度のｐ型拡散層
１５を形成する。これにより、ホール電流はｎ型ソース
層１０の下を通らずに直接ソース電極９に流れ込むの
で、寄生サイリスタのラッチアップの発生を防止できる
ようになる。

【００３７】図１０〜図１２は、本実施例の横型ＩＧＢ
Ｔにおけるトレンチ溝パターンの具体的なパターンを示
す平面図である。図１０〜図１２は、それぞれ、図２〜
図４に対応したものであり、それぞれ、図２〜図４のト
レンチ溝パターンを用いた場合と同様な効果が得られ
る。

【００３８】図１３は、本発明の第７の実施例に係る横
型ＩＧＢＴの素子構造を示す断面図である。本実施例の
横型ＩＧＢＴが第６の実施例のそれと異なる点は、ｎ型
バイパス層１２の大きさを小さくしたことにある。すな
わち、トレンチ溝７の下部の領域だけにｎ型バイパス層
１２を形成し、ｐ型ベース層１１の下部の領域までは延
びていない。本実施例でも、必要な領域（トレンチ溝７
の下部）には、ｎ型バイパス層１２が形成されているの
で、第６の実施例と同様な効果が得られる。

【００３９】図１４は、本発明の第８の実施例に係る横
型ＩＧＢＴの素子構造を示す断面図である。本実施例の
横型ＩＧＢＴが第７の実施例のそれと異なる点は、トレ
ンチ溝７がｎ型バイパス層１２に達していることにあ
る。本実施例でも、第７の実施例と同様な効果が得られ
る。

【００４０】さらに、本実施例の場合、第３の実施例の
横型ＩＧＢＴの場合と同様に、トレンチ溝７とｎ型バイ
パス層１２との位置合わせが不要になるので、プロセス
の簡略化が図れるようになる。

【００４１】図１５は、本発明の第９の実施例に係る横
型ＩＧＢＴの素子構造を示す断面図である。本実施例の
横型ＩＧＢＴが第８の実施例のそれと異なる点は、ｎ型
バイパス層１２がシリコン酸化膜２から離れていること
にある。本実施例でも、第８の実施例と同様な効果が得
られる。

【００４２】図１６は、本発明の第１０の実施例に係る
横型ＩＧＢＴの平面図であり、図１７は、図１６の横型
ＩＧＢＴのＡ−Ａ´断面図である。図中、２１はシリコ
ン基板を示しており、このシリコン基板２１上には、Ｓ
ＯＩ絶縁膜としてのシリコン酸化膜２２を介して、ＳＯ
Ｉ半導体層としての低濃度（高抵抗）のｎ型シリコン活
性層２３が設けられている。

【００４３】ここで、シリコン酸化膜２の厚さは、１〜
５μｍ程度が好ましい。また、ｎ型シリコン活性層２３
の厚さは、２０μｍ以下が好ましく、より好ましくは１
０μｍ以下である。ｎ型シリコン活性層２３の不純物濃
度は、１．０×１０¹⁰〜２．０×１０¹²ｃｍ^-2が好まし
く、より好ましくは０．５〜１．８×１０¹²ｃｍ^-2であ
る。

【００４４】このｎ型シリコン活性層２３の表面にはｐ
型ベース層３０が選択的に形成されており、このｐ型ベ
ース層３０の表面にはｎ型ソース層２９が選択的に形成
されている。

【００４５】ここで、ｐ型ベース層３０は、例えば、ボ
ロンのイオン注入により形成するが、拡散時間や、ドー
ズ量を調整することにより、横方向のボロンの拡散を抑
え、浅く形成する。また、ｎ型ソース層２９は、横方向
の拡散が起こり難い元素のイオン注入、例えば、砒素の
イオン注入により、形成する。

【００４６】この結果、ｎ型シリコン活性層２３とｎ型
ソース層２９との間のｐ型ベース層３０の距離、つま
り、チャネル長が、通常の場合（３μｍ程度）よりも短
いチャネル領域が形成される。

【００４７】上記チャネル領域のｐ型ベース層３０上に
は、厚さ６０ｎｍ程度のゲート絶縁膜（不図示）を介し
て、櫛歯状のゲート電極２７が配設されている。また、
ｎ型ソース層２９の表面からｐ型ベース層３０の途中ま
で達するようにソース電極２８が埋込み形成され、かつ
このソース電極２８は櫛歯状のゲート電極２７と噛み合
うように配列形成されている。

【００４８】ｐ型ベース層３０から所定距離離れたｎ型
シリコン活性層２３の表面には、ｎ型バッファ層２４が
選択的に形成されており、このｎ型バッファ層２４の表
面には、ドレイン電極２６が設けられた高濃度（低抵
抗）のｐ型ドレイン層２５が選択的に形成されている。

【００４９】本実施例によれば、ゲート電極２７および
ソース電極２８の形状が互いに噛み合うように櫛歯状に
形成されているので、ゲート電極およびソース電極をス
トライプ状に形成した場合に比べて、ｐ型ベース層の表
面の単位面積当りのチャネル領域の面積が大きくなるの
で、オン電圧を低くすることができるようになる。

【００５０】また、本実施例によれば、チャネル長が短
いので、チャネル領域での電圧降下が小さくなり、ＩＧ
ＢＴの電流密度が高くなる。一般に、チャネル長が短く
なれば、電圧降下は小さくなり、電流密度は高くなる
が、本発明者の研究によれば、横型ＩＧＢＴの場合、そ
の電流密度の増加は通常予想される以上に大きいことが
分かった。

【００５１】図１８は、そことを表しているＩＧＢＴの
電流・電圧特性のチャネル長依存性を示す特性図であ
る。図中、ａは従来の通常のチャネル長の場合のＩＧＢ
Ｔの電流・電圧特性を示しており、ｂは通常のチャネル
長よりも３３％短いＩＧＢＴの電流・電圧特性を示して
おり、そして、ｃは通常のチャネル長よりも４７％短い
ＩＧＢＴの電流・電圧特性を示している。

【００５２】この図１８からチャネル長を短くすること
により、電流・電圧特性が大きく改善され、電流密度が
大幅に大きくなることが分かる。図１９、図２０は、ゲ
ート電極２７、ソース電極２８の他のパターンを示す平
面図である。

【００５３】図１９は、ゲート電極２７の櫛歯状の部分
の形状が三角形、ソース電極２８の櫛歯状の部分の形状
が台形の場合を示している。図２０は、ゲート電極２７
およびソース電極２８の櫛歯状の部分の形状がともに三
角形の場合を示している。

【００５４】図２１は、本発明の第１１の実施例に係る
横型ＩＧＢＴの素子構造を示す断面図である。本実施例
の横型ＩＧＢＴが第１０の実施例のそれと異なる点は、
ｎ型シリコン活性層２３が薄く、ｎ型バッファ層２４、
ｐ型ベース層３０がシリコン酸化膜２２に達しているこ
とにある。本実施例でも第１０の実施例と同様の効果が
得られる。また、ゲート電極２７、ソース電極のパター
ンは、図１６、図１９、図２０のどれでも良い。

【００５５】図２２は、本発明の第１２の実施例に係る
横型ＩＧＢＴの素子構造を示す断面図である。本実施例
の横型ＩＧＢＴが第１０の実施例のそれと異なる点は、
ソース電極２９が埋込み形成されていないことにある。
ただし、チャネル長は短く形成されているので、第１０
の実施例と同様に電流密度は高いものとなる。

【００５６】また、本実施例では、ゲート電極２７を図
示しない絶縁膜を介してｎ型シリコン活性層２３の領域
まで延ばしている。これにより、ゲート電極２７にフィ
ールドプレートの機能を持たせることができ、耐圧を改
善できる。

【００５７】図２３は、本発明の第１３の実施例に係る
横型ＩＧＢＴの素子構造を示す断面図である。本実施例
の横型ＩＧＢＴが第１２の実施例のそれと異なる点は、
ゲート電極２７とソース電極２８との距離を短くしたこ
とにある。これにより、ｎ型ソース層２９の横方向の長
さが短くなり、ラッチアップ電流を大きくできる。

【００５８】図２４は、本発明の第１４の実施例に係る
横型ＩＧＢＴの要部を示す平面図である。本実施例の横
型ＩＧＢＴが第１２の実施例のそれと異なる点は、ｎ型
ソース層２９の横方向の長さを非常に短くしたことにあ
る。この場合、ｎ型ソース層２９とソース電極２８との
コンタクトが面積が小さくなり、コンタクト不良が起こ
る恐れがあるので、図２４に示すように、ソース電極２
８とコンタクトを取るための横方向の長さが長い部分２
９を所定の間隔で設けている。

【００５９】図２５は、本発明の第１５の実施例に係る
横型ＩＧＢＴの素子構造を示す断面図である。本実施例
の横型ＩＧＢＴが第１２の実施例のそれと異なる点は、
ｎ型シリコン活性層２３が薄く、ｎ型バッファ層２４、
ｐ型ベース層３０がシリコン酸化膜２２に達しているこ
とにある。本実施例でも第１２の実施例と同様の効果が
得られる。

【００６０】図２６は、本発明の第１６の実施例に係る
横型ＩＧＢＴの素子構造を示す断面図である。本実施例
の横型ＩＧＢＴが第１３の実施例のそれと異なる点は、
ｎ型シリコン活性層２３が薄く、ｎ型バッファ層２４、
ｐ型ベース層３０がシリコン酸化膜２２に達しているこ
とにある。本実施例でも第１３の実施例と同様の効果が
得られる。

【００６１】なお、第１０〜第１６の実施例の横型ＩＧ
ＢＴでは、櫛歯状のソース電極を埋込み形成したが、ｎ
型ソース層、ｐ型ベース層の表面上に形成しても同様な
効果が得られる。

【００６２】

【発明の効果】以上詳述したように本発明（請求項１）
によれば、第１導電型活性層に形成された溝および溝下
の第１導電型バイパス層により、全電流に占める第２導
電型ドレイン層と逆極性の第２種のキャリア電流が高く
なり、ソース側の第２種のキャリア電流の蓄積が増える
ので、素子のオン電圧は低下する。

【００６３】また、本発明（請求項１）によれば、ゲー
ト電極およびソース電極の形状が互いに噛み合うように
櫛歯状に形成されているので、ゲート電極の下部の第２
導電型ベース層の表面の単位面積当りのチャネル領域の
面積が大きくなるので、オン電圧が低くなる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る横型ＩＧＢＴの素
子構造を示す断面図

【図２】トレンチ溝パターンを示す平面図

【図３】他のトレンチ溝パターンを示す平面図

【図４】さらに別のトレンチ溝パターンを示す平面図

【図５】本発明の第２の実施例に係る横型ＩＧＢＴの素
子構造を示す断面図

【図６】本発明の第３の実施例に係る横型ＩＧＢＴの素
子構造を示す断面図

【図７】本発明の第４の実施例に係る横型ＩＧＢＴの素
子構造を示す断面図

【図８】本発明の第５の実施例に係る横型ＩＧＢＴの素
子構造を示す断面図

【図９】本発明の第６の実施例に係る横型ＩＧＢＴの素
子構造を示す断面図

【図１０】トレンチ溝パターンを示す平面図

【図１１】他のトレンチ溝パターンを示す平面図

【図１２】さらに別のトレンチ溝パターンを示す平面図

【図１３】本発明の第７の実施例に係る横型ＩＧＢＴの
素子構造を示す断面図

【図１４】本発明の第８の実施例に係る横型ＩＧＢＴの
素子構造を示す断面図

【図１５】本発明の第９の実施例に係る横型ＩＧＢＴの
素子構造を示す断面図

【図１６】本発明の第１０の実施例に係る横型ＩＧＢＴ
の素子構造を示す平面図

【図１７】図１６の横型ＩＧＢＴのＡ−Ａ´断面図

【図１８】ＩＧＢＴの電流・電圧特性のチャネル長依存
性を示す特性図

【図１９】ゲート電極、ソース電極のパターンを示す平
面図

【図２０】ゲート電極、ソース電極の他のパターンを示
す平面図

【図２１】本発明の第１１の実施例に係る横型ＩＧＢＴ
の素子構造を示す断面図

【図２２】本発明の第１２の実施例に係る横型ＩＧＢＴ
の素子構造を示す断面図

【図２３】本発明の第１３の実施例に係る横型ＩＧＢＴ
の素子構造を示す断面図

【図２４】本発明の第１４の実施例に係る横型ＩＧＢＴ
の要部を示す平面図

【図２５】本発明の第１５の実施例に係る横型ＩＧＢＴ
の素子構造を示す断面図

【図２６】本発明の第１６の実施例に係る横型ＩＧＢＴ
の素子構造を示す断面図

【図２７】従来の横型ＩＧＢＴの素子構造を示す断面図

【符号の説明】

１…シリコン基板 ２…シリコン酸化膜 ３…ｎ型シリコン活性層（第１導電型活性層） ４…ｎ型バッファ層 ５…ｐ型ドレイン層（第２導電型ドレイン層） ６…ドレイン電極 ７…トレンチ溝 ８…ゲート電極 ９…ソース電極 １０…ｎ型ソース層（第１導電型ソース層） １１…ｐ型ベース層（第２導電型ベース層） ２１…シリコン基板 ２２…シリコン酸化膜 ２３…ｎ型シリコン活性層（第１導電型活性層） ２４…ｎ型バッファ層 ２５…ｐ型ドレイン層（第２導電型ドレイン層） ２６…ドレイン電極 ２７…ゲート電極 ２８…ソース電極 ２９…ｎ型ソース層（第１導電型ソース層） ３０…ｐ型ベース層（第２導電型ベース層）

Claims (2)

【特許請求の範囲】
1. 【請求項１】絶縁膜上に形成された低濃度の第１導電型
   活性層と、 この第１導電型活性層の表面に選択的に形成された第２
   導電型ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
   １導電型ソース層と、 この第１導電型ソース層と前記第１導電型活性層との間
   の前記第２導電型ベース層上にゲート絶縁膜を介して配
   設されたゲート電極と、 前記第１導電型活性層の表面に選択的に形成された第２
   導電型ドレイン層と、 この第２導電型ドレイン層と前記第２導電型ベース層と
   の間の前記第１導電型活性層に形成された溝と、 この溝下の前記第１導電型活性層に形成された高濃度の
   第１導電型バイパス層とを具備してなることを特徴とす
   る横型ＩＧＢＴ。
2. 【請求項２】絶縁膜上に形成された低濃度の第１導電型
   活性層と、 この第１導電型活性層の表面に選択的に形成された第２
   導電型ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
   １導電型ソース層と、 前記第２導電型ベース層の領域に形成され、かつ前記第
   １導電型ソース層に接するように櫛歯状のソース電極
   と、 前記第１導電型ソース層と前記第１導電型活性層との間
   の前記第２導電型ベース層上にゲート絶縁膜を介して設
   けられ、かつ前記櫛歯状のソース電極と噛み合うように
   櫛歯状に形成されたゲート電極と、 前記第１導電型活性層の表面に選択的に形成された第２
   導電型ドレイン層とを具備してなることを特徴とする横
   型ＩＧＢＴ。