JPH0465878A - 半導体装置 - Google Patents
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- JPH0465878A JPH0465878A JP2178908A JP17890890A JPH0465878A JP H0465878 A JPH0465878 A JP H0465878A JP 2178908 A JP2178908 A JP 2178908A JP 17890890 A JP17890890 A JP 17890890A JP H0465878 A JPH0465878 A JP H0465878A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H03K—PULSE TECHNIQUE
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は、一対の主電極間に流れる電流を制御する制ｍ
電極を備えたＭＯＳＦＥＴ、バイポーラトランジスタあ
るいは絶縁ゲート型バイポーラトランジスタのような電
力用半導体素子とダイナミッククランプ回路とを同一半
導体素体に一体に集積した半導体装置に関する。
電極を備えたＭＯＳＦＥＴ、バイポーラトランジスタあ
るいは絶縁ゲート型バイポーラトランジスタのような電
力用半導体素子とダイナミッククランプ回路とを同一半
導体素体に一体に集積した半導体装置に関する。
ダイナミッククランプ回路は、ソレノイド等のインダク
タンスを負荷とする回路において電流をスイッチオフし
たときに、インダクタンスに蓄積されていたエネルギー
により発生するサージ電圧を吸収することを目的とする
。第２図は、Ｍ、ＧＩｏｇｏｌｉａおよびＭ、Ｊｉｈａ
ｎｙｉ によりＣｏｎｆ、Ｒｅｃ ＩＥＥＥ Ｉｎｄ、
Ａｐｐｌ。
タンスを負荷とする回路において電流をスイッチオフし
たときに、インダクタンスに蓄積されていたエネルギー
により発生するサージ電圧を吸収することを目的とする
。第２図は、Ｍ、ＧＩｏｇｏｌｉａおよびＭ、Ｊｉｈａ
ｎｙｉ によりＣｏｎｆ、Ｒｅｃ ＩＥＥＥ Ｉｎｄ、
Ａｐｐｌ。
Ｓｏｃ、Ａｎｎｕ、Ｍｅｅｔ、 ｐｐ４２９〜４３３（
１９８６年）に発表されたダイナミッククランプ回路を
示す、電力用ＭＯＳＦＥＴ２０をスイッチオフする場合
、ゲート端子Ｇはソース端子Ｓと同電位にされる。この
とき、負荷のインダクタンスに発生するサージ電圧はド
レイン端子りに印加される。ゲート端子ＧとＭＯＳＦＥ
Ｔ２０のゲート電極の間に接続されたゲート抵抗ＲＧと
ドレイン端子りの間に順方向を逆にして直列接続された
二つのツェナダイオード２１（Ｚ、Ｌ２２ （Ｚ ｚ）
＋ のうちのＺ１２１のツェナ電圧Ｖ２１が、ＭＯＳＦ
ＥＴ２０の耐圧より若干低めであれば、ドレイン端子り
の電位はＶＺＩに達したときにツェナダイオード２１が
ブレークダウンしてＤ−Ｚ、→Ｚ２→Ｒ９→Ｇと電流が
流れ、ＭＯＳＦＥＴ２０がオンするので、サージ電圧の
エネルギーはＭ ＯＳ Ｆ ＥＴ２０により吸収される
ことができるわけである。
１９８６年）に発表されたダイナミッククランプ回路を
示す、電力用ＭＯＳＦＥＴ２０をスイッチオフする場合
、ゲート端子Ｇはソース端子Ｓと同電位にされる。この
とき、負荷のインダクタンスに発生するサージ電圧はド
レイン端子りに印加される。ゲート端子ＧとＭＯＳＦＥ
Ｔ２０のゲート電極の間に接続されたゲート抵抗ＲＧと
ドレイン端子りの間に順方向を逆にして直列接続された
二つのツェナダイオード２１（Ｚ、Ｌ２２ （Ｚ ｚ）
＋ のうちのＺ１２１のツェナ電圧Ｖ２１が、ＭＯＳＦ
ＥＴ２０の耐圧より若干低めであれば、ドレイン端子り
の電位はＶＺＩに達したときにツェナダイオード２１が
ブレークダウンしてＤ−Ｚ、→Ｚ２→Ｒ９→Ｇと電流が
流れ、ＭＯＳＦＥＴ２０がオンするので、サージ電圧の
エネルギーはＭ ＯＳ Ｆ ＥＴ２０により吸収される
ことができるわけである。
なお、ツェナダイオード２２はゲート端子Ｇを正電位と
したときに、Ｄ−Ｒ，→Ｚ１→Ｄの流路で電流が流れて
ゲート電極の電位が上がらなくなるのを防ぐために接続
されている。同し構成でＭＯＳＦＥＴ２０の替りにＩＧ
ＢＴやバイポーラトランジスタなど、ゲート電極あるい
はベース電極への通電により制御される電力用半導体素
子を接続しても、同様の動作が行われる。
したときに、Ｄ−Ｒ，→Ｚ１→Ｄの流路で電流が流れて
ゲート電極の電位が上がらなくなるのを防ぐために接続
されている。同し構成でＭＯＳＦＥＴ２０の替りにＩＧ
ＢＴやバイポーラトランジスタなど、ゲート電極あるい
はベース電極への通電により制御される電力用半導体素
子を接続しても、同様の動作が行われる。
第３図は電力用縦型ＭＯＳ Ｆ ＥＴのチップに集積さ
れた第２図のダイナミッククランプ回路の部分を示す０
図において、ＭＯＳＦＥＴのドレイン電極１２の接触す
るｎ゛基板２の上のドリフト層となるｎ−エピタキシャ
ル層１の表面層に、ＭＯＳＦＥＴのＰウェルと同時に形
成されるｐ゛アノー１層３その表面層にＭＯＳＦＥＴの
ｎ゛ソース層同時に形成されるｎ゛カソー１層４からな
るツェナダイオードＺ１−１・・・Ｚｌ−１１およびＺ
２が存在している。ツェナダイオードＺｚのｎ゛カソー
１層４フィールド酸化膜５１を覆う層間絶縁膜５２に開
かれたコンタクトホールで接触する配線６１により図示
しないＭＯＳＦＥＴのゲート電極と接続され１．・アノ
ード層３は配線６２によりツェナダイオードＺ１の端の
Ｚｌ−１のｐ゛アノー１層３接続されている。複数のツ
ェナダイオードＺｌ−１・・・Ｚｌ−１１のとなり合う
素子間では、ｎ゛カソー１層４ｐ゛アノー１層３配線６
３で接続されている。ただし図には両端の素子Ｚ１−３
およびＺｌ−ａのみが示され、中間の素子は省略されて
いる。他端のツェナダイオードＺｌ−１１のｎ°カソー
ド層４は、配線６４によりｎ゛コンタクト層４１に接続
され、ｎ−ドリフト層ｌおよびｎ°基板２を介してドレ
イン電極１２に接続されている。
れた第２図のダイナミッククランプ回路の部分を示す０
図において、ＭＯＳＦＥＴのドレイン電極１２の接触す
るｎ゛基板２の上のドリフト層となるｎ−エピタキシャ
ル層１の表面層に、ＭＯＳＦＥＴのＰウェルと同時に形
成されるｐ゛アノー１層３その表面層にＭＯＳＦＥＴの
ｎ゛ソース層同時に形成されるｎ゛カソー１層４からな
るツェナダイオードＺ１−１・・・Ｚｌ−１１およびＺ
２が存在している。ツェナダイオードＺｚのｎ゛カソー
１層４フィールド酸化膜５１を覆う層間絶縁膜５２に開
かれたコンタクトホールで接触する配線６１により図示
しないＭＯＳＦＥＴのゲート電極と接続され１．・アノ
ード層３は配線６２によりツェナダイオードＺ１の端の
Ｚｌ−１のｐ゛アノー１層３接続されている。複数のツ
ェナダイオードＺｌ−１・・・Ｚｌ−１１のとなり合う
素子間では、ｎ゛カソー１層４ｐ゛アノー１層３配線６
３で接続されている。ただし図には両端の素子Ｚ１−３
およびＺｌ−ａのみが示され、中間の素子は省略されて
いる。他端のツェナダイオードＺｌ−１１のｎ°カソー
ド層４は、配線６４によりｎ゛コンタクト層４１に接続
され、ｎ−ドリフト層ｌおよびｎ°基板２を介してドレ
イン電極１２に接続されている。
第３図のように、縦型ＭＯＳＦＥＴのチップにダイナミ
ンククランプ回路を集積した場合、耐圧が低くなるとい
う問題がある。これは、ツェナダイオードＺ２のｎ゛カ
ソー１層４エミッタ、ｐ°アノード層をベース、ｎ−ド
リフト層ｌおよびｎ゛基板２をコレクタとする寄生バイ
ポーラトランジスタが形成されるためで、ＭＯＳＦＥＴ
をオフしたときには、ソース端子と共にゲート端子が接
地されて同電位となるので、ｎ°カソード層４が接地と
なり、ドレイン電極１２の接触するｎ゛基板２が電源電
位となる。従ってその耐圧は寄生バイポーラトランジス
タのコレクタ・エミッタ間耐圧■、。となってしまう、
これに対し、同一チップ内にある縦型ＭＯＳＦＥＴの耐
圧はツェナダイオードｚ ｌ＋ ｚ 、のアノード層３
と同時に形成されるｐ゛ウエルよびｎ−層の間の耐圧、
すなわち前記寄生トランジスタのコレクタ・ベース間耐
圧■。。にほぼ等しい。ＶＣｔ。とＶＣＩ。との関係は
、通常 Ｖ ＣｌＯ−３，５〜０．７ ｘ Ｖｃｍ。
ンククランプ回路を集積した場合、耐圧が低くなるとい
う問題がある。これは、ツェナダイオードＺ２のｎ゛カ
ソー１層４エミッタ、ｐ°アノード層をベース、ｎ−ド
リフト層ｌおよびｎ゛基板２をコレクタとする寄生バイ
ポーラトランジスタが形成されるためで、ＭＯＳＦＥＴ
をオフしたときには、ソース端子と共にゲート端子が接
地されて同電位となるので、ｎ°カソード層４が接地と
なり、ドレイン電極１２の接触するｎ゛基板２が電源電
位となる。従ってその耐圧は寄生バイポーラトランジス
タのコレクタ・エミッタ間耐圧■、。となってしまう、
これに対し、同一チップ内にある縦型ＭＯＳＦＥＴの耐
圧はツェナダイオードｚ ｌ＋ ｚ 、のアノード層３
と同時に形成されるｐ゛ウエルよびｎ−層の間の耐圧、
すなわち前記寄生トランジスタのコレクタ・ベース間耐
圧■。。にほぼ等しい。ＶＣｔ。とＶＣＩ。との関係は
、通常 Ｖ ＣｌＯ−３，５〜０．７ ｘ Ｖｃｍ。
であるので、■、。で決められるチップ全体の耐圧は、
縦型ＭＯ，５ＦＥＴの耐圧の０．５〜０．７倍と低くな
ってしまう０例えば縦型ＭＯ５ＦＥＴの耐圧が１３０Ｖ
であるのに対し、チップ耐圧が８０Ｖになってしまう。
縦型ＭＯ，５ＦＥＴの耐圧の０．５〜０．７倍と低くな
ってしまう０例えば縦型ＭＯ５ＦＥＴの耐圧が１３０Ｖ
であるのに対し、チップ耐圧が８０Ｖになってしまう。
本発明の目的は、オフ状態の半導体素子の一方の主電極
に過大な電圧が加わったときに半導体素子をオンさせる
ように制御電極を前記主電極の間にツェナダイオードが
接続されているが、制御電極に制御電圧が加わるときに
は制御電極が前記主電極と短絡されない機能をもつダイ
ナミッククランプ回路を半導体素子と同一の半導体素体
に集積しても、寄生バイポーラトランジスタの動作によ
る半導体素体全体の耐圧が低下することのない半導体装
置を提供することにある。
に過大な電圧が加わったときに半導体素子をオンさせる
ように制御電極を前記主電極の間にツェナダイオードが
接続されているが、制御電極に制御電圧が加わるときに
は制御電極が前記主電極と短絡されない機能をもつダイ
ナミッククランプ回路を半導体素子と同一の半導体素体
に集積しても、寄生バイポーラトランジスタの動作によ
る半導体素体全体の耐圧が低下することのない半導体装
置を提供することにある。
上記の目的を達成するために、本発明の半導体装置は、
第一導電型の高抵抗層をはさむ画工面に備えられた第一
主電極と第二主電極の間に流れる電流を制御するための
制御電極を第−王を掻と同様に第一主面上に備えた半導
体素体の前記高抵抗層の表面層に少なくとも第二導電形
の第一領域を形成してなるツェナダイオードと、前記高
抵抗層の表面層は形成された第二導電形の第二領域、そ
の表面層に形成された第一導電形のソース領域、ドレイ
ン領域およびその両領域の間の第二領域表面上に絶縁膜
を介して備えられたゲート電極よりなる横型ＭＯＳＦＥ
Ｔとを有し、横型ＭＯ５ＦＥＴのソース電極が前記制御
電極と、ゲート電極がドレイン領域と、バ・７クゲート
電極が前記第−主電極とそれぞれ接続され、ツェナダイ
オードの第一領域が横型ＭＯＳＦＥＴのドレイン電極と
、第９１域との間に接合を形成するツェナダイオードの
第一導電形の領域が前記第二主電極とそれぞれ接続され
たものとする。
第一導電型の高抵抗層をはさむ画工面に備えられた第一
主電極と第二主電極の間に流れる電流を制御するための
制御電極を第−王を掻と同様に第一主面上に備えた半導
体素体の前記高抵抗層の表面層に少なくとも第二導電形
の第一領域を形成してなるツェナダイオードと、前記高
抵抗層の表面層は形成された第二導電形の第二領域、そ
の表面層に形成された第一導電形のソース領域、ドレイ
ン領域およびその両領域の間の第二領域表面上に絶縁膜
を介して備えられたゲート電極よりなる横型ＭＯＳＦＥ
Ｔとを有し、横型ＭＯ５ＦＥＴのソース電極が前記制御
電極と、ゲート電極がドレイン領域と、バ・７クゲート
電極が前記第−主電極とそれぞれ接続され、ツェナダイ
オードの第一領域が横型ＭＯＳＦＥＴのドレイン電極と
、第９１域との間に接合を形成するツェナダイオードの
第一導電形の領域が前記第二主電極とそれぞれ接続され
たものとする。
〔作用］
半導体素体中に形成された半導体素子の制御端子とゲー
ト抵抗を介して接続される制御電極と接続される横型Ｍ
ＯＳＦＥＴのソースを掻と、その制ｍｉｉ極と同一主面
上に備えられる第一主電極に接続される第二領域との間
の接合、すなわち寄生バイポーラトランジスタのベース
・エミッタ接合は常に逆バイアスされるため、寄生バイ
ポーラトランジスタの動作は起きないので耐圧の低下が
ない、すなわち、ＶＣＩ。までの耐圧が確保される。
ト抵抗を介して接続される制御電極と接続される横型Ｍ
ＯＳＦＥＴのソースを掻と、その制ｍｉｉ極と同一主面
上に備えられる第一主電極に接続される第二領域との間
の接合、すなわち寄生バイポーラトランジスタのベース
・エミッタ接合は常に逆バイアスされるため、寄生バイ
ポーラトランジスタの動作は起きないので耐圧の低下が
ない、すなわち、ＶＣＩ。までの耐圧が確保される。
また、横型ＭＯＳＦＥＴのゲート電極がドレイン電極と
共にツェナダイオードの第一領域に接続されるので、ツ
ェナダイオードがブレークダウンしたときには、横型Ｍ
ＯＳＦＥＴがオンして第二主電極とゲート電極との間が
導通してクランプ回路が動作し、半導体素子がオンする
ために制御端子に電圧を印加したことにより横型ＭＯＳ
ＦＥＴのゲート電位がしきい値電圧以下になれば、横型
ＭＯＳＦＥＴがオフしてゲート電極と第二主電極間が遮
断される。
共にツェナダイオードの第一領域に接続されるので、ツ
ェナダイオードがブレークダウンしたときには、横型Ｍ
ＯＳＦＥＴがオンして第二主電極とゲート電極との間が
導通してクランプ回路が動作し、半導体素子がオンする
ために制御端子に電圧を印加したことにより横型ＭＯＳ
ＦＥＴのゲート電位がしきい値電圧以下になれば、横型
ＭＯＳＦＥＴがオフしてゲート電極と第二主電極間が遮
断される。
〔実施例］
第１図は本発明の一実施例を示し、ＭＯＳＦＥＴ２０（
Ｑ、）のゲート電極とゲート抵抗Ｒ０の中間とドレイン
端子りの間に、ツェナダイオード２１（Ｚｌ）と直列に
ＭＯＳＦＥＴ２３（Ｑ、）が接続され、ＭＯＳＦＥＴ２
３のゲート電極はツェナダイオード２１のアノードに、
バックゲート電極はＭＯＳＦＥＴ２０のソース端子Ｓに
接続されている。このように回路を構成することにより
、ドレイン端子りの電位がＺｌのツェナ電圧Ｖ２１に達
したときに、ツェナダイオード２１がブレークダウンす
ると共に、ドレイン端子からツェナダイオード２１を介
してＭＯＳＦＥＴ２３のゲートに電圧が印加されるので
、ＭＯＳＦＥＴ２３がオンし、Ｄ−Ｚ、→Ｑ、→Ｒ９→
Ｇの径路で電流が流れる。ＭＯＳＦＥＴ２０のオンする
ときには、ゲート端子Ｇの電位がドレイン端子りの電位
より高くなるとＭＯＳＦＥＴ２３がオフ状態になり、Ｍ
ＯＳＦＥＴ２０のゲート電極の電位が上昇する。
Ｑ、）のゲート電極とゲート抵抗Ｒ０の中間とドレイン
端子りの間に、ツェナダイオード２１（Ｚｌ）と直列に
ＭＯＳＦＥＴ２３（Ｑ、）が接続され、ＭＯＳＦＥＴ２
３のゲート電極はツェナダイオード２１のアノードに、
バックゲート電極はＭＯＳＦＥＴ２０のソース端子Ｓに
接続されている。このように回路を構成することにより
、ドレイン端子りの電位がＺｌのツェナ電圧Ｖ２１に達
したときに、ツェナダイオード２１がブレークダウンす
ると共に、ドレイン端子からツェナダイオード２１を介
してＭＯＳＦＥＴ２３のゲートに電圧が印加されるので
、ＭＯＳＦＥＴ２３がオンし、Ｄ−Ｚ、→Ｑ、→Ｒ９→
Ｇの径路で電流が流れる。ＭＯＳＦＥＴ２０のオンする
ときには、ゲート端子Ｇの電位がドレイン端子りの電位
より高くなるとＭＯＳＦＥＴ２３がオフ状態になり、Ｍ
ＯＳＦＥＴ２０のゲート電極の電位が上昇する。
第４図は電力用縦型ＭＯＳＦＥＴと同一チップに集積さ
れた第１図のようなダイナミッククランプ回路の部分を
示し、第３図と共通の部分には同一の符号が付されてい
る。この場合は、第３図の７２の替りに、ｎ−層１０表
面部に形成されたｐ−ウェル７を基板領域とする横型Ｍ
ＯＳ Ｆ ＥＴが形成され、これが第１図のＱ、に相当
する。横型ＭＯＳＦＥＴＱ１は、ソース領域およびドレ
イン領域としてｎ゛層８１，８２有し、その中間のＰ−
ウェル７の表面上にゲート酸化膜５を介してゲート電極
９を備えている。ＭＯＳＦＥＴＱ、のソース領域８１は
配線６１により図示しない縦型ＭＯＳＦＥＴのゲート電
極に接続され、ゲート電極９およびドレイン領域８２は
配線６５によりツェナダイオードＺｌ−１のＰ゛アノー
１層３接続されている。
れた第１図のようなダイナミッククランプ回路の部分を
示し、第３図と共通の部分には同一の符号が付されてい
る。この場合は、第３図の７２の替りに、ｎ−層１０表
面部に形成されたｐ−ウェル７を基板領域とする横型Ｍ
ＯＳ Ｆ ＥＴが形成され、これが第１図のＱ、に相当
する。横型ＭＯＳＦＥＴＱ１は、ソース領域およびドレ
イン領域としてｎ゛層８１，８２有し、その中間のＰ−
ウェル７の表面上にゲート酸化膜５を介してゲート電極
９を備えている。ＭＯＳＦＥＴＱ、のソース領域８１は
配線６１により図示しない縦型ＭＯＳＦＥＴのゲート電
極に接続され、ゲート電極９およびドレイン領域８２は
配線６５によりツェナダイオードＺｌ−１のＰ゛アノー
１層３接続されている。
方ｐ−ウェル７は重ねて形成されるｐ９ウェル３１に接
触するバックゲート電極としての配線６６により、図示
しない縦型ＭＯＳ Ｆ ＥＴのソース電極に接続される
ａＺＩの他端のツェナダイオード２１−＋＋のｎ゛カソ
ード層４、配線６４＋ ｎ”コンタクト層４１．
ｎ−ドリフト層ｌおよびｎ゛基板２を介してドレイン電
極１２に接続されていることは第３図の場合と同様であ
る。
触するバックゲート電極としての配線６６により、図示
しない縦型ＭＯＳ Ｆ ＥＴのソース電極に接続される
ａＺＩの他端のツェナダイオード２１−＋＋のｎ゛カソ
ード層４、配線６４＋ ｎ”コンタクト層４１．
ｎ−ドリフト層ｌおよびｎ゛基板２を介してドレイン電
極１２に接続されていることは第３図の場合と同様であ
る。
このような半導体装置を次のような工程で製造した。
（イ）抵抗０．０１ΩＣ１，厚さ ５００Ｉｒｍのｎ゛
基板２に抵抗３Ω１．厚さ１２４のｎ−ドリフト層１を
エピタキシャル成長により積層する。
基板２に抵抗３Ω１．厚さ１２４のｎ−ドリフト層１を
エピタキシャル成長により積層する。
（０）フォトリソグラフィとドーズ量５ＸＩＯ−４／ｃ
ｔＪのほう素のイオン注入および１１００″０２時間の
高温熱処理によりツェナダイオードＺ１のｐ゛アノ＝ド
層３Ｐ゛ウエル３１第１図のＱ。シこ相当する縦型ＭＯ
ＳＦＥＴのｐ゛ウエル同時に形成する。
ｔＪのほう素のイオン注入および１１００″０２時間の
高温熱処理によりツェナダイオードＺ１のｐ゛アノ＝ド
層３Ｐ゛ウエル３１第１図のＱ。シこ相当する縦型ＭＯ
ＳＦＥＴのｐ゛ウエル同時に形成する。
（ハ）フォトリソグラフィとドーズｉｔ Ｉ Ｘ １０
”／ｃｄのほう素のイオン注入および１１００°Ｃ２時
間の高温熱処理によりＰ−ウェル７を形成する。この際
、ダイナミッククランプ回路と共に集積される駆動回路
や制御回路のためのｐ−ウェルを同時に形成することが
できる。
”／ｃｄのほう素のイオン注入および１１００°Ｃ２時
間の高温熱処理によりＰ−ウェル７を形成する。この際
、ダイナミッククランプ回路と共に集積される駆動回路
や制御回路のためのｐ−ウェルを同時に形成することが
できる。
（＝）熱酸化により厚さ１１ｒｍのフィールド酸化膜５
１を形成したのち、フォトリソグラフィにより窓開けを
行う。
１を形成したのち、フォトリソグラフィにより窓開けを
行う。
（参）再び熱酸化により縦型ＭＯＳＦＥＴのゲート酸化
膜と共に横型ＭＯ５ＦＥＴＱ、のゲート酸化膜５を５５
０人の厚さに形成する。
膜と共に横型ＭＯ５ＦＥＴＱ、のゲート酸化膜５を５５
０人の厚さに形成する。
（へ）ＣＶＤ法等により多結晶シリコンを堆積し、りん
を拡散したのち、フォトリソグラフィにより不要部を除
去してＱｏのゲート電極と共にＱＩのゲート電極９を形
成する。
を拡散したのち、フォトリソグラフィにより不要部を除
去してＱｏのゲート電極と共にＱＩのゲート電極９を形
成する。
（ト）ゲート電極、フィールド酸化膜およびフォトリソ
グラフィによるレジストパターンをマスクとしたほう素
のイオン注入と熱処理によりＱｏのｐベースを形成する
。
グラフィによるレジストパターンをマスクとしたほう素
のイオン注入と熱処理によりＱｏのｐベースを形成する
。
（チ）フォトリソグラフィとドーズ量ｌＸｌ０’″′／
４のりんのイオン注入によりＱｏのｎ゛ソース層同時に
Ｚｌのｎ゛カソード層４Ｑｌのソースドレイン領域８１
．８２およびｎ゛コンタクト層４１を形成する。
４のりんのイオン注入によりＱｏのｎ゛ソース層同時に
Ｚｌのｎ゛カソード層４Ｑｌのソースドレイン領域８１
．８２およびｎ゛コンタクト層４１を形成する。
（Ｚｌ） ＣＶ Ｄ法によりりんガラスからなる層間絶
縁膜５２を堆積したのち、フォトリソグラフィによりコ
ンタクトホールを形成する。
縁膜５２を堆積したのち、フォトリソグラフィによりコ
ンタクトホールを形成する。
（ヌ）Ａｊ−５ｉ合金を蒸着したのち、フォトリソグラ
フィによりパターニングしてＱ、の電極とともに配線６
１！□４．６５．６６を形成する。
フィによりパターニングしてＱ、の電極とともに配線６
１！□４．６５．６６を形成する。
（ル）裏面に金属蒸着を行い、縦型ＭＯＳＦＥＴＱ。
のドレイン電極と共通の電極１２を形成する。
第５図は本発明の別の実施例のダイナミッククランプ回
路の部分を示し、第３図、第４図と共通の部分には同一
の符号が付されている。この半導体装置は、第４図の場
合と全く同し工程で製造できるが、ツェナダイオードＺ
１としてｐ°ウェル３１と同時に形成されるｐ−”層３
２をアノードとし、ｎ−ドリフト層１とｎ゛基板２をカ
ソードとする縦型構造のダイオードを用いている。横型
ＭＯ５Ｆ Ｅ Ｔ Ｑ ＋のゲート電極９とｎ゛ ドレ
イン領域８２は、第４図と同様とツェナダイオードＺ１
のｐ。
路の部分を示し、第３図、第４図と共通の部分には同一
の符号が付されている。この半導体装置は、第４図の場
合と全く同し工程で製造できるが、ツェナダイオードＺ
１としてｐ°ウェル３１と同時に形成されるｐ−”層３
２をアノードとし、ｎ−ドリフト層１とｎ゛基板２をカ
ソードとする縦型構造のダイオードを用いている。横型
ＭＯ５Ｆ Ｅ Ｔ Ｑ ＋のゲート電極９とｎ゛ ドレ
イン領域８２は、第４図と同様とツェナダイオードＺ１
のｐ。
アノード層３２と配線６５により接続され、ツェナダイ
オードＺ１のカソードに相当するｎ°基板２は縦型ＭＯ
ＳＦＥＴＱ、のドレイン電極１２と接続されている。こ
の場合は、ｎ”層１の厚さとＰ゛層３１の深さで決まる
ツェナ電圧を高くすることができ、複数のツェナダイオ
ードの直列接続で２１を構成する必要がない。
オードＺ１のカソードに相当するｎ°基板２は縦型ＭＯ
ＳＦＥＴＱ、のドレイン電極１２と接続されている。こ
の場合は、ｎ”層１の厚さとＰ゛層３１の深さで決まる
ツェナ電圧を高くすることができ、複数のツェナダイオ
ードの直列接続で２１を構成する必要がない。
第４図、第５図に示した回路を集積したチ、・プはいず
れも１２５■の耐圧まで達成することができ、ＭＯ５Ｆ
ＥＴＱ、の耐圧１３０■にほぼ近く、第３図の従来のも
のと比較して１．５倍以上の耐圧となった。
れも１２５■の耐圧まで達成することができ、ＭＯ５Ｆ
ＥＴＱ、の耐圧１３０■にほぼ近く、第３図の従来のも
のと比較して１．５倍以上の耐圧となった。
５発明の効果〕
本発明は、従来に二゛つのツェナダイオードを制御電極
と半導体素子の一方の主電極の間に順方向を逆にして直
列接続してなるダイナミッククランプ回路の制御電極側
に接続されるツェナダイオードを横型ＭＯＳ Ｆ ＥＴ
に置き換えることにより、チップ耐圧を低下させる寄生
バイポーラトランジスタの動作を防止することができ、
チップ耐圧を半導体素子の耐圧に近づけることができた
。本発明は、従来のダイナミッククランプ回路同様、縦
型ＭＯ５ＦＥＴに限らずバイポーラトランジスタ、Ｉ
ＧＥＴをインダクタンス負荷回路のオフ時に発生するサ
ージ電圧から保護するために通用することができること
はいうまでもない。
と半導体素子の一方の主電極の間に順方向を逆にして直
列接続してなるダイナミッククランプ回路の制御電極側
に接続されるツェナダイオードを横型ＭＯＳ Ｆ ＥＴ
に置き換えることにより、チップ耐圧を低下させる寄生
バイポーラトランジスタの動作を防止することができ、
チップ耐圧を半導体素子の耐圧に近づけることができた
。本発明は、従来のダイナミッククランプ回路同様、縦
型ＭＯ５ＦＥＴに限らずバイポーラトランジスタ、Ｉ
ＧＥＴをインダクタンス負荷回路のオフ時に発生するサ
ージ電圧から保護するために通用することができること
はいうまでもない。
第１図は本発明に基づくダイナミッククランプ回路を備
えたＭＯＳＦＥＴの等価回を第２図ば！ 従来のダ１゛ナミンククランプ回路を備えたＭＯＳＦＥ
Ｔの等価回路図、第３図は半導体装置に集積された第２
図のダイナミッククランプ回路部の断面図、第４図は本
発明の一実施例の半導体装置に集積されたダイナミック
クランプ回路部の断面図、第５図は本発明の別の実施例
の半導体装置に集積されたダイナミッククランプ回路部
の断面図である。 ｌ：ｎ−層、２：ｎ″基板、３．３１，３２ ： ｐ
”層、４：ｎ゛層、５：ゲート酸化膜、６３，６４，６
５．６６ ：配線、８１：ソース領域、８２ニドレイン
領域、９；ゲート電極。
えたＭＯＳＦＥＴの等価回を第２図ば！ 従来のダ１゛ナミンククランプ回路を備えたＭＯＳＦＥ
Ｔの等価回路図、第３図は半導体装置に集積された第２
図のダイナミッククランプ回路部の断面図、第４図は本
発明の一実施例の半導体装置に集積されたダイナミック
クランプ回路部の断面図、第５図は本発明の別の実施例
の半導体装置に集積されたダイナミッククランプ回路部
の断面図である。 ｌ：ｎ−層、２：ｎ″基板、３．３１，３２ ： ｐ
”層、４：ｎ゛層、５：ゲート酸化膜、６３，６４，６
５．６６ ：配線、８１：ソース領域、８２ニドレイン
領域、９；ゲート電極。
Claims (1)
- １）第一導電型の高抵抗層をはさむ両主面に備えられた
第一主電極と第二主電極の間に流れる電流を制御するた
めの制御電極を第一主電極と同様に第一主面上に備えた
半導体素体の前記高抵抗層の表面層に少なくとも第二導
電形の第一領域を形成してなるツェナダイオードと、前
記高抵抗層の表面層に形成された第二導電形の第二領域
、その表面層に形成された第一導電形のソース領域、ド
レイン領域およびその両領域の間の第二領域表面上に絶
縁膜を介して備えられたゲート電極よりなる横型ＭＯＳ
ＦＥＴとを有し、その横型ＭＯＳＦＥＴのソース電極が
前記制御電極と、ゲート電極がドレイン領域と、バック
ゲート電極が前記第一主電極とそれぞれ接続され、ツェ
ナダイオードの第一領域が横型ＭＯＳＦＥＴのドレイン
領域と、第一領域との間に接合を形成するツェナダイオ
ードの第一導電形の領域が前記第二主電極とそれぞれ接
続されたことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178908A JPH0465878A (ja) | 1990-07-06 | 1990-07-06 | 半導体装置 |
| US07/719,933 US5162966A (en) | 1990-07-06 | 1991-06-24 | Semiconductor device having a surge protecting element |
| DE4122347A DE4122347C2 (de) | 1990-07-06 | 1991-07-05 | MOSFET-Halbleiterbauelement mit integriertem Stoßspannungsschutzelement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178908A JPH0465878A (ja) | 1990-07-06 | 1990-07-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0465878A true JPH0465878A (ja) | 1992-03-02 |
Family
ID=16056783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2178908A Pending JPH0465878A (ja) | 1990-07-06 | 1990-07-06 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5162966A (ja) |
| JP (1) | JPH0465878A (ja) |
| DE (1) | DE4122347C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009130949A (ja) * | 2007-11-20 | 2009-06-11 | Nec Electronics Corp | 電力供給制御回路 |
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1990
- 1990-07-06 JP JP2178908A patent/JPH0465878A/ja active Pending
-
1991
- 1991-06-24 US US07/719,933 patent/US5162966A/en not_active Expired - Fee Related
- 1991-07-05 DE DE4122347A patent/DE4122347C2/de not_active Expired - Fee Related
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| US5162966A (en) | 1992-11-10 |
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