JPH0730105A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0730105A JPH0730105A JP5193877A JP19387793A JPH0730105A JP H0730105 A JPH0730105 A JP H0730105A JP 5193877 A JP5193877 A JP 5193877A JP 19387793 A JP19387793 A JP 19387793A JP H0730105 A JPH0730105 A JP H0730105A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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Abstract
(57)【要約】
【目的】 オン電圧とターンオフタイムのトレードオフ
を改善した新規構造のコレクタを備えた半導体装置(I
GBT)を提供する。 【構成】 IGBTのコレクタ領域1は、N−ベース領
域となる半導体基板2の第2の主面上の一部に形成され
ている。第2の主面のP型コレクタ領域1が形成されて
いない部分は、SiO2 などの絶縁膜5によって被覆さ
れている。コレクタ領域1は、金属コレクタ電極9と電
気的に接続している。コレクタ領域の表面濃度は、その
領域のトータル不純物量及び接合深さを一定にしたと
き、コレクタ領域の面積により決定され、その面積を小
さくするほど高くできる。従って、この領域のトータル
不純物量が低くても、その面積を小さくして表面濃度を
高くすれば、コレクタ電極がコレクタ領域を突き抜けて
ベース領域2とショートする可能性は無くなる。
を改善した新規構造のコレクタを備えた半導体装置(I
GBT)を提供する。 【構成】 IGBTのコレクタ領域1は、N−ベース領
域となる半導体基板2の第2の主面上の一部に形成され
ている。第2の主面のP型コレクタ領域1が形成されて
いない部分は、SiO2 などの絶縁膜5によって被覆さ
れている。コレクタ領域1は、金属コレクタ電極9と電
気的に接続している。コレクタ領域の表面濃度は、その
領域のトータル不純物量及び接合深さを一定にしたと
き、コレクタ領域の面積により決定され、その面積を小
さくするほど高くできる。従って、この領域のトータル
不純物量が低くても、その面積を小さくして表面濃度を
高くすれば、コレクタ電極がコレクタ領域を突き抜けて
ベース領域2とショートする可能性は無くなる。
Description
【0001】
【産業上の利用分野】本発明は、絶縁ゲート型バイポー
ラトランジスタ(Insulated Gate BipolarTransistor、
以下、IGBTという。)に関するものである。
ラトランジスタ(Insulated Gate BipolarTransistor、
以下、IGBTという。)に関するものである。
【0002】
【従来の技術】IGBTは、図13に代表されるユニッ
トセル断面構造を有するトランジスタであり、上部にM
OSFET構造、下部にバイポ−ラトランジスタ構造を
備えた複合構造ととらえることができる。この構造及び
基本動作は、特開昭57−120369号公報に記載さ
れている。この記載を基に、Nチャネル型IGBTにつ
いて説明する。図において、P型コレクタ領域1の上に
低不純物濃度の高抵抗N−ベース領域2が形成されてい
る。N−ベース領域2の表面にはDSA(DoubleDiffus
ion Self Align)法により、その表面が露出するように
P型ベース領域3が形成されている。更に、このP型ベ
ース領域3中にその表面が露出するようにN+エミッタ
領域4を形成する。そして、P型ベース領域3の表面に
はSiO2などの薄い絶縁膜5を介してポリシリコンゲ
ート電極6が設けられている。このゲート電極6は、P
型ベース領域3を跨ぎ、N−ベース領域2からN+エミ
ッタ領域4に領域に達するように配置されている。N+
エミッタ領域4とP型ベース領域3とを表面で短絡する
ように金属エミッタ電極7が設けられ、ポリシリコンゲ
ート電極6に接続して金属ゲート8、P型コレクタ領域
1に接続して金属コレクタ電極9がそれぞれ設けられて
いる。また、P型コレクタ領域1とN−ベース領域2の
間にN+バッファ領域20を設けた図14のような構造
のIGBTも一般に知られている。
トセル断面構造を有するトランジスタであり、上部にM
OSFET構造、下部にバイポ−ラトランジスタ構造を
備えた複合構造ととらえることができる。この構造及び
基本動作は、特開昭57−120369号公報に記載さ
れている。この記載を基に、Nチャネル型IGBTにつ
いて説明する。図において、P型コレクタ領域1の上に
低不純物濃度の高抵抗N−ベース領域2が形成されてい
る。N−ベース領域2の表面にはDSA(DoubleDiffus
ion Self Align)法により、その表面が露出するように
P型ベース領域3が形成されている。更に、このP型ベ
ース領域3中にその表面が露出するようにN+エミッタ
領域4を形成する。そして、P型ベース領域3の表面に
はSiO2などの薄い絶縁膜5を介してポリシリコンゲ
ート電極6が設けられている。このゲート電極6は、P
型ベース領域3を跨ぎ、N−ベース領域2からN+エミ
ッタ領域4に領域に達するように配置されている。N+
エミッタ領域4とP型ベース領域3とを表面で短絡する
ように金属エミッタ電極7が設けられ、ポリシリコンゲ
ート電極6に接続して金属ゲート8、P型コレクタ領域
1に接続して金属コレクタ電極9がそれぞれ設けられて
いる。また、P型コレクタ領域1とN−ベース領域2の
間にN+バッファ領域20を設けた図14のような構造
のIGBTも一般に知られている。
【0003】次ぎに、Nチャネル型IGBTの一般的な
製造方法について説明する。まず、厚さ約150μm、
不純物濃度約1020cm-3のP型シリコン半導体基板1
は、P型コレクタ領域として用いられる。この半導体基
板1に半導体層2を気相成長させ、これをN−ベース領
域とする。図14の場合では、N+バッファ領域になる
半導体層10を気相成長させてから前記半導体層2を形
成する。この様にして、P−N−(又はP−N−N−)
ウエハを形成する。次ぎに、N−ベース領域2の表面に
SiO2 などの絶縁膜5を形成し、更に、この上にポリ
シリコンゲート電極6を形成する。次ぎに、ポリシリコ
ンゲート電極6と絶縁膜5を部分的に開孔し、ポリシリ
コン電極6をマスクとしてP型ベース領域3を形成し、
さらに、P型ベース領域3内に2つのN+エミッタ領域
4を形成する。次ぎに、ポリシリコンゲート電極6及び
P型ベース領域3上に再度絶縁膜5を形成し、さらにポ
リシリコンゲート電極6及びN+エミッタ領域4を含む
P型ベース領域3上の絶縁膜5を部分的に除去した後、
ポリシリコンゲート電極6及びN+エミッタ領域4を含
むP型ベース領域3の露出部にアルミニウムなどの金属
を接続して金属ゲート電極8及び金属エミッタ電極7を
形成する。この後、P型コレクタ領域1に金属コレクタ
電極9を形成して、図13及び図14に示したIGBT
が得られる。
製造方法について説明する。まず、厚さ約150μm、
不純物濃度約1020cm-3のP型シリコン半導体基板1
は、P型コレクタ領域として用いられる。この半導体基
板1に半導体層2を気相成長させ、これをN−ベース領
域とする。図14の場合では、N+バッファ領域になる
半導体層10を気相成長させてから前記半導体層2を形
成する。この様にして、P−N−(又はP−N−N−)
ウエハを形成する。次ぎに、N−ベース領域2の表面に
SiO2 などの絶縁膜5を形成し、更に、この上にポリ
シリコンゲート電極6を形成する。次ぎに、ポリシリコ
ンゲート電極6と絶縁膜5を部分的に開孔し、ポリシリ
コン電極6をマスクとしてP型ベース領域3を形成し、
さらに、P型ベース領域3内に2つのN+エミッタ領域
4を形成する。次ぎに、ポリシリコンゲート電極6及び
P型ベース領域3上に再度絶縁膜5を形成し、さらにポ
リシリコンゲート電極6及びN+エミッタ領域4を含む
P型ベース領域3上の絶縁膜5を部分的に除去した後、
ポリシリコンゲート電極6及びN+エミッタ領域4を含
むP型ベース領域3の露出部にアルミニウムなどの金属
を接続して金属ゲート電極8及び金属エミッタ電極7を
形成する。この後、P型コレクタ領域1に金属コレクタ
電極9を形成して、図13及び図14に示したIGBT
が得られる。
【0004】次にIGBTの動作原理について説明す
る。IGBTのターンオンは、金属エミッタ電極7が接
地され、金属コレクタ電極9に正電圧が印加された状態
で金属ゲート電極8に金属エミッタ電極7に対して正電
圧を印加することにより実現される。金属ゲート電極8
に正電圧が印加されると、MOSFET同様P型ベース
領域3表面に反転チャネルが形成されN+エミッタ領域
4から反転チャネルを通してN−ベース領域2内に電子
が流入する。これに対し、P型コレクタ領域1から内に
ホールの注入が起こり、P型コレクタ領域1とN−ベー
ス領域2またはN型バッファ領域20(図14の場合)
のPN接合は順バイアス状態となり、N−ベース領域2
が伝導度変調を起こし、素子を導通状態に導く。IGB
Tのオン状態は、以上のように高抵抗であるN−ベース
領域2が伝導度変調により、その抵抗成分が極めて小さ
くなるため、N−ベース領域2の濃度が低く、厚い高耐
圧素子であってもオン抵抗の極めて小さい特性が得られ
る。
る。IGBTのターンオンは、金属エミッタ電極7が接
地され、金属コレクタ電極9に正電圧が印加された状態
で金属ゲート電極8に金属エミッタ電極7に対して正電
圧を印加することにより実現される。金属ゲート電極8
に正電圧が印加されると、MOSFET同様P型ベース
領域3表面に反転チャネルが形成されN+エミッタ領域
4から反転チャネルを通してN−ベース領域2内に電子
が流入する。これに対し、P型コレクタ領域1から内に
ホールの注入が起こり、P型コレクタ領域1とN−ベー
ス領域2またはN型バッファ領域20(図14の場合)
のPN接合は順バイアス状態となり、N−ベース領域2
が伝導度変調を起こし、素子を導通状態に導く。IGB
Tのオン状態は、以上のように高抵抗であるN−ベース
領域2が伝導度変調により、その抵抗成分が極めて小さ
くなるため、N−ベース領域2の濃度が低く、厚い高耐
圧素子であってもオン抵抗の極めて小さい特性が得られ
る。
【0005】一方、IGBTのターンオフは、金属ゲー
ト電極8に金属エミッタ電極7に対して負電圧を印加す
ることにより実現される。金属ゲート電極8に負電圧が
印加されると、反転チャネルは消滅し、N+エミッタ領
域4からの電子の流入は止まる。しかし、N−ベース領
域2内には依然として電子が存在する。N−ベース領域
2内に蓄積したホールの大部分はP型ベース領域3を通
り、エミッタ電極7へ流入するが一部は、N−ベース領
域2内に存在する電子と再結合して消滅する。N−ベー
ス領域2内に蓄積したホールがすべて消滅した時点で素
子は阻止状態となり、ターンオフが完了する。
ト電極8に金属エミッタ電極7に対して負電圧を印加す
ることにより実現される。金属ゲート電極8に負電圧が
印加されると、反転チャネルは消滅し、N+エミッタ領
域4からの電子の流入は止まる。しかし、N−ベース領
域2内には依然として電子が存在する。N−ベース領域
2内に蓄積したホールの大部分はP型ベース領域3を通
り、エミッタ電極7へ流入するが一部は、N−ベース領
域2内に存在する電子と再結合して消滅する。N−ベー
ス領域2内に蓄積したホールがすべて消滅した時点で素
子は阻止状態となり、ターンオフが完了する。
【0006】
【発明が解決しようとする課題】高耐圧のIGBTは、
極めて低いオン抵抗を示す優れた素子であるが、少数キ
ャリア素子であるため、ターンオフ時間が長いという欠
点がある。コレクタ領域からN−ベース領域に注入した
少数キャリア(ホール)の一部は、過剰少数キャリアと
してN−ベ−ス領域中に蓄積されてしまう。したがっ
て、このIGBTをオフするためにゲート電圧を零にし
てチャネルを閉じて電子の流れを止めても、蓄積された
少数キャリアが排出されるまでオフ状態にはならない。
更に、このオフ時にN−ベース領域に存在する電子がコ
レクタ領域を通過する際にコレクタ領域から新たなホー
ルの注入を誘起し、結果的にターンオフ時間が長くな
る。そのためIGBTでは通常のMOSFETと比較し
て約10倍の電流を流すことができるが、ターンオフ時
間も10倍以上長くなる欠点を持っている。この様なI
GBTを、例えば、インバータなどのスイッチングへ適
用する場合、前述のようにターンオフ時間が長いため、
スイッチング周波数を高くすることが出来ず、その応用
範囲が限られる。
極めて低いオン抵抗を示す優れた素子であるが、少数キ
ャリア素子であるため、ターンオフ時間が長いという欠
点がある。コレクタ領域からN−ベース領域に注入した
少数キャリア(ホール)の一部は、過剰少数キャリアと
してN−ベ−ス領域中に蓄積されてしまう。したがっ
て、このIGBTをオフするためにゲート電圧を零にし
てチャネルを閉じて電子の流れを止めても、蓄積された
少数キャリアが排出されるまでオフ状態にはならない。
更に、このオフ時にN−ベース領域に存在する電子がコ
レクタ領域を通過する際にコレクタ領域から新たなホー
ルの注入を誘起し、結果的にターンオフ時間が長くな
る。そのためIGBTでは通常のMOSFETと比較し
て約10倍の電流を流すことができるが、ターンオフ時
間も10倍以上長くなる欠点を持っている。この様なI
GBTを、例えば、インバータなどのスイッチングへ適
用する場合、前述のようにターンオフ時間が長いため、
スイッチング周波数を高くすることが出来ず、その応用
範囲が限られる。
【0007】IGBTのターンオフ時間を改善する方法
として、従来一般的にはキャリアライフタイムを短くす
る方法がとられている。具体的にはAu、Ptなどの重
金属拡散法もしくは中性子線、ガンマ線、電子線などの
放射線照射によりキャリアライフタイムを短くすること
が行われている。しかし、この方法ではターンオフ時間
は改善されるが、同時にN−ベース領域の伝導変調の度
合いも低下してしまうため、IGBTの最大利点である
抵抗特性が悪化する。また、別の方法としてP型コレク
タ領域からのホールの注入を抑えるため、P型コレクタ
領域の不純物濃度を下げか、もしくは、N型バッファ領
域の不純物濃度を上げるなどの方法もある。しかし、P
型コレクタ領域の不純物濃度を下げると、金属コレクタ
電極との接合抵抗が大きくなり、ばらつきも大きくなる
ため、この接合が素子のオン抵抗を悪化させる。また、
N型バッファ領域の濃度を上げることについては、現在
の気相成長法では制御性が低く安定して製造できない。
また、IGBT製造工程での熱履歴によりN型バッファ
領域の不純物がN−ベース領域内に拡散し、最終的には
N型バッファ領域20の濃度が下がり、厚みも厚くなっ
てしまい、期待される効果が得られない。
として、従来一般的にはキャリアライフタイムを短くす
る方法がとられている。具体的にはAu、Ptなどの重
金属拡散法もしくは中性子線、ガンマ線、電子線などの
放射線照射によりキャリアライフタイムを短くすること
が行われている。しかし、この方法ではターンオフ時間
は改善されるが、同時にN−ベース領域の伝導変調の度
合いも低下してしまうため、IGBTの最大利点である
抵抗特性が悪化する。また、別の方法としてP型コレク
タ領域からのホールの注入を抑えるため、P型コレクタ
領域の不純物濃度を下げか、もしくは、N型バッファ領
域の不純物濃度を上げるなどの方法もある。しかし、P
型コレクタ領域の不純物濃度を下げると、金属コレクタ
電極との接合抵抗が大きくなり、ばらつきも大きくなる
ため、この接合が素子のオン抵抗を悪化させる。また、
N型バッファ領域の濃度を上げることについては、現在
の気相成長法では制御性が低く安定して製造できない。
また、IGBT製造工程での熱履歴によりN型バッファ
領域の不純物がN−ベース領域内に拡散し、最終的には
N型バッファ領域20の濃度が下がり、厚みも厚くなっ
てしまい、期待される効果が得られない。
【0008】更に、1200V以上の高耐圧になると、
5×1013atm/cm3 以下の非常に低濃度で100
μm以上の厚いN−ベース領域が必要となり、このよう
な厚い気相成長を形成することは、現状の気相成長法で
は安定的に製造することは困難である。また、低濃度の
N−半導体基板の一方の主面に二重拡散型DMOS構造
を形成して、もう一方の主面にP型コレクタ領域1をイ
オン注入で形成する図15に示すような構造が特開平2
−7569号公報に開示されている。しかし、このよう
な構造ではP型コレクタ領域1のトータル不純物量が1
012〜1014cm-2程度と低いため、金属コレクタ電極
9とオーミックコンタクトを取るためには接合を0.1
μmと浅くしなければならなくなり、金属コレクタ電極
がP+コレクタ領域1をつき抜け、P+コレクタ領域1
とN−ベース領域2がショートしてしまうことが懸念さ
れるため安定的には製造できない。また、接合を3μm
程度と深くした場合は、P+コレクタ領域1の表面濃度
が5×1015〜1×1016atm/cm3 程度と非常に
低くなってしまい、金属コレクタ電極9とオーミックコ
ンタクトを取るのが困難となり、その結果オン電圧が悪
化する。
5×1013atm/cm3 以下の非常に低濃度で100
μm以上の厚いN−ベース領域が必要となり、このよう
な厚い気相成長を形成することは、現状の気相成長法で
は安定的に製造することは困難である。また、低濃度の
N−半導体基板の一方の主面に二重拡散型DMOS構造
を形成して、もう一方の主面にP型コレクタ領域1をイ
オン注入で形成する図15に示すような構造が特開平2
−7569号公報に開示されている。しかし、このよう
な構造ではP型コレクタ領域1のトータル不純物量が1
012〜1014cm-2程度と低いため、金属コレクタ電極
9とオーミックコンタクトを取るためには接合を0.1
μmと浅くしなければならなくなり、金属コレクタ電極
がP+コレクタ領域1をつき抜け、P+コレクタ領域1
とN−ベース領域2がショートしてしまうことが懸念さ
れるため安定的には製造できない。また、接合を3μm
程度と深くした場合は、P+コレクタ領域1の表面濃度
が5×1015〜1×1016atm/cm3 程度と非常に
低くなってしまい、金属コレクタ電極9とオーミックコ
ンタクトを取るのが困難となり、その結果オン電圧が悪
化する。
【0009】また、図16に示すように、P型コレクタ
領域1を部分的に設け、金属コレクタ電極9をPコレク
タ領域1とN−ベース領域2がショートするように形成
したコレクタショート型IGBTが存在するが、この構
造の場合、ショート部に形成されるシャント抵抗を主電
流が流れるため、これによって生じる電圧降下分だけオ
ン抵抗が悪化する。本発明は、この様な事情によりなさ
れたものであり、新規構造によりオン電圧とターンオフ
タイムのトレードオフを改善した半導体装置(IGB
T)を提供することを目的とする。
領域1を部分的に設け、金属コレクタ電極9をPコレク
タ領域1とN−ベース領域2がショートするように形成
したコレクタショート型IGBTが存在するが、この構
造の場合、ショート部に形成されるシャント抵抗を主電
流が流れるため、これによって生じる電圧降下分だけオ
ン抵抗が悪化する。本発明は、この様な事情によりなさ
れたものであり、新規構造によりオン電圧とターンオフ
タイムのトレードオフを改善した半導体装置(IGB
T)を提供することを目的とする。
【0010】
【課題を解決するための手段】本発明は、IGBTのコ
レクタ領域が半導体基板の所定の主面に部分的に形成さ
れ、かつ、コレクタ電極は、前記半導体基板とは前記コ
レクタ領域とのみ電気的に接続していることを特徴とし
ている。即ち、本発明の半導体装置は、半導体基板と、
前記半導体基板に形成され、前記半導体基板の第1の主
面に露出している第1導電型ベース領域と、前記第1導
電型ベース領域内に形成され、前記半導体基板の第1の
主面に露出している第2導電型ベース領域と、前記第2
導電型ベース領域内に形成され、前記半導体基板の第1
の主面に露出している第1導電型エミッタ領域と、前記
第1の主面上に前記エミッタ領域と前記第1導電型ベー
ス領域に跨がり、前記第2導電型ベース領域に形成され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲ
ート電極と、前記第1の主面上の前記エミッタ領域及び
前記第2導電型ベース領域とに跨がって形成され、この
エミッタ領域と第2導電型ベース領域とを短絡するエミ
ッタ電極と、前記半導体基板の前記第2の主面上に部分
的に形成された第2導電型コレクタ領域と、前記半導体
基板とは前記第2導電型コレクタ領域とのみ電気的に接
続しているコレクタ電極とを備えていることを特徴とし
ている。前記第2導電型コレクタ領域を除いた前記第2
の主面上又は、前記第2導電型コレクタ領域を部分的に
含む前記第2の主面上に絶縁膜を形成し、前記コレクタ
電極はこの絶縁膜上に延在していてもよい。前記第2導
電型コレクタ領域は、前記ゲート電極真下又は第1導電
型エミッタ領域真下あるいは前記ゲート電極及び第1導
電型エミッタ領域の真下に配置しても良い。
レクタ領域が半導体基板の所定の主面に部分的に形成さ
れ、かつ、コレクタ電極は、前記半導体基板とは前記コ
レクタ領域とのみ電気的に接続していることを特徴とし
ている。即ち、本発明の半導体装置は、半導体基板と、
前記半導体基板に形成され、前記半導体基板の第1の主
面に露出している第1導電型ベース領域と、前記第1導
電型ベース領域内に形成され、前記半導体基板の第1の
主面に露出している第2導電型ベース領域と、前記第2
導電型ベース領域内に形成され、前記半導体基板の第1
の主面に露出している第1導電型エミッタ領域と、前記
第1の主面上に前記エミッタ領域と前記第1導電型ベー
ス領域に跨がり、前記第2導電型ベース領域に形成され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲ
ート電極と、前記第1の主面上の前記エミッタ領域及び
前記第2導電型ベース領域とに跨がって形成され、この
エミッタ領域と第2導電型ベース領域とを短絡するエミ
ッタ電極と、前記半導体基板の前記第2の主面上に部分
的に形成された第2導電型コレクタ領域と、前記半導体
基板とは前記第2導電型コレクタ領域とのみ電気的に接
続しているコレクタ電極とを備えていることを特徴とし
ている。前記第2導電型コレクタ領域を除いた前記第2
の主面上又は、前記第2導電型コレクタ領域を部分的に
含む前記第2の主面上に絶縁膜を形成し、前記コレクタ
電極はこの絶縁膜上に延在していてもよい。前記第2導
電型コレクタ領域は、前記ゲート電極真下又は第1導電
型エミッタ領域真下あるいは前記ゲート電極及び第1導
電型エミッタ領域の真下に配置しても良い。
【0011】
【作用】P型コレクタ領域の接合深さは、熱処理条件に
より決定されるが、その表面濃度は、トータル不純物量
及び接合深さを一定にした時、P型コレクタ領域の面積
により決定され、その面積を小さくするほど高くするこ
とができる。従って、コレクタ領域のトータル不純物量
が低い場合でも、P型コレクタ領域の接合深さを深く、
かつ、表面濃度を高くできるので、コレクタ電極がコレ
クタ領域を突き抜けてコレクタ電極がN−ベース領域と
ショートする可能性は無くなると同時にコレクタ領域と
コレクタ電極の接合が安定となる。
より決定されるが、その表面濃度は、トータル不純物量
及び接合深さを一定にした時、P型コレクタ領域の面積
により決定され、その面積を小さくするほど高くするこ
とができる。従って、コレクタ領域のトータル不純物量
が低い場合でも、P型コレクタ領域の接合深さを深く、
かつ、表面濃度を高くできるので、コレクタ電極がコレ
クタ領域を突き抜けてコレクタ電極がN−ベース領域と
ショートする可能性は無くなると同時にコレクタ領域と
コレクタ電極の接合が安定となる。
【0012】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図1及び図2を参照して本発明の第1の実
施例を説明する。図1は、本発明の半導体装置の斜視
図、図2は、図1の絶縁膜5及びポリシリコンゲート6
等を省略した半導体基板2の第1の主面を示す平面図で
ある。この実施例では、Nチャネル型トランジスタを用
いて説明しているが、本発明は、チャネル型に関係な
く、Pチャネル型トランジスタに適用することも可能で
ある。図示のように低不純物濃度の高抵抗N−ベース領
域2となる、例えば、N型シリコン半導体基板が用意さ
れ、その第2の主面にP型コレクタ領域1が形成されて
いる。N−ベース領域2の表面、すなわち、シリコン半
導体基板の第1の主面にその表面が露出するようにP型
ベース領域3が形成されている。更に、P型ベース領域
3中にその表面が露出するようにN+エミッタ領域4が
形成されている。そして、P型ベース領域3の表面に
は、SiO2 などの薄いゲート絶縁膜5を介してポリシ
リコンゲート6が設けられている。このゲート6はP型
ベース領域3を跨ぎ、N−ベース領域2からN+エミッ
タ領域4に領域に達するように配置されている。
する。まず、図1及び図2を参照して本発明の第1の実
施例を説明する。図1は、本発明の半導体装置の斜視
図、図2は、図1の絶縁膜5及びポリシリコンゲート6
等を省略した半導体基板2の第1の主面を示す平面図で
ある。この実施例では、Nチャネル型トランジスタを用
いて説明しているが、本発明は、チャネル型に関係な
く、Pチャネル型トランジスタに適用することも可能で
ある。図示のように低不純物濃度の高抵抗N−ベース領
域2となる、例えば、N型シリコン半導体基板が用意さ
れ、その第2の主面にP型コレクタ領域1が形成されて
いる。N−ベース領域2の表面、すなわち、シリコン半
導体基板の第1の主面にその表面が露出するようにP型
ベース領域3が形成されている。更に、P型ベース領域
3中にその表面が露出するようにN+エミッタ領域4が
形成されている。そして、P型ベース領域3の表面に
は、SiO2 などの薄いゲート絶縁膜5を介してポリシ
リコンゲート6が設けられている。このゲート6はP型
ベース領域3を跨ぎ、N−ベース領域2からN+エミッ
タ領域4に領域に達するように配置されている。
【0013】N+エミッタ領域4とP型ベース領域3と
を表面で短絡するようにAlなどの金属エミッタ電極7
が設けられ、ポリシリコンゲート6に接続してAlなど
の金属ゲート電極8、P型コレクタ領域1に接続してA
lなどの金属コレクタ電極9がそれぞれ設けられてい
る。本発明は、P型コレクタ領域1が、半導体基板2の
第2の主面の全面に形成されているのではなく、部分的
に形成されていることに特徴がある。この実施例では、
P型コレクタ領域1は、ゲート6の真下に沿って配置さ
れている。そして、コレクタ電極9は、半導体基板2と
は、そのP型コレクタ領域1とのみ電気的に接続してい
る。したがって、コレクタ電極9は、前記第2の主面全
面に形成するので、他の領域との接触を防ぐために、P
型コレクタ領域1以外の領域は、絶縁膜10で被覆され
ている。コレクタ電極9は、絶縁膜10及びP型コレク
タ領域1を被覆し、この絶縁膜10は、P型コレクタ領
域1を部分的に覆うように延在しても良い。絶縁膜10
の厚みは、その耐圧を考慮して、0.1〜2μm程度で
あり、その材料は、この実施例ではSiO2 を用いてい
る。しかし、本発明においては、この材料に限らず、S
iO2 以外にもSi3N4 、SiO2 /Si3 N4 、S
i3 N4 /SiO2 、SiO2 /Si3 N4 /Si
O2 、Si3 N4 /SiO2 /Si3 N4 などを用いる
ことができる。
を表面で短絡するようにAlなどの金属エミッタ電極7
が設けられ、ポリシリコンゲート6に接続してAlなど
の金属ゲート電極8、P型コレクタ領域1に接続してA
lなどの金属コレクタ電極9がそれぞれ設けられてい
る。本発明は、P型コレクタ領域1が、半導体基板2の
第2の主面の全面に形成されているのではなく、部分的
に形成されていることに特徴がある。この実施例では、
P型コレクタ領域1は、ゲート6の真下に沿って配置さ
れている。そして、コレクタ電極9は、半導体基板2と
は、そのP型コレクタ領域1とのみ電気的に接続してい
る。したがって、コレクタ電極9は、前記第2の主面全
面に形成するので、他の領域との接触を防ぐために、P
型コレクタ領域1以外の領域は、絶縁膜10で被覆され
ている。コレクタ電極9は、絶縁膜10及びP型コレク
タ領域1を被覆し、この絶縁膜10は、P型コレクタ領
域1を部分的に覆うように延在しても良い。絶縁膜10
の厚みは、その耐圧を考慮して、0.1〜2μm程度で
あり、その材料は、この実施例ではSiO2 を用いてい
る。しかし、本発明においては、この材料に限らず、S
iO2 以外にもSi3N4 、SiO2 /Si3 N4 、S
i3 N4 /SiO2 、SiO2 /Si3 N4 /Si
O2 、Si3 N4 /SiO2 /Si3 N4 などを用いる
ことができる。
【0014】次に、この実施例の半導体装置の製造方法
を説明する。まずリンなどの不純物をドーピングした低
不純物濃度で比抵抗20Ωcm以上の厚さ250μm程
度のN型シリコン半導体基板2(N−ベース領域)を用
意し、このN−ベース領域2の表面を加熱酸化してゲ−
ト絶縁膜5を100nm程度形成し、その上に500n
mのポリシリコンゲート6を形成する。この後ポリシリ
コンゲート6を開孔してポリシリコンゲート6をマスク
としてボロンを深さ8μm程度拡散してP型ベース領域
3を形成する。次にポリシリコンゲート6による窓の中
にエミッタ領域4形成用の開孔を持つ酸化膜(図示せ
ず)を形成し、この酸化膜をポリシリコンゲート6をマ
スクとしてドーズ量5×1015cm-2のAsイオンの注
入を行い、熱処理としてN+ソース領域4をP型ベース
領域3内に形成する。次に、半導体基板2の第1及び第
2の主面の全面にCVD(Chemical Vapor Deposition
)法により絶縁膜5、10を1500nm程度形成す
る。その後、N−ベース領域2の表面の絶縁膜10を部
分的に除去してからこの開孔部よりドーズ量1×1012
cm-2〜1×1014cm-2のボロンのイオン注入を行
う。その後熱処理してP型コレクタ領域1を表面からの
深さが3〜10μm程度になるように形成する。
を説明する。まずリンなどの不純物をドーピングした低
不純物濃度で比抵抗20Ωcm以上の厚さ250μm程
度のN型シリコン半導体基板2(N−ベース領域)を用
意し、このN−ベース領域2の表面を加熱酸化してゲ−
ト絶縁膜5を100nm程度形成し、その上に500n
mのポリシリコンゲート6を形成する。この後ポリシリ
コンゲート6を開孔してポリシリコンゲート6をマスク
としてボロンを深さ8μm程度拡散してP型ベース領域
3を形成する。次にポリシリコンゲート6による窓の中
にエミッタ領域4形成用の開孔を持つ酸化膜(図示せ
ず)を形成し、この酸化膜をポリシリコンゲート6をマ
スクとしてドーズ量5×1015cm-2のAsイオンの注
入を行い、熱処理としてN+ソース領域4をP型ベース
領域3内に形成する。次に、半導体基板2の第1及び第
2の主面の全面にCVD(Chemical Vapor Deposition
)法により絶縁膜5、10を1500nm程度形成す
る。その後、N−ベース領域2の表面の絶縁膜10を部
分的に除去してからこの開孔部よりドーズ量1×1012
cm-2〜1×1014cm-2のボロンのイオン注入を行
う。その後熱処理してP型コレクタ領域1を表面からの
深さが3〜10μm程度になるように形成する。
【0015】次に、第1及び第2の主面の絶縁膜5、1
0を選択的に除去し、第1の主面には、Al等の金属を
全面に形成した後パターニングし、金属エミッタ電極7
および金属ゲート電極8を形成する。第2の主面には、
AlまたはAu等の金属を堆積させて金属コレクタ電極
9を形成し、図1に示す半導体装置が完成する。この実
施例の半導体装置では、第2の主面に形成されたP型コ
レクタ領域1を部分的に形成し、且つP型コレクタ領域
1のみに金属コレクタ電極9をコンタクトさせることで
P型コレクタ領域1のトータル不純物量が1012〜10
14cm-2程度と低い場合でも、P型コレクタ領域1の接
合深さを深く、且つ、表面濃度を高くすることができる
ので、図15に示した従来構造のように金属コレクタ電
極9がP型コレクタ領域1をつき抜けてP型コレクタ領
域1とN−ベース領域2がショートする可能性は全くな
くなり、同時にP型コレクタ領域1と金属コレクタ電極
9との接合が安定的になり、オン電圧の改善、製造の安
定化が図れる。ところで、本発明の半導体装置におい
て、P型コレクタ領域1の接合深さは、熱処理条件によ
り決定されるが、表面温度はトータル不純物量、接合深
さを一定にした時、P型コレクタ領域1の面積により決
定され、その面積を小さくするほど表面濃度を高くする
ことができる。
0を選択的に除去し、第1の主面には、Al等の金属を
全面に形成した後パターニングし、金属エミッタ電極7
および金属ゲート電極8を形成する。第2の主面には、
AlまたはAu等の金属を堆積させて金属コレクタ電極
9を形成し、図1に示す半導体装置が完成する。この実
施例の半導体装置では、第2の主面に形成されたP型コ
レクタ領域1を部分的に形成し、且つP型コレクタ領域
1のみに金属コレクタ電極9をコンタクトさせることで
P型コレクタ領域1のトータル不純物量が1012〜10
14cm-2程度と低い場合でも、P型コレクタ領域1の接
合深さを深く、且つ、表面濃度を高くすることができる
ので、図15に示した従来構造のように金属コレクタ電
極9がP型コレクタ領域1をつき抜けてP型コレクタ領
域1とN−ベース領域2がショートする可能性は全くな
くなり、同時にP型コレクタ領域1と金属コレクタ電極
9との接合が安定的になり、オン電圧の改善、製造の安
定化が図れる。ところで、本発明の半導体装置におい
て、P型コレクタ領域1の接合深さは、熱処理条件によ
り決定されるが、表面温度はトータル不純物量、接合深
さを一定にした時、P型コレクタ領域1の面積により決
定され、その面積を小さくするほど表面濃度を高くする
ことができる。
【0016】しかし、極端に面積を小さくすると金属コ
レクタ電極9とのコンタクト面積も小さくなるので、コ
ンタクト抵抗が上昇しオン電圧に悪影響を及ぼす。その
結果そのコンタクト面積が、図2に示す単位セルDのセ
ル面積の1/25以下になるようにP型コレクタ領域の
面積を縮小することは好ましくない。また、本発明の半
導体装置では、P型コレクタ領域1のトータル不純物量
が1012cm-2未満の極めて低い場合でも、N−ベース
領域2のキャリアライフタイムが長いままであってもP
型コレクタ領域1からのホールの注入量は、極めて少な
く抑えられ、非常に高速なターンオフ特性を得ることが
可能である。また、N−ベース領域2のキャリアライフ
タイムが長く、再結合中心が少ないため、P型コレクタ
領域1から注入されたホールは、効率良く伝導度変調に
寄与し、オン電圧も低くなり、オン電圧とターンオフ特
性のトレードオフを大幅改善できる。
レクタ電極9とのコンタクト面積も小さくなるので、コ
ンタクト抵抗が上昇しオン電圧に悪影響を及ぼす。その
結果そのコンタクト面積が、図2に示す単位セルDのセ
ル面積の1/25以下になるようにP型コレクタ領域の
面積を縮小することは好ましくない。また、本発明の半
導体装置では、P型コレクタ領域1のトータル不純物量
が1012cm-2未満の極めて低い場合でも、N−ベース
領域2のキャリアライフタイムが長いままであってもP
型コレクタ領域1からのホールの注入量は、極めて少な
く抑えられ、非常に高速なターンオフ特性を得ることが
可能である。また、N−ベース領域2のキャリアライフ
タイムが長く、再結合中心が少ないため、P型コレクタ
領域1から注入されたホールは、効率良く伝導度変調に
寄与し、オン電圧も低くなり、オン電圧とターンオフ特
性のトレードオフを大幅改善できる。
【0017】次ぎに、図3乃至図7を参照して第2の実
施例を示す。これらの図は、いずれも半導体装置(IG
BT)の斜視図であり、図に示すように、P型コレクタ
領域以外は、前の図1と同じ構造である。図1では、P
型コレクタ領域1は、P型ベース領域3と平行に形成さ
れ、そして、ストライプ状に配置されたポリシリコンゲ
ート6の真下に沿って形成されているのでMOS特性が
良くなる。図3では、P型コレクタ領域1は、P型ベー
ス領域3と平行に、このP型ベース領域3の真下に沿っ
て形成されている。したがって、このコレクタ領域は、
IGBTの1セル領域にストライプ状に2つ配置され
る。この様な構成により、PNP構造が垂直に形成され
ることにより、バイポーラ特性が向上する。図4では、
P型コレクタ領域1は、ストライプ状に形成されるが、
その方向はポリシリコンゲート5やP型ベース領域3と
は直角に交差している。そのため、P型コレクタ領域1
は、ポリシリコンゲート6及びP型ベース領域3の真下
に形成されている。したがって、MOS特性とバイポー
ラ特性が向上する。図6も、P型コレクタ領域1は、P
型ベース領域3と平行に、このP型ベース領域3の真下
及びポリシリコンゲート6の真下に沿って形成されてい
る。したがって、このコレクタ領域は、IGBTの1セ
ル領域にストライプ状に3つ配置される。
施例を示す。これらの図は、いずれも半導体装置(IG
BT)の斜視図であり、図に示すように、P型コレクタ
領域以外は、前の図1と同じ構造である。図1では、P
型コレクタ領域1は、P型ベース領域3と平行に形成さ
れ、そして、ストライプ状に配置されたポリシリコンゲ
ート6の真下に沿って形成されているのでMOS特性が
良くなる。図3では、P型コレクタ領域1は、P型ベー
ス領域3と平行に、このP型ベース領域3の真下に沿っ
て形成されている。したがって、このコレクタ領域は、
IGBTの1セル領域にストライプ状に2つ配置され
る。この様な構成により、PNP構造が垂直に形成され
ることにより、バイポーラ特性が向上する。図4では、
P型コレクタ領域1は、ストライプ状に形成されるが、
その方向はポリシリコンゲート5やP型ベース領域3と
は直角に交差している。そのため、P型コレクタ領域1
は、ポリシリコンゲート6及びP型ベース領域3の真下
に形成されている。したがって、MOS特性とバイポー
ラ特性が向上する。図6も、P型コレクタ領域1は、P
型ベース領域3と平行に、このP型ベース領域3の真下
及びポリシリコンゲート6の真下に沿って形成されてい
る。したがって、このコレクタ領域は、IGBTの1セ
ル領域にストライプ状に3つ配置される。
【0018】この様な構成により、MOS特性とバイポ
ーラ特性が向上する。図5のIGBTのP型コレクタ領
域は、図1と同じ様に配置されているが、図1のコレク
タ領域より短くなっている。コレクタ領域の表面濃度
は、トータル不純物量、接合深さを一定にしたとき、コ
レクタ領域の面積により決められるので、この面積を小
さくして表面濃度を高くできる。しかし、前述のよう
に、コレクタ電極とコレクタ領域のコンタクト面積は、
コレクタ電極のオーミック性及び半導体装置の量産性を
考慮して単位セルの面積の約1/25より小さくしない
ようにする必要がある。図7は、図4と同じ様にP型コ
レクタ領域1は、ストライプ状に形成され、その方向
は、ポリシリコンゲート5やP型ベース領域3とは約4
5度異なっている。そのため、P型コレクタ領域1は、
ポリシリコンゲート6及びP型ベース領域3の真下に形
成されるのでMOS特性とバイポーラ特性が向上する。
この実施例のいずれの例をとっても図1のIGBTと同
等の効果が得られる。P型コレクタ領域1のトータル不
純物量と面積、コレクタ電極9とのコンタクト面積が同
じであればどの様な場合でも素子特性に大きな差は現れ
ない。
ーラ特性が向上する。図5のIGBTのP型コレクタ領
域は、図1と同じ様に配置されているが、図1のコレク
タ領域より短くなっている。コレクタ領域の表面濃度
は、トータル不純物量、接合深さを一定にしたとき、コ
レクタ領域の面積により決められるので、この面積を小
さくして表面濃度を高くできる。しかし、前述のよう
に、コレクタ電極とコレクタ領域のコンタクト面積は、
コレクタ電極のオーミック性及び半導体装置の量産性を
考慮して単位セルの面積の約1/25より小さくしない
ようにする必要がある。図7は、図4と同じ様にP型コ
レクタ領域1は、ストライプ状に形成され、その方向
は、ポリシリコンゲート5やP型ベース領域3とは約4
5度異なっている。そのため、P型コレクタ領域1は、
ポリシリコンゲート6及びP型ベース領域3の真下に形
成されるのでMOS特性とバイポーラ特性が向上する。
この実施例のいずれの例をとっても図1のIGBTと同
等の効果が得られる。P型コレクタ領域1のトータル不
純物量と面積、コレクタ電極9とのコンタクト面積が同
じであればどの様な場合でも素子特性に大きな差は現れ
ない。
【0019】なお、図1乃至図7にはIGBTにおける
上部のMOSFET領域がストライプ構造の場合につい
て記述したが、MOSFET領域がメッシュ構造の場合
でも当然適用可能である。図8は、図1のIGBTのP
型コレクタ領域とP型ベース領域との位置関係を明確に
示すための半導体基板の第1の主面の平面図である。P
型ベース領域3は、ほぼ等間隔にストライプ状に半導体
基板2内に複数個配列している。P型コレクタ領域1は
同様にストライプ状に隣接する2つのP型コレクタ領域
3間の真下に形成されている。このIGBTのポリシリ
コンゲートは、図示はしないが、前記P型コレクタ領域
1の真上に形成され、2つのP型ベース領域3を跨ぐよ
うに半導体基板2の第1の主面に形成されている。図9
乃至図11は、図3乃至図7以外のP型ベース/P型コ
レクタ構造について示している。図9は、P型コレクタ
領域1がほぼ正方形であり、図8と同じストライプ状に
並列に配置されたP型ベース領域3間の真下にほぼ等間
隔に形成されている。ポリシリコンゲートは、P型コレ
クタ領域1とは、形状がことなり、連続的に繋がってい
て、P型コレクタ領域1の真上にP型ベース領域3を跨
ぐように前記第1の主面に形成されている。図10は、
P型ベース領域3がほぼ正方形であり、前記第1の主面
にマトリックス状に配列されている。
上部のMOSFET領域がストライプ構造の場合につい
て記述したが、MOSFET領域がメッシュ構造の場合
でも当然適用可能である。図8は、図1のIGBTのP
型コレクタ領域とP型ベース領域との位置関係を明確に
示すための半導体基板の第1の主面の平面図である。P
型ベース領域3は、ほぼ等間隔にストライプ状に半導体
基板2内に複数個配列している。P型コレクタ領域1は
同様にストライプ状に隣接する2つのP型コレクタ領域
3間の真下に形成されている。このIGBTのポリシリ
コンゲートは、図示はしないが、前記P型コレクタ領域
1の真上に形成され、2つのP型ベース領域3を跨ぐよ
うに半導体基板2の第1の主面に形成されている。図9
乃至図11は、図3乃至図7以外のP型ベース/P型コ
レクタ構造について示している。図9は、P型コレクタ
領域1がほぼ正方形であり、図8と同じストライプ状に
並列に配置されたP型ベース領域3間の真下にほぼ等間
隔に形成されている。ポリシリコンゲートは、P型コレ
クタ領域1とは、形状がことなり、連続的に繋がってい
て、P型コレクタ領域1の真上にP型ベース領域3を跨
ぐように前記第1の主面に形成されている。図10は、
P型ベース領域3がほぼ正方形であり、前記第1の主面
にマトリックス状に配列されている。
【0020】P型コレクタ領域1は、そのP型ベース領
域3間の真下に形成されている。図では、4つのP型ベ
ース領域3が示されており、4つのP型コレクタ領域1
が配置されている。ポリシリコンゲートは、このP型ベ
ース領域3間に連続して形成され、格子状になってい
る。図11は、P型ベース領域3を前図と同じ形状にし
ているが、P型コレクタ領域1は、前図とは異なり、P
型ベース領域間の各P型コレクタ領域は連続して形成さ
れている。したがって、このコレクタ領域は格子状に形
成されている。ポリシリコンゲートは前図と同じ構造で
ある。この様に、P型コレクタ領域1の形状については
格別の限定はない。
域3間の真下に形成されている。図では、4つのP型ベ
ース領域3が示されており、4つのP型コレクタ領域1
が配置されている。ポリシリコンゲートは、このP型ベ
ース領域3間に連続して形成され、格子状になってい
る。図11は、P型ベース領域3を前図と同じ形状にし
ているが、P型コレクタ領域1は、前図とは異なり、P
型ベース領域間の各P型コレクタ領域は連続して形成さ
れている。したがって、このコレクタ領域は格子状に形
成されている。ポリシリコンゲートは前図と同じ構造で
ある。この様に、P型コレクタ領域1の形状については
格別の限定はない。
【0021】次ぎに、図12を参照して本発明の半導体
装置(IGBT)の特性について説明する。図は、この
IGBTのターンオフタイムのコレクタ領域のトータル
不純物量依存性を説明する特性図である。縦軸は、ター
ンオフタイム(μs)を表わし、横軸は、IGBTのコ
レクタ領域の面積1cm2 当たりのトータル不純物量Q
D を表わす。この特性図に示される曲線は、コレクタ領
域が半導体基板の第2の主面全面に形成され、しかもそ
の深さを0.1μmにしてターンオフ時間を短縮したラ
イフタイムが10μsのIGBTの特性である。曲線上
の数値Csは、コレクタ領域の不純物濃度を表わしてい
る。また、横軸のコレクタ領域のトータル不純物量は、
膜厚100nmの酸化膜を介して30KeVのイオン注
入を行ったときの値である。ターンオフ時間を改善する
には、コレクタ領域からのホールの注入を抑えるためコ
レクタ領域の不純物濃度を下げる方法がある。しかし、
P型コレクタ領域の不純物濃度を下げると、金属コレク
タ電極との接合抵抗が大きくなり、ばらつきも大きくな
るため、この接合が素子のオン抵抗を悪化させる。そし
て、この様な構造では、コレクタ領域1のトータル不純
物量が1012〜1014cm-2程度と低くなるのでコレク
タ領域が金属コレクタ電極とオーミックコンタクトを取
るためにはその接合深さを0.1μmと浅くしなければ
ならない。
装置(IGBT)の特性について説明する。図は、この
IGBTのターンオフタイムのコレクタ領域のトータル
不純物量依存性を説明する特性図である。縦軸は、ター
ンオフタイム(μs)を表わし、横軸は、IGBTのコ
レクタ領域の面積1cm2 当たりのトータル不純物量Q
D を表わす。この特性図に示される曲線は、コレクタ領
域が半導体基板の第2の主面全面に形成され、しかもそ
の深さを0.1μmにしてターンオフ時間を短縮したラ
イフタイムが10μsのIGBTの特性である。曲線上
の数値Csは、コレクタ領域の不純物濃度を表わしてい
る。また、横軸のコレクタ領域のトータル不純物量は、
膜厚100nmの酸化膜を介して30KeVのイオン注
入を行ったときの値である。ターンオフ時間を改善する
には、コレクタ領域からのホールの注入を抑えるためコ
レクタ領域の不純物濃度を下げる方法がある。しかし、
P型コレクタ領域の不純物濃度を下げると、金属コレク
タ電極との接合抵抗が大きくなり、ばらつきも大きくな
るため、この接合が素子のオン抵抗を悪化させる。そし
て、この様な構造では、コレクタ領域1のトータル不純
物量が1012〜1014cm-2程度と低くなるのでコレク
タ領域が金属コレクタ電極とオーミックコンタクトを取
るためにはその接合深さを0.1μmと浅くしなければ
ならない。
【0022】しかし、この様に接合深さを浅くすると、
金属コレクタ電極がコレクタ領域をつき抜け、N−ベー
ス領域がショートしてしまうことが懸念されるため安定
的な製造が困難である。本発明では、図の様にターンオ
フタイムtfは、コレクタ領域のトータル不純物量QD
に依存し、この不純物量を1014atm/cm2 程度以
下に抑えると、約1.5μs以下にすることができる。
そして、この低不純物量を維持しながら、金属コレクタ
電極とコンタクトするコレクタ領域のコンタクト面積を
小さくすることにより、その接合深さを従来(約0.1
μm)より深くする。その結果金属コレクタ電極がコレ
クタ領域を突き抜けることはなくなり、安定した接合が
できるとともに安定して製造することができる。コレク
タ領域にAl電極を形成すると、その接触面は、シリサ
イド化してベース領域とショートなどを起こすので注入
効率などが悪くなる。従って、本発明の接合深さは、3
〜10μmが適当である。また、本発明の半導体基板
は、その中に気相成長などによる半導体層が含まれてい
ないので、半導体装置が安定的に容易に形成できる。本
発明は、図14に示す従来のバッファ領域を含む半導体
装置に対しても適用が可能である。
金属コレクタ電極がコレクタ領域をつき抜け、N−ベー
ス領域がショートしてしまうことが懸念されるため安定
的な製造が困難である。本発明では、図の様にターンオ
フタイムtfは、コレクタ領域のトータル不純物量QD
に依存し、この不純物量を1014atm/cm2 程度以
下に抑えると、約1.5μs以下にすることができる。
そして、この低不純物量を維持しながら、金属コレクタ
電極とコンタクトするコレクタ領域のコンタクト面積を
小さくすることにより、その接合深さを従来(約0.1
μm)より深くする。その結果金属コレクタ電極がコレ
クタ領域を突き抜けることはなくなり、安定した接合が
できるとともに安定して製造することができる。コレク
タ領域にAl電極を形成すると、その接触面は、シリサ
イド化してベース領域とショートなどを起こすので注入
効率などが悪くなる。従って、本発明の接合深さは、3
〜10μmが適当である。また、本発明の半導体基板
は、その中に気相成長などによる半導体層が含まれてい
ないので、半導体装置が安定的に容易に形成できる。本
発明は、図14に示す従来のバッファ領域を含む半導体
装置に対しても適用が可能である。
【0023】
【発明の効果】本発明によれば、コレクタ領域の接合深
さを深く、かつ、その表面濃度を高くできるので、コレ
クタ電極との接合が安定となり、低オン電圧と高速ター
ンオフ特性を兼ね備えた半導体装置が容易に実現でき
る。
さを深く、かつ、その表面濃度を高くできるので、コレ
クタ電極との接合が安定となり、低オン電圧と高速ター
ンオフ特性を兼ね備えた半導体装置が容易に実現でき
る。
【図1】本発明の第1の実施例の半導体装置の斜視図。
【図2】第4頭の半導体装置の模式平面図。
【図3】第2の実施例の半導体装置の斜視図。
【図4】第2の実施例の半導体装置の斜視図。
【図5】第2の実施例の半導体装置の斜視図。
【図6】第2の実施例の半導体装置の斜視図。
【図7】第2の実施例の半導体装置の斜視図。
【図8】本発明の半導体装置の模式断面図。
【図9】本発明の半導体装置の模式断面図。
【図10】本発明の半導体装置の模式断面図。
【図11】本発明の半導体装置の模式断面図。
【図12】本発明のコレクタ領域のトータル不純物量の
スイッチングタイム依存性を示す特性図。
スイッチングタイム依存性を示す特性図。
【図13】従来の半導体装置の斜視図。
【図14】従来の半導体装置の斜視図。
【図15】従来の半導体装置の斜視図。
【図16】従来の半導体装置の斜視図。
1 P型コレクタ領域 2 半導体基板(N−ベース領域) 3 P型ベース領域 4 N+エミッタ領域 5 ゲ−ト絶縁膜 6 ポリシリコンゲート 7 金属エミッタ電極 8 金属ゲート電極 9 金属コレクタ電極 10 絶縁膜 20 N型バッファ領域
Claims (3)
- 【請求項1】 半導体基板と、 前記半導体基板に形成され、前記半導体基板の第1の主
面に露出している第1導電型ベース領域と、 前記第1導電型ベース領域内に形成され、前記半導体基
板の第1の主面に露出している第2導電型ベース領域
と、 前記第2導電型ベース領域内に形成され、前記半導体基
板の第1の主面に露出している第1導電型エミッタ領域
と、 前記第1の主面上に前記エミッタ領域と前記第1導電型
ベース領域に跨がり、前記第2導電型ベース領域に形成
されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記第1の主面上の前記エミッタ領域及び前記第2導電
型ベース領域とに跨がって形成され、このエミッタ領域
と第2導電型ベース領域とを短絡するエミッタ電極と、 前記半導体基板の前記第2の主面上に部分的に形成され
た第2導電型コレクタ領域と、 前記半導体基板とは前記第2導電型コレクタ領域とのみ
電気的に接続しているコレクタ電極とを備えていること
を特徴とする半導体装置。 - 【請求項2】 前記第2導電型コレクタ領域を除いた前
記第2の主面上もしくはこの第2導電型コレクタ領域を
部分的に含む前記第2の主面上に絶縁膜を形成し、前記
コレクタ電極は、この絶縁膜上に延在していることを特
徴とする請求項1に記載の半導体装置。 - 【請求項3】 前記第2導電型コレクタ領域は、前記ゲ
ート電極真下又は第1導電型エミッタ領域真下或いは前
記ゲート電極及び第1導電型エミッタ領域の真下に配置
することを特徴とする請求項1又は請求項2に記載の半
導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
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JP19387793A JP3182262B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体装置 |
US08/273,758 US5485022A (en) | 1993-07-12 | 1994-07-12 | High switching speed IGBT |
DE69426045T DE69426045T2 (de) | 1993-07-12 | 1994-07-12 | Bipolartransistor mit isoliertem Gate |
EP94110811A EP0634796B1 (en) | 1993-07-12 | 1994-07-12 | Insulated gate bipolar transistor |
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Application Number | Priority Date | Filing Date | Title |
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JP19387793A JP3182262B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体装置 |
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Publication Number | Publication Date |
---|---|
JPH0730105A true JPH0730105A (ja) | 1995-01-31 |
JP3182262B2 JP3182262B2 (ja) | 2001-07-03 |
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ID=16315235
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (4)
Country | Link |
---|---|
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EP (1) | EP0634796B1 (ja) |
JP (1) | JP3182262B2 (ja) |
DE (1) | DE69426045T2 (ja) |
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JP2005333055A (ja) * | 2004-05-21 | 2005-12-02 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
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JP2014222710A (ja) * | 2013-05-13 | 2014-11-27 | ローム株式会社 | 半導体装置およびその製造方法 |
JP2015023118A (ja) * | 2013-07-18 | 2015-02-02 | 株式会社東芝 | 半導体装置 |
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KR970054363A (ko) * | 1995-12-30 | 1997-07-31 | 김광호 | 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법 |
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- 1993-07-12 JP JP19387793A patent/JP3182262B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-12 DE DE69426045T patent/DE69426045T2/de not_active Expired - Fee Related
- 1994-07-12 EP EP94110811A patent/EP0634796B1/en not_active Expired - Lifetime
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EP0634796B1 (en) | 2000-10-04 |
DE69426045T2 (de) | 2001-05-10 |
EP0634796A1 (en) | 1995-01-18 |
DE69426045D1 (de) | 2000-11-09 |
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