JPH02202063A - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の構造に関し、特に縦型の絶縁ゲー
ト型バイポーラトランジスタ構造を有し、高耐圧電力用
スイッチング素子として使用可能で、そのラッチアップ
耐量が向上した半導体装置の構造に関する。
ト型バイポーラトランジスタ構造を有し、高耐圧電力用
スイッチング素子として使用可能で、そのラッチアップ
耐量が向上した半導体装置の構造に関する。
［従来の技術］
近年、高耐圧電力用スイッチング素子として、従来の縦
型パワーＭＯ８ＦＥＴ （金属酸化物半導体電界効果ト
ランジスタ）におけるトレイン領域をソース領域とは逆
の導電型とした絶縁ゲート型バイポーラトランジスタ（
ＩＧＢＴ＞が知られている。絶縁ゲート型バイポーラト
ランジスタは、従来の縦型パワーＭＯ８ＦＥＴに比しオ
ン抵抗が低く、大電流を流すことが可能であることがら
、これに代わる素子として注目されている。
型パワーＭＯ８ＦＥＴ （金属酸化物半導体電界効果ト
ランジスタ）におけるトレイン領域をソース領域とは逆
の導電型とした絶縁ゲート型バイポーラトランジスタ（
ＩＧＢＴ＞が知られている。絶縁ゲート型バイポーラト
ランジスタは、従来の縦型パワーＭＯ８ＦＥＴに比しオ
ン抵抗が低く、大電流を流すことが可能であることがら
、これに代わる素子として注目されている。
この絶縁ゲート型バイポーラトランジスタの構成を第７
図に示す。図において、高濃度、例えば１ Ｘ １０ｉ
８／ｃｄの不純物濃度を有する基板（ここでは例えばＰ
型とした）１１上には、これとは逆の導電型（例えばＰ
型に対してはＮ型）を有する低濃度層１２（例えば不純
物濃度ｌＸｌ０”／ａ！以下、厚さ５０μｍ以上）を形
成しである。低濃度層１２には、上記基板１１とは反対
側の表面に、低濃度層１２とは逆の導電型（例えばＮ型
に対してはＰ型）を有するウェル領域１３１．１３２を
拡散形成し、さらに該ウェル領域１３１．１３２内にこ
れとは逆の導電型（例えばＰ型に対してはＮ型）を有す
る高濃度（例えば不純物濃度１×１０１９／−以上）の
ソース領域１４１．１４２が拡散形成しである。これら
ウェル領域１３１．１３２およびソース領域１４１，１
４２は２重拡散法により形成され、上記ウェル領域１３
１．１３２を拡散形成した拡散窓の一部をソース領域１
４１．１４２の拡散窓として用いて形成される。
図に示す。図において、高濃度、例えば１ Ｘ １０ｉ
８／ｃｄの不純物濃度を有する基板（ここでは例えばＰ
型とした）１１上には、これとは逆の導電型（例えばＰ
型に対してはＮ型）を有する低濃度層１２（例えば不純
物濃度ｌＸｌ０”／ａ！以下、厚さ５０μｍ以上）を形
成しである。低濃度層１２には、上記基板１１とは反対
側の表面に、低濃度層１２とは逆の導電型（例えばＮ型
に対してはＰ型）を有するウェル領域１３１．１３２を
拡散形成し、さらに該ウェル領域１３１．１３２内にこ
れとは逆の導電型（例えばＰ型に対してはＮ型）を有す
る高濃度（例えば不純物濃度１×１０１９／−以上）の
ソース領域１４１．１４２が拡散形成しである。これら
ウェル領域１３１．１３２およびソース領域１４１，１
４２は２重拡散法により形成され、上記ウェル領域１３
１．１３２を拡散形成した拡散窓の一部をソース領域１
４１．１４２の拡散窓として用いて形成される。
低濃度層１２とソース領域１４１．１４２に挟まれたウ
ェル領域１３１．１３２表面はチャネル領域１７１．１
７２となり、該チャネル領域１７１．１７２および低濃
度層１２上面には、ゲート酸化ＷＡ１５を介してゲート
電極１６が形成しである。
ェル領域１３１．１３２表面はチャネル領域１７１．１
７２となり、該チャネル領域１７１．１７２および低濃
度層１２上面には、ゲート酸化ＷＡ１５を介してゲート
電極１６が形成しである。
ソース領域１４１．１４２およびゲート電極１６を形成
しないウェル領域１３１．１３２の上面には、オーミッ
ク接触によりソース電極１９が、これら領域を短絡した
状態で形成され、接続孔２０１と接続孔２０２とを接続
している。ソース電極１９とゲート電極１６とは眉間絶
縁膜１８により絶縁分離されている。また、基板１１の
下面にはこれとオーミック接触するドレイン電極２１が
形成されている。
しないウェル領域１３１．１３２の上面には、オーミッ
ク接触によりソース電極１９が、これら領域を短絡した
状態で形成され、接続孔２０１と接続孔２０２とを接続
している。ソース電極１９とゲート電極１６とは眉間絶
縁膜１８により絶縁分離されている。また、基板１１の
下面にはこれとオーミック接触するドレイン電極２１が
形成されている。
かかる構造の絶縁ゲート型バイポーラトランジスタ（Ｎ
型）の作動を説明すると、ドレイン電極２１がソース電
極１９に対し正電位にバイアスされ、ゲート電極１６に
電圧が印加されると、チャネル領域１７１．１７２に電
子が蓄積され反転層が形成される。そして、ソース領域
１４１．１４２からチャネル領域１７１．１７２を通っ
て低濃度層１２に至る電子の流れ２２により、基板１１
から正孔の注入が起こり、低濃度層１２が導電変調を起
こす。このなめ低濃度層１２の抵抗が低下し、従来の縦
型ＭＯ８ＦＥＴに比べ低いオン抵抗が可能となる。
型）の作動を説明すると、ドレイン電極２１がソース電
極１９に対し正電位にバイアスされ、ゲート電極１６に
電圧が印加されると、チャネル領域１７１．１７２に電
子が蓄積され反転層が形成される。そして、ソース領域
１４１．１４２からチャネル領域１７１．１７２を通っ
て低濃度層１２に至る電子の流れ２２により、基板１１
から正孔の注入が起こり、低濃度層１２が導電変調を起
こす。このなめ低濃度層１２の抵抗が低下し、従来の縦
型ＭＯ８ＦＥＴに比べ低いオン抵抗が可能となる。
［発明が解決しようとする課題］
ところで、このような構造の絶縁ゲート型バイポーラト
ランジスタでは、ソース領域１４１．１４２、ウェル領
域１３１．１３２、低濃度Ｍ１２、基板１１によりＮＰ
ＮＰのサイリスタ構造が形成されており、ドレイン電極
２１−ソース電極１９間を流れる電流がある臨界値以上
になるとサイリスタ動作に入るという問題があった。
ランジスタでは、ソース領域１４１．１４２、ウェル領
域１３１．１３２、低濃度Ｍ１２、基板１１によりＮＰ
ＮＰのサイリスタ構造が形成されており、ドレイン電極
２１−ソース電極１９間を流れる電流がある臨界値以上
になるとサイリスタ動作に入るという問題があった。
Ｎ型素子の場合、正孔電流は、ドレイン電極２１全面か
らソース電極１９のウェル領域１３１．１３２に接する
部分に向かって流れるが、特にゲート直下の正孔は、図
に矢印２３で示したようにチャネル領域１７１．１７２
直下からソース領域１４１．１４２直下を周回して流れ
るという挙動を示す。従って、正孔電流が増大すると、
このゲート直下よりソース領域１４１．１４２直下を周
回して流れる正孔電流により、チャネル領域１７１．１
７２直下からソース領域１４１．１４２に至るまでのウ
ェル領域１３１．１３２の電位が高くなり、これがソー
ス領域１４１．１４２とウェル領域１３１．１３２の間
に生じる拡散電位より高くなると、電子はチャネル領域
１７１．１７２を通過せずにウェル領域１３１．１３２
に直接流れ、ゲート電圧でドレイン電極２１−ソース電
極１９間の電流が制御できなくなる、いわゆるラッチア
ップ現象が発生し、極端な場合には素子破壊にいたる。
らソース電極１９のウェル領域１３１．１３２に接する
部分に向かって流れるが、特にゲート直下の正孔は、図
に矢印２３で示したようにチャネル領域１７１．１７２
直下からソース領域１４１．１４２直下を周回して流れ
るという挙動を示す。従って、正孔電流が増大すると、
このゲート直下よりソース領域１４１．１４２直下を周
回して流れる正孔電流により、チャネル領域１７１．１
７２直下からソース領域１４１．１４２に至るまでのウ
ェル領域１３１．１３２の電位が高くなり、これがソー
ス領域１４１．１４２とウェル領域１３１．１３２の間
に生じる拡散電位より高くなると、電子はチャネル領域
１７１．１７２を通過せずにウェル領域１３１．１３２
に直接流れ、ゲート電圧でドレイン電極２１−ソース電
極１９間の電流が制御できなくなる、いわゆるラッチア
ップ現象が発生し、極端な場合には素子破壊にいたる。
このため、例えばウェル領域１３１．１３２とソース領
域１４１，１４２の接続部直下に深いＰ型層を形成して
正孔電流経路の抵抗を下げることが行われている。しか
しながら、この方法では正孔電流は全てＰ型ウェル領域
を経由してソース電極１９に至るため、上記正孔電流経
路の抵抗が多少小さくなっても、やはりウェル領域の電
位は上昇し、ラッチアップが発生する臨界電流を十分高
くすることができなかった。
域１４１，１４２の接続部直下に深いＰ型層を形成して
正孔電流経路の抵抗を下げることが行われている。しか
しながら、この方法では正孔電流は全てＰ型ウェル領域
を経由してソース電極１９に至るため、上記正孔電流経
路の抵抗が多少小さくなっても、やはりウェル領域の電
位は上昇し、ラッチアップが発生する臨界電流を十分高
くすることができなかった。
本発明は上記実情に鑑みてなされたもので、大電流動作
時においてもラッチアップ現象が発生しにくい構造を有
する半導体装置を提供することを目的とする。
時においてもラッチアップ現象が発生しにくい構造を有
する半導体装置を提供することを目的とする。
［課題を解決するための手段］
本発明の半導体装置の構成を第１図で説明すると、第１
導電型の半導体基板１１と、この基板１１上に形成され
た高抵抗の第２導電型半導体層１２と、第２導電型半導
体層１２表面の複数箇所に拡散形成された第１導電型の
ウェル領域１３１．１３２と、ウェル領域１３１．１３
２内に拡散形成された低抵抗の第２導電型のソース領域
１４１．１４２と、ソース領域１４１．１４２と上記第
２導電型半導体層１２とに挟まれたウェル領域表面１３
１．１３２の一部および上記第２導電型半導体層１２表
面にゲート酸化膜１５を介して形成されたゲート電極１
６と、ソース領域１４１．１４２の表面およびウェル領
域１３１．１３２の残る表面の双方にオーミック接触す
るソース電極１９とを有し、上記第２導電型半導体層１
２には、ゲート酸化膜１５下でかつ複数のウェル領域１
３１．１３２に挟まれた領域の一部に第１導電型半導体
層を拡散形成して上記ソース電極１９に接続し、上記第
２導電型半導体層１２よりウェル領域１３１．１３２に
導入される電流を分流する電流抜出層２４となしである
。
導電型の半導体基板１１と、この基板１１上に形成され
た高抵抗の第２導電型半導体層１２と、第２導電型半導
体層１２表面の複数箇所に拡散形成された第１導電型の
ウェル領域１３１．１３２と、ウェル領域１３１．１３
２内に拡散形成された低抵抗の第２導電型のソース領域
１４１．１４２と、ソース領域１４１．１４２と上記第
２導電型半導体層１２とに挟まれたウェル領域表面１３
１．１３２の一部および上記第２導電型半導体層１２表
面にゲート酸化膜１５を介して形成されたゲート電極１
６と、ソース領域１４１．１４２の表面およびウェル領
域１３１．１３２の残る表面の双方にオーミック接触す
るソース電極１９とを有し、上記第２導電型半導体層１
２には、ゲート酸化膜１５下でかつ複数のウェル領域１
３１．１３２に挟まれた領域の一部に第１導電型半導体
層を拡散形成して上記ソース電極１９に接続し、上記第
２導電型半導体層１２よりウェル領域１３１．１３２に
導入される電流を分流する電流抜出層２４となしである
。
［作用］
上記構造において、第２導電型半導体７１１２より複数
のウェル領域１３１．１３２に導入される正孔電流（Ｎ
型の場合）の一部は、これらの間に設けた電流抜出層２
４に分流し、直接ソース電極１９に抜ける。電流抜出層
２４はゲート直下に位置するので、ゲート直下よりソー
ス領域１４１．１４２直下を周回して流れる正孔電流を
効果的に低減し、ウェル領域１３１．１３２の電位の上
昇を抑制して、ラッチアップ現象の発生を防止する。
のウェル領域１３１．１３２に導入される正孔電流（Ｎ
型の場合）の一部は、これらの間に設けた電流抜出層２
４に分流し、直接ソース電極１９に抜ける。電流抜出層
２４はゲート直下に位置するので、ゲート直下よりソー
ス領域１４１．１４２直下を周回して流れる正孔電流を
効果的に低減し、ウェル領域１３１．１３２の電位の上
昇を抑制して、ラッチアップ現象の発生を防止する。
［実施例］
第１図および第２図により本発明の半導体装置の具体的
実施例を説明する。なお、上記従来の構造と共通の要素
については同一の番号を符した。
実施例を説明する。なお、上記従来の構造と共通の要素
については同一の番号を符した。
第１図は、例えば耐圧６００ｖを設計目標としたＮ型絶
縁ゲート型バイポーラトランジスタであり、不純物濃度
１×１０ｉ８／−以上のＰ型窩濃度基板１１の上面には
、例えば厚さ５０μｍ以上、不純物濃度Ｉ Ｘ １０”
／−以下のＮ型低濃度層１２が、エピタキシャル法ある
いは接合法により形成しである。Ｎ型低濃度層１２上に
は、厚さ１０００Ａ程度のゲート酸化Ｍ１５が熱酸化法
により形成され、さらにその上面には、例えば多結晶シ
リコンあるいは高融点金属により形成されたゲート電極
１６が形成しである。
縁ゲート型バイポーラトランジスタであり、不純物濃度
１×１０ｉ８／−以上のＰ型窩濃度基板１１の上面には
、例えば厚さ５０μｍ以上、不純物濃度Ｉ Ｘ １０”
／−以下のＮ型低濃度層１２が、エピタキシャル法ある
いは接合法により形成しである。Ｎ型低濃度層１２上に
は、厚さ１０００Ａ程度のゲート酸化Ｍ１５が熱酸化法
により形成され、さらにその上面には、例えば多結晶シ
リコンあるいは高融点金属により形成されたゲート電極
１６が形成しである。
Ｎ型低濃度層１２の表面には、このゲート酸化膜１５、
ゲート電極１６を拡散マスクとして、２重拡散法により
、例えば拡散深さ４μｍの複数のＰ型ウェル領域１３１
．１３２、および例えば拡散深さ０．８μｍの高濃度の
Ｎ型ソース領域１４１．１４２が形成されている。
ゲート電極１６を拡散マスクとして、２重拡散法により
、例えば拡散深さ４μｍの複数のＰ型ウェル領域１３１
．１３２、および例えば拡散深さ０．８μｍの高濃度の
Ｎ型ソース領域１４１．１４２が形成されている。
Ｎ型低濃度層１２には、さらに、ゲート酸化膜１５直下
で、かつ複数のＰ型ウェル領域１３１．１３２に挟まれ
た領域の一部に、Ｎ型半導体装置であればＰ型の導電型
を有する半導体層を拡散形成してあり、ソース電極１９
に接続して正札電流の抜出層２４としである。
で、かつ複数のＰ型ウェル領域１３１．１３２に挟まれ
た領域の一部に、Ｎ型半導体装置であればＰ型の導電型
を有する半導体層を拡散形成してあり、ソース電極１９
に接続して正札電流の抜出層２４としである。
第２図には抜出！２４とソース電極１９の接続法を示す
。第１図は第２図のＩ−Ｉ線断面図に相当する。抜出層
２４に分流する正孔電流がソース領域１４１．１４２下
部のウェル領域１３１．１３２を経由せず、直接ソース
電極１９に到達するように、Ｎ型低濃度層１２の表面に
は、抜出層２４とウェル領域１３１．１３２とをそれぞ
れ接続するＰ型経路２５１．２５２が形成されている。
。第１図は第２図のＩ−Ｉ線断面図に相当する。抜出層
２４に分流する正孔電流がソース領域１４１．１４２下
部のウェル領域１３１．１３２を経由せず、直接ソース
電極１９に到達するように、Ｎ型低濃度層１２の表面に
は、抜出層２４とウェル領域１３１．１３２とをそれぞ
れ接続するＰ型経路２５１．２５２が形成されている。
また、経路２５１．２５２に沿ってゲート電極１６は凹
状にバターニングされている。これによりゲート電極１
６下を流れる正孔電流は、一部が抜出層２４に分流し、
経路２５１．２５２を経てソース電極１９に達する。従
って、ラッチアップ現象の発生に大きく影響する、ソー
ス領域１４１．１４２下部のウェル領域１３１．１３２
を経由して流れる電流が減少するので、ウェル領域１３
１．１３２の電位の上昇は抑制される。
状にバターニングされている。これによりゲート電極１
６下を流れる正孔電流は、一部が抜出層２４に分流し、
経路２５１．２５２を経てソース電極１９に達する。従
って、ラッチアップ現象の発生に大きく影響する、ソー
ス領域１４１．１４２下部のウェル領域１３１．１３２
を経由して流れる電流が減少するので、ウェル領域１３
１．１３２の電位の上昇は抑制される。
抜出層２４はウェル領域１３１．１３２形成時、あるい
は２重拡散時に形成することが可能であり、抜出層２４
の寸法は、例えばウェル領域１３１．１３２と同時に形
成される場合にはその拡散深さに制限され、本実施例の
場合、拡散時の窓を含めると１４μｍ程度となる。また
、２重拡散時にチャネル領域の形成とは別に抜出層２４
の形成を行えば、深さ、幅が最適値となるように自由に
設定できる。このとき、多結晶シリコンにより形成した
ゲート電極１６は、抜出層２４により互いに島状に分断
されるため、抜出層２４表面を熱処理するかあるいは、
ＣＶＤ （化学気相蒸着）、スパッタ、蒸着等により、
再度多結晶シリコンを堆積するか、あるいは多結晶シリ
コンとオーミック接続可能な金属により各ゲート電極を
接続する。
は２重拡散時に形成することが可能であり、抜出層２４
の寸法は、例えばウェル領域１３１．１３２と同時に形
成される場合にはその拡散深さに制限され、本実施例の
場合、拡散時の窓を含めると１４μｍ程度となる。また
、２重拡散時にチャネル領域の形成とは別に抜出層２４
の形成を行えば、深さ、幅が最適値となるように自由に
設定できる。このとき、多結晶シリコンにより形成した
ゲート電極１６は、抜出層２４により互いに島状に分断
されるため、抜出層２４表面を熱処理するかあるいは、
ＣＶＤ （化学気相蒸着）、スパッタ、蒸着等により、
再度多結晶シリコンを堆積するか、あるいは多結晶シリ
コンとオーミック接続可能な金属により各ゲート電極を
接続する。
シミュレーションによる検討によれば、拡散深さ（ｄ）
１μｍ以上、幅（Ｗ）３μｍ以上であれば正孔電流のう
ち２０％以上を抜出層２４に分流させることが可能であ
る。好適には、マスク精度を考慮し、オン抵抗の増大の
影響がなく、しかも本効果を有効にし得るには、拡散深
さ（ｄ）１〜２μｍ、幅（Ｗ）３〜５μｍの範囲とする
ことが望ましい。また、ラッチアップ臨界電流が流れる
ときには電子電流の比率が増加するため、正孔電流の抜
出層２４への分岐量の比率が前述の如く２０％程度の場
合、ラッチアップ臨界電流は約２５％増加する。従って
、本実施例による構造のトランジスタを用いれば、従来
の構造のトランジスタに比較して大電流を流し得る。
１μｍ以上、幅（Ｗ）３μｍ以上であれば正孔電流のう
ち２０％以上を抜出層２４に分流させることが可能であ
る。好適には、マスク精度を考慮し、オン抵抗の増大の
影響がなく、しかも本効果を有効にし得るには、拡散深
さ（ｄ）１〜２μｍ、幅（Ｗ）３〜５μｍの範囲とする
ことが望ましい。また、ラッチアップ臨界電流が流れる
ときには電子電流の比率が増加するため、正孔電流の抜
出層２４への分岐量の比率が前述の如く２０％程度の場
合、ラッチアップ臨界電流は約２５％増加する。従って
、本実施例による構造のトランジスタを用いれば、従来
の構造のトランジスタに比較して大電流を流し得る。
また、抜出層２４においては反転層は形成されないため
、第３図に示す如く、抜出層２４上部のゲート酸化膜１
５を他の部分より厚く形成することにより、基板１１と
ゲート電極１６間の浮遊容量を減少させることができ、
スイッチング時の高速化が可能となる。
、第３図に示す如く、抜出層２４上部のゲート酸化膜１
５を他の部分より厚く形成することにより、基板１１と
ゲート電極１６間の浮遊容量を減少させることができ、
スイッチング時の高速化が可能となる。
また、ウェル領域１３１．１３２と同一の導電型である
ため、オフ時にはガードリングと同等の働きを行い、ゲ
ート電極１６直下でのブレークダウンを防止することが
可能となる。さらに、従来の構造では、高いゲート電圧
が印加されるとチャネル領域１７１．１７２の空乏層は
ドレイン領域２１側へ延びるためウェル領域１３１．１
３２のうち正孔電流が流れ得る経路は狭められてしまい
、事実上ソース電極へ至る抵抗が高くなってラッチアッ
プに対する耐量はさらに低減するが、本発明では、抜出
層２４は反転しないため、より多くの正孔電流が抜出層
２４へ分岐することによりラッチアップに対する耐量は
向上する。
ため、オフ時にはガードリングと同等の働きを行い、ゲ
ート電極１６直下でのブレークダウンを防止することが
可能となる。さらに、従来の構造では、高いゲート電圧
が印加されるとチャネル領域１７１．１７２の空乏層は
ドレイン領域２１側へ延びるためウェル領域１３１．１
３２のうち正孔電流が流れ得る経路は狭められてしまい
、事実上ソース電極へ至る抵抗が高くなってラッチアッ
プに対する耐量はさらに低減するが、本発明では、抜出
層２４は反転しないため、より多くの正孔電流が抜出層
２４へ分岐することによりラッチアップに対する耐量は
向上する。
第４図には本発明の第３の実施例を示す。上記実施例で
は、抜出層２４とウェル領域１３１．１３２とを接続す
る経路２５１．２５２を、抜出層２４を挟んで対向する
位置に形成したが、本実施例では、ウェル領域１３１に
接続する経路２５１とウェル領域１３２に接続する経路
２５２とを異なった場所に形成しである。これにより、
ソース電極へ至るまでの抜出１２４の抵抗値を低減する
ことができる。
は、抜出層２４とウェル領域１３１．１３２とを接続す
る経路２５１．２５２を、抜出層２４を挟んで対向する
位置に形成したが、本実施例では、ウェル領域１３１に
接続する経路２５１とウェル領域１３２に接続する経路
２５２とを異なった場所に形成しである。これにより、
ソース電極へ至るまでの抜出１２４の抵抗値を低減する
ことができる。
第５図には本発明の第４の実施例を示す。本実施例では
、角型としたＮ型低濃度層１２を多数配列してその周囲
を取囲むように抜出層２４を形成し、その−辺よりＮ型
低濃度層１２内に設けたウェル領域１３１．１３２に接
続する経路２５１．２５２を形成しである。このように
しても同様の効果が得られる。なお、経路は一辺に限ら
ず、複数形成しても構わない。
、角型としたＮ型低濃度層１２を多数配列してその周囲
を取囲むように抜出層２４を形成し、その−辺よりＮ型
低濃度層１２内に設けたウェル領域１３１．１３２に接
続する経路２５１．２５２を形成しである。このように
しても同様の効果が得られる。なお、経路は一辺に限ら
ず、複数形成しても構わない。
第６図には本発明の第５の実施例を示す。本実施例では
上記第３の実施例同様、角型の低濃度層１２周囲に正孔
の抜出層２４を形成してあり、経路２５１．２５２は各
頂点より対角状に形成しである。
上記第３の実施例同様、角型の低濃度層１２周囲に正孔
の抜出層２４を形成してあり、経路２５１．２５２は各
頂点より対角状に形成しである。
一般にゲート電極の幅が大きいほどラッチアップ臨界電
流値は低下する。従って、角型セル構造においては対角
線の距離がラッチアップ耐量を制約することになるが、
本実施例においてはこの対角線上に経路２５１．２５２
を形成したので、ゲート電極の幅を小さくすることがで
き、従来の角型セル構造の素子に比べ臨界ラッチアップ
電流値を向上させることができる。
流値は低下する。従って、角型セル構造においては対角
線の距離がラッチアップ耐量を制約することになるが、
本実施例においてはこの対角線上に経路２５１．２５２
を形成したので、ゲート電極の幅を小さくすることがで
き、従来の角型セル構造の素子に比べ臨界ラッチアップ
電流値を向上させることができる。
なお、上記実施例においては、いずれもＮ型の半導体装
置について説明したが、本発明はＰ型の半導体装置につ
いても全く同様の効果を有する。
置について説明したが、本発明はＰ型の半導体装置につ
いても全く同様の効果を有する。
また、高濃度の第１導電型半導体基板と、低濃度の第２
導電型半導体層との間に、該第２導電型半導体層よりも
高濃度の第２導電型半導体層を有する構造としてもよい
。
導電型半導体層との間に、該第２導電型半導体層よりも
高濃度の第２導電型半導体層を有する構造としてもよい
。
また、上記実施例では、縞状および万里のパターンのも
のについて説明を行ったが、六角型等信のパターンとし
てもよく、いずれも同様の効果が得られる。
のについて説明を行ったが、六角型等信のパターンとし
てもよく、いずれも同様の効果が得られる。
［発明の効果］
以上のように、本発明によれば、ゲート電極下のウェル
領域間に、ウェル領域と同じ導電型を有し、ソース電極
に接続する抜出層を形成したので、ラッチアップの原因
となる、ゲート電極直下より各ウェル領域に流れ込む正
孔電流（Ｎ型の場合、Ｐ型の場合は電子電流）を効率よ
く分流し、直接ソース電極に到達させることができる。
領域間に、ウェル領域と同じ導電型を有し、ソース電極
に接続する抜出層を形成したので、ラッチアップの原因
となる、ゲート電極直下より各ウェル領域に流れ込む正
孔電流（Ｎ型の場合、Ｐ型の場合は電子電流）を効率よ
く分流し、直接ソース電極に到達させることができる。
従ってラッチアップ臨界電流が上昇し、大電流を流すこ
とができるので、例えば高耐圧電力用スイッチング素子
として極めて有用である。
とができるので、例えば高耐圧電力用スイッチング素子
として極めて有用である。
第１図および第２図は本発明の一実施例を示し、第１図
は半導体装置の全体断面図で、第２図の■−■線断面図
、第２図は半導体装置の拡散パターンを示す平面図、第
３図は本発明の第２の実施例を示す半導体装置の全体断
面図、第４図〜第６図は本発明の第３〜第５の実施例を
示す半導体装置の平面図、第７図は従来の半導体装置の
全体断面図である。 １１・・・・・・Ｐ型高濃度基板（第１導電型半導体基
板）１２・・・・・・Ｎ型低濃度層（第２導電型半導体
層）１３１．１３２・・・・・・Ｐ型ウェル領域（第１
導電型ウエル領域） １４１．１４２・・・・・・Ｎ型ソース領域（第２導電
型ソース領域） １６・・・・・・ゲート電極 １９・・・・・・ソース電極 ２４・・・・・・抜出層（電流抜出層）第１図 第２図 ２条１６ 第３図 第５図 第４図 第６図
は半導体装置の全体断面図で、第２図の■−■線断面図
、第２図は半導体装置の拡散パターンを示す平面図、第
３図は本発明の第２の実施例を示す半導体装置の全体断
面図、第４図〜第６図は本発明の第３〜第５の実施例を
示す半導体装置の平面図、第７図は従来の半導体装置の
全体断面図である。 １１・・・・・・Ｐ型高濃度基板（第１導電型半導体基
板）１２・・・・・・Ｎ型低濃度層（第２導電型半導体
層）１３１．１３２・・・・・・Ｐ型ウェル領域（第１
導電型ウエル領域） １４１．１４２・・・・・・Ｎ型ソース領域（第２導電
型ソース領域） １６・・・・・・ゲート電極 １９・・・・・・ソース電極 ２４・・・・・・抜出層（電流抜出層）第１図 第２図 ２条１６ 第３図 第５図 第４図 第６図
Claims (1)
- 第１導電型の半導体基板と、この基板上に形成された高
抵抗の第２導電型半導体層と、第２導電型半導体層表面
の複数箇所に拡散形成された第１導電型のウェル領域と
、ウェル領域内に拡散形成された低抵抗の第２導電型の
ソース領域と、ソース領域と上記第２導電型半導体層と
に挟まれたウェル領域の表面の一部および上記第２導電
型半導体層の表面にゲート酸化膜を介して形成されたゲ
ート電極と、ソース領域の表面および上記ウェル領域の
残る表面の双方にオーミック接触するソース電極とを有
し、上記第２導電型半導体層には、上記ゲート酸化膜下
でかつ複数のウェル領域に挟まれた領域の一部に第１導
電型半導体層を拡散形成して上記ソース電極に接続し、
上記第２導電型半導体層よりウェル領域に導入される電
流を分流する電流抜出層となしたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137589A JPH02202063A (ja) | 1989-01-31 | 1989-01-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137589A JPH02202063A (ja) | 1989-01-31 | 1989-01-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02202063A true JPH02202063A (ja) | 1990-08-10 |
Family
ID=12053349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137589A Pending JPH02202063A (ja) | 1989-01-31 | 1989-01-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02202063A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998010469A1 (en) * | 1996-09-06 | 1998-03-12 | Mitsubishi Denki Kabushiki Kaisha | Transistor and method of manufacturing the same |
| JP2008198652A (ja) * | 2007-02-08 | 2008-08-28 | Toyota Central R&D Labs Inc | 半導体装置 |
| JP2009099714A (ja) * | 2007-10-16 | 2009-05-07 | Oki Semiconductor Co Ltd | 半導体装置とその製造方法 |
| CN109768080A (zh) * | 2019-01-23 | 2019-05-17 | 电子科技大学 | 一种具有mos控制空穴通路的igbt器件 |
-
1989
- 1989-01-31 JP JP2137589A patent/JPH02202063A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998010469A1 (en) * | 1996-09-06 | 1998-03-12 | Mitsubishi Denki Kabushiki Kaisha | Transistor and method of manufacturing the same |
| JP2008198652A (ja) * | 2007-02-08 | 2008-08-28 | Toyota Central R&D Labs Inc | 半導体装置 |
| JP2009099714A (ja) * | 2007-10-16 | 2009-05-07 | Oki Semiconductor Co Ltd | 半導体装置とその製造方法 |
| CN109768080A (zh) * | 2019-01-23 | 2019-05-17 | 电子科技大学 | 一种具有mos控制空穴通路的igbt器件 |
| CN109768080B (zh) * | 2019-01-23 | 2021-03-30 | 电子科技大学 | 一种具有mos控制空穴通路的igbt器件 |
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