JPH02202063A - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は半導体装置の構造に関し、特に縦型の絶縁ゲー
ト型バイポーラトランジスタ構造を有し、高耐圧電力用
スイッチング素子として使用可能で、そのラッチアップ
耐量が向上した半導体装置の構造に関する。
ト型バイポーラトランジスタ構造を有し、高耐圧電力用
スイッチング素子として使用可能で、そのラッチアップ
耐量が向上した半導体装置の構造に関する。
[従来の技術]
近年、高耐圧電力用スイッチング素子として、従来の縦
型パワーMO8FET (金属酸化物半導体電界効果ト
ランジスタ)におけるトレイン領域をソース領域とは逆
の導電型とした絶縁ゲート型バイポーラトランジスタ(
IGBT>が知られている。絶縁ゲート型バイポーラト
ランジスタは、従来の縦型パワーMO8FETに比しオ
ン抵抗が低く、大電流を流すことが可能であることがら
、これに代わる素子として注目されている。
型パワーMO8FET (金属酸化物半導体電界効果ト
ランジスタ)におけるトレイン領域をソース領域とは逆
の導電型とした絶縁ゲート型バイポーラトランジスタ(
IGBT>が知られている。絶縁ゲート型バイポーラト
ランジスタは、従来の縦型パワーMO8FETに比しオ
ン抵抗が低く、大電流を流すことが可能であることがら
、これに代わる素子として注目されている。
この絶縁ゲート型バイポーラトランジスタの構成を第7
図に示す。図において、高濃度、例えば1 X 10i
8/cdの不純物濃度を有する基板(ここでは例えばP
型とした)11上には、これとは逆の導電型(例えばP
型に対してはN型)を有する低濃度層12(例えば不純
物濃度lXl0”/a!以下、厚さ50μm以上)を形
成しである。低濃度層12には、上記基板11とは反対
側の表面に、低濃度層12とは逆の導電型(例えばN型
に対してはP型)を有するウェル領域131.132を
拡散形成し、さらに該ウェル領域131.132内にこ
れとは逆の導電型(例えばP型に対してはN型)を有す
る高濃度(例えば不純物濃度1×1019/−以上)の
ソース領域141.142が拡散形成しである。これら
ウェル領域131.132およびソース領域141,1
42は2重拡散法により形成され、上記ウェル領域13
1.132を拡散形成した拡散窓の一部をソース領域1
41.142の拡散窓として用いて形成される。
図に示す。図において、高濃度、例えば1 X 10i
8/cdの不純物濃度を有する基板(ここでは例えばP
型とした)11上には、これとは逆の導電型(例えばP
型に対してはN型)を有する低濃度層12(例えば不純
物濃度lXl0”/a!以下、厚さ50μm以上)を形
成しである。低濃度層12には、上記基板11とは反対
側の表面に、低濃度層12とは逆の導電型(例えばN型
に対してはP型)を有するウェル領域131.132を
拡散形成し、さらに該ウェル領域131.132内にこ
れとは逆の導電型(例えばP型に対してはN型)を有す
る高濃度(例えば不純物濃度1×1019/−以上)の
ソース領域141.142が拡散形成しである。これら
ウェル領域131.132およびソース領域141,1
42は2重拡散法により形成され、上記ウェル領域13
1.132を拡散形成した拡散窓の一部をソース領域1
41.142の拡散窓として用いて形成される。
低濃度層12とソース領域141.142に挟まれたウ
ェル領域131.132表面はチャネル領域171.1
72となり、該チャネル領域171.172および低濃
度層12上面には、ゲート酸化WA15を介してゲート
電極16が形成しである。
ェル領域131.132表面はチャネル領域171.1
72となり、該チャネル領域171.172および低濃
度層12上面には、ゲート酸化WA15を介してゲート
電極16が形成しである。
ソース領域141.142およびゲート電極16を形成
しないウェル領域131.132の上面には、オーミッ
ク接触によりソース電極19が、これら領域を短絡した
状態で形成され、接続孔201と接続孔202とを接続
している。ソース電極19とゲート電極16とは眉間絶
縁膜18により絶縁分離されている。また、基板11の
下面にはこれとオーミック接触するドレイン電極21が
形成されている。
しないウェル領域131.132の上面には、オーミッ
ク接触によりソース電極19が、これら領域を短絡した
状態で形成され、接続孔201と接続孔202とを接続
している。ソース電極19とゲート電極16とは眉間絶
縁膜18により絶縁分離されている。また、基板11の
下面にはこれとオーミック接触するドレイン電極21が
形成されている。
かかる構造の絶縁ゲート型バイポーラトランジスタ(N
型)の作動を説明すると、ドレイン電極21がソース電
極19に対し正電位にバイアスされ、ゲート電極16に
電圧が印加されると、チャネル領域171.172に電
子が蓄積され反転層が形成される。そして、ソース領域
141.142からチャネル領域171.172を通っ
て低濃度層12に至る電子の流れ22により、基板11
から正孔の注入が起こり、低濃度層12が導電変調を起
こす。このなめ低濃度層12の抵抗が低下し、従来の縦
型MO8FETに比べ低いオン抵抗が可能となる。
型)の作動を説明すると、ドレイン電極21がソース電
極19に対し正電位にバイアスされ、ゲート電極16に
電圧が印加されると、チャネル領域171.172に電
子が蓄積され反転層が形成される。そして、ソース領域
141.142からチャネル領域171.172を通っ
て低濃度層12に至る電子の流れ22により、基板11
から正孔の注入が起こり、低濃度層12が導電変調を起
こす。このなめ低濃度層12の抵抗が低下し、従来の縦
型MO8FETに比べ低いオン抵抗が可能となる。
[発明が解決しようとする課題]
ところで、このような構造の絶縁ゲート型バイポーラト
ランジスタでは、ソース領域141.142、ウェル領
域131.132、低濃度M12、基板11によりNP
NPのサイリスタ構造が形成されており、ドレイン電極
21−ソース電極19間を流れる電流がある臨界値以上
になるとサイリスタ動作に入るという問題があった。
ランジスタでは、ソース領域141.142、ウェル領
域131.132、低濃度M12、基板11によりNP
NPのサイリスタ構造が形成されており、ドレイン電極
21−ソース電極19間を流れる電流がある臨界値以上
になるとサイリスタ動作に入るという問題があった。
N型素子の場合、正孔電流は、ドレイン電極21全面か
らソース電極19のウェル領域131.132に接する
部分に向かって流れるが、特にゲート直下の正孔は、図
に矢印23で示したようにチャネル領域171.172
直下からソース領域141.142直下を周回して流れ
るという挙動を示す。従って、正孔電流が増大すると、
このゲート直下よりソース領域141.142直下を周
回して流れる正孔電流により、チャネル領域171.1
72直下からソース領域141.142に至るまでのウ
ェル領域131.132の電位が高くなり、これがソー
ス領域141.142とウェル領域131.132の間
に生じる拡散電位より高くなると、電子はチャネル領域
171.172を通過せずにウェル領域131.132
に直接流れ、ゲート電圧でドレイン電極21−ソース電
極19間の電流が制御できなくなる、いわゆるラッチア
ップ現象が発生し、極端な場合には素子破壊にいたる。
らソース電極19のウェル領域131.132に接する
部分に向かって流れるが、特にゲート直下の正孔は、図
に矢印23で示したようにチャネル領域171.172
直下からソース領域141.142直下を周回して流れ
るという挙動を示す。従って、正孔電流が増大すると、
このゲート直下よりソース領域141.142直下を周
回して流れる正孔電流により、チャネル領域171.1
72直下からソース領域141.142に至るまでのウ
ェル領域131.132の電位が高くなり、これがソー
ス領域141.142とウェル領域131.132の間
に生じる拡散電位より高くなると、電子はチャネル領域
171.172を通過せずにウェル領域131.132
に直接流れ、ゲート電圧でドレイン電極21−ソース電
極19間の電流が制御できなくなる、いわゆるラッチア
ップ現象が発生し、極端な場合には素子破壊にいたる。
このため、例えばウェル領域131.132とソース領
域141,142の接続部直下に深いP型層を形成して
正孔電流経路の抵抗を下げることが行われている。しか
しながら、この方法では正孔電流は全てP型ウェル領域
を経由してソース電極19に至るため、上記正孔電流経
路の抵抗が多少小さくなっても、やはりウェル領域の電
位は上昇し、ラッチアップが発生する臨界電流を十分高
くすることができなかった。
域141,142の接続部直下に深いP型層を形成して
正孔電流経路の抵抗を下げることが行われている。しか
しながら、この方法では正孔電流は全てP型ウェル領域
を経由してソース電極19に至るため、上記正孔電流経
路の抵抗が多少小さくなっても、やはりウェル領域の電
位は上昇し、ラッチアップが発生する臨界電流を十分高
くすることができなかった。
本発明は上記実情に鑑みてなされたもので、大電流動作
時においてもラッチアップ現象が発生しにくい構造を有
する半導体装置を提供することを目的とする。
時においてもラッチアップ現象が発生しにくい構造を有
する半導体装置を提供することを目的とする。
[課題を解決するための手段]
本発明の半導体装置の構成を第1図で説明すると、第1
導電型の半導体基板11と、この基板11上に形成され
た高抵抗の第2導電型半導体層12と、第2導電型半導
体層12表面の複数箇所に拡散形成された第1導電型の
ウェル領域131.132と、ウェル領域131.13
2内に拡散形成された低抵抗の第2導電型のソース領域
141.142と、ソース領域141.142と上記第
2導電型半導体層12とに挟まれたウェル領域表面13
1.132の一部および上記第2導電型半導体層12表
面にゲート酸化膜15を介して形成されたゲート電極1
6と、ソース領域141.142の表面およびウェル領
域131.132の残る表面の双方にオーミック接触す
るソース電極19とを有し、上記第2導電型半導体層1
2には、ゲート酸化膜15下でかつ複数のウェル領域1
31.132に挟まれた領域の一部に第1導電型半導体
層を拡散形成して上記ソース電極19に接続し、上記第
2導電型半導体層12よりウェル領域131.132に
導入される電流を分流する電流抜出層24となしである
。
導電型の半導体基板11と、この基板11上に形成され
た高抵抗の第2導電型半導体層12と、第2導電型半導
体層12表面の複数箇所に拡散形成された第1導電型の
ウェル領域131.132と、ウェル領域131.13
2内に拡散形成された低抵抗の第2導電型のソース領域
141.142と、ソース領域141.142と上記第
2導電型半導体層12とに挟まれたウェル領域表面13
1.132の一部および上記第2導電型半導体層12表
面にゲート酸化膜15を介して形成されたゲート電極1
6と、ソース領域141.142の表面およびウェル領
域131.132の残る表面の双方にオーミック接触す
るソース電極19とを有し、上記第2導電型半導体層1
2には、ゲート酸化膜15下でかつ複数のウェル領域1
31.132に挟まれた領域の一部に第1導電型半導体
層を拡散形成して上記ソース電極19に接続し、上記第
2導電型半導体層12よりウェル領域131.132に
導入される電流を分流する電流抜出層24となしである
。
[作用]
上記構造において、第2導電型半導体7112より複数
のウェル領域131.132に導入される正孔電流(N
型の場合)の一部は、これらの間に設けた電流抜出層2
4に分流し、直接ソース電極19に抜ける。電流抜出層
24はゲート直下に位置するので、ゲート直下よりソー
ス領域141.142直下を周回して流れる正孔電流を
効果的に低減し、ウェル領域131.132の電位の上
昇を抑制して、ラッチアップ現象の発生を防止する。
のウェル領域131.132に導入される正孔電流(N
型の場合)の一部は、これらの間に設けた電流抜出層2
4に分流し、直接ソース電極19に抜ける。電流抜出層
24はゲート直下に位置するので、ゲート直下よりソー
ス領域141.142直下を周回して流れる正孔電流を
効果的に低減し、ウェル領域131.132の電位の上
昇を抑制して、ラッチアップ現象の発生を防止する。
[実施例]
第1図および第2図により本発明の半導体装置の具体的
実施例を説明する。なお、上記従来の構造と共通の要素
については同一の番号を符した。
実施例を説明する。なお、上記従来の構造と共通の要素
については同一の番号を符した。
第1図は、例えば耐圧600vを設計目標としたN型絶
縁ゲート型バイポーラトランジスタであり、不純物濃度
1×10i8/−以上のP型窩濃度基板11の上面には
、例えば厚さ50μm以上、不純物濃度I X 10”
/−以下のN型低濃度層12が、エピタキシャル法ある
いは接合法により形成しである。N型低濃度層12上に
は、厚さ1000A程度のゲート酸化M15が熱酸化法
により形成され、さらにその上面には、例えば多結晶シ
リコンあるいは高融点金属により形成されたゲート電極
16が形成しである。
縁ゲート型バイポーラトランジスタであり、不純物濃度
1×10i8/−以上のP型窩濃度基板11の上面には
、例えば厚さ50μm以上、不純物濃度I X 10”
/−以下のN型低濃度層12が、エピタキシャル法ある
いは接合法により形成しである。N型低濃度層12上に
は、厚さ1000A程度のゲート酸化M15が熱酸化法
により形成され、さらにその上面には、例えば多結晶シ
リコンあるいは高融点金属により形成されたゲート電極
16が形成しである。
N型低濃度層12の表面には、このゲート酸化膜15、
ゲート電極16を拡散マスクとして、2重拡散法により
、例えば拡散深さ4μmの複数のP型ウェル領域131
.132、および例えば拡散深さ0.8μmの高濃度の
N型ソース領域141.142が形成されている。
ゲート電極16を拡散マスクとして、2重拡散法により
、例えば拡散深さ4μmの複数のP型ウェル領域131
.132、および例えば拡散深さ0.8μmの高濃度の
N型ソース領域141.142が形成されている。
N型低濃度層12には、さらに、ゲート酸化膜15直下
で、かつ複数のP型ウェル領域131.132に挟まれ
た領域の一部に、N型半導体装置であればP型の導電型
を有する半導体層を拡散形成してあり、ソース電極19
に接続して正札電流の抜出層24としである。
で、かつ複数のP型ウェル領域131.132に挟まれ
た領域の一部に、N型半導体装置であればP型の導電型
を有する半導体層を拡散形成してあり、ソース電極19
に接続して正札電流の抜出層24としである。
第2図には抜出!24とソース電極19の接続法を示す
。第1図は第2図のI−I線断面図に相当する。抜出層
24に分流する正孔電流がソース領域141.142下
部のウェル領域131.132を経由せず、直接ソース
電極19に到達するように、N型低濃度層12の表面に
は、抜出層24とウェル領域131.132とをそれぞ
れ接続するP型経路251.252が形成されている。
。第1図は第2図のI−I線断面図に相当する。抜出層
24に分流する正孔電流がソース領域141.142下
部のウェル領域131.132を経由せず、直接ソース
電極19に到達するように、N型低濃度層12の表面に
は、抜出層24とウェル領域131.132とをそれぞ
れ接続するP型経路251.252が形成されている。
また、経路251.252に沿ってゲート電極16は凹
状にバターニングされている。これによりゲート電極1
6下を流れる正孔電流は、一部が抜出層24に分流し、
経路251.252を経てソース電極19に達する。従
って、ラッチアップ現象の発生に大きく影響する、ソー
ス領域141.142下部のウェル領域131.132
を経由して流れる電流が減少するので、ウェル領域13
1.132の電位の上昇は抑制される。
状にバターニングされている。これによりゲート電極1
6下を流れる正孔電流は、一部が抜出層24に分流し、
経路251.252を経てソース電極19に達する。従
って、ラッチアップ現象の発生に大きく影響する、ソー
ス領域141.142下部のウェル領域131.132
を経由して流れる電流が減少するので、ウェル領域13
1.132の電位の上昇は抑制される。
抜出層24はウェル領域131.132形成時、あるい
は2重拡散時に形成することが可能であり、抜出層24
の寸法は、例えばウェル領域131.132と同時に形
成される場合にはその拡散深さに制限され、本実施例の
場合、拡散時の窓を含めると14μm程度となる。また
、2重拡散時にチャネル領域の形成とは別に抜出層24
の形成を行えば、深さ、幅が最適値となるように自由に
設定できる。このとき、多結晶シリコンにより形成した
ゲート電極16は、抜出層24により互いに島状に分断
されるため、抜出層24表面を熱処理するかあるいは、
CVD (化学気相蒸着)、スパッタ、蒸着等により、
再度多結晶シリコンを堆積するか、あるいは多結晶シリ
コンとオーミック接続可能な金属により各ゲート電極を
接続する。
は2重拡散時に形成することが可能であり、抜出層24
の寸法は、例えばウェル領域131.132と同時に形
成される場合にはその拡散深さに制限され、本実施例の
場合、拡散時の窓を含めると14μm程度となる。また
、2重拡散時にチャネル領域の形成とは別に抜出層24
の形成を行えば、深さ、幅が最適値となるように自由に
設定できる。このとき、多結晶シリコンにより形成した
ゲート電極16は、抜出層24により互いに島状に分断
されるため、抜出層24表面を熱処理するかあるいは、
CVD (化学気相蒸着)、スパッタ、蒸着等により、
再度多結晶シリコンを堆積するか、あるいは多結晶シリ
コンとオーミック接続可能な金属により各ゲート電極を
接続する。
シミュレーションによる検討によれば、拡散深さ(d)
1μm以上、幅(W)3μm以上であれば正孔電流のう
ち20%以上を抜出層24に分流させることが可能であ
る。好適には、マスク精度を考慮し、オン抵抗の増大の
影響がなく、しかも本効果を有効にし得るには、拡散深
さ(d)1〜2μm、幅(W)3〜5μmの範囲とする
ことが望ましい。また、ラッチアップ臨界電流が流れる
ときには電子電流の比率が増加するため、正孔電流の抜
出層24への分岐量の比率が前述の如く20%程度の場
合、ラッチアップ臨界電流は約25%増加する。従って
、本実施例による構造のトランジスタを用いれば、従来
の構造のトランジスタに比較して大電流を流し得る。
1μm以上、幅(W)3μm以上であれば正孔電流のう
ち20%以上を抜出層24に分流させることが可能であ
る。好適には、マスク精度を考慮し、オン抵抗の増大の
影響がなく、しかも本効果を有効にし得るには、拡散深
さ(d)1〜2μm、幅(W)3〜5μmの範囲とする
ことが望ましい。また、ラッチアップ臨界電流が流れる
ときには電子電流の比率が増加するため、正孔電流の抜
出層24への分岐量の比率が前述の如く20%程度の場
合、ラッチアップ臨界電流は約25%増加する。従って
、本実施例による構造のトランジスタを用いれば、従来
の構造のトランジスタに比較して大電流を流し得る。
また、抜出層24においては反転層は形成されないため
、第3図に示す如く、抜出層24上部のゲート酸化膜1
5を他の部分より厚く形成することにより、基板11と
ゲート電極16間の浮遊容量を減少させることができ、
スイッチング時の高速化が可能となる。
、第3図に示す如く、抜出層24上部のゲート酸化膜1
5を他の部分より厚く形成することにより、基板11と
ゲート電極16間の浮遊容量を減少させることができ、
スイッチング時の高速化が可能となる。
また、ウェル領域131.132と同一の導電型である
ため、オフ時にはガードリングと同等の働きを行い、ゲ
ート電極16直下でのブレークダウンを防止することが
可能となる。さらに、従来の構造では、高いゲート電圧
が印加されるとチャネル領域171.172の空乏層は
ドレイン領域21側へ延びるためウェル領域131.1
32のうち正孔電流が流れ得る経路は狭められてしまい
、事実上ソース電極へ至る抵抗が高くなってラッチアッ
プに対する耐量はさらに低減するが、本発明では、抜出
層24は反転しないため、より多くの正孔電流が抜出層
24へ分岐することによりラッチアップに対する耐量は
向上する。
ため、オフ時にはガードリングと同等の働きを行い、ゲ
ート電極16直下でのブレークダウンを防止することが
可能となる。さらに、従来の構造では、高いゲート電圧
が印加されるとチャネル領域171.172の空乏層は
ドレイン領域21側へ延びるためウェル領域131.1
32のうち正孔電流が流れ得る経路は狭められてしまい
、事実上ソース電極へ至る抵抗が高くなってラッチアッ
プに対する耐量はさらに低減するが、本発明では、抜出
層24は反転しないため、より多くの正孔電流が抜出層
24へ分岐することによりラッチアップに対する耐量は
向上する。
第4図には本発明の第3の実施例を示す。上記実施例で
は、抜出層24とウェル領域131.132とを接続す
る経路251.252を、抜出層24を挟んで対向する
位置に形成したが、本実施例では、ウェル領域131に
接続する経路251とウェル領域132に接続する経路
252とを異なった場所に形成しである。これにより、
ソース電極へ至るまでの抜出124の抵抗値を低減する
ことができる。
は、抜出層24とウェル領域131.132とを接続す
る経路251.252を、抜出層24を挟んで対向する
位置に形成したが、本実施例では、ウェル領域131に
接続する経路251とウェル領域132に接続する経路
252とを異なった場所に形成しである。これにより、
ソース電極へ至るまでの抜出124の抵抗値を低減する
ことができる。
第5図には本発明の第4の実施例を示す。本実施例では
、角型としたN型低濃度層12を多数配列してその周囲
を取囲むように抜出層24を形成し、その−辺よりN型
低濃度層12内に設けたウェル領域131.132に接
続する経路251.252を形成しである。このように
しても同様の効果が得られる。なお、経路は一辺に限ら
ず、複数形成しても構わない。
、角型としたN型低濃度層12を多数配列してその周囲
を取囲むように抜出層24を形成し、その−辺よりN型
低濃度層12内に設けたウェル領域131.132に接
続する経路251.252を形成しである。このように
しても同様の効果が得られる。なお、経路は一辺に限ら
ず、複数形成しても構わない。
第6図には本発明の第5の実施例を示す。本実施例では
上記第3の実施例同様、角型の低濃度層12周囲に正孔
の抜出層24を形成してあり、経路251.252は各
頂点より対角状に形成しである。
上記第3の実施例同様、角型の低濃度層12周囲に正孔
の抜出層24を形成してあり、経路251.252は各
頂点より対角状に形成しである。
一般にゲート電極の幅が大きいほどラッチアップ臨界電
流値は低下する。従って、角型セル構造においては対角
線の距離がラッチアップ耐量を制約することになるが、
本実施例においてはこの対角線上に経路251.252
を形成したので、ゲート電極の幅を小さくすることがで
き、従来の角型セル構造の素子に比べ臨界ラッチアップ
電流値を向上させることができる。
流値は低下する。従って、角型セル構造においては対角
線の距離がラッチアップ耐量を制約することになるが、
本実施例においてはこの対角線上に経路251.252
を形成したので、ゲート電極の幅を小さくすることがで
き、従来の角型セル構造の素子に比べ臨界ラッチアップ
電流値を向上させることができる。
なお、上記実施例においては、いずれもN型の半導体装
置について説明したが、本発明はP型の半導体装置につ
いても全く同様の効果を有する。
置について説明したが、本発明はP型の半導体装置につ
いても全く同様の効果を有する。
また、高濃度の第1導電型半導体基板と、低濃度の第2
導電型半導体層との間に、該第2導電型半導体層よりも
高濃度の第2導電型半導体層を有する構造としてもよい
。
導電型半導体層との間に、該第2導電型半導体層よりも
高濃度の第2導電型半導体層を有する構造としてもよい
。
また、上記実施例では、縞状および万里のパターンのも
のについて説明を行ったが、六角型等信のパターンとし
てもよく、いずれも同様の効果が得られる。
のについて説明を行ったが、六角型等信のパターンとし
てもよく、いずれも同様の効果が得られる。
[発明の効果]
以上のように、本発明によれば、ゲート電極下のウェル
領域間に、ウェル領域と同じ導電型を有し、ソース電極
に接続する抜出層を形成したので、ラッチアップの原因
となる、ゲート電極直下より各ウェル領域に流れ込む正
孔電流(N型の場合、P型の場合は電子電流)を効率よ
く分流し、直接ソース電極に到達させることができる。
領域間に、ウェル領域と同じ導電型を有し、ソース電極
に接続する抜出層を形成したので、ラッチアップの原因
となる、ゲート電極直下より各ウェル領域に流れ込む正
孔電流(N型の場合、P型の場合は電子電流)を効率よ
く分流し、直接ソース電極に到達させることができる。
従ってラッチアップ臨界電流が上昇し、大電流を流すこ
とができるので、例えば高耐圧電力用スイッチング素子
として極めて有用である。
とができるので、例えば高耐圧電力用スイッチング素子
として極めて有用である。
第1図および第2図は本発明の一実施例を示し、第1図
は半導体装置の全体断面図で、第2図の■−■線断面図
、第2図は半導体装置の拡散パターンを示す平面図、第
3図は本発明の第2の実施例を示す半導体装置の全体断
面図、第4図〜第6図は本発明の第3〜第5の実施例を
示す半導体装置の平面図、第7図は従来の半導体装置の
全体断面図である。 11・・・・・・P型高濃度基板(第1導電型半導体基
板)12・・・・・・N型低濃度層(第2導電型半導体
層)131.132・・・・・・P型ウェル領域(第1
導電型ウエル領域) 141.142・・・・・・N型ソース領域(第2導電
型ソース領域) 16・・・・・・ゲート電極 19・・・・・・ソース電極 24・・・・・・抜出層(電流抜出層)第1図 第2図 2条16 第3図 第5図 第4図 第6図
は半導体装置の全体断面図で、第2図の■−■線断面図
、第2図は半導体装置の拡散パターンを示す平面図、第
3図は本発明の第2の実施例を示す半導体装置の全体断
面図、第4図〜第6図は本発明の第3〜第5の実施例を
示す半導体装置の平面図、第7図は従来の半導体装置の
全体断面図である。 11・・・・・・P型高濃度基板(第1導電型半導体基
板)12・・・・・・N型低濃度層(第2導電型半導体
層)131.132・・・・・・P型ウェル領域(第1
導電型ウエル領域) 141.142・・・・・・N型ソース領域(第2導電
型ソース領域) 16・・・・・・ゲート電極 19・・・・・・ソース電極 24・・・・・・抜出層(電流抜出層)第1図 第2図 2条16 第3図 第5図 第4図 第6図
Claims (1)
- 第1導電型の半導体基板と、この基板上に形成された高
抵抗の第2導電型半導体層と、第2導電型半導体層表面
の複数箇所に拡散形成された第1導電型のウェル領域と
、ウェル領域内に拡散形成された低抵抗の第2導電型の
ソース領域と、ソース領域と上記第2導電型半導体層と
に挟まれたウェル領域の表面の一部および上記第2導電
型半導体層の表面にゲート酸化膜を介して形成されたゲ
ート電極と、ソース領域の表面および上記ウェル領域の
残る表面の双方にオーミック接触するソース電極とを有
し、上記第2導電型半導体層には、上記ゲート酸化膜下
でかつ複数のウェル領域に挟まれた領域の一部に第1導
電型半導体層を拡散形成して上記ソース電極に接続し、
上記第2導電型半導体層よりウェル領域に導入される電
流を分流する電流抜出層となしたことを特徴とする半導
体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2137589A JPH02202063A (ja) | 1989-01-31 | 1989-01-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2137589A JPH02202063A (ja) | 1989-01-31 | 1989-01-31 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02202063A true JPH02202063A (ja) | 1990-08-10 |
Family
ID=12053349
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2137589A Pending JPH02202063A (ja) | 1989-01-31 | 1989-01-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02202063A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998010469A1 (en) * | 1996-09-06 | 1998-03-12 | Mitsubishi Denki Kabushiki Kaisha | Transistor and method of manufacturing the same |
JP2008198652A (ja) * | 2007-02-08 | 2008-08-28 | Toyota Central R&D Labs Inc | 半導体装置 |
JP2009099714A (ja) * | 2007-10-16 | 2009-05-07 | Oki Semiconductor Co Ltd | 半導体装置とその製造方法 |
CN109768080A (zh) * | 2019-01-23 | 2019-05-17 | 电子科技大学 | 一种具有mos控制空穴通路的igbt器件 |
-
1989
- 1989-01-31 JP JP2137589A patent/JPH02202063A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998010469A1 (en) * | 1996-09-06 | 1998-03-12 | Mitsubishi Denki Kabushiki Kaisha | Transistor and method of manufacturing the same |
JP2008198652A (ja) * | 2007-02-08 | 2008-08-28 | Toyota Central R&D Labs Inc | 半導体装置 |
JP2009099714A (ja) * | 2007-10-16 | 2009-05-07 | Oki Semiconductor Co Ltd | 半導体装置とその製造方法 |
CN109768080A (zh) * | 2019-01-23 | 2019-05-17 | 电子科技大学 | 一种具有mos控制空穴通路的igbt器件 |
CN109768080B (zh) * | 2019-01-23 | 2021-03-30 | 电子科技大学 | 一种具有mos控制空穴通路的igbt器件 |
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