KR100200892B1 - 클록발생회로, 피엘엘회로와 도체장치 및 블록발생회로의 설계방법 - Google Patents

클록발생회로, 피엘엘회로와 도체장치 및 블록발생회로의 설계방법 Download PDF

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KR100200892B1
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카츄노리 사와이
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다니구찌 이찌로오 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

종속접속된 복수의 지연선의 각각이 클록을 입력차단하는 2개의 개폐소자와, 개폐소자에 공통으로 접속된 지연소자로된 종속접속된 복수의 지연 유닛을 포함하는 클록발생회로.
또, 이 클록발생회로를 포함하는 PLL 회로 및 반도체장치.
클록발생회로의 하나의 지연선에 있어서의 지연 유닛의 수 K는,
K≤[{1/(2·N·Fref)} - (Tmul)](Tdmin)에 의해 산출할 수가 있다.

Description

클록 발생회로, PLL회로외 도체장치 및 클록발생회로의 설계방법
제1도는 종래의 클록발생회로의 구성을 표시하는 블록도.
제2도는 각부 클록의 타이밍 차트.
제3도는 지연선의 구성을 표시하는 블록도.
제4도는 본 발명의 실예 1 에 관련한 클록발생회로를 표시하는 블록도.
제5도는 각부 클록의 타이밍차트.
제6도는 지연선의 실시예를 표시하는 블록도.
제7도는 지연 유닛의 실시예를 표시하는 블록도.
제8도는 지연선의 타의 실시예를 표시하는 블록도.
제9도는 본 발명의 실시예 2에 관련한 클록발생회로를 표시하는 블록도.
제10도는 각부 클록의 타이밍차트.
제11도는 본 발명의 실시예 3에 관련한 클록발생회로를 표시하는 블록도.
제12도는 위상비교기의 구성을 표시하는 블록도.
제13도는 클록업다운신호의 타이밍차트.
제14도는 클록업다운신호의 타이밍차트.
제15도는 지연선 제어회로의 구성을 표시하는 블록도.
제16도는 클록업다운신호 카운트 데이터의 타이밍 차트.
제17도는 클록업다운신호 카운트 데이터의 타이밍 차트.
제18도는 클록업다운신호 카운트 데이터의 타이밍 차트.
제19도는 위상비교기의 타의 구성을 표시하는 블록도.
제20도는 본 발명의 실시예 4에 관련한 클록발생회로를 표시하는 블록도.
제21도는 주파수비교회로의 구성을 표시하는 블록도.
제22도는 클록비교결과신호의 타이밍차트.
제23도는 본 발명의 실시예 5에 관련한 클록발생회로를 표시하는 블록도.
제24도는 2분주회로의 구성을 표시하는 블록도.
제25도는 지연선의 실시예를 표시하는 블록도.
제26도는 본 발명의 실시예 6에 관련한 클록발생회로를 표시하는 블록도.
제27도는 위상비교기의 구상을 표시하는 블록도.
제28도는 지연선 제어회로의 구성을 표시하는 블록도.
제29도는 로크검출회로의 구성을 표시하는 블록도.
제30도는 반도체의 프로세스 주위온도 등에 의해 정해지는 지연시간이 분포를 표시하는 분포곡선도.
제31도는 본 발명의 실시예 7 관련한 PLL회로를 표시하는 블록도.
제32도는 본 발명의 실시예 8 관련한 PLL회로를 표시하는 블록도.
본 발명은 클록발생회로, PLL회로와 반도체장치 및 클록발생회로의 설계 방법에 관한 것이다.
마이크로프로세서를 동작시키기 위한 클록의 주파수는 마이크로프로세서를 고속동작시키도록 높여지는 경향에 있어, 최근에는 100MHz를 넘는 주파수로 되오고 있다.
이와 같이 높은 주파수의 클록은 프린트 기판상에서의 전파가 어렵고, 또, 신호의 전파 때문에 발생하는 전자파의 영향을 받기 쉽다.
그래서, 반도체 칩에는, 외부로 부터 주파수가 낮은 저속의 클록을 고급하고, 마이크로프로세서에는 PLL(phase lock loop)회로를 탑재하여, 반도체 칩내클록의 주파스를 체배하므로서, 주파수가 극히 높은 클록을 발생시키고 있다.
한편, 마이크로프로세서의 동작전압은 저전압화하는 경향에 있고, 종전부터 잘 사용하고 있는 아날로그 PLL회로에 의해 100MHz를 넘는 클록을 발생시키기 위해서는, 게인이 큰 VCO(전압제어발진기)가 필요하다.
게인이 큰 VCO는, 제어전압에 중첩하는 노이즈에 의해 동작이 불안정하게 될 우려가 있고, 이 노이즈를 저감하기 위해서 대용량의 커패시터가 필요하다.
따라서, 큰면적의 댜용량의 커패시터를 반도체 칩상에 집적하든가, 커패시터를 외부접속하든가 하고 있어, 클록 발생회로가 대형이다.
그 때문에 아날로그 PLL회로로 바꿔서 디지털 PLL회로를 사용하는 클록발생회로가 있다.
제1도는 그 클록 발생회로의 모식적 블록도이다.
클록 CLKin은 종속접속된 지연선 DL1, DL2, DL3를 차례로 전파한다.
펄스생성회로 PG는 3개의 EXOR회로 EO1, EO2, EO3의해 구성된다.
지연선 DL1의 입력클록 CLA, 및 지연선 DL1의 출력클록 CLB는, EXOR회로 EO1의 입력단자(po1.)에 각각 입력된다.
지연선 DL2의 출력클록, 요컨대 지연선DL3의 입력클록 CLC, 및 지연선 DL3의 출력클록 CLD는, EXOR회로 EO2의 입력단자(p1.)에 각각 입력된다.
EXOR회로 EO1, EO2의 출력클록은 EXOR회로 EO3의 입력단자(p1.)에 각각 입력된다.
주파수를 체배한 클록 CLKout가 EXOR회로 EO3로부터 출력된다.
이 클록 발생회로의 동자를 각부 클록의 타이밍차트를 표시하는 제2도로 설명한다.
클록 CLKin이 지연선 DL1에 입력되면은, 그 클록 CLKin은 지연선 DL1, DL2, DL3를 차례로 전파하여, 각 지연선 DL1, DL2, DL3에 의해 지연해간다.
제2도에 표시하는 바와같이, 서서히 지연한 클록 CLA, CLB, CLC, CLD가 펄스생성회로 PG에 입력되며는 클록 CLA, CLB, CLC, CLD의 어느것이 H-레벨에서 L-레벨로, 또는 L-레벨에서 H-레벨로 반전할 때 마다 클록 CLKout의 레벨이 반전한다.
이렇게해서 클록 CLKin의 주파수가 체배된 클록이 발생한다.
제3도는 하나의 지연선의 구성을 표시하는 블록도다.
지연 유닛 U1, U2, U3, U4...U15의 각각은 두 개의 인버터를 직렬접속하여 구성된다.
클록입력단자 IN은 지연 유닛 U1의 입력측과 접속되며, 그 출력측은 지연 유닛 U3의 입력측과 접속되며, 그 출력측은 지연 유닛 U4의 입력측과 접속된다.
마찬가지로 다수의 지연 유닛 U5, U6...U15가 접속된다.
클록입력단자 IN과 유닛 U1과의 접속중간점은, 게이트 G0를 구성하고 있는 NAND회로의 입력단자와 접속되며, 기타 입력단자는 지연 선택신호가 입력되는 지연 선택단자 SEL0와 접속된다.
지연 유닛 U1과 U2와의 접속중간점은,게이트 G1를 구성하고 있는 NAND회로의 입력단자와 접속되며, 기타 입력단자는 지연 선택신호가 입력되는 지연 선택단자 SEL1와 접속된다.
지연 유닛 U2과 U3와의 접속중간점은,게이트 G2를 구성하고 있는NAND회로의 입력단자와 접속되며, 기타 입력단자는 지연 선택신호가 입력되는 지연 선택단자 SEL2와 접속된다.
지연 유닛 U3과 U4와의 접속중간점은,게이트 G3를 구성하고 있는NAND회로의 입력단자와 접속되며, 기타 입력단자는 지연 선택신호가 입력되는 지연 선택단자 SEL3와 접속된다.
지연 유닛 U4과 U5와의 접속중간점은,게이트 G4를 구성하고 있는 NAND회로의 입력단자와 접속되며, 기타 입력단자는 지연 선택신호가 입력되는 지연 선택단자 SEL4와 접속된다.
이하 마찬가지로 게이트 G5, G6...G15 및 지연 선택단자 SEL5, SEL6 ... SEL15가 설치된다.
게이트 G20, G21, G22, G23, G30은 인버터의 입력단자와 접속되어서 구성되어 있다.
게이트 전극 G0, G1, G2, G3의 각출력단자는, 게이트 G20의 4 입력 NAND회로의 입력단자와 접속되며, 게이트 G4, G5, G6, G7의 각출력단자는 게이트 G21의 4 입력 NAND회로의 입력단자와 각각 접속된다.
게이트 전극 G8, G9, G10, G11의 각출력단자는, 게이트 G22의 4 입력 NAND회로의 입력단자와 접속되며, 게이트 G12, G13, G14, G15의 각출력단자는 게이트 G23의 4 입력 NAND회로의 입력단자와 각각 접속된다.
게이트 G20, G21, G22, G23의 각출력단자는 게이트 G30의 4 입력 NAND회로의 입력단자와 각각 접속된다.
게이트 G30의 출력단자는, 인버터로된 게이트G40의 입력단자와 접속되며, 그 출력단자는 클록 출력단자 OUT와 접속된다.
다음에 이 지연선의 동작을 설명한다.
지연선택단자 SEL0, SEL1 ... SEL15 는, 항상 어느 하나가 H-레벨이 되도록 제어된다.
예를 들면 지연선택단자 SEL1이 H-레벨이 되면은 클록입력단자 IN에 입력된 클록은, 지연유닛 U1, 게이트 G1, G20, G30, G40을 지나 출력단자 OUT에 전파한다.
또 지연 선택단자 SEL4가 H-레벨이 되며는, 클록입력단자 IN에 입력된 클록은 지연 유닛 U1, U2, U3, U4및 G4, G21, G30, G40을 지나 클록출력단자 OUT에 전파한다.
그리고, 지연선택단자 SEL1이 H-레벨인 경우는, 클록입력단자 IN에서 클록출력단자 OUT까지의 클록전파지연시간과, 지연선택단자 SEL4가 H-레벨인 경우의 클록입력단자 IN에서 클록출력단자 OUT까지의 클록전파지연시간과 시간차는, 지연 유닛 U2, U3, U4의 각 지연시간의 합이된다.
이렇게해서 H-레벨로 하는 지연선택단자를 선택하므로서, 클록입력단자 IN에서 클록출력단자 OUT까지의 클록전파시간이 지연유닛에 의한 지연시간의 정수배로 변화한다.
이렇게해서 지연시간을 변화시키므로서 발생시키는 CLKout의 펄스폭, 펄스간력을 바꾸고 있다.
그러나, 지연선택단자 SEL0를 H-레벨로 하여, 클록의 전파지연시간을 최소로 하고 있는 경우라도, 클록입력단자 IN에 입력된 클록은 G0, G20, G30, G40을 지나 클록출력단자 OUT에 전파되므로, 지연시간은 게이트 G0, G20, G30, G40의 전파지연시간보다도 단축할 수가 없고, 그 때문에 발생시키는 클록의 주파수를 보다 높게할 수가 없다.
또 지연선택단자 SEL0를 H-레벨로 하고있는 경우도, 클록은 지연 유닛 U1, U2를 지나, 종속접속되어 있는 지연 유닛 U3, U4...U15의 모든 것을 전파한다.
그것에 의해 지연유닛을 구성하고 있는 인버터가 스위칭 동작하여, 모든 지연유닛 U1~U15가 전력을 소비하고 소비전력이 크다는 문제가 있다.
본 발명은 이상과 같은 문제점을 해결하기 위해서 이루어진 것으로, 본 발명의 하나의 목적은, 클록의 전파지연시간을 가급적 단축할 수 있고, 또 전력소비가 극히 작은 클록발생회로를 제공하는데 있다.
본 발명에 관련한 클록발생회로는, 종속 접속된 복수의 지연선의 각각이, 클록을 입력차단하는 두 개의 개폐소자와, 개페소자에 공통으로 접속된 지연소자로된, 종속접속된 복수의 지연유닛을 포함하는 것을 특징으로 한다.
각 지연선으로부터의 클록은 논리회로부로 입력된다.
그리고 제1클록을 복수의 지연유닛에 입력하고, 하나의 지연 유닛의 한편의 개폐소자를 은으로, 다른편의 개폐소자를 오프로 한다.
나머지의 지연유닛의 한편의 개폐소자를 오프로 하고, 타편의 개폐소자를 온으로 한다.
제1클록은 온으로한 한편의 개폐소자 및 지연소자를 지나, 찰로 차단의 지연유닛의 다른편의 개폐소자 및 지연소자를 지나 전파한다.
이것에 의해, 제1클록의 지연시간은 지연소자만의 지연시간에 의존한다.
또 제1클록은 한편의 개폐소자가 은으로 한 지연유닛에서 전단측의 지연유닛에는 전파하지 않는다. 상술한 클록발생회로에 있어서, 복수의 지연유닛에서 하나를 선택하는 선택수단을 구비한다.
이 경우, 제1클록을 선택수단에 입력하면, 제1클록은, 그것을 입력한 지연유닛의 한편의 개폐소자 및 지연소자를 지나, 차례로 다음단의 지연유닛에 전파한다.
이것에 의해, 제1클록을 지연유닛에 입력할때까지의 클록의 전파로의 길이가 단축하고, 부유용량이 감소한다.
상술한 클록발생회로에 있어서, 논리회로부를 설치하는 대신에, 지연선과 논리회로를 교호로 접속하며, 각논리회로의 1 입력단자에 제1클록을 입력한다.
이 경우, 제1클록이 반전하면 각 논리회로의 출력클록이 반전한다.,
지연선에 의한 지연시간이 경과하며, 전단의 지연선의 출력클록이 반전하고, 각 논리회로의 출력클록이 반전한다.
이것에 의해, 제1클록의 주파수의 정수배의 주파수의 클록이 발생한다.
최후단의 지연선어 출력하는 클록을 입력해야 할 위상비교기과, 이출력신호에 근거해서 지연선의 지연시간을 제어하는 제어회로를 구비한다.
각 지연선의 출력은 논리회로부에 입력된다.
이 경우는, 제1클록과 최후단의 지연선의 출력클록과의 위상을 비교한다.
제어회로는, 그 비교결과에 따라서 지연선의 지연시간을 제어한다. 이것에 의해,제1클록의 주파수를 정수배로 체배한 클록을 발생하고, 듀티비가 50%로 된다.
지연선과 논리회로를 교호로 접속하고, 각 논리회로의 1 입력단자에 제1클록을 입력한다.
또한 전술한 위상비교기 및 제어회로와, 각 지연선이 출력하는 클록을 입력하는 주파수비교부를 구비한다. 이 경우, 제1클록이 반전하면 각 논리회로의 출력클록이 반전한다.
지연선에 의한 지연시간이 경과하면, 전단의 지연선의 출력클록이 반전하고, 각 논리회로의 출력클록이 반전한다.
각 지연선의 출력클록의 위상비교시에 있어서의 논리레벨에 의해, 소정주파수범위에 있는 것을 검출하고, 위상비교기의 출력신호에 따라서 지연선의 지연시간을 제어한다.
이것에 의해, 제1클록의 주파수를 정수배로 체배한 클록이 발생한다.
또 제1클록을 2 분주하는 2 분주회로를 지연선의 전단에 구비한다.
그렇게 하면, 제1클록의 듀티비가 50%이하일지라도 2 분주한 클록을 지연선에 입력하면, 각 지연선의 출력클록에 근거해서 제1클록의 주파수를 체배한 주파수의 클록이 발생한다.
이것에 의해, 제1클록의 듀티비에 관계없이, 주파수를 체배한 클록의 듀티비는 50%가 된다.
또 각 지연선을 제1 제2의 지연선부로 나누어, 제1지연선부의 지연 유닛의 지연시간과, 제2지연선부의 지연유닛의 지연시간을 다르게 한다.
이것에 의해, 소수의 지연유닛으로, 지연시간이 광범위하게 변화한다.
또 제1클록 및 최후단의 지연선에서 출력되는 클록이 입력되는 제1, 제2위상비교기와, 제1위상비교기의 출력신호에 근거해서 제1지연선부의 지연시간을 제어하는 제1제어회로와, 제2위상비교기의 출력신호에 근거해서 제2지연선부의 지연시간을 제어하는 제2제어회로와, 제1위상비교기의 출력신호에 근거해서 클록의 로크를 검출하고, 제2위상비교기 및 제2제어회로의 출력신호의 입력차단을 제어하는 로크검출회로와를 구비한다.
제1클록의 위상과, 최후단의 지연선의 출력클록의 위상과를, 제1위상비교기 및 제2위상비교기가 각각 비교한다. 출력클록이 로크상태에 있는 것을 검출할때까지는 제1제어회로에 의해 제1지연선부의 지연시간을 제어한다.
로크상태에 있는 것을 검출하는 것을 검출하면, 제2위상비교기의 출력신호에 의해 제2제어회로는, 제2지연선부의 지연시간을 제어한다.
이것에 의해, 로크상태로 될 때까지는 지연선의 지연시간을 거칠게, 로크상태에 이른후는 지연시간을 세밀하게 제어한다.
또, 제1클록의 주파수를 정배수한 클록을 발생한다.
또 본 발명은, 발생시키는 클록의 주파수를 보다 높게 할수 있고, 소비전력이 적은 반도체장치를 제공하는 것이 그 목적으로 한다.
본 발명에 관한 반도체장치는, 상술한 어느 구성을 가지는 클록발생회로을 구비하므로, 지연선의 지연시간이 지연선내의 지연유닛의 지연시간만으로 변화한다.
지연선의 지연시간에 따른 펄스폭, 펄스 간격을 가지며, 입력클록의 정수배의 주파수의 클록이 발생한다. 지연시간에 따라서, 클록이 전파하는 지연유닛수를 제한한다.
또한 본 발명은 클록의 주파수의 체배수를 정수로 하는 것이 가능한, 클록발생회로의 설계방법을 제고하는 것을 목적으로 한다.
본 발명에서는, 하나의 지연선에 있어서 종속접속하는 지연 유닛의 수 K 를,
K≥[1/(2ㆍNㆍFref)-(Tmu1)]/(Tdmin) 에 의해 산출한다.
더우기 본 발명은, 클록의 주파수를 체배할 수 있고, 체배하기전의 클록과 체배한 클록이 등기하여, 소비전력이 적은 PLL 회로를 제공하는 것을 목적으로 한다. 본 발명에 관련된 PLL 회로에서는, 상술한 클록발생회로를 위상등기회로의 전단에 구비하고, 위상동기회로에는 제1클록과 클록발생회로로 부터의 출력클록과 위상등기회로의 출력클록과를 입력한다. 또 클록발생회로를 위상동기회로의 후단에 구비하는 구성으로 해도 좋다.
그리고 위상동기회로에는 , 제1 클록과 클록발생회로로부터의 출력클록과를 입력한다.
클록발생회로는, 지연 유닛을 종속접속하여 구성한 지연선에 해 입력클록을 지연시킨다.
발생한 클록과, 클록발생회로에 입력한 클록과를 위상동기회로에 입력하면은 발생한 클록이 클록발생회로에 입력하는 클록에 등기한다.
[실시예]
이하 본 발명을 그 실시예를 표시하는 도면에 근거해서 상세히 설명한다.
[실시예1]
제4도는 본발명의 실시예 1에 관련한 클록발생회로의 구성을 표시하는 모식적 블록도이다.
클록 CLKin는 종속접속된 지연선 DL1, DL2, DL3를 차례로 전파한다.
펄스생성회로 PG는 3개의 EXOR회로 EO1, EXOR회로 EO2, EXOR회로 EO3에 의해 구성된다.
지연선 DL1의 입력클록 CLA,지연선 DL1의 출력클록CLB는 EXOR회로 EO1의 이력단자(pl.)에 각각 입력된다. 지연선 DL2의 출력클록, 요컨대 지연선 DL3의 입력클록 CLC , 및 지연선 DL3의 출력클록 CLD 는 EXOR 회로 EO2의 입력단자(pl.)에 각각 입력된다. EXOR로 EO1,EO2의 출력클록은 EXOR 회로 EO3의 입력단자(pl.)에 각각 입력된다. 클록 CLKin의 주파수를 체배한 클록 CLKout 이 EXOR 회로 EO3로부터 출력된다.
다음에 이와같이 구성한 클록 발생회로의 동작을 각부의 클록의 타이밍 차트를 표시하는 제5도와 함께 설명한다. 지연선 DL1에 입력된 클록 CLKin는 지연선DL1, DL2, DL3를 차례로 전파하여, 각 지연선 DL1, DL2, DL3 에 의해 지연해간다. 그리고, 지연선 DL1에 입력되는 클록 CLA 및 지연선 DL1, DL2, DL3로부터 출력되는 클록 CLB, CLC, CLD는 제5도에 표시하는 것과 같다.
이렇게 지여한 클록 CLA, CLB, CLC, CLD가 펄스생성회로 PG에 입력되면, 클록 CLA,CLB의 논리에 의해 한편이 H-레벨인때에 클록 CLKDut가 H-레벨이 되며, 클록 CLC , CLD 의 논리에 의해 한편이 H-레벨인때에 클록 CLKout가 H-레벨이 된다. 이렇게 해서 클록 CLKin의 주파수를 체배한 클록이 발생된다. 제6도는 지연선의 예를 표시하는 블록도이다.
클록입력단자 IN은 지연유닛 U0, U1, U2, U3, U4... U15의 각 제1입력단자 A,A,A,A...A와 공통으로 접속된다.
지연 유닛 U15의 출력단자 C는 다음단의 지연 유닛의 제2이벽단자와 접속되며, 차례로 마찬가지로 접속되어서, 지연 유닛 U4의 출력단자 C는 지연유닛 U3의 제2입력단자 B와 접속된다.
지연 유닛 U3의 출력단자 C는 지연 유닛 U2의 제2입력단자 B와 접속되며, 지연유닛 U2의 출력단자 C는 지연 유닛 U1의 제2입력단자 B와 접속된다.
지연 유닛 U1의 출력단자 C는 지연 유닛 U0의 제2입력단자 B와 접속되며, 지연유닛 U0의 출력단자 C는 클록 출력단자 OUT와 접속된다.
지연유닛 U0, U1, U2, U3, U4... U15의 제어단자 D,D,D,D...는, 지연선택신호가 입력되는 지연선택단자 SEL0,SEL1,SEL2,SEL3,SEL4, ... SEL15와 각각 접속된다.
제7도는 지연유닛의 예를 표시하는 블록도이다.
지연유닛 U0, U1, U2, ... U15의 제입력단자 A는 트랜스퍼게이트 TG1를 통해서 지연 동작하는 인버터 I1의 입력단자와 접속되며, 제2입력단자 B는 트랜스퍼게이트 TG3를 통해서 지연 동작하는 인버터 I1의 입력단자와 접속된다.
전술한 지연선태단자와 접속되는 제어단자 D는, 트랜스퍼게이트 TG1의 N-채널트랜지스터 NT의 게이트 및 트랜스퍼게이트 TG3의 P-채널트랜지스터 PT의 게이트와 접속되며, 또 인버터 I2를 통해서 트랜스퍼게이트 TG1의 P-채널트랜지스터 PT의 게이트 및 트랜스퍼게이트 TG3의 N-채널트랜지스터 NT의 게이트와 접속된다.
인버터 I1의 출력단자는 인버터 I3의 입력단자와 접속되며, 그 출력단자는 C와 접속된다.
다음에 이와 같이 구성한 지연선의 동작을 설명한다.
지연 유닛에서는, 제어단자 D가 H-레벨인 경우는, 트랜스퍼게이트 TG1이 온하여, 제1입력단자 A에 입력된 클록이, 지연동작하는 인버터 I1, I3에 의한 지연시간만큼 지연한 후, 출력단자 C에 전파된다. 제어단자 D가 L-레벨인 경우는, 트랜스퍼게이트 TG1이 온하여 출력단자 C가 접지전위로 고정된다. 지연선 DL1, DL2, DL3를 각각에서는 지연선택단자 SEL0, SEL1, SEL2, SEL3, SEL4, ... SEL15의 어느 하나가 H-레벨로 제어된다. 지연선택단자 SES1가 H-레벨로 됐을 경우, 지연 유닛 U1만이 제1입력단자 A로부터 클록을 받아들여, 그외의 지연 유닛 U0, U2, U3, U4... U15는 제2입력단자 B의 신호를 받아들인다. 지연 유닛 U1에 의해 전단의 지연 유닛 U2, U3, U4... U15의 출력단자 C는 접지전위에 고정된다.
또 지연 유닛 U0는 지연유닛 U1이 받아들인 클록을 받아들인다. 그것에 의해 이 경우의 클록의 지연시간은, 지연 유닛 U1에 의한 지연시간과, 지연 유닛 U0에 의한 지연시간과의 합의 지연시간이 된다.
또 지연선택단자 SES2만이 H-레벨로 됐을 경우에는, 클록의 지연시간은 지연 유닛 U0, U1, U2의 각 지연 시간과의 합의 지연시간이 된다. 이와같이 지연단자를 선택함으로서 지연선에 있어서의 지연시간이 변화한다.
또 예를들면 지연선택단자 SEL1만이 H-레벨로 됐을 경우에는, 클록이 전파하는 지연유닛은 U0, U1뿐이며, 타의 지연 유닛 U2, ... U15에는 클록이 전파하지않으므로, 지연 유닛 U0, U1만이 전력이 소비된다.
그리고 지연시간을 짧게할수록, 즉 발생하는 클록의 주파수가 높을수록, 전력의 소비가 저감되며 저소비전력화가 도모된다. 또 지연선은 지연 유닛으로 지연한 클록을 지연 유닛 이외의 게이트를 통하지 않고 직접으로 출력하므로 클록의 지연시간을, 하나의 지연 유닛의 지연시간까지 단축할 수가 있고, 클록의 주파수의 체배수를 대폭으로 높일 수 있고, 주파수가 극히 높은 클록을 발생할 수가 있다.
제8도는 지연선의 다른 예를 표시하는 블록도이다.
디멀티프렉서 DMX 의 공통단자에는 클록 CLKin가 입력된다. 공통단자는, 복수의 전환단자를 통해서 제7도에 표시하는 구조와 동구조의 지연 유닛 U15, U14... U1, U0의 제1입력단자 A와 각각 접속된다. 복수의 전환단자는 지연선택신호 SL에 의해 택일적으로 선택제어된다. 지연유닛 U15의 제2입력단자 B는 접지된다. 지연유닛 U15의 출력단자 C는 지연동작하는 버퍼 BF15를 통해서 지연유닛 U14의 제2입력단자 B와 접속된다. 지연유닛 U14의 출력단자 C는 지연동작하는 버퍼 BF14를 통해서 다음단의 지연유닛의 제2입력단자와 접속된다. 마찬가지로 차례로 접속되며, 지연유닛 U1의 출력단자 C는 지연동작하는 버퍼 BF1을 통해서 지연유닛 U0의 제2입력단자 B와 접속된다. 지연유닛 U0의 출력단자 C는 버퍼 BF0를 통해서 클록출력단자 OUT와 접속된다.
다음에 이 클록발생회로의 동작을 설명한다.
지연선택신호 SL에 의해 디멀티프렉서 DMX 의 선택을 제어하여, 클록 CLKin이 예를들면 지연유닛 U1의 제1입력단자 A에 입력되며, 지연선택신호 SL에 의해 지연선택단자 SEL1을 H-레벨로 한다. 그렇게 하면, 제6도에 있어서의 경우와 마찬가지로 지연유닛 U1에 입력된 클록은 지연유닛 U1에 의해 지연하여 버퍼 BF1에 입력되어서 더 지연한다. 그리고 지연유닛 U0에 입력되어서 지연하고, 버퍼 BF0에서 더 지연하여 클록출력단자 OUT로 출력한다. 또한 디멀티프렉서 DMX의 선택제어에 의해 다른 지연유닛에 클록을 입력했을 경우도 마찬가지로 소정의 지연시간으로 클록이 출력된다. 즉 제6도에 표시하는 디멀티프렉서와 같은 동작을 한다. 그리고, 이 지연선에 의해서도 지연시간을 변경할 수 있고, 이 지연선을 사용함으로서 전술한 것과 같이 소비전력이 저감할 수 있다. 또, 클록의 주파수의 체배수를 높일 수가 있다. 또한 디멀티플렉서에 입력된 클록을 소요의 지연유닛에 입력하므로, 클록의 전파경로가 단축된다. 따라서 그 전파경로에 포함되는 기생용량이 극히 작게되며, 기생용량을 통하는 전류를 저감할 수 있으며, 이것에 의해서도 소비전력을 저감할 수 있다.
[실시예2]
제9도는 본 발명의 실시예2에 관련한 클록발생회로를 표시하는 블록도이다.
클럭 CLKin(CLA)는 지연선 DL1에 입력되며, 지연선 DL1의 출력클록은 EXOR회로 EO4의 일입력단자에 입력된다. EXOR회로 EO4출력클록은 CLB는 지연선 DL2에 입력되며, 지연선 DL2의 출력클록은 EXOR회로 EO5의 일 입력단자에 입력된다. EXOR회로 EO5출력클록은 CLC는 지연선 DL3에 입력되며, 지연선 DL3의 출력클록은 EXOR회로 EO6의 일 입력단자에 입력된다. 또 클록 CLKin는 EXOR회로 EO1, EO2, EO3의 각타입력단자에 입력된다. 이 클록발생회로는 클록의 타이밍차트를 표시하는 제10도와 같이 각 지연선 DL1, DL2, DL3의 각 입력(CLA,CLB,CLC )는, 클록 CLKin이 L-레벨에서 H-레벨로 천이할때에 일제히 반전한다. 그후, 지연선 하나의 지연시간 T4를 경과한 후에, 전단의 지연선의 출력클록이 L-레벨에서 H-레벨로 천이하므로, 각 EXOR회로의 출력클록, 즉 지연선의 입력클록이 반전한다. 이와 같은 동작이 반복하므로서, 클록 CLKin의 주파수의 정수배의 주파수의 클록 CLD 가 발생한다.
[실시예 3]
제11도는 본 발명의 실시예 3에 관련하는 클록발생회로의 블록도이다.
지연선 DL1, DL2, DL3, DL4 는 종속접속된다. 클록 CLKin는 위상비교기 PD의 제1단자에 입력되며, 지연선 DL4의 출력클록 DO는 위상비교기 PD의 제2단자에 입력된다. 위상비교기 PD가 출력하는 업 다운 신호 U/D는 리세트신호 RST가 입력되는 지연선 제어회로 DCL에 입력된다. 지연선 제어회로 DLC가 출력하는 지연선택신호 SL는 지연선 DL1, DL2, DL3, DL4에 입력된다. 그 이외의 구성은 제4도에 표시하는 구성과 마찬가지이며, 동일구성부분에는 동일부호를 붙이고 있다. 지연선 DL1, DL2, DL3, DL4는 각각 제6도와 같이 구성된다.
제12도는 위상비교기 PD의 블록도이며, 래치회로에 의해 구성된다.
최후단의 지연선 DL4(제11도참조)에서 출력되는 출력클록 DO가 일단자에 입력되는 트랜스퍼게이트 TG5의 다른단자는 인버터 I5의 입력단자와 접속되며, 그 출력단자는 인버터 I6의 입력단자와 접속된다. 인버터 I6의 출력단자는 트랜스퍼게이트 TG6의 일단자와 접속된다. 트랜스퍼게이트 TG6의 타단자는 인버터 I7의 입력단자와 접속되며, 그 출력단자는 인버터 I8의 입력단자와 접속된다. 인버터 I8의 출력단자에서 업다운신호 U/D가 출력된다. 인버터 I5, I6의 직렬회로에는 트랜스퍼게이트 TG7이 병렬접속되며, 인버터 I7, I8의 직렬회로에는 트랜스퍼게이트 TG8이 병렬접속된다. 인버터 I9의 입력단자, 트랜스퍼게이트 TG5의 P 채널 트랜지스터 PT5, 트랜스퍼게이트 TG6의 N 채널 트랜지스터 NT6및 트랜스퍼게이트 TG8의 P 채널 트랜지스터 PT8의 각 게이트와 접속된다. 인버터 I9의 출력단자, 트랜스퍼게이트 TG5의 N 채널 트랜지스터 NT5, 트랜스퍼게이트 TG7의 P 채널 트랜지스터 PT7, 트랜스퍼게이트 TG6의 P 채널 트랜지스터 PT6및 트랜스퍼게이트 TG8의 N 채널 트랜지스터 NT8의 각 게이트와 접속된다. 트랜스퍼게이트 TG7의 N 채널 트랜지스터 NT7에는 출력클록 DO가 입력된다. 이 위상비교기 PD가 출력하는 업다운신호 U/D는, 클록 CLKin이 L-레벨에서 H-레벨로 천이했을 때의 지연선 DL4의 출력클록 DO의 논리레벨을 래치한다. 즉 클록 CLKin에 대한 출력클록 DO의 위상이 제13도에 표시하는 경우는 L-레벨이 된다.
한편, 제14도에 표시하는 경우는 H-레벨이 된다.
제15도는 지연선 제어회로 DLC의 구성을 표시하는 블록도이다.
업다운신호 U/D, 클록 CLKin, 리세트신호 RST는 업다운 카운터 UDC의 입력단자 UDI, 클록단자 CK, 리세트단자 RS에 각각 입력된다. 클록은 클록 CLKin도 좋고, 클록 CLKin에 동기하여 변화하는 다른 클록이라도 좋다. 업다운카운터 UDC의 카운트데이터 UD(0-3)는 데코더 회로 DEC입력되며, 카운트데이터 ;D(0-3)에 의해 지연선택단자 SEL0-SEL15를 택일적으로 선택하여 H-레벨로 하도록 되어 있다. 본 지연제어회로 DLC 에 있어서, 업다운카운터 UDC는 리세트신호 RST가 L-레벨이 되며는, 카운트데이터 UD(0-3)의 4비트 값을 0,0,0,0로 한다. 업다운신호 U/D가 H-레벨인 경우에는 클록 CLKin에 동기하여 카운트데이터의 값을 "1"감소시킨다. 업다운데이터의 값을 "1"증가시킨다. 데코더 회로 DEC 는 카운트데이터 UD(0-3)의 값을 데코드하고, 지연선택단자 SEL0-SEL15의 어느 하나를 H-레벨로 한다. 카운트데이터 UD(0-3)의 값이 0,0,0,0의 경우는 지연선택단자 SEL0가 선택되며, 카운트데이터 UD(0-3)의 값이 1,1,1,1의 경우는 지연선택단자 SEL15가 선택된다.
다음에 이와같이 구성한 클록발생회로의 동작을 설명한다.
클록 CLKin이 공급되어있는 상태에서 지연선 제어회로 DLC의 리세크신호 RST를 최소한 1사이클 기간 L-레벨로 한다. 이것에 의해, 지연선 제어회로 DLC 의 업다운카운터 UDC의 카운트데이터 UD(0-3)의 값으로 되며, 지연선택단자 SEL0 만이 H-레벨이 된다. 리세트 직후의 상태에서는, 각각의 지연선의 지연시간은 최소로 되어 있다. 즉, 제6도에 있어서 지연 유닛 U0만을 지나는 전파지연시간으로 되어있다.
여기서 제16도에 표시한 것과 같이 전파지연시간을 Tdo로 하면, 클록발생회로에 의해 제17도에 표시하는 바와 같이 클록 CLKout 를 발생한다. 이때 위상비교기 PD가 출력하는 업다운신호 U/D는 전술한바와같이 L-레벨이 된다. 따라서 카운트데이터 UD(0-3)의 값은 다음의 클록 CLKin에 동기하여 "1" 증가한다. 카운트데이터 UD(0-3)의 값이 1 증가하면 각각의 지연선의 지연시간은 하나의 지연 유닛의 지연시간만 길게 된다. 그리고 클록발생회로에 의해 발생하는 클록의 시간폭, 간격이 길어지지만, 업다운신호 U/D는 L-레벨 그대로이며, 카운트데이터 UD(0-3)의 값은 또한 "1"증가하여 "2"로 된다.
이 상태를 제18도에 표시한다. 업다운신호 U/D는 L-레벨 그대로이며, 업다운카운터 UDC의 카운트값은 더욱이 "1"증가하여 "3"이 된다. 그리고 제18도에 표시하는 바와같이 이 상태에서 클록 CLKin 이 L-레벨에서 H-레벨로 천이하면, 업다운신호 U/D는 H-레벨로 천이한다. 그렇게 하면 업다운카운터 UDC의 카운터데이터 UD(0-3)는 "1" 감소하고 "2"로 된다. 클록 CLKin의 다음의 사이클로 업다운신호 U/D는 L-레벨로 천이하며, 업다운카운터 UDC의 카운트데이터 UD(0-3)의 값은 "3"이 된다. 이 이후의 사이클에서는 업 다운카운터 UDC의 카운트데이터 UD(0-3)은 교호로 "2","3"의 값을 반복한다. 이 상태로 되면 클록 CLKin의 주파수의 정수배의 주파수로 듀티비가 대개 50%인 클록이 발생하며, 소위 로크상태로 된다.
제19도는 위상비교기 PD의 타의 구성을 표시하는 블록도이다.
최후단의 지연선 DL4(제11도참조)의 출력클록 DO가 입력되는 단자는, 인버터 I10의 입력단자와 접속되며, 또 래치회로 L1의 트랜지스터 T10를 통해서 인버터 I11의 입력단자와 접속된다. 인버터 I11의 출력단자은 NAND회로 NA의 일입력단자와 접속된다.
인버터 I10의 출력단자는 인버터 I12의 입력단자와 접속되며, 그 출력단자는 인버터 I13의 입력단자와 접속된다. 인버터 I13의 출력단자는 인버터 I14의 입력단자와 접속된다. 인버터 I14의 출력단자는 래치회로 L2의 트랜지스터 T11를 통해서 인버터 I15의 입력단자와 접속된다. 인버터 I15의 출력단자는 NAND회로 NA의 타입력단자의 래치회로 L3의 트랜지스터 T12를 통해서 인버터 I16의 입력단자와 접속된다. 인버터 I16로부터 다운신호 DW가 출력된다. NAND회로 NA의 출력단자는 래치회로 L4의 트랜지스터 T13를 통해서 인버터 I17의 입력단자와 접속된다. 클록 CLKin가 입력되는 단자는 트랜지스터 T10, T11의 게이트와 접속되며, 인버터 I18을 통해서 트랜지스터 T12, T13의 게이트와 접속된다. 이 위상비교기 PD는 다운신호 DW 및 업신호 UP를 각각 출력한다. 업신호 UP이 H-레벨인때는, 업다운카운터 UDC의 카운터데이터 UD(0-3)을 "1"증가시켜, 다운신호 DW 가 H-레벨인때에는 카운트데이터 UD(0-3)을 "1"감소증시켜, 업신호 UP 및 다운신호 DW가 공히 L-레벨인 경우에는, 업다운카운터 UDC는 그때까지의 카운트데이터를 유지할 수가 있다. 제12도에 표시하는 위상비교기 PD로 업다운신호 U/D가 H-레벨, L-레벨을 교호로 반복하는 상태로 됐을 때, 제19도에 표시하는 위상비교기 PD에서는 업신호 UP 및 다운신호 DW가 공히 L-레벨이 된다. 따라서 업다운카운터 UDC의 카운트데이터 UD(0-3)의 값은 교호로 "1"증감하는 것이 아니고, 소정의 값으로 안정된다. 제19도에 표시하는 위상비교기 PD를 사용했을 경우에는 그와같은 상태를 로크상태라고 한다. 더욱이, 클록 CLKin의 주파수가 높고 지연선이외에서의 게이트지연시간이 무시할 수 없게 됐을 때에는, 위상비교기 PD에 입력하는 클록을, 로크CLKin을 2분주한 클록으로하여, 2사이클에 1회의 위상비교를 해도 좋다. 또 본 실시예 3에서는 주파수의 체배비를 4배로 하고 있지만 N배의 체배비를 얻는 경우에는 종속접속하고 있는 지연선의 수를 N개로 하면 달성할 수가 있다.
[실시예 4]
제20도는 본 발명의 실시예에 관련한 클록발생회로를 표시하는 블록도이다.
클록 CLKin, 즉 클록 CLA는 위상비교기 PD의 제1단자와, 지연선 DL1의 입력단자와 EXOR회로 EO10, EO11,EO12의 일입력단자와 주파수비교회로 FD와에 입력된다. 지연선 DL1의 출력클록 EXOR회로 EO10의 타입력단자에 입력단자에 입력되며, 그 출력클록 CLC 는 지연선 DL3의 입력단자와 주파수비교회로 FD와에 입력된다. 지연선 DL3의 출력클록 EXOR회로 EO12의 타입력단자에 입력되며, 그 출력클록 CLD 는 지연선 DL4의 입력단자와 주파수 비교회로 FD와에 입력된다. 지연선 DL4의 출력클록 DO는 위상비교기 PD의 제2단자에 입력된다.
주파수비교회로 FD의 비교결과신호 FDET는 위상비교기 PD에 입력된다. 위상비교기 PD가 출력하는 업다운신호 U/D는 지연선 제어회로 DLC 에 입력된다. 지연선 제어회로 DLC 가 출력하는 지연 선택신호 SL는, 지연선 DL1,DL2,DL3,DL4 의 지연 선택단자에 입력된다. EXOR회로 EO12에서 주파수를 체배한 클록 CLKout이 출력된다. 지연선 DL1,DL2,DL3,DL4 는 제6도에 표시한 지연선과 마찬가지로 구성된다. 위상비교기 PD의 기본적 동작은 제19도에 표시한 위상비교기 PD와 마찬가지이다. 그러나 비교결과신호 FDET가 H-레벨인 경우는, 클록 CLKin과 지연선 DL4의 출력 클록 DO과의 위상에 관계없이 다운신호 DW를 H-레벨로 한다.
제21도는 주파수비교회로 FD 의 구성을 표시하는 블록도이다.
지연선 DL1에 입력하는 클록 CLA는 EXOR회로 EO20의 일 입력단자에 입력된다.
EXOR회로 EO10의 출력클록 CLB는 인버터 I20을 통해서 3 입력 NAND회로NA20의 제1입력단자에 입력된다. EXOR회로 EO11의 출력클록 CLC는 인버터 I21을 통해서 EXOR회로 EO20의 출력클록 CLF는 입력 NAND회로NA20의 제2입력단자에 입력된다. EXOR회로 EO12의 출력클록 CLD는 인버터 I22를 통해서 3 입력 NAND회로NA20의 제3입력단자에 입력된다. EXOR회로 EO12의 출력클록 CLD는 인버터 I22를 통해서 3 입력 NAND회로NA20의 제3입력단자에 입력된다. 3 입력 NAND회로NA20의 출력클록은 인버터 I23를 통해서 인버터 I24에 입력되며, 인버터 I24로부터 비교결과신호 FDET가 출력된다. 이 주파수비교회로 FD, 제22도에 표시하는 바와 같이, 소정의 체배수, 이 경우에는 4체배되어 있지않은 기간 I,II,III 에서는 클록 CLKin의 상승시점에서 H-레벨의 비교결과신호 FDET를 출력한다. 따라서 주파수 비교회로 FD와 위상비교기 PD와의 조합에 의해, 업다운신호 U/D는 출력클록 CLD 의 주파수가 소정의 체배수에 이르지않은 경우는 클록 CLKin 와 지연선 DL4의 출력클록 DO 와의 위상에 관계없이 다운신호 DW가 H-레벨이 된다. 출력클록 CLD 의 주파수가 소정의 체배수에 달하고 있는 경우에는, 제19도에 표시하는 위상비교기 PD와 마찬가지로 클록 CLKin와 출력클록 DO와의 위상관계에 따라서, 업신호 UP, 다운신호 DW의 어느 것이 H-레벨이 된다. 또는 어느 것도 L-레벨이 된다. 이와같은 동작에 의해, 소정의 체수배보다 작은 체배비로 로크상태로 빠져 들어가는 것을 방지할 수 있으며, 로크상태에 이른 경우에는 출력클록 CLKin의 주파수가 소정의 체배수에 이른 것으로 된다.
[실시예 5]
제23도는 본 발명의 실시예 5에 관련한 클록발생회로를 표시하는 블록도이다.
클록 CLKin는 2 분주회로 FA에 입력된다. 2 분주된 클록 CLA는 지연선 DL1에 입력된다. 그 이외의 구성은 제4도에 표시하는 클록발생회로의 구성과 마찬가지이며, 동일구성부분에는 동일부호를 부치고 있다. 또 지연선은 제6도에 표시한 구성과 같은 구성을 하고 있다. 이 클록발생회로는 클록 CLKin을 2 분주하면, 클록 CLKin의 듀티비에 관계없이 듀티비가 50%의 클록 CLA가 발생한다. 이 클록 CLA를 지연선 DL1, DL2, DL3에 차례로 입력하므로서, 제4도에 표시하는 클록발생회로의 동작과 같은 동작으로 듀티비가 50%인 클록 CLKout를 출력할 수가 있다. 2 분주회로 FA는 제24도에 표시하는 바와같이 구성한다. 래치회로 L5와 래치회로 L6와를 종속접속하고, 래치회로 L6의 래치데이터를 인버터 INV를 통해서 래치회로 L5에 입력한다.
각 래치회로 L5, L6는, 트랜스게이트 TG21와 인버터 I21이 직렬접속되며, 인버터 I21과 I22와의 직렬회로로 트랜스퍼게이트 TG22가 병렬접속되어서 구성된다. 그리고 2 분주해야할 클록 CLKin을 인버터 I23로 반전한 클록이, 래치회로 L5의 트랜스퍼게이트 TG21의 N 채널트랜지스터와, 트랜스퍼게이트 TG22의 P-채널트랜지스터와, 래치회로 L6의 트랜스퍼게이트 TG21의 P 채널트랜지스터와, 트랜스퍼게이트 TG22의 N-채널트랜지스터에 제공된다. 또 인버터 I23에서 반전할 클록을 다시 인버터 I24로 반전한 클록이, 래치회로 L5의 트랜스퍼게이트 TG21의 P 채널트랜지스터와, 트랜스퍼게이트 TG22의 N-채널트랜지스터와, 래치회로 L6의 트랜스퍼게이트 TG21의 N 채널트랜지스터와, 트랜스퍼게이트 TG22의 P-채널트랜지스터에 제공된다. 이 2 분주회로 FA에서는 클록 CLKin가 H-레벨이 되며는 래치회로 L5의 트랜스퍼게이트 TG22및 래치회로 L6의 트랜스퍼게이트 TG21가 온하여 클록 CLA가 H-레벨이 된다. 다음에 클록 CLKin가 L-레벨이 되며는 래치회로 L5의 트랜스퍼게이트 TG21및 래치회로 L6의 트랜스퍼게이트 TG22가 온하여 래치회로 L5가 인버터 INV로 반전한 L-레벨을 래치한다. 이때 래치회로 L6의 트랜스퍼게이트 TG21은 오프이며, 클록 CLA는 H-레벨을 유지한다. 다음에 클록 CLKin이 H-레벨이 되며는, 전술한 바와같이 래치회로 L6의 트랜스퍼게이트 TG21이 오프하며, 래치회로 L6의 트랜스퍼게이트 TG21이 온하여 클록 CLA는 L-레벨이 반전한다. 요컨대, 클록 CLKin이 H-레벨로 반전할때마다, 클록 CLA가 반전하여 CLKin을 2 분주하며, 클록 CLA의 듀티비는 50%로 된다.
제25도는 지연선의 타의 실시예를 표시하는 블록도이다.
지연선은 DL1은, 제1의 지연선부 DLa와 제2지연선부 DLb가 종속접속되어서 구성된다. 제1,제2 지연선부 DLa,DLb는, 제6도에 표시하는 지연선과 마찬가지로 구성되지만, 제1지연선부 DLa의 지연 유닛의 지연시간과, 제2지연부 DLb의 지연 유닛의 지연시간과는 다르게 하고 있다. 즉 제2지연선부 DLb의 최대지연시간이 최소한 제1지연선부 DLa의 지연 유닛의 지연시간보다도 크게 되도록, 각각의 지연선의 지연 유닛의 지연시간을 정한다. 예를들면 제1지연선부 DLa의 지연 유닛의 지연시간을 2nsec로 하면, 제2지연선부 DLb는 0.2nsec의 지연시간을 가지는 지연 유닛을 최소한 20단 종속접속하면 좋다.
다음에 이 지연선의 동작을 설명한다. 제1지연선택신호 SL1에 의해, 제1지연선부 DLa의 지연시간을 설정한다. 제1지연선택신호 SL1에 의해, 제1지연선부 DLa의 입력측에서 출력측까지의 지연시간은, 2nsec의 시간폭으로 선택할 수가 있다. 더욱이 제2지연선택신호 SL2에 의해, 제2지연선부 DLb의 지연시간을 설정한다. 제2지연선부 DLb를 구성하는 지연 유닛의 지연시간은 0.2nsec이므로, 제2지연선부 DLb의 입력측로부터 출력측까지의 지연시간은 0.2nsec의 시간폭으로 선택할 수가 있다. 따라서 지연선 DL전체에서는 제1지연선부 DLa 가 발생할 수 있는 최대지연시간과, 제2지연선부 DLb가 발생할 수 있는 최대지연시간의 합의 지연시간범위의 지연시간을, 제2지연선부 DLb의 지연시간폭으로 발생할 수가 있다. 예를들면 제1지연선부 DLa의 지연 유닛을 종속접속한 단수를 40단으로 하고, 지연 유닛 이외의 게이트에 의해 발생하는 지연시간을 무시하면, 0nsec에서 최대 82nsec의 범위의 지연시간을 0.2nsec의 시간폭에서 발생시킬 수가 있다. 그 때문에, 전술한 같은시간범위의 지연시간을, 단일의 지연유닛으로 발생하고자 하면, 0.2nsec의 지연 유닛을 410단으로 하여 종속접속할 필요가 있지만, 이와같이 지연시간의 시간폭이 틀리는 지연선부를 2개 사용하므로서, 필요한 지연선의 회로규모를 대폭으로 축소할 수 있다.
[실시예 6]
제26도는 본 발명의 실시예 6에 관련한 클록발생회로를 표시하는 블록도이다.
지연선 DL1,DL2,DL3,DL4 각각은 제25도에 표시한 지연선 DL에 상당해 있고, 지연시간의 시간폭이 틀리는 제1지연선부 DLa와 제2지연선부 DLb와를 종속접속하여 구성된다. 여기서는 제1지연선부 DLa의 지연 유닛의 지연시간은, 제2지연선부 DLb이 발생할 수 있는 최대지연시간과 같게 되도록 선정하고 있다. 클록 CLKin은 제1위상비교기 PD1 및 제2위상비교기 PD2의 각 제1단자, 지연선 DL1 및 펄스생성회로 PG의 EXOR회로EO1의 일 입력단자DP 입력된다. 지연선 DL1에 입력된 클록 CLKin은, 지연선 DL2,DL3,DL4를 통해서 제1위상비교기 PD1 및 제2위상비교기 PD2의 각 제2단자에 입력된다. 제1위상비교기 PD1이 출력하는 업다운신호 U/D는 로크 검출회로 RD 및 제1지연선제어회로 DLC 1에 입력된다. 제1지연선제어회로 DLC 1으로부터 출력되는 지역선택신호 SL1은 지연선 DL1,DL2,DL3,DL4 의 제1지연선부 DLa에 입력된다. 로크 검출회로 RD가 출력하는 로크검출신호 RDET는, 제어신호로서 제2위상비교기 PD2 및 제1지연선 제어회로 DLC2에 입력된다. 제2위상비교기 PD2가 출력하는 업다운신호 U/D는 제2지연선제어회로 DLC 2에 입력되며, 제2지연선제어회로 DLC 2에서 출력되는 지역선택신호 SL2은 지연선 DL1,DL2,DL3,DL4 의 제2지연선부 DLb에 입력된다. 지연선 DL1의 출력클록 CLB , 펄스생성회로 PG의 EXOR회로 EO1의 타입력단자에 입력되며, 지연선 DL2의 출력클록 CLC EXOR회로EO2의 입력단자에 입력되며, 지연선 DL3의 출력클록 CLD EXOR회로EO2의 타입력단자에 입력된다. EXOR회로EO1, EO2의 출력클록은 EXOR회로EO3의 입력단자(pl)에 각각 입력된다. EXOR회로EO3에서 클록 CLKout가 출력된다. 또한 제1,제2 지연선제어회로 DLC 1, DLC 2 및 로크 검출회로 RD에는 클록 CLKin 및 그 반전클록 #CLKIN이 입력된다. 제1지연선제어회로 DLC 1에는 리세트 신호 RST 가 입력된다.
제27도는 위상비교기 PD1, PD2의 구성을 표시하는 블록도이다.
래차회로 LA1, LA2, LA3, LA4, LA5의 각각은, 트랜스퍼게이트 TG30와 인버터 I30와 인버터 I31의 직렬회로와, 인버터 I30,인버터 I31의 직렬회로에 병렬접속된 트랜스퍼게이트 TG31에 의해 구성된다. 클록 CLKIN를 인버터 I32에서 반전시킨 반전 클록 CLKin는, 온,오프 신호로서 래치회로 LA1, LA2, LA3, LA4, LA5의 트랜스퍼게이트 TG30, TG31에 제공된다. 지연선 DL4(제26도참조)의 출력클록 DO는, 인버터를 4개 직렬접속한 지연소자 DLE를 통해서 래치회로 LA1의 트랜스퍼게이트 TG30에 입력되며, 출력클록 DO는 직접 래치회로 LA2의 트랜스퍼게이트 TG30에 입력된다. 로크검출회로 RD(제26도참조)가 출력하는 로크검출신호 RDET는 래치회로 LA3의 트랜스퍼게이트 TG30에 입력된다. 래치회로 LA1의 인버터 I30의 출력, 래치회로 LA21의 인버터 I30의 출력, 래치회로 LA3의 인버터 I30의 출력, 래치회로 LA2의 인버터 I30의 출력, 래치회로 LA3의 인버터 의 출력은 3 입력 NAND회로NA30의 제1,제2,제3 입력단자에 각각 입력된다. 또 래치회로 LA3의 인버터 I30의 출력은 NAND회로NA32의 일입력단자에 입력된다. 래치회로 LA1,LA2의 인버터 I31의 출력은 NAND회로NA31의 입력단자(pl.)에 각각 입력된다. NAND회로 NA31의 출력은 NAND회로NA32의 타입력단자에 입력된다. NAND회로 NA30의 출력은 FO 래차회로 LA4의 트랜스퍼게이트 TG30에 입력되며, 인버터 I30의 출력은 업신호 UP로서 출력된다. NAND회로 NA32의 출력은 래차회로 LA5의 트랜스퍼게이트 TG30에 입력되며, 인버터 I31의 출력을 다운신호 DW로서 출력된다. 이 위상비교기 PD1,PD2의 지연소자 DLE는, 각각 제1지연선부 DLa의 지연 유닛, 제2지연선부 DLb의 지연 유닛을 각각 최소한 2개 종속접속하여, 이것에 의해 위상비교기 PD1,PD2의 위상차에 대한 검출감도를 변경할 수 있도록 하고 있다.
그리고 제1지연선부 DLa의 지연 유닛의 지연시간을 2nsec, 제2지연선부 DLb의 지연 유닛의 지연시간을 0.2nsec로하면, 제1의 위상비교기 PD1은 ±2nsec의 위상차에는 반응하지 않게 된다. 또 제1의 위상비교기 PD2은 ±0.2nsec의 위상차까지 검출하여 업다운신호 U/D를 발생한다. 지연선제어회로 DLC1,DLC2는 제15도에 표시하는 바와같이 구성한 것과 같아도 좋으나, 더욱이 로크 검출신호 RDET가 입력되도록 구성해도 좋다. 이 경우는, 로크검출신호 RDET가 L-레벨인 때는, 예정된 특정의 값을 지연선택신호로서 출력하며, 로크검출신호 RDET가 H-레벨일때는, 제2위상비교기 PD2의 업다운신호 U/D에 의해, 지연선택신호 SL2의 값을 증감한다. 여기서 예정된 값은, 예를들면 제2지연선부 DLb에 의해 발생할 수 있는 최대지연시간의 1/2의 지연시간을 선택하는 값으로 하면 좋다. 이와같은 지연선 제어회로는 제27도에 표시하는 바와같이 구성된 업다운카운터와, 그 업다운카운터의 카운트데이터에 의해 제15도에 표시하는 바와같이 지연선의 지연선택신호의 어느 하나를 출력하는 데코더 회로에 의해 구성할 수가 있다.
제28도는 지연선 제어회로 DLC1, DLC2의 구성을 표시하는 블록도이다.
리세트 신호 RST 또는 로크 검출신호 RDET를 클록 CLKin, 반전 #CLKin에 동기하여 래치는 회로 LA40, LA41, LA42, LA43, LA44, SA45와, 래치회로 LA40, LA41, LA42, LA43, LA44, SA45의 래치데이터 또는 반전 래치데이터를 다운신호 DW, 업신호 UP에 의해 택일적으로 선택하는 선택회로 SE40, SE41, SE42, SE43, SE45및 선택회로 SE50, SE51, SE52, SE53, SE54, SE55와, 택일적으로 선택된 데이터를 클록 CLKin, 반전클록 #CLKin에 동기하여 래치회로 SE50, SE51, SE52, SE53, SE54, SE55와 다수의 논리 회로에 의해 구성된다.
제29도는 로크검출회로 RD의 구성을 표시하는 블록도이다.
클록 CLKin, 반전클록 #CLKin에 동기하여, 다운신호 DW를 래치하는 종속접속된 래치회로 LA60, LA61, LA62와 클록 CLKin, 반전클록 #CLKin에 동기하여, 업신호 UP을 래치하는 종속접속된 래치회로 LA63, LA64, LA65와 래치회로 LA62및 LA65의 래치데이터 및 LA65의 래치데이터의 논리에 근거한 데이터를 래치하는 종속접속된 래치회로 LA66, LA67, LA68, LA69, LA70, LA71, LA72, LA73, LA74, LA75와, 래치회로 LA75의 래치데이터를 래치하는 종속접속된 래치회로LA76, LA77, LA78, LA79, LA80, LA81, 과다수의 논리회로에 의해 구성된다. 이 클록 검출회로 RD는 클록 CLKin의 2사이클의 기간, 위상비교기 PD1,PD2가 업신호 UP 및 다운신호 DW를 발생하지 않은 상태가 9 사이클이상 계속했을 경우에는 로크 검출신호 RDET가 H-레벨이 되도록 하고 있다.
다음에 이와같이 구성한 클록 발생회로의 동작을 설명한다.
리세트신호 RST는 제1지연선제어회로 DLC1을 리세트 한후 H-레벨로 되며, 제1지연선제어회로 DLC1은 동작가능상태로 된다. 초기상태에서는 클록 CLKin의 위상과, 지연선 DL4의 출력클록 DO의 위상이 대폭으로 틀려 있고, 제1위상비교기 PD1 및 제2위상비교기 PD2는 어느것도 업신호UP 또는 다운신호 DW를 H-레벨로 한다. 로크검출회로 RD에 의해, 출력클록 DO가 로크상태에 이르지 않은 것을 검출하면, 로크검출신호 RDET는 L-레벨이 된다. 따라서 제2지연선제어회로 DLC2는, 예정한 소정의 값에 제2지연선부 DLb의 지연선택신호 SL2를 고정한다. 이 경우는 제2지연선부 DLb에 의해 발생할 수 있는 최대지연시간을 발생하도록하는 값으로 한다. 그리고 전술과 같은 동작으로, 출력클록 DO는 로크상태에 가까워저서 로크상태에 이른다. 제1위상비교기 PD1은 위상오차의 검출감도를 저하시키고 있는 경우에는, 최대 ±2nssec의 위상오차가 생길 가능성이 있다. 그러나 본 실시예에서는, 이하와 같이 해서 출력클록 DO를 로크상태로 하므로서, 클록 CLKin와 출력클록 DO와의 위상오차를 ±0.2nsec의 범위내로 할 수가 있다. 즉 로크검출회로 RD가, 제1지연선부 DLa에 의한 지연에 의해 출력클록 DO가 로크상태에 달하고 있는 것을 검출하면, 로크검출신호 RDET는 H-레벨이 된다. 이에 의해 제2지연선 제어회로 DLC2는 동작가능한 상태로 된다. 그렇게 하면 지연선택신호 SL2에 의해 선택된 제2지연선부 DLb, 제1지연선부 DLa를 지나 출력클록 DO가 로크상태로 된다. 이와같이 위상동기회로를 구성하므로서, 적은 회로소자수로 로크가 가능하며, 체배한 클록의 주파수범위가 넓은 클록 발생회로를 구할 수가 있다. 다음에 각 지연선에서 종속접속되는 지연 유닛의 수를 결정하는 방법을 설명한다. 반도체 제조시의 프로세스의 불조화의 의해, 반도체집적회로에 집적되는 게이트회로의 전파지연시간은, 제조 로트마다, 또는 칩마다 약간 틀리다. 또, 반도체 집적회로는, 소정의 전원전압의 범위 및 소정의 주위온도의 범위를 정하고, 그 범위 내에서의 동작이 보증되어 있지만, 반도체회로의 특성에 의해, 전원전압 주위온도가 변화하므로서, 집적되있는 게이트회로의 전파지연시간이 변화한다. 그래서, 그와같은 조건하에서도 소정의 주파수범위의 클록에 대해서 로크상태에 도달할 수 있도록 지연시간이 가변의 지연선을 구성하는 방법을 표시한다. 구체적으로는 클록발생회로에 입력하는 클록의 하한주파수를 정했을 때, 예를들면 제6도에 표시하는 지연선의 지연 유닛을 몇단 종속접속한 것을 사용하면 좋은가를 표시한다.
반도체의 제조시에 불조화에 의해 지연유닛의 전파지연시간은 예를들면 제30도에 표시하는 거와 같이 분포한다. 제30도는 가로축을 지연시간으로하고 세로축을 측정한 도수로한다. 그리고 제조하는 반도체의 종류에 의해, 양품(良品)으로서 사용할 수 있는 지연시간의 상한 및 하한이 정하여진다. 지연시간의 상한치, 하한치 자체는 전원전압(예 3V), 주위온도(예 27℃)에 의해 변화하며, 또 반도체의 종류, 제조프로세스에 의해 틀리므로, 여기서 지연시간의 값을 특정할 수가 없다. 더욱이 반도체의 종류에 의해 동작 전원 전압범위(예 2.7-3.6V), 동작주위온도범위(예, 0-100℃)가 정해진다. 이들의 범위도 반도체의 종류, 제조프로세스 등에 의해 정해지는 것이므로, 그 범위를 역서 구체적으로 특정지울수가 없다. 이와같은 조건이 정해지며는, 동작전원전압범위, 동작주위온도 범위 중 반도체제조시의 프로세스에서의 불조화를 포함한 지연유닛의 최소지연시간이 구하여진다. 예를들면 CMOS회로에서는 일반적으로 전원전압이 동작전원전압범위의 상한이며, 주위온도가 동작주위온도범위의 하한일 때 최소지연시간이 된다. 이 최소지연시간을 Tdmin로 한다. 지연시간이 가변인 지연선에 의해 발생시킬 수 있는 지연시간중, 가변이 아닌 부분, 예를들면 제6도에서 클록을, 각 지연 유닛에 전파하는데 요하는 지연시간도 같은 조건에서 최소치로 되며, 이 값을 Tmul로 한다. 그리고 체배해야할 클록의 하한주파수를 Fref, 주파수의 체배수를 N로 했을 때, 지연시간이 가변인 하나의 지연선에 요구되는 최대지연시간은,
1/(2·N·Fref) --- (1)
로 된다. 지연시간이 가변인 지연선에서 구하여지는 지연시간은, 가변인 지연시간과, 가변이 아닌 지연시간 Tdmin와의 합이므로, 가변인 지연시간으로서 요구되는 최대지연시간은,
1/(2·N·Fref) - Tmul --- (2)
로 된다. 따라서, 종속접속하는 지연 유닛의 수는 적어도
[{1/(2·N·Fref) - Tmul}]/Tdmin --- (3)
이 필요하다. 예를들면 제18도에서, 하한주파수를 10MHz로 하면, 이 예에서는 4체배의 경우이므로, 지연시간이 가변의 하나의 지연선에 요구되는 최대지연시간은 12.5nsec로 된다. 그리고 최소지연시간 Tdmin를 0.2nsec로 하면, 지연 유닛을 최소한 63단 종속접속하게 된다. 더욱이, 주파수를 체배해야할 클록의 상한주파수를 Fmax로 하면, 그 클록이 각 지연 유닛을 전파하는데 요하는 가변할 수 없는 지연시간의 최소치 Tmul 는,
[{1/(2·N·Fmax) - Tmax}] 〉0 --- (4)
를 만족하면 된다.
[실시예 7]
제37도는 본 발명에 관련한 PLL회로의 실시예 7를 표시하는 블록도이다.
클록발생회로(100)에 의한 체배된 클록은 공지의 위상동기회로(101)에 입력된다. 위상동기회로(101)에서 출력되는 클록은 공지의 파형정형회로(102)에서 출력되는 클록은 위상동기회로(101)에 입력된다. 주파수를 체배해야할 클록 CLKin은 클록발생회로(100)은 제11도에 표시하는 클록발생회로에 의해 구성되어 있다.
다음에 이 PLL회로의 동작을 설명한다.
클록 CLKin이 클록발생회로(100)에 입력되며는, 클록발생회로(100)은 전술한 동작으로 클록 CLKin의 주파수를 체배한 클록을 발생하며, 발생한 클록은 로크상태가 된다. 그 상태에서 클록발생회로(100)으로부터는, 클록 CLKin의 주파수를 체배한 클록이 구하여진다. 클록발생회로(100)에서 발생한 클록은, 위상동기회로(101)에 입력된다. 이것에 의해 위상동기회로(101)은, 그것에 입력되어있는 클록 CLKin과, 클록발생회로(100)에서 입력된 클록과의 위상동기동작을 비롯하여, 클록발생회로(100)에서 발생시킨 클록 CLKin에 동기시킨다. 그리고 위상동기회로(101)이 출력하는 클록이 파형정형회로(102)에 입력되어서, 클록을 공급해야할 부하의 변동에 의해 클록의 파형이 이그러지지 않도록 파형정형한다. 파형정형된 클록은 위상동기회로(101)에 입력된다. 위상동기회로(101)은, 파형정형된 클록과, 클록 CLKin의 위상을 동기시킨다. 이것에 의해, 클록 CLKin의 주파수의 정수배의 주파수이며, 클록 CLKin과 동기해 있고, 파형정형된 클록이, 파형정형회로(102)로부터 출력된다.
[실시예 8]
제32도는 본 발명에 관련된 PLL회로의 실시예 8를 표시하는 블록도다.
위상동기회로(101)로부터 출력되는 클록은 클록발생회로(100)에 입력된다. 클록발생회로(100)으로부터 출력되는 클록은 파형정형회로(102)에 입력된다. 주파수를 체배해야할 클록 CLKin는, 위상동기회로(101) 및 클록발생회로(100)에 입력된다. 위상동기회로(101), 클록발생회로(100) 및 파형정형회로(102)는, 제31도에서의 위상동기회로(101), 클록발생회로(100), 파형정형회로(102)와 같이 구성된다. 이 PLL회로에서는, 클록발생회로(100)에 클록 CLKin이 입력되며는, 클록발생회로(100)은 클록 CLKin의 주파수를 체배한 클록을 발생하며, 파형정형회로(102)에 입력하여 클록을 파형정형한다. 위상동기회로(101), 클록발생회로(100) 및 파형정형회로(102)에서 발생하는 위상의 어긋남을 보정하도록 동작한다. 그것에 의해 파형정형회로(102)로부터, 클록 CLKin에 동기하고, 주파수를 체배한 클록이 출력된다. 전술한 PLL회로에 사용하는 클록발생회로(100)에는, 제6도에 표시하는 지연선을 사용하는 제4의 클록발생회로, 또는 제9도, 20도, 23도, 26도의 클록발생회로의 어느 것인가를 사용한다. 상술한 실시예에 있어서 표시한 지연선 및 지연유닛의 수는 단지 예시이며, 이에 한정된 것은 아니다.

Claims (16)

  1. 종속접속된 복수의 지연선(DL1, ... )에 제1클록(CLKin)을 입력하고, 제1클록(CLKin) 및 각 지연선(DL1, ... )에서 출력된 제2클록(CLB, ... )의 논리에 의해, 제1클록(CLKin)의 주파수를 체배한 제3클록(CLKin)를 발생하는 클록발생회로에 있어서, 각 지연선(DL1, ... )는 클록을 입력차단하는 2개의 개폐소자(TG1,TG3)와, 개폐소자(TG1,TG3)에 공통으로 접속된 지연소자(I2)로 되는 종속접속된 복수의 지연 유닛(U0, ... )을 포함하는 것을 특징으로 하는 클록발생회로.
  2. 종속접속된 복수의 지연선(DL1, ... )에 제1클록(CLKin)를 입력하고, 제1클록(CLKin) 및 각 지연선(DL1, ... )로부터 출력된 제2클록(CLB, ... )의 논리에서, 제1클록(CLKin)의 주파수를 체배한 제3클록(CLKout)를 발생하는 클록발생회로에 있어서, 지연선(DL1, ... )과 교호로 종속되어 있고, 제1클록(CLKin) 및 각 지연선(DL1, ... )이 입력되어야 할 논리회로(EO4,EO5,EO6)를 구비하며, 각 지연선(DL1, ... )는 클록을 입력차단하는 2개의 개폐소자(TG1,TG3)와, 개폐소자(TG1,TG3)에 공통으로 접속된 지연소자(I2)로 되는 종속접속된 복수의 지연 유닛(U0, ... )를 특징으로 하는 클록발생회로.
  3. 종속접속된 복수의 지연선(DL1, ... )에 제1클록(CLKin)를 입력하며, 제1클록(CLKin) 및 각 지연선(DL1, ... )로부터 출력된 제2클록(CLB, ... )의 논리에 의해, 제1클록(CLKin)의 주파수를 체배한 제3클록(CLKout)를 발생하는 클록발생회로에 있어서, 제1클록(CLKin) 및 최후단의 지연선으로부터 출력된 제2클록(DO)을 입력해야할 위상비교기(PD)와, 위상비교기(PD)의 출력신호에 근거해서, 지연선(DL1, ... )의 지연시간을 제어하는 제어회로(DLC)를 구비하는 것을 특징으로 하는 클록발생회로.
  4. 종속접속된 복수의 지연선(DL1, ... )에 제1클록(CLKin)를 입력하고, 제1클록(CLKin) 및 각 지연선(DL1, ... )로부터 출력된 제2클록(CLB, ... )의 논리에 의해, 제1클록(CLKin)의 주파수를 체배한 제3클록(CLKout)를 발생하는 클록발생회로에 있어서, 지연선(DL1, ... )과 교호로 종속접속되어 있고, 제1클록(CLKin) 및 각 지연선(DL1, ... )으로부터 출력된 제2클록(CLB, ... )이 입력해야할 논리회로(EO4,EO5,EO6)와, 각 지연선(DL1, ... )로부터 출력된 제2클록(CLB, ... )이 입력해야할 주파수비교부(FD)와, 제1클록(CLKin) 및 최후단의 지연선으로부터 출력된 제2클록(DO)을 입력해야할 위상비교기(PD)와, 위상비교기(PD)의 출력신호에 근거해서, 지연선(DL1, ... )의 지연시간을 제어하는 제어회로(DLC)를 구비하고, 제어회로(DLC)는, 주파수비교부(FD)의 출력신호가 논리레벨일 때, 위상비교기(PD)의 출력신호에 의해 지연선(DL1, ... )의 지연시간을 제어하는 것을 특징으로 하는 클록발생회로.
  5. 종속접속된 복수의 지연선(DL1, ... )에 제1클록(CLKin)를 입력하고, 제1클록(CLKin) 및 각 지연선(DL1, ... )로부터 출력된 제2클록(CLB, ... )의 논리에 의해, 제1클록(CLKin)의 주파수를 체배한 제3클록(CLKout)를 발생하는 클록발생회로에 있어서, 제1클록(CLKin)이 입력되어야 할 2분주회로(FA)과, 2분주회로(FA)로부터 출력된 제4클록이 입력되어야할, 종속접속된 복수의 지연선(DL1, ... )을 구비하고, 각 지연선(DL1, ... )는 클록을 입력차단하는 2개의 개폐소자(TG1,TG3)와, 개폐소자(TG1,TG3)에 공통으로 접속된 지연소자(I2)로 된 종속접속된 복수의 지연 유닛(U0, ... )인 것을 특징으로 하는 클록발생회로.
  6. 제1항에 있어서, 지연선(DL1, ... )은, 복수의 지연 유닛(U0, ... )을 택일적으로 선택하여 제1클록(CLKin)을 선택된 지연 유닛(U0, ... )의 한편의 개폐소자(TG1,TG3)에 입력시키는 선택수단(SEL0)을 포함하는 클록발생회로.
  7. 재2항에 있어서, 지연선(DL1, ... )은, 복수의 지연 유닛(U0, ... )을 택일적으로 선택하여 제1클록(CLKin)을 선택된 지연 유닛(U0, ... )의 한편의 개폐소자(TG1,TG3)에 입력시키는 선택수단(SEL0)을 포함하는 클록발생회로.
  8. 제5항에 있어서, 지연선(DL1, ... )은, 복수의 지연 유닛(U0, ... )을 택일적으로 선택하여 제1클록(CLKin)을 선택된 지연 유닛(U0, ... )의 한편의 개폐소자(TG1,TG3)에 입력시키는 선택수단(SEL0)을 포함하는 클록발생회로.
  9. 종속접속된 복수의 지연선(DL1, ... )에 제1클록(CLKin)를 입력하고, 제1클록(CLKin) 및 각 지연선(DL1, ... )로부터 출력된 제2클록(CLB, ... )의 논리에 의해, 제1클록(CLKin)의 주파수를 체배한 제3클록(CLKout)을 발생하는 클록발생회로에 있어서, 각 지연선(DL1, ... )은, 제1지연선부(DLa) 및 제2지연선부(DLb)를 가지며, 제1지연선부(DLa) 및 제2지연선부(DLb)의 각각은, 종속접속된 복수의 지연 유닛(U0, ... )로 되며, 제1지연선부(DLa) 및 제2지연선부(DLb)의 지연 유닛(U0, ... )의 지연시간은 다르게 하고 있는 것을 특징으로 하는 클록발생회로.
  10. 종속접속된 복수의 지연선(DL1, ... )에 제1클록(CLKin)를 입력하고, 제1클록(CLKin) 및 각 지연선(DL1, ... )로부터 출력된 제2클록(CLB, ... )의 논리에 의해, 제1클록(CLKin)의 주파수를 체배한 제3클록(CLKout)을 발생하는 클록발생회로에 있어서, 제1클록(CLKin) 및 최후단의 지연선으로부터 출력된 제2클록(DO)을 입력해야할 제1위상비교기(PD1) 및 제2위상비교기(PD2)와, 제1위상비교기(PD1)의 출력신호에 근거해서 제1지연선부(DLa)의 지연시간을 제어하는 제1제어회로(DLC1)와, 제2위상비교기(PD2)의 출력신호에 근거해서 제2지연선부(DLb)의 지연시간을 제어하는 제2제어회로(DLC2)와, 제1위상비교기(PD1)의 출력신호에 근거해서 클록의 로크를 검출하고, 제2위상비(PD2) 및 제2제어회로(DLC2)의 출력신호의 입력차단을 제어하는 로크검출회로(RD)를 구비하고, 각 지연선(DL1, ... )은, 제1지연선부(DLa) 및 제2지연선부(DLb)를 가지며, 제1지연선부(DLa) 및 제2지연선부(DLb)의 각각은, 종속접속된 복수의 지연 유닛(U0, ... )로 되며, 제1지연선부(DLa) 및 제2지연선부(DLb)의 지연 유닛(U0, ... )의 지연시간은 다르게 하고 있는 클록발생회로.
  11. 제3항의 클록발생회로(100)를 구비하고, 클록발생회로(100)의 출력클록을 입력해야할 위상동기회로(101)를 구비하고, 클록발생회로(100) 및 위상동기회로(101)에 같은 클록이 입력되며, 위상동기회로(101)의 출력클록이 위상동기회로(101)에 입력되는 클록의 위상을 동기시키는 PLL회로.
  12. 제10항의 클록발생회로(100)를 구비하고, 클록발생회로(100)의 출력클록을 입력해야할 위상동기회로(101)를 구비하며, 클록발생회로(100) 및 위상동기회로(101)에 같은 클록이 입력되고, 위상동기회로(101)의 출력클록이 위상동기회로(101)에 입력되는 클록의 위상을 동기시키는 PLL회로.
  13. 위상동기회로를 구비하고, 위상동기회로(101)이 출력하는 클록을 입력해야할 제2항의 클록발생회로(100)을 구비하며, 위상동기회로(101) 및 클록발생회로(100)에 같은 클록이 입력되고, 클록발생회로(100)의 출력클록이 위상동기회로(101)에 입력되는 클록의 위상을 동기시키는 PLL회로.
  14. 제3항의 클록발생회로를 내장하고 있는 반도체장치.
  15. 제10항의 클록발생회로를 내장하고 있는 반도체장치.
  16. 주파수를 체배해야할 클록의 하한주파수 Fref를 설정하는 스텝과,주파수체배수 N를 결정하는 스텝과, 지연선을 구성하는 지연 유닛(U0, ... )고유의 지연시간최소치 Tdmin를 선택하는 스텝과, 지연선의 최소지연시간 Tmu1를 결정하는 스텝과, 하나의 지연선을 구성하기 위한 종속접속되어야 할 지연 유닛(U0, ... )의 수 K를, 이하 K≤[1/(2·N·Fref) - (Tmul)]/(Tdmin) 식에 의해 산출하는 스텝을 구비하는 주파수를 체배한 클록을 발생하는 클록발생회로의 설계방법.
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