KR100259389B1 - 딜레이 록 루프 회로 - Google Patents

Abstract

본 발명은 위상 주파수 비교기(PFD)를 이용하여 발진 주파수 밴드폭을 넓혀주고 로킹시간을 줄일 수 있는 딜레이 록 루프회로를 제공하는데 목적이 있다.

본 발명의 특징은 칩의 외부에서 들어오는 클럭은 내부의 부하에 의해 지연되어 입출력 밴드폭에 제한이 따르게 되는 문제를 해결하기 위해 DLL을 이용하여 외부의 클럭과 내부의 클럭을 동기 시켜주고, 또한 내부 클럭을 한주기 안에서 로킹시키지 않고 배수의 주기에로 로킹시키도록 한다는데 있다.

Description

딜레이 록 루프(DLL)회로

본 발명은 위상 주파수 비교기(PFD)를 이용하여 발진 주파수 밴드폭을 넓혀주고 로킹시간을 줄일 수 있는 딜레이 록 루프회로에 관한 것이다.

일반적으로 딜레이 록 루프 발진회로에는 디지털 딜레이 셀을 이용하는 회로와 아날로그 딜레이 셀을 이용하는 회로가 있는데, 전자의 경우는 단위 딜레이 셀의 수를 조정하여 딜레이 라인의 값을 변화시켜 스큐를 제거시키는 것으로 전력소모와 지터가 작은 특징이 있으며, 후자의 경우 차동구조를 이용함으로써 전력노이즈에 둔감한 특징이 있다.

그런데, 디지털 딜레이 셀을 이용하는 DLL에서는 넓은 주파수의 입력을 커버하기 위해 단위 딜레이 셀을 늘려야 하는데 이로 인해 로킹시간이 길어지게 되는 문제가 있고, 아날로그 딜레이 셀을 이용하는 DLL에서는 딜레이 셀이 넓은 딜레이 영역을 가지기 위해서는 비선형 구간도 이용되므로 루프이득을 줄여하는데 이는 로킹시간의 연장을 가져온다.

전통적으로 DLL에서는 위상비교기를 많이 사용한다. 그러나, 위상 비교기를 사용하게 될 경우 로킹 포인트가 계속 변할 수 있기 때문에 로킹시간이 길어질 수 있다.

예를 들어 로킹을 빨리하기 위해서 챠지 펌프의 이득을 키우면 위상 비교기의 록 범위를 넘어가는 경우가 발생할 수 있고 로킹 포인트는 계속 변하게 되는 것이다.

도1은 로킹 포인트 문제를 고려하여 설계된 종래의 PFD회로의 구성도로써, 외부의 클럭입력은 D플립플롭(11)의 클럭단(CLK)에, 그리고 내부의 클럭입력은 D플립플롭(12, 13)의 각각의 클럭단(CLK)에 인가되게 구성하고, 상기 D플립플롭(11, 12)들의 각 출력단(Q)의 출력은 각각 챠지 펌프의 업(UP) 다운(DOWN) 입력으로 인가됨과 동시에, 낸드게이트(16)에서 낸드되게 구성하고, 리세트단(RESET)에 초기화 신호(initb)가 입력되는 상기 D플립플롭(13)의 거쳐 D플립플롭(11)의 리세트단(RESET)에 인가되게 구성하고, 상기 낸드게이트(16)의 출력과 초기화 신호(init)는 낸드게이트(15)에서 낸드되어 D 플립플롭(12)의 리세트단으로 인가되게 구성하여, 디지털 록 루프용 위상 주파수 비교를 수행하게 하고 있다.

여기에서 로킹 포인트는 맨처음 내부클럭의 라이징 에지 후의 클럭을 로킹 포인트로 결정되는데, 도2a는 낮은 주파수에서의 케이스로써, 낮은 주파수에서는 스큐(SKEW)가 주기보다 작으므로 2번째 외부 클럭에 동기되게 됨을 보이고 있고, 도2b는 높은 주파수에서의 케이스로써, 높은 주파수에서는 스큐(SKEW)가 주기보다 길어서 4번째 외부 클럭에 동기되게 됨을 보이고 있다.

이런 방법을 이용하면 스큐에 의해 제한되는 입출력 인터페이스 회로의 밴드폭을 더 증대 시킬 수 있는 것이다.

한편 도1에서, 파워 다운 신호가 하이이면 DLL은 동작하지 않으며 회로들은 초기 상태로 돌아간다. 초기 상태에서 신호(init)는 로우이고 신호(initb)는 하이로 되어 있으므로 PFD의 D플립플롭은 리세트단이 하이로 되고 PFD는 동작하지 않게된다.

파워 다운 신호가 로우로 떨어지면 D플립플롭(12, 13)은 은 동작하게 되지만 D플립플롭(11)은 아직도 리세트 단이 하이 상태이므로 동작하지 않게 되고, 내부 클럭이 하이로 변하면 D플립플롭(13)의 출력단(Q)의 출력은 하이로 변하고 D플립플롭(11)의 리세트단은 로우로 떨어져 동작하게 된다.

내부클럭의 에지 후에 따르는 외부클럭의 에지에 내부플럭을 동기화 시키기 위해 내부클럭이 하이로 변한후 D플립플롭(11)이 동작하게 되는 것이다.

그런데, 이 PFD 동작에 있어 언록 조건이 만들어지게 되는 문제점이 있다.

도3에서 이를 설명하고 있는데, 업(UP)신호와 다운(DOWN)신호는 데드 존을 없애기 위해 리세트 구간 동안에는 항상 같이 하이 펄스를 만들게 된다. 이러한 펄스의 폭보다 외부클럭과 내부클럭의 위상차가 작으면 여기에서 미싱 에지(missing edge)에 의해 다운 펄스가 생겨야 함에도 불구하고 업 펄스가 생기게 되어 언록 현상이 일어나게 될 수 있다.

본 발명은 상기와 같은 기존의 DLL 용 PFD의 문제점을 해결하기 위한 것으로 로킹 포인트의 변경을 통하여 밴드폭을 넓혀주고 로킹시간을 줄일 수 있는 딜레이 록 루프회로를 제공하는데 그 목적이 있다.

도1은 종래의 DLL회로에 사용되고 있는 위성 주파수 비교기(PFD)의 회로 구성도이다.

도2a는 저 주파수에서의 로킹 포인트 발생시점을 설명하기 위한 타임챠트이다.

도2b는 고 주파수에서의 로킹 포인트 발생시점을 설명하기 위한 타임차트이다.

도3은 종래의 PFD 회로에서 발생되는 언록 발생시점을 설명하기 위한 타임챠트이다.

도4는 본 발명의 DLL에 사용되는 PFD의 상세회로 구성도이다.

도5는 본 발명의 PFD에 의한 챠지펌프의 일예시 회로구성도이다.

* 도면의 주요부분에 대한 부호의 설명

21-24 : D 플립플롭 25-30 : 낸드게이트

31 : 인버터 32,33 : 트랜지스터

본 발명의 특징은 칩의 외부에서 들어오는 클럭은 내부의 부하에 의해 지연되어 입출력 밴드폭에 제한이 따르게 되는 문제를 해결하기 위해 DLL을 이용하여 외부의 클럭과 내부의 클럭을 동기 시켜주고, 또한 내부 클럭을 한주기 안에서 로킹시키지 않고 배수의 주기에서 로킹시키도록 한다는데 있다.

첨부한 도면을 참고로하여 본 발명을 설명하면 다음과 같다.

도4는 본 발명의 상세한 회로 구성도이다. 여기에서 참고되는 바와 같이, 제1 D플립플롭(21)의 클럭단(CLK)에는 외부의 클럭입력이, 그리고 제2,3,4 D플립플롭(22,23,24)의 각각의 클럭단(CLK)에는 내부의 클럭이 인가되게 구성하고, 이들 제1- 제3 D플립플롭(21-23)들의 각 데이터단(D)은 Vdd 전압단에 묶어 구성하고, 제4 D플립플롭(24)의 데이터단(D)에는 제2 D플립플롭(22)의 출력단(Q)의 출력이 인가되게 구성한다.

상기 제1 D플립플롭(21)의 출력단(Qb)의 출력은 제1 낸드게이트(25)에서 Vdd 전압레벨에 낸드되어 업(UP)신호로 출력되게 구성하고 또한 제2,4 D플립플롭(22,24)의 각 출력단(Qb)의 출력은 제6 낸드게이트(30)에서 낸드되어 다운(DOWN)신호로 출력되게 구성한다.

상기 업, 다운 신호는 제2 낸드게이트(26)에서 낸드되어 출력되게 구성하고, 상기 제2 낸드게이트(26)의 출력과 제3 D플립플롭(23)의 출력단(Q)의 출력은 제4 낸드게이트(28)에서 낸드되어 제1 D플립플롭(21)의 리세트단(RESET)단으로 인가되게 구성한다.

상기 제2 D플립플롭(22)의 출력단(Q)의 출력과 제1 낸드게이트(25)의 출력은 제3 낸드게이트(27)에서 낸드된 후, 그 낸드된 출력과 초기화 신호(init)가 다시 제5 낸드게이트(29)에서 낸드된 다음, 제2 D플립플롭(22)의 리세트단에 인가되게 구성한다.

상기 제3 D플립플롭(23)의 리세트단(RESET)단에는 신호 (initb)가, 그리고 제4 D플립플롭(24)의 리세트단(RESET)단에는 신호 (init)가 각각 인가되게 구성한다.

이와같이 구성된 본 발명의 동작과정을 설명하면 다음과 같다. 먼저 리세트가 하이인 상태에서 내부클럭의 라이징 에지가 들어오면 비동기 리세트 D 플립플롭을 사용하므로 라이징 에지에 대한 정보는 사라지게 된다.

이에 대해 리세트 신호의 레벨이 하이일 때 입력클럭 라이징 에지에 대한 정보 유지가 필요한데, 이러한 동작은 제4 D플립플롭(24)에서 이루어지게 된다.

제4 D플립플롭(24)의 입력은 제2 D플립플롭(22)의 출력단(Q)의 출력이고, 클럭(CLK)입력은 내부클럭으로 제2 D플립플롭(22)의 출력을 내부클럭의 라이징 에지에서 샘플링하게 된다.

리세트 구간에서 제2 D플립플롭(22)의 출력은 하이일 것이고 구간안에서 내부클럭에 라이징 에지가 발생하면 제4 D플립플롭(24)의 출력은 하이로 변하여 리세트 구간에서 라이징 에지가 발생하였다는 정보를 유지하게 되는 것이다.

이때 제2 D플립플롭(22)이 출력은 리세트 구간후에 로우로 변하여 에지에 대한 정보를 잃어버리지만 그 값을 제4 D플립플롭(24)이 가지고 있어 언록이 발생되지는 않게 되는 것이다.

PFD 회로의 다운(DOWN) 출력은 제2,4 D플립플롭(22,24)의 각 출력단(Qb)의 출력을 제6 낸드게이트(30)로 묶어 여기에서 얻어지는 게이트 출력을 다운출력으로 하고, 업(UP)출력은 더미 낸드게이트인 제1 낸드게이트(25)를 통한 제1 D플립플롭(21)의 출력단(Qb)의 출력으로 부터 얻고 있다.

한편, 제3,5 낸드게이트(27,29)는 본 PFD의 업 출력과 제2 D플립플롭(22)의 Q출력과 초기화 신호(init)를 조합하여 상기 제2 D플립플롭(22)의 리세트 신호를 발생시키는 기능을 하고, 제2,4 낸드게이트(26, 28)는 본 PFD의 업, 다운출력과 리세트단으로 신호(initb)입력을 가지는 제3 D플립플롭(23)의 Q출력을 조합하여 상기 제1 D플립플롭(21)용 리세트 신호를 발생시키는 기능을 한다.

도5는 본 발명의 업, 다운 출력을 이용한 챠지펑핑 회로의 하나의 예시도로써, 인버터(31)를 통한 업(UP) 신호 출력에 의해서는 제1 트랜지스터(32)가 구동됨으로써 출력단(OUT)이 차지 되고, 다운(DOWN) 신호 출력에 의해서는 출력단에 충전된 전하가 펑핑되게 된다.

이러한 본 발명을 10MHz, 100MHz, 200MHz의 입력에 대해 0.45um CMOS 공정의 모델 파라미터를 이용하여 HSPICE로 시뮬레이션해 본 결과, 각 주파수에서의 로킹 에지는 200MHz의 경우 4번째 클럭에서, 100MHz의 경우 3번째 클럭에서, 그리고, 10MHz에서는 2번째 클럭에서 동기화 됨을 알 수 있었다.

이상에서 설명한 바와 같은 본 발명은 내,외부 클럭을 동기화 시키고 또한 내부 클럭의 배수의 주기에서 로킹이 이루어지게 함으로써, 칩 외부에서 들어오는 클럭이 부하에 의해 지연됨으로써 입출력 밴드폭이 줄어들게 되는 점과 로킹시간이 연장에 의한 언록상태를 방지할 수 있는 특유의 효과가 나타나게 된다.

Claims (2)

1. 딜레이 록 루프회로에 있어서, 외부클럭을 입력으로 하는 제1 D플립플롭과 내부클럭을 입력으로 하는 제2-4 D플립플롭과 낸드게이트 들의 조합으로 이루어진 PFD를 이용하여 내부클럭의 배수의 주기에서 외부클럭에 동기되어 로킹이 이루어지도록 함으로써 I/O밴드폭의 축소없이 로킹시간이 단축된 챠지펌핑용 업-다운 신호가 출력되게 구성한 것을 특징으로 하는 딜레이 록 루프 회로.
2. 제1항에 있어서, 상기 PFD는 제1 D플립플롭(21)에는 외부의 클럭입력이 그리고 제 2-4 D플립플롭(22-24)에는 내부의 클럭이 각각 인가되게 구성하고, 제4 D플립플롭(24)의 데이터단(D)에는 제2 D플립플롭(22)의 출력(Q)이 인가되게 구성하고, 상기 제1 D플립플롭(21)의 출력(Qb)은 더미 낸드게이트(25)를 통하여 업(UP)신호로 출력되게 구성하고, 제2,4 D플립플롭(22,24)의 각 출력(Qb)은 제6 낸드게이트(30)에서 낸드되어 다운(DOWN)신호로 출력되게 구성하고, 상기 제3 D플립플롭(23)의 리세트단(RESET)단에는 initb신호가 그리고 제4 D플립플롭(24)의 리세트단(RESET)단에는 init 신호가 각각 인가되게 구성하고, 낸드게이트(26, 28)에 의해서는 상기 업, 다운 신호 출력과 제3 D플립플롭(23)의 출력(Q)을 조합하여 제1 D플립플롭(21)의 리세트 신호가 인가되게 구성하고, 낸드게이트(27,29)에 의해서는 제2 D플립플롭(22)의 출력(Q)과 업 신호 출력과 init 신호를 조합하여 제2 D플립플롭(22)의 리세트 신호로 인가되게 구성한 것을 특징으로 하는 딜레이 록 루프회로.

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