JPH07202649A - 逓倍回路 - Google Patents

逓倍回路

Info

Publication number
JPH07202649A
JPH07202649A JP5347232A JP34723293A JPH07202649A JP H07202649 A JPH07202649 A JP H07202649A JP 5347232 A JP5347232 A JP 5347232A JP 34723293 A JP34723293 A JP 34723293A JP H07202649 A JPH07202649 A JP H07202649A
Authority
JP
Japan
Prior art keywords
circuit
output
signal
delay
supplied
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5347232A
Other languages
English (en)
Inventor
Kiyoshi Mukaine
清 向根
Ayako Hirata
彩子 平田
Kazuhiko Kasai
和彦 笠井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP5347232A priority Critical patent/JPH07202649A/ja
Priority to US08/363,323 priority patent/US5514990A/en
Publication of JPH07202649A publication Critical patent/JPH07202649A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B19/00—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】 【目的】この発明の目的は、製造プロセスの誤差や電源
電圧、周囲温度の変動に依存せず、デューティ比を一定
に保持でき、ジッタを軽減することが可能な逓倍回路を
提供する。 【構成】入力バッファ回路２１の出力回路は、遅延線１
４を構成する遅延セルＤＣに設けられた出力回路と同一
構成とされ、レベル変換器１８の出力信号によって遅延
セルＤＣの出力回路と同様に制御されている。したがっ
て、入力バッファ回路２１の出力回路から出力される信
号の波形と、遅延セルＤＣの出力回路から出力される信
号の波形とを同一とすることができるため、逓倍出力信
号のデューティ比を一定に保持できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、例えば通信機器等の
クロックジェネレータに適用される逓倍回路に関する。
【０００２】
【従来の技術】図６は、従来の逓倍回路を示すものであ
る。この逓倍回路は入力信号からその周波数の２倍の周
波数の信号を生成する２逓倍回路の一例を示している。
この逓倍回路は入力バッファ回路１１、遅延制御回路１
２、出力信号生成回路１９としての排他的論理和回路
（以下、Ｅｘ−ＯＲと称す）１３とによって構成されて
いる。前記入力バッファ回路１１は入力信号ｆinに応じ
て、遅延制御回路１２へ供給する信号Ｓｄ、Ｓｐ、及び
前記Ｅｘ−ＯＲ１３へ供給する信号Ｓｅを出力する。
【０００３】前記遅延制御回路１２は、遅延線１４、位
相比較器１５、チャージポンプ回路１６、低域通過フィ
ルタ（ＬＰＦ）１７、レベル変換器１８によって構成さ
れたＰＬＬ(Phase locked loop) 回路であり、遅延線１
４の総遅延時間が入力信号ｆinの１／２の周期となるよ
うに制御される。この遅延制御回路１２の詳細は、文献
（S.Fujii et al. 'A High Performance VFO-LSI Using
2-micron CMOS Analog and Digital Standerd Cell Me
thodology', SYMPOSIUM ON VLSI CIRCUITS X-3pp115-11
6,1988）に報告されている。
【０００４】前記遅延線１４は複数の遅延セルＤＣが直
列接続され、前記入力バッファ回路１１から出力される
信号Ｓｄを遅延する。前記位相比較器１５は遅延線１４
及び前記入力バッファ回路１１に接続され、遅延線１４
の出力信号Ｓｐｄ及び入力バッファ回路１１から出力さ
れる信号Ｓｐの位相を比較する。チャージポンプ回路１
６及び低域通過フィルタ１７は前記位相比較器１５の出
力端に順次接続され、位相比較器１５の出力信号を電圧
に変換する。前記レベル変換１８はこの低域通過フィル
タ１７の出力端に接続され、低域通過フィルタ１７から
出力された信号のレベルを変換して信号Ｐｖ、Ｎｖを生
成する。この信号Ｐｖ、Ｎｖは前記各遅延素子ＤＣに供
給され、前記遅延線１４の遅延時間を制御する。
【０００５】前記Ｅｘ−ＯＲ１３には入力バッファ回路
１１から出力される信号Ｓｅと前記遅延線１４の中間タ
ップから出力される信号Ｓｅｄが供給され、このＥｘ−
ＯＲ１３の出力端から入力信号ｆinが２逓倍された信号
ｆout が出力される。この例は２逓倍回路であるため、
遅延線１４がｎ段の遅延セルＤＣによって構成されてい
る場合、前記タップはｎ／２段目の遅延素子に設けられ
ている。
【０００６】図７は、前記入力バッファ回路１１を示す
ものである。前記入力信号ｆinはインバータ回路１１ａ
に供給され、このインバータ回路１１ａの出力信号は出
力回路１１ｂに供給される。この出力回路１１ｂはＰＭ
ＯＳトランジスタ（以下、ＰＭＯＳと称す）１１ｃ、Ｎ
ＭＯＳトランジスタ（以下、ＮＭＯＳと称す）１１ｄに
よって構成されたインバータ回路１１ｅ、このインバー
タ回路１１ｅの出力端に接続されたインバータ回路１１
ｆ、１１ｇ、１１ｈによって構成されている。前記イン
バータ回路１１ｅの出力端からは前記信号Ｓｄが出力さ
れ、前記インバータ回路１１ｅの出力端にはインバータ
回路１１ｆ、１１ｇが直列接続されている。インバータ
回路１１ｇの出力端からは前記信号Ｓｅが出力される。
さらに、インバータ回路１１ｆの出力端にはインバータ
回路１１ｈが接続されている。このインバータ回路１１
ｈからは前記信号Ｓｐが出力される。
【０００７】図８は、前記遅延セルＤＣを示すものであ
る。この遅延セルＤＣは、クロックドインバータ回路１
４ａと、このクロックドインバータ回路１４ａに接続さ
れた出力回路１４ｂとによって構成されている。クロッ
クドインバータ回路１４ａにおいて、前段の回路から供
給される信号Ｉｎ（ＳｄまたはＳｄｄ）はＰＭＯＳ１４
ｃ、ＮＭＯＳ１４ｄのゲートに供給される。これらＰＭ
ＯＳ１４ｃ、ＮＭＯＳ１４ｄのドレインは互いに接続さ
れている。ＮＭＯＳ１４ｄのソースと接地間にはＮＭＯ
Ｓ１４ｅが接続されている。このＮＭＯＳ１４ｅのゲー
トには前記レベル変換器１８から出力される信号Ｎｖが
供給されている。前記ＰＭＯＳ１４ｃのソースと電源Ｖ
ccの相互間にはＰＭＯＳ１４ｆが接続されている。この
ＰＭＯＳ１４ｆのゲートには前記レベル変換器１８から
出力される信号Ｐｖが供給されている。
【０００８】前記出力回路１４ｂはクロックドインバー
タ回路１４ｇとインバータ回路１４ｌ、１４ｍ、１４ｎ
によって構成されている。クロックドインバータ回路１
４ｇにおいて、ＰＭＯＳ１４ｈ、ＮＭＯＳ１４ｉのゲー
トは前記ＰＭＯＳ１４ｃ、ＮＭＯＳ１４ｄのドレインに
接続されている。これらＰＭＯＳ１４ｈ、ＮＭＯＳ１４
ｉのドレインは互いに接続されている。ＮＭＯＳ１４ｉ
のソースと接地間にはＮＭＯＳ１４ｊが接続されてい
る。このＮＭＯＳ１４ｊのゲートには前記レベル変換器
１８から出力される信号Ｎｖが供給されている。前記Ｐ
ＭＯＳ１４ｈのソースと電源Ｖccの相互間にはＰＭＯＳ
１４ｋが接続されている。このＰＭＯＳ１４ｋのゲート
には前記レベル変換器１８から出力される信号Ｐｖが供
給されている。
【０００９】前記クロックドインバータ回路１４ｇの出
力端からは前記信号Ｓｄｄが出力され、前記クロックド
インバータ回路１４ｇの出力端にはインバータ回路１４
ｌ、１４ｍが直列接続されている。これらインバータ回
路１４ｌ、１４ｍを介して前記信号Ｓｅｄが出力され
る。さらに、インバータ回路１４ｌの出力端にはインバ
ータ回路１４ｎが接続され、このインバータ回路１４ｎ
からは前記信号Ｓｐｄが出力される。
【００１０】
【発明が解決しようとする課題】ところで、上述したよ
うに、入力バッファ回路１１の出力回路１１ｂと、遅延
セルＤＣの出力回路１４ｂは回路構成が異なっている。
このため、入力バッファ回路１１から出力される信号Ｓ
ｅの波形と、遅延セルＤＣから出力される信号Ｓｅｄの
波形は、図９に示すように異なってしまう。この信号波
形の相違は、製造プロセスの誤差や電源電圧、周囲温度
の変動によってさらに大きくなる。したがって、これら
の信号が供給されるＥｘ−ＯＲ１３の出力信号ｆout は
デューティ比に誤差が生じて５０％とならなかったり、
ジッタが生じる虞を有している。
【００１１】この発明は、上記課題を解決するものであ
り、その目的とするところは、製造プロセスの誤差や電
源電圧、周囲温度の変動に依存せず、デューティ比を一
定に保持でき、ジッタの発生を防止することが可能な逓
倍回路を提供しようとするものである。
【００１２】
【課題を解決するための手段】この発明の逓倍回路は、
入力信号が供給され、この入力信号に応じて複数の信号
を出力する入力手段と、複数の遅延素子を有し、これら
各遅延素子は出力回路を含み、前記入力手段から供給さ
れる信号を所定時間遅延する遅延手段と、この遅延手段
の遅延素子を制御し、遅延時間を可変する制御手段と、
前記遅延手段によって遅延された信号と前記入力手段か
ら出力される信号とが供給され、これらの信号より逓倍
された信号を出力する出力信号生成手段とを具備し、前
記入力手段は前記遅延素子に含まれる出力回路と同一構
成の出力回路を有し、この出力回路を前記制御手段によ
って制御する構成とされている。
【００１３】
【作用】すなわち、この発明において、入力手段は遅延
素子に含まれる出力回路と同一構成の出力回路を有し、
この出力回路を遅延素子に含まれる出力回路とともに制
御手段によって制御している。したがって、入力手段の
出力回路から出力される信号波形と、遅延素子の出力回
路から出力される信号波形を同一とすることができるた
め、製造プロセスの誤差や電源電圧、周囲温度の変動に
依存することなく、逓倍出力信号のデューティ比を一定
に保持することができる。
【００１４】
【実施例】以下、この発明の実施例について図面を参照
して説明する。
【００１５】図１は、この発明の第１の実施例を示すも
のであり、図１において、図６と同一部分には同一符号
を付す。
【００１６】図１において、入力バッファ回路２１には
遅延線１４を介して前記レベル変換器１８から出力され
る信号Ｐｖ、Ｎｖが供給されている。
【００１７】図２は、入力バッファ回路２１を示すもの
である。この入力バッファ回路２１は入力端に入力信号
ｆinが供給されるインバータ回路２１ａと、このインバ
ータ回路２１ａの出力端に接続された出力回路２１ｂと
によって構成されている。この出力回路２１ｂは図８に
示す遅延セルＤＣの出力回路１４ｂと同一の構成とされ
ている。
【００１８】すなわち、出力回路２１ｂは、クロックド
インバータ回路２１ｃとインバータ回路２１ｈ、２１
ｉ、２１ｊとによって構成されている。クロックドイン
バータ回路２１ｃにおいて、ＰＭＯＳ２１ｄ、ＮＭＯＳ
２１ｅのゲートは前記インバータ回路２１ａの出力端に
接続されている。これらＰＭＯＳ２１ｄ、ＮＭＯＳ２１
ｅのドレインは互いに接続されている。ＮＭＯＳ２１ｅ
のソースと接地間にはＮＭＯＳ２１ｆが接続されてい
る。このＮＭＯＳ２１ｆのゲートには前記レベル変換器
１８から出力される信号Ｎｖが供給されている。前記Ｐ
ＭＯＳ２１ｄのソースと電源Ｖccの相互間にはＰＭＯＳ
２１ｇが接続されている。このＰＭＯＳ２１ｇのゲート
には前記レベル変換器１８から出力される信号Ｐｖが供
給されている。
【００１９】前記クロックドインバータ回路２１ｄの出
力端からは前記信号Ｓｄが出力され、前記クロックドイ
ンバータ回路２１ｄの出力端にはインバータ回路２１
ｈ、２１１ｉが直列接続されている。このインバータ回
路２１１ｉの出力端からは前記信号Ｓｅが出力される。
さらに、インバータ回路２１ｈの出力端にはインバータ
回路２１ｊが接続され、このインバータ回路２１ｊの出
力端からは前記信号Ｓｐが出力される。
【００２０】上記のように、入力バッファ回路２１の出
力回路２１ｂは、遅延セルＤＣの出力回路１４ｂと同一
の構成とされている。したがって、図３に示すように、
入力バッファ回路２１から出力される信号Ｓｅの波形
と、遅延セルＤＣの出力回路から出力される信号Ｓｅｄ
の波形は同一となる。このため、これらの信号Ｓｅ、Ｓ
ｅｄが供給されるＥｘ−ＯＲ１３の出力信号ｆout はデ
ューティ比が５０％一定となる。
【００２１】また、入力バッファ回路２１の出力回路２
１ｂと、遅延セルＤＣの出力回路１４ｂは同一の構成で
あるため、製造プロセスの誤差や電源電圧、周囲温度の
変動を受けにくく、ジッタの発生を防止できる。
【００２２】図４は、この発明の第２の実施例を示すも
のである。この実施例は入力信号の４倍の周波数の信号
を出力する４逓倍回路を示すものであり、図１と同一部
分には同一符号を付す。
【００２３】この実施例において、出力信号生成回路１
９は、第１の実施例に示すＥＸ−ＯＲ１３に代えて、Ｅ
Ｘ−ＯＲ３１、３２及びオア回路３３を有している。Ｅ
Ｘ−ＯＲ３１の一方入力端には入力バッファ回路２１の
出力信号Ｓｅが供給され、他方入力端にはｎ段の遅延セ
ルのうち、ｎ／４段目の遅延セルから出力される信号Ｓ
ｅｄ１が供給される。ＥＸ−ＯＲ３２の一方入力端には
ｎ／２段目の遅延セルから出力される信号Ｓｅｄ２が供
給され、他方入力端には３ｎ／４段目の遅延セルから出
力される信号Ｓｅｄ３が供給される。ＥＸ−ＯＲ３１、
３２の出力信号はオア回路３３の入力端に供給され、こ
のオア回路３３の出力端から出力信号ｆout が出力され
る。
【００２４】図５は、図４の各部の信号を示すものであ
る。同図より明らかなように、この実施例によれば、デ
ューティ比が５０％一定で、ジッタが防止された４逓倍
信号を生成できる。
【００２５】尚、上記第１、第２の実施例では出力信号
生成回路１９にＥＸ−ＯＲを使用したが、これに限ら
ず、排他的ノア回路を使用することも可能である。
【００２６】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
【００２７】
【発明の効果】以上、詳述したようにこの発明によれ
ば、製造プロセスの誤差や電源電圧、周囲温度の変動に
依存せず、デューティ比を一定に保持でき、ジッタの発
生を防止することが可能な逓倍回路を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例を示す回路構成図。
【図２】図１に示す入力バッファ回路の一例を示す回路
図。
【図３】図１に示す回路の動作を示す波形図。
【図４】この発明の第２の実施例を示す回路構成図。
【図５】図４に示す回路の動作を示す波形図。
【図６】従来の逓倍回路を示す回路構成図。
【図７】図６に示す従来の入力バッファ回路の一例を示
す回路図。
【図８】図６に示す従来の遅延セルの一例を示す回路
図。
【図９】図６に示す回路の動作を示す波形図。
【符号の説明】
２１…入力バッファ回路、１２…遅延制御回路、１３…
排他的論理和回路、１４…遅延線、１４ｂ、２１ｂ…出
力回路、１４ｇ、２１ｃ…クロックドインバータ回路、
１８…レベル変換器、１９…出力信号生成回路。
フロントページの続き (72)発明者 笠井 和彦 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 入力信号が供給され、この入力信号に応
    じて複数の信号を出力する入力手段と、 複数の遅延素子を有し、これら各遅延素子は出力回路を
    含み、前記入力手段から供給される信号を所定時間遅延
    する遅延手段と、 この遅延手段の遅延素子を制御し、遅延時間を可変する
    制御手段と、 前記遅延手段によって遅延された信号と前記入力手段か
    ら出力される信号とが供給され、これらの信号より逓倍
    された信号を生成する出力信号生成手段とを有した逓倍
    回路であって、 前記入力手段は前記遅延素子に含まれる出力回路と同一
    構成の出力回路を有し、この出力回路を前記制御手段に
    よって制御する構成としたことを特徴とする逓倍回路。
  2. 【請求項２】 前記遅延素子及び入力手段の出力回路
    は、クロックドインバータ回路を含み、これらクロック
    ドインバータ回路は前記制御手段によって制御されるこ
    とを特徴とする請求項１記載の逓倍回路。
  3. 【請求項３】 前記制御手段は、遅延手段の出力信号と
    入力手段の出力信号の位相を比較する比較手段と、 比較手段の出力信号を電圧に変換する変換手段と、 この変換手段から出力される電圧のレベルを変え、この
    電圧を前記クロックドインバータ回路に供給するレベル
    変換手段とを具備することを特徴とする請求項２記載の
    逓倍回路。
  4. 【請求項４】 前記出力信号生成手段は、少なくとも排
    他的論理和回路を含むことを特徴とする請求項１記載の
    逓倍回路。
JP5347232A 1993-12-27 1993-12-27 逓倍回路 Pending JPH07202649A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP5347232A JPH07202649A (ja) 1993-12-27 1993-12-27 逓倍回路
US08/363,323 US5514990A (en) 1993-12-27 1994-12-23 Frequency multiplier circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5347232A JPH07202649A (ja) 1993-12-27 1993-12-27 逓倍回路

Publications (1)

Publication Number Publication Date
JPH07202649A true JPH07202649A (ja) 1995-08-04

Family

ID=18388819

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5347232A Pending JPH07202649A (ja) 1993-12-27 1993-12-27 逓倍回路

Country Status (2)

Country Link
US (1) US5514990A (ja)
JP (1) JPH07202649A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0800276A1 (en) * 1996-04-01 1997-10-08 Kabushiki Kaisha Toshiba A frequency multiplying circuit having a first stage with greater multiplying ratio than subsequent stages
EP0800275A1 (en) * 1996-04-01 1997-10-08 Kabushiki Kaisha Toshiba A frequency multiplier using a voltage controlled delay circuit
KR100351057B1 (ko) * 2000-09-26 2002-09-05 삼성전자 주식회사 주파수의 체배성능을 향상시키기 위한 검출제어부를구비하는 주파수 체배회로
JP2002543732A (ja) * 1999-04-30 2002-12-17 モーセッド・テクノロジーズ・インコーポレイテッド 周波数逓倍遅延ロックループ

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3561792B2 (ja) * 1995-09-06 2004-09-02 株式会社ルネサステクノロジ クロック発生回路
WO1997040576A1 (en) * 1996-04-25 1997-10-30 Credence Systems Corporation Frequency multiplier
TW340262B (en) 1996-08-13 1998-09-11 Fujitsu Ltd Semiconductor device, system consisting of semiconductor devices and digital delay circuit
GB2355095B (en) * 1996-08-13 2001-05-23 Fujitsu Ltd Semiconductor circuitry
US6060929A (en) * 1996-09-20 2000-05-09 Konica Corporation Signal delay apparatus
US6002282A (en) * 1996-12-16 1999-12-14 Xilinx, Inc. Feedback apparatus for adjusting clock delay
KR100230807B1 (ko) * 1996-12-23 1999-11-15 김영환 펄스폭 제어가 가능한 주파수 체배기
US5933035A (en) * 1996-12-31 1999-08-03 Cirrus Logic, Inc. Digital clock frequency multiplication circuit and method
US5818270A (en) * 1997-02-27 1998-10-06 Honeywell, Inc. Temperature independent, wide range frequency clock multiplier
JPH10256883A (ja) * 1997-03-06 1998-09-25 Nec Ic Microcomput Syst Ltd デジタル逓倍回路
JP3319340B2 (ja) 1997-05-30 2002-08-26 日本電気株式会社 半導体回路装置
JP3220052B2 (ja) * 1997-06-13 2001-10-22 日本電気株式会社 クロック制御装置
FR2766305B1 (fr) * 1997-07-16 2004-01-02 St Microelectronics Sa Procede de multiplication de la frequence d'un signal d'horloge avec controle du rapport cyclique, et dispositif correspondant
GB9727244D0 (en) * 1997-12-23 1998-02-25 Sgs Thomson Microelectronics A dividing circuit and transistor stage therefor
US5963071A (en) * 1998-01-22 1999-10-05 Nanoamp Solutions, Inc. Frequency doubler with adjustable duty cycle
JP2000223951A (ja) * 1999-01-27 2000-08-11 Murata Mfg Co Ltd 周波数逓倍器及びそれを用いた無線機器
US6275072B1 (en) * 1999-10-07 2001-08-14 Velio Communications, Inc. Combined phase comparator and charge pump circuit
US6674772B1 (en) * 1999-10-28 2004-01-06 Velio Communicaitons, Inc. Data communications circuit with multi-stage multiplexing
US6952431B1 (en) 1999-10-28 2005-10-04 Rambus Inc. Clock multiplying delay-locked loop for data communications
US7227920B2 (en) * 2001-06-26 2007-06-05 Nokia Corporation Circuit and method for correcting clock duty cycle
JP2003198339A (ja) * 2001-12-21 2003-07-11 Mitsubishi Electric Corp 半導体装置
US6653876B2 (en) * 2002-04-23 2003-11-25 Broadcom Corporation Method and apparatus for synthesizing a clock signal using a compact and low power delay locked loop (DLL)
US7123063B2 (en) * 2004-04-28 2006-10-17 Broadcom Corporation Supply tracking clock multiplier

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4684897A (en) * 1984-01-03 1987-08-04 Raytheon Company Frequency correction apparatus
US4596954A (en) * 1984-02-29 1986-06-24 American Microsystems, Inc. Frequency doubler with fifty percent duty cycle output signal
US4843331A (en) * 1987-08-28 1989-06-27 Hughes Aircraft Company Coherent digital signal blanking, biphase modulation and frequency doubling circuit and methodology
JPH01144719A (ja) * 1987-11-30 1989-06-07 Toshiba Corp リトリガブル・マルチバイブレータ
JPH021620A (ja) * 1987-11-30 1990-01-05 Toshiba Corp 電圧制御発振回路
JP2861465B2 (ja) * 1991-05-16 1999-02-24 日本電気株式会社 周波数逓倍回路
US5216301A (en) * 1991-12-20 1993-06-01 Artisoft, Inc. Digital self-calibrating delay line and frequency multiplier
US5359635A (en) * 1993-04-19 1994-10-25 Codex, Corp. Programmable frequency divider in a phase lock loop

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0800276A1 (en) * 1996-04-01 1997-10-08 Kabushiki Kaisha Toshiba A frequency multiplying circuit having a first stage with greater multiplying ratio than subsequent stages
EP0800275A1 (en) * 1996-04-01 1997-10-08 Kabushiki Kaisha Toshiba A frequency multiplier using a voltage controlled delay circuit
US5955902A (en) * 1996-04-01 1999-09-21 Kabushiki Kaisha Toshiba Frequency multiplier using a voltage controlled delay circuit
JP2002543732A (ja) * 1999-04-30 2002-12-17 モーセッド・テクノロジーズ・インコーポレイテッド 周波数逓倍遅延ロックループ
JP2011019281A (ja) * 1999-04-30 2011-01-27 Mosaid Technol Inc 周波数逓倍遅延ロックループ
JP4677511B2 (ja) * 1999-04-30 2011-04-27 モーセッド・テクノロジーズ・インコーポレイテッド 周波数逓倍遅延ロックループ
KR100351057B1 (ko) * 2000-09-26 2002-09-05 삼성전자 주식회사 주파수의 체배성능을 향상시키기 위한 검출제어부를구비하는 주파수 체배회로

Also Published As

Publication number Publication date
US5514990A (en) 1996-05-07

Similar Documents

Publication Publication Date Title
JPH07202649A (ja) 逓倍回路
JP4677511B2 (ja) 周波数逓倍遅延ロックループ
US6859081B2 (en) Duty cycle correction circuit and delay locked loop having the same
US6292040B1 (en) Internal clock signal generating circuit having function of generating internal clock signals which are multiplication of an external clock signal
JP3403551B2 (ja) クロック分配回路
KR100861919B1 (ko) 다 위상 신호 발생기 및 그 방법
US5929714A (en) PLL timing generator
US6198317B1 (en) Frequency multiplication circuit
US20070076832A1 (en) Semiconductor integrated circuit and correcting method of the same
US6366150B1 (en) Digital delay line
WO2002031980A2 (en) Cyclic phase signal generation from a single clock source using current phase interpolation
JPH09321614A (ja) 波形整形装置およびクロック供給装置
US5818270A (en) Temperature independent, wide range frequency clock multiplier
US20020053931A1 (en) Phase difference signal generator and multi-phase clock signal generator having phase interpolator
US20070285144A1 (en) Delay line with delay cells having improved gain and in built duty cycle control and method thereof
JP3621631B2 (ja) 可変位相シフトクロック発生器
US7932766B2 (en) Digitally controlled oscillator with the wide operation range
US6621314B2 (en) Delay locked loop
US5631582A (en) Frequency and phase comparator
JP4083884B2 (ja) Ｐｌｌ回路及びｐｌｌ回路を内蔵した半導体集積回路
US6967512B2 (en) Multiphase-clock processing circuit and clock multiplying circuit
US20030112083A1 (en) Multiple duty cycle tap points for a precise and programmable duty cycle generator
JP2002049438A (ja) 半導体装置
TWI246825B (en) An interface circuit of various clock period between a fast slope signal and a very slow slope, voltage controlled delay cell
KR20060108367A (ko) 지연고정루프를 이용한 주파수 체배기

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20010306