JPH0974339A - クロック発生回路、ｐｌｌ回路及び半導体装置、並びにクロック発生回路の単位遅延素子接続段数算出方法 - Google Patents
クロック発生回路、ｐｌｌ回路及び半導体装置、並びにクロック発生回路の単位遅延素子接続段数算出方法Info
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- JPH0974339A JPH0974339A JP7229453A JP22945395A JPH0974339A JP H0974339 A JPH0974339 A JP H0974339A JP 7229453 A JP7229453 A JP 7229453A JP 22945395 A JP22945395 A JP 22945395A JP H0974339 A JPH0974339 A JP H0974339A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- G06—COMPUTING; CALCULATING OR COUNTING
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】 クロックの周波数の逓倍数が大きく、電力消
費が少ないクロック発生回路、PLL 回路及び半導体装置
並びにクロック発生回路の単位遅延素子接続段数の算出
方法を提供する。 【解決手段】 クロック発生回路のディレイラインを、
第１入力端子Ａと接続されたスイッチ回路と、第２入力
端子Ｂと接続されたスイッチ回路と、両スイッチ回路に
共通に接続した遅延素子と、遅延素子と接続された出力
端子Ｃとにより複数の単位遅延素子Ｕ0 ，Ｕ1 …Ｕ15を
構成し、第１入力端子Ａを共通に接続し、前段の単位遅
延素子の出力端子Ｃを次段の単位遅延素子の第２入力端
子Ｂと接続して、単位遅延素子Ｕ0 ，Ｕ1 …Ｕ15を縦続
接続し、各単位遅延素子Ｕ0 ，Ｕ1…Ｕ15のスイッチ回
路をディレイ選択信号によりオン, オフさせる構成にす
る。
費が少ないクロック発生回路、PLL 回路及び半導体装置
並びにクロック発生回路の単位遅延素子接続段数の算出
方法を提供する。 【解決手段】 クロック発生回路のディレイラインを、
第１入力端子Ａと接続されたスイッチ回路と、第２入力
端子Ｂと接続されたスイッチ回路と、両スイッチ回路に
共通に接続した遅延素子と、遅延素子と接続された出力
端子Ｃとにより複数の単位遅延素子Ｕ0 ，Ｕ1 …Ｕ15を
構成し、第１入力端子Ａを共通に接続し、前段の単位遅
延素子の出力端子Ｃを次段の単位遅延素子の第２入力端
子Ｂと接続して、単位遅延素子Ｕ0 ，Ｕ1 …Ｕ15を縦続
接続し、各単位遅延素子Ｕ0 ，Ｕ1…Ｕ15のスイッチ回
路をディレイ選択信号によりオン, オフさせる構成にす
る。
Description
【０００１】
【発明の属する技術分野】本発明はクロック発生回路、
ＰＬＬ回路及び半導体装置、並びにクロック発生回路の
単位遅延素子接続段数算出方法に関するものである。
ＰＬＬ回路及び半導体装置、並びにクロック発生回路の
単位遅延素子接続段数算出方法に関するものである。
【０００２】
【従来の技術】マイクロプロセッサを動作させるための
クロックの周波数はマイクロプロセッサを高速動作させ
るべく高められる傾向にあって、最近では100MHzを超え
る周波数になってきている。このように高い周波数のク
ロックはプリント基板上での伝播が難しく、また、信号
の伝播に起因して発生する電磁波の影響をうけ易くな
る。そこで、半導体チップには、外部から周波数が低い
低速のクロックを供給し、マイクロプロセッサにはPLL
回路 (位相同期回路) を搭載して、半導体チップ内でク
ロックの周波数を逓倍することにより、周波数が極めて
高いクロックを発生させている。
クロックの周波数はマイクロプロセッサを高速動作させ
るべく高められる傾向にあって、最近では100MHzを超え
る周波数になってきている。このように高い周波数のク
ロックはプリント基板上での伝播が難しく、また、信号
の伝播に起因して発生する電磁波の影響をうけ易くな
る。そこで、半導体チップには、外部から周波数が低い
低速のクロックを供給し、マイクロプロセッサにはPLL
回路 (位相同期回路) を搭載して、半導体チップ内でク
ロックの周波数を逓倍することにより、周波数が極めて
高いクロックを発生させている。
【０００３】一方、マイクロプロセッサの動作電圧は低
電圧化する方向にあり、従来から良く使用されているア
ナログPLL 回路によって100MHzを超えるクロックを発生
させるためには、ゲインが大きいVCO(電圧制御発振器)
が必要となる。ゲインが大きいVCO は制御電圧に重畳す
るノイズにより動作が不安定になる虞れがあり、このノ
イズを低減するために大容量のキャパシタを必要とす
る。したがって、大きい面積の大容量のキャパシタを半
導体チップ上に集積するか、キャパシタを外部接続する
かしており、クロック発生回路が大型になる。そのため
アナログPLL 回路に代えてディジタルのPLL 回路を用い
ているクロック発生回路がある。
電圧化する方向にあり、従来から良く使用されているア
ナログPLL 回路によって100MHzを超えるクロックを発生
させるためには、ゲインが大きいVCO(電圧制御発振器)
が必要となる。ゲインが大きいVCO は制御電圧に重畳す
るノイズにより動作が不安定になる虞れがあり、このノ
イズを低減するために大容量のキャパシタを必要とす
る。したがって、大きい面積の大容量のキャパシタを半
導体チップ上に集積するか、キャパシタを外部接続する
かしており、クロック発生回路が大型になる。そのため
アナログPLL 回路に代えてディジタルのPLL 回路を用い
ているクロック発生回路がある。
【０００４】図30はそのクロック発生回路の模式的ブロ
ック図である。クロック CLKinはディレイラインDL1,デ
ィレイラインDL2,ディレイラインDL3を順次伝播するよ
うディレイラインDL1,DL2,DL3 が縦続接続される。パル
ス生成回路PGは３つのEXOR回路EO1 , EXOR回路EO2 , EX
OR回路EO3 により構成される。ディレイラインDL1 の入
力クロックCLA 、ディレイラインDL1 の出力クロックCL
B は、EXOR回路EO1 の一入力端子、他入力端子へ各入力
され、ディレイラインDL2 の出力クロック、つまりディ
レイラインDL3 の入力クロックCLC 、ディレイラインDL
3 の出力クロックCLD はEXOR回路EO2 の一入力端子、他
入力端子へ各入力される。EXOR回路EO1 , EO2 の出力ク
ロックはEXOR回路EO3 の一入力端子、他入力端子へ各入
力される。EXOR回路EO3 から周波数を逓倍したクロック
CLKout が出力される。
ック図である。クロック CLKinはディレイラインDL1,デ
ィレイラインDL2,ディレイラインDL3を順次伝播するよ
うディレイラインDL1,DL2,DL3 が縦続接続される。パル
ス生成回路PGは３つのEXOR回路EO1 , EXOR回路EO2 , EX
OR回路EO3 により構成される。ディレイラインDL1 の入
力クロックCLA 、ディレイラインDL1 の出力クロックCL
B は、EXOR回路EO1 の一入力端子、他入力端子へ各入力
され、ディレイラインDL2 の出力クロック、つまりディ
レイラインDL3 の入力クロックCLC 、ディレイラインDL
3 の出力クロックCLD はEXOR回路EO2 の一入力端子、他
入力端子へ各入力される。EXOR回路EO1 , EO2 の出力ク
ロックはEXOR回路EO3 の一入力端子、他入力端子へ各入
力される。EXOR回路EO3 から周波数を逓倍したクロック
CLKout が出力される。
【０００５】このクロック発生回路の動作を各部クロッ
クのタイミングチャートを示す図31により説明する。ク
ロック CLKinをディレイラインDL1 へ入力すると、その
クロック CLKinがディレイラインDL1,DL2,DL3 を順次伝
播して、各ディレイラインDL1,DL2,DL3 によりクロック
CLKinが遅延していく。そしてディレイラインDL1 に入
力されるクロックCLA は図31(a) に示すように、ディレ
イラインDL1,DL2,DL3から出力されるクロックCLB,CLC,C
LD は図31(b),(c),(d) に示すようになる。このように
遅延したクロックCLA,CLB,CLC,CLD がパルス生成回路PG
へ入力されると、図31(e) に示すようにクロックCLA,CL
B の論理によりクロック CLKout がＨレベルに、クロッ
クCLC,CLD の論理によりクロック CLKout がＨレベルに
なってクロック CLKinの周波数を逓倍したクロックを発
生することになる。
クのタイミングチャートを示す図31により説明する。ク
ロック CLKinをディレイラインDL1 へ入力すると、その
クロック CLKinがディレイラインDL1,DL2,DL3 を順次伝
播して、各ディレイラインDL1,DL2,DL3 によりクロック
CLKinが遅延していく。そしてディレイラインDL1 に入
力されるクロックCLA は図31(a) に示すように、ディレ
イラインDL1,DL2,DL3から出力されるクロックCLB,CLC,C
LD は図31(b),(c),(d) に示すようになる。このように
遅延したクロックCLA,CLB,CLC,CLD がパルス生成回路PG
へ入力されると、図31(e) に示すようにクロックCLA,CL
B の論理によりクロック CLKout がＨレベルに、クロッ
クCLC,CLD の論理によりクロック CLKout がＨレベルに
なってクロック CLKinの周波数を逓倍したクロックを発
生することになる。
【０００６】図32は１つのディレイラインの構成を示す
ブロック図である。単位遅延素子Ｕ1 , Ｕ2 , Ｕ3 , Ｕ
4 …Ｕ15の夫々は２個のインバータを直列接続して構成
される。クロック入力端子INは単位遅延素子Ｕ1 の入力
側と接続され、その出力側は単位遅延素子Ｕ2 の入力側
と接続される。単位遅延素子Ｕ2 の出力側は単位遅延素
子Ｕ3 の入力側と接続され、その出力側は単位遅延素子
Ｕ4の入力側と接続される。
ブロック図である。単位遅延素子Ｕ1 , Ｕ2 , Ｕ3 , Ｕ
4 …Ｕ15の夫々は２個のインバータを直列接続して構成
される。クロック入力端子INは単位遅延素子Ｕ1 の入力
側と接続され、その出力側は単位遅延素子Ｕ2 の入力側
と接続される。単位遅延素子Ｕ2 の出力側は単位遅延素
子Ｕ3 の入力側と接続され、その出力側は単位遅延素子
Ｕ4の入力側と接続される。
【０００７】同様にして多数の単位遅延素子Ｕ5 , Ｕ6
…Ｕ15が縦続接続される。クロック入力端子INと単位遅
延素子Ｕ1 との接続中間点は、ゲートＧ0 を構成してい
るNAND回路の一入力端子と接続され、その他入力端子は
ディレイ選択信号が入力されるディレイ選択端子SEL0と
接続される。単位遅延素子Ｕ1 とＵ2 との接続中間点
は、ゲートＧ1 を構成しているNAND回路の一入力端子と
接続され、その他入力端子はディレイ選択信号が入力さ
れるディレイ選択端子SEL1と接続される。
…Ｕ15が縦続接続される。クロック入力端子INと単位遅
延素子Ｕ1 との接続中間点は、ゲートＧ0 を構成してい
るNAND回路の一入力端子と接続され、その他入力端子は
ディレイ選択信号が入力されるディレイ選択端子SEL0と
接続される。単位遅延素子Ｕ1 とＵ2 との接続中間点
は、ゲートＧ1 を構成しているNAND回路の一入力端子と
接続され、その他入力端子はディレイ選択信号が入力さ
れるディレイ選択端子SEL1と接続される。
【０００８】単位遅延素子Ｕ2 とＵ3 との接続中間点
は、ゲートＧ2 を構成しているNAND回路の一入力端子と
接続され、その他入力端子はディレイ選択信号が入力さ
れるディレイ選択端子SEL2と接続される。単位遅延素子
Ｕ3 とＵ4 との接続中間点は、ゲートＧ3 を構成してい
るNAND回路の一入力端子と接続され、その他入力端子は
ディレイ選択信号が入力されるディレイ選択端子SEL3と
接続される。
は、ゲートＧ2 を構成しているNAND回路の一入力端子と
接続され、その他入力端子はディレイ選択信号が入力さ
れるディレイ選択端子SEL2と接続される。単位遅延素子
Ｕ3 とＵ4 との接続中間点は、ゲートＧ3 を構成してい
るNAND回路の一入力端子と接続され、その他入力端子は
ディレイ選択信号が入力されるディレイ選択端子SEL3と
接続される。
【０００９】単位遅延素子Ｕ4 とＵ5 との接続中間点
は、ゲートＧ4 を構成しているNAND回路の一入力端子と
接続され、その他入力端子はディレイ選択信号が入力さ
れるディレイ選択端子SEL4と接続される。以下同様にし
てゲートＧ5,Ｇ6 …Ｇ15及びディレイ選択端子SEL5,SEL
6 …SEL15 が設けられる。ゲートＧ20, Ｇ21, Ｇ22, Ｇ
23, Ｇ30はNAND回路の出力端子をインバータの入力端子
と接続されて構成される。
は、ゲートＧ4 を構成しているNAND回路の一入力端子と
接続され、その他入力端子はディレイ選択信号が入力さ
れるディレイ選択端子SEL4と接続される。以下同様にし
てゲートＧ5,Ｇ6 …Ｇ15及びディレイ選択端子SEL5,SEL
6 …SEL15 が設けられる。ゲートＧ20, Ｇ21, Ｇ22, Ｇ
23, Ｇ30はNAND回路の出力端子をインバータの入力端子
と接続されて構成される。
【００１０】ゲートＧ0,Ｇ1,Ｇ2,Ｇ3 の各出力端子は、
ゲートＧ20の４入力NAND回路の入力端子と各接続され、
ゲートＧ4,Ｇ5,Ｇ6,Ｇ7 の各出力端子はゲートＧ21の４
入力NAND回路の入力端子と各接続される。ゲートＧ8,Ｇ
9,Ｇ10, Ｇ11の各出力端子はゲートＧ22の４入力NAND回
路の入力端子と各接続され、ゲートＧ12, Ｇ13, Ｇ14,
Ｇ15の各出力端子は、ゲートＧ23のNAND回路の入力端子
と各接続される。ゲートＧ20, Ｇ21, Ｇ22, Ｇ23の各出
力端子は、ゲートＧ30の４入力NAND回路の入力端子と各
接続される。ゲートＧ30の出力端子は、インバータから
なるゲートＧ40の入力端子と接続され、その出力端子は
クロック出力端子OUT と接続される。
ゲートＧ20の４入力NAND回路の入力端子と各接続され、
ゲートＧ4,Ｇ5,Ｇ6,Ｇ7 の各出力端子はゲートＧ21の４
入力NAND回路の入力端子と各接続される。ゲートＧ8,Ｇ
9,Ｇ10, Ｇ11の各出力端子はゲートＧ22の４入力NAND回
路の入力端子と各接続され、ゲートＧ12, Ｇ13, Ｇ14,
Ｇ15の各出力端子は、ゲートＧ23のNAND回路の入力端子
と各接続される。ゲートＧ20, Ｇ21, Ｇ22, Ｇ23の各出
力端子は、ゲートＧ30の４入力NAND回路の入力端子と各
接続される。ゲートＧ30の出力端子は、インバータから
なるゲートＧ40の入力端子と接続され、その出力端子は
クロック出力端子OUT と接続される。
【００１１】次にこのディレイラインの動作を説明す
る。ディレイ選択端子SEL0,SEL1 …SEL15 は、常にいず
れか１つがＨレベルになるように制御される。例えばデ
ィレイ選択端子SEL1がＨレベルになるとクロック入力端
子INに入力されたクロックは、単位遅延素子Ｕ1 、ゲー
トＧ1 、ゲートＧ20、ゲートＧ30、ゲートＧ40を通って
出力端子OUT へ伝播する。
る。ディレイ選択端子SEL0,SEL1 …SEL15 は、常にいず
れか１つがＨレベルになるように制御される。例えばデ
ィレイ選択端子SEL1がＨレベルになるとクロック入力端
子INに入力されたクロックは、単位遅延素子Ｕ1 、ゲー
トＧ1 、ゲートＧ20、ゲートＧ30、ゲートＧ40を通って
出力端子OUT へ伝播する。
【００１２】またディレイ選択端子SEL4がＨレベルにな
ると、クロック入力端子INに入力されたクロックは単位
遅延素子Ｕ1 , Ｕ2 , Ｕ3 , Ｕ4 及びゲートＧ4,ゲート
Ｇ21, ゲートＧ30, ゲートＧ40を通ってクロック出力端
子OUT に伝播する。そして、ディレイ選択端子SEL1がＨ
レベルである場合に、クロック入力端子INからクロック
出力端子OUT までのクロック伝播遅延時間と、ディレイ
選択端子SEL4がＨレベルである場合のクロック入力端子
INからクロック出力端子OUT までのクロック伝播遅延時
間との時間差は、単位遅延素子Ｕ2 , Ｕ3 , Ｕ4 の各遅
延時間の和になる。
ると、クロック入力端子INに入力されたクロックは単位
遅延素子Ｕ1 , Ｕ2 , Ｕ3 , Ｕ4 及びゲートＧ4,ゲート
Ｇ21, ゲートＧ30, ゲートＧ40を通ってクロック出力端
子OUT に伝播する。そして、ディレイ選択端子SEL1がＨ
レベルである場合に、クロック入力端子INからクロック
出力端子OUT までのクロック伝播遅延時間と、ディレイ
選択端子SEL4がＨレベルである場合のクロック入力端子
INからクロック出力端子OUT までのクロック伝播遅延時
間との時間差は、単位遅延素子Ｕ2 , Ｕ3 , Ｕ4 の各遅
延時間の和になる。
【００１３】このようにしてＨレベルにするディレイ選
択端子を選択することにより、クロック入力端子INから
クロック出力端子OUT までのクロック伝播遅延時間が単
位遅延素子による遅延時間の整数倍で変化する。このよ
うにして遅延時間を変化させることによって発生させる
クロック CLKout のパルス幅、パルス間隔を変えてい
る。
択端子を選択することにより、クロック入力端子INから
クロック出力端子OUT までのクロック伝播遅延時間が単
位遅延素子による遅延時間の整数倍で変化する。このよ
うにして遅延時間を変化させることによって発生させる
クロック CLKout のパルス幅、パルス間隔を変えてい
る。
【００１４】
【発明が解決しようとする課題】しかし乍ら、ディレイ
選択端子SEL0をＨレベルにして、クロックの伝播遅延時
間を最小にしている場合であっても、クロック入力端子
INに入力されたクロックはゲートＧ0,Ｇ20, Ｇ30, Ｇ40
を通ってクロック出力端子OUT に伝播されるので、遅延
時間はゲートＧ0,Ｇ20, Ｇ30, Ｇ40のクロック伝播遅延
時間よりも短縮することができず、そのため発生させる
クロックの周波数をより高くすることができない。また
ディレイ選択端子SEL0をＨレベルにしている場合でも、
クロックは単位遅延素子Ｕ1 , Ｕ2 を通って、縦続接続
されている単位遅延素子Ｕ3 , Ｕ4…Ｕ15の全てを伝播
する。それにより単位遅延素子を構成しているインバー
タがスイッチング動作して、全ての単位遅延素子Ｕ1 〜
Ｕ15が電力を消費し消費電力が大きいという問題があ
る。
選択端子SEL0をＨレベルにして、クロックの伝播遅延時
間を最小にしている場合であっても、クロック入力端子
INに入力されたクロックはゲートＧ0,Ｇ20, Ｇ30, Ｇ40
を通ってクロック出力端子OUT に伝播されるので、遅延
時間はゲートＧ0,Ｇ20, Ｇ30, Ｇ40のクロック伝播遅延
時間よりも短縮することができず、そのため発生させる
クロックの周波数をより高くすることができない。また
ディレイ選択端子SEL0をＨレベルにしている場合でも、
クロックは単位遅延素子Ｕ1 , Ｕ2 を通って、縦続接続
されている単位遅延素子Ｕ3 , Ｕ4…Ｕ15の全てを伝播
する。それにより単位遅延素子を構成しているインバー
タがスイッチング動作して、全ての単位遅延素子Ｕ1 〜
Ｕ15が電力を消費し消費電力が大きいという問題があ
る。
【００１５】本発明は斯かる問題に鑑み、クロックの伝
播遅延時間を可及的に短縮でき、また電力消費が極めて
小さいクロック発生回路、ＰＬＬ回路及び半導体装置並
びにクロック発生回路に用いる単位遅延素子接続段数算
出方法を提供することを目的とする。
播遅延時間を可及的に短縮でき、また電力消費が極めて
小さいクロック発生回路、ＰＬＬ回路及び半導体装置並
びにクロック発生回路に用いる単位遅延素子接続段数算
出方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】第１発明に係るクロック
発生回路は、ディレイラインを、クロックを入断する２
つの開閉部と、該開閉部に共通接続された遅延素子とに
より複数の単位遅延素子を構成し、該単位遅延素子を縦
続接続する構成にする。
発生回路は、ディレイラインを、クロックを入断する２
つの開閉部と、該開閉部に共通接続された遅延素子とに
より複数の単位遅延素子を構成し、該単位遅延素子を縦
続接続する構成にする。
【００１７】第２発明に係るクロック発生回路は、ディ
レイラインを、クロックを入断する２つの開閉部と、該
開閉部に共通接続された遅延素子とにより複数の単位遅
延素子を構成し、該単位遅延素子を縦続接続しており、
単位遅延素子を択一的に選択する選択手段を介して単位
遅延素子に第１クロックを入力する構成にする。
レイラインを、クロックを入断する２つの開閉部と、該
開閉部に共通接続された遅延素子とにより複数の単位遅
延素子を構成し、該単位遅延素子を縦続接続しており、
単位遅延素子を択一的に選択する選択手段を介して単位
遅延素子に第１クロックを入力する構成にする。
【００１８】第３発明に係るクロック発生回路は、ディ
レイラインを、クロックを入断する２つの開閉部と、該
開閉部に共通接続された遅延素子とからなる複数の単位
遅延素子を縦続接続して構成しており、ディレイライン
と論理回路とを交互に縦続接続して構成する。
レイラインを、クロックを入断する２つの開閉部と、該
開閉部に共通接続された遅延素子とからなる複数の単位
遅延素子を縦続接続して構成しており、ディレイライン
と論理回路とを交互に縦続接続して構成する。
【００１９】第４発明に係るクロック発生回路は、ディ
レイラインに入力する第１クロック及び最後段のディレ
イラインが出力するクロックを入力すべき位相比較器
と、該位相比較器の出力信号に基づいて制御され、ディ
レイラインの遅延時間を制御する制御回路とを備えて構
成する。
レイラインに入力する第１クロック及び最後段のディレ
イラインが出力するクロックを入力すべき位相比較器
と、該位相比較器の出力信号に基づいて制御され、ディ
レイラインの遅延時間を制御する制御回路とを備えて構
成する。
【００２０】第５発明に係るクロック発生回路は、ディ
レイラインを、クロックを入断する２つの開閉部と、該
開閉部に共通に接続した遅延素子とからなる複数の単位
遅延素子により構成しており、該単位遅延素子と論理回
路とを交互に縦続接続して最前段のディレイラインに入
力する第１クロックを各論理回路へ入力し、この第１ク
ロック及び最後段のディレイラインが出力する第２クロ
ックを入力すべき位相比較器と、各ディレイラインが出
力する第２クロックを入力すべき周波数比較部とを備
え、周波数比較部の出力信号が、所定の論理レベルであ
る場合には、位相比較器の出力信号によりディレイライ
ンの遅延時間を制御する構成にする。
レイラインを、クロックを入断する２つの開閉部と、該
開閉部に共通に接続した遅延素子とからなる複数の単位
遅延素子により構成しており、該単位遅延素子と論理回
路とを交互に縦続接続して最前段のディレイラインに入
力する第１クロックを各論理回路へ入力し、この第１ク
ロック及び最後段のディレイラインが出力する第２クロ
ックを入力すべき位相比較器と、各ディレイラインが出
力する第２クロックを入力すべき周波数比較部とを備
え、周波数比較部の出力信号が、所定の論理レベルであ
る場合には、位相比較器の出力信号によりディレイライ
ンの遅延時間を制御する構成にする。
【００２１】第６発明に係るクロック発生回路は、ディ
レイラインを、クロックを入断する２つの開閉部及び該
開閉部に共通に接続された遅延素子からなる複数の単位
遅延素子により構成しており、第１クロックを２分周回
路を介してディレイラインに入力する構成にする。
レイラインを、クロックを入断する２つの開閉部及び該
開閉部に共通に接続された遅延素子からなる複数の単位
遅延素子により構成しており、第１クロックを２分周回
路を介してディレイラインに入力する構成にする。
【００２２】第７発明に係るクロック発生回路は、ディ
レイラインを、クロックを入断する２つの開閉部及び該
開閉部に共通に接続された遅延素子からなる複数の単位
遅延素子を縦続接続して、第１ディレイライン部及び第
２ディレイライン部を構成し、第１ディレイライン部及
び第２ディレイライン部の単位遅延素子の遅延時間を異
ならせて構成する。
レイラインを、クロックを入断する２つの開閉部及び該
開閉部に共通に接続された遅延素子からなる複数の単位
遅延素子を縦続接続して、第１ディレイライン部及び第
２ディレイライン部を構成し、第１ディレイライン部及
び第２ディレイライン部の単位遅延素子の遅延時間を異
ならせて構成する。
【００２３】第８発明に係るクロック発生回路は、ディ
レイラインを、クロックを入断する２つの開閉部と、該
開閉部と共通に接続された遅延素子とからなる複数の単
位遅延素子を縦続接続して、遅延時間が異なる第１ディ
レイライン部及び第２ディレイライン部を構成し、第１
ディレイライン部及び第２ディレイライン部を縦続接続
して構成しており、最前段のディレイラインに入力する
第１クロック及び最後段のディレイラインが出力する第
２クロックを入力すべき第１位相比較器及び第２位相比
較と、第１位相比較器の出力信号を入力すべき第１制御
回路及びロック検出回路と、第２位相比較器の出力信号
を入力すべき第２制御回路とを備え、ロック検出回路の
検出信号により第２位相比較器及び第２制御回路の出力
信号の入断を制御し、第１制御回路の出力信号により第
１ディレイライン部の遅延時間を、第２制御回路の出力
信号により第２ディレイライン部の遅延時間を制御する
構成にする。
レイラインを、クロックを入断する２つの開閉部と、該
開閉部と共通に接続された遅延素子とからなる複数の単
位遅延素子を縦続接続して、遅延時間が異なる第１ディ
レイライン部及び第２ディレイライン部を構成し、第１
ディレイライン部及び第２ディレイライン部を縦続接続
して構成しており、最前段のディレイラインに入力する
第１クロック及び最後段のディレイラインが出力する第
２クロックを入力すべき第１位相比較器及び第２位相比
較と、第１位相比較器の出力信号を入力すべき第１制御
回路及びロック検出回路と、第２位相比較器の出力信号
を入力すべき第２制御回路とを備え、ロック検出回路の
検出信号により第２位相比較器及び第２制御回路の出力
信号の入断を制御し、第１制御回路の出力信号により第
１ディレイライン部の遅延時間を、第２制御回路の出力
信号により第２ディレイライン部の遅延時間を制御する
構成にする。
【００２４】第９発明に係る半導体装置は、請求項１乃
至請求項８のクロック発生回路を内蔵する構成にする。
至請求項８のクロック発生回路を内蔵する構成にする。
【００２５】第10発明に係る単位遅延素子接続段数の算
出方法は、単位遅延素子の接続段数Ｋを、 Ｋ≧［｛１／（２・Ｎ・Ｆref ）｝−（Ｔmul ）］／
（Ｔdmin） により算出する。
出方法は、単位遅延素子の接続段数Ｋを、 Ｋ≧［｛１／（２・Ｎ・Ｆref ）｝−（Ｔmul ）］／
（Ｔdmin） により算出する。
【００２６】第11発明に係るPLL 回路は、請求項１乃至
請求項８のいずれかのクロック発生回路と、該クロック
発生回路の出力クロックを入力すべき位相同期回路とを
備え、クロック発生回路及び位相同期回路へ共通のクロ
ックを入力し、位相同期回路の出力クロックを位相同期
回路へ入力する構成にする。
請求項８のいずれかのクロック発生回路と、該クロック
発生回路の出力クロックを入力すべき位相同期回路とを
備え、クロック発生回路及び位相同期回路へ共通のクロ
ックを入力し、位相同期回路の出力クロックを位相同期
回路へ入力する構成にする。
【００２７】第12発明に係るPLL 回路は、位相同期回路
と、該位相同期回路が出力するクロックを入力すべき請
求項１乃至請求項８のいずれかのクロック発生回路とを
備え、位相同期回路及びクロック発生回路に共通のクロ
ックを入力し、クロック発生回路の出力クロックを位相
同期回路へ入力する構成にする。
と、該位相同期回路が出力するクロックを入力すべき請
求項１乃至請求項８のいずれかのクロック発生回路とを
備え、位相同期回路及びクロック発生回路に共通のクロ
ックを入力し、クロック発生回路の出力クロックを位相
同期回路へ入力する構成にする。
【００２８】第１発明では、第１クロックを複数の単位
遅延素子へ入力し、１つの単位遅延素子の一方の開閉部
をオンに、他方の開閉部をオフにする。残りの単位遅延
素子の一方の開閉部をオフにし、他方の開閉部をオンに
する。第１クロックはオンした一方の開閉部及び遅延素
子を通って、順次次段の単位遅延素子の他方の開閉部及
び遅延素子を通って伝播する。これにより、第１クロッ
クの遅延時間は遅延素子のみの遅延時間に依存する。ま
た第１クロックは一方の開閉部がオンした単位遅延素子
より前段側の単位遅延素子には伝播しない。
遅延素子へ入力し、１つの単位遅延素子の一方の開閉部
をオンに、他方の開閉部をオフにする。残りの単位遅延
素子の一方の開閉部をオフにし、他方の開閉部をオンに
する。第１クロックはオンした一方の開閉部及び遅延素
子を通って、順次次段の単位遅延素子の他方の開閉部及
び遅延素子を通って伝播する。これにより、第１クロッ
クの遅延時間は遅延素子のみの遅延時間に依存する。ま
た第１クロックは一方の開閉部がオンした単位遅延素子
より前段側の単位遅延素子には伝播しない。
【００２９】第２発明では、第１クロックを選択手段へ
入力する。選択手段により複数の単位遅延素子の１つを
選択して、第１クロックを入力する。第１クロックは、
それを入力した単位遅延素子の一方の開閉部及び遅延素
子を通って、順次次段の単位遅延素子に伝播する。これ
により、第１クロックを単位遅延素子へ入力するまでの
クロックの伝播路の長さが短縮して、浮遊容量が減少す
る。
入力する。選択手段により複数の単位遅延素子の１つを
選択して、第１クロックを入力する。第１クロックは、
それを入力した単位遅延素子の一方の開閉部及び遅延素
子を通って、順次次段の単位遅延素子に伝播する。これ
により、第１クロックを単位遅延素子へ入力するまでの
クロックの伝播路の長さが短縮して、浮遊容量が減少す
る。
【００３０】第３発明では、第１クロックが反転すると
各論理回路の出力クロックが反転する。ディレイライン
による遅延時間が経過すると、前段のディレイラインの
出力クロックが反転し、各論理回路の出力クロックが反
転する。これにより、第１クロックの周波数の整数倍の
周波数のクロックが発生する。
各論理回路の出力クロックが反転する。ディレイライン
による遅延時間が経過すると、前段のディレイラインの
出力クロックが反転し、各論理回路の出力クロックが反
転する。これにより、第１クロックの周波数の整数倍の
周波数のクロックが発生する。
【００３１】第４発明では、各ディレイラインの出力ク
ロックに基づいてクロックが発生する。第１クロックと
最後段のディレイラインの出力クロックとの位相を比較
する。その比較結果に応じて制御回路を制御して、ディ
レイラインの遅延時間を制御する。これにより、第１ク
ロックの周波数を整数倍に逓倍したクロックを発生し、
デューティ比が50％になる。
ロックに基づいてクロックが発生する。第１クロックと
最後段のディレイラインの出力クロックとの位相を比較
する。その比較結果に応じて制御回路を制御して、ディ
レイラインの遅延時間を制御する。これにより、第１ク
ロックの周波数を整数倍に逓倍したクロックを発生し、
デューティ比が50％になる。
【００３２】第５発明では、第１クロックが反転すると
各論理回路の出力クロックが反転する。ディレイライン
による遅延時間が経過すると、前段のディレイラインの
出力クロックが反転し、各論理回路の出力クロックが反
転する。各ディレイラインの出力クロックの位相比較時
における論理レベルによって、所定周波数範囲にあるこ
とを検出し、位相比較器の出力信号に応じてディレイラ
インの遅延時間を制御する。これにより、第１クロック
の周波数を整数倍に逓倍したクロックが発生する。
各論理回路の出力クロックが反転する。ディレイライン
による遅延時間が経過すると、前段のディレイラインの
出力クロックが反転し、各論理回路の出力クロックが反
転する。各ディレイラインの出力クロックの位相比較時
における論理レベルによって、所定周波数範囲にあるこ
とを検出し、位相比較器の出力信号に応じてディレイラ
インの遅延時間を制御する。これにより、第１クロック
の周波数を整数倍に逓倍したクロックが発生する。
【００３３】第６発明では、第１クロックを２分周する
と、第１クロックのデューティ比が50％以下であっても
２分周したクロックのデューティ比は50％になる。この
２分周したクロックをディレイラインへ入力すると、各
ディレイラインの出力クロックに基づいて第１クロック
の周波数を逓倍した周波数のクロックが発生する。これ
により、第１クロックのデューティ比に関係なく、周波
数を逓倍したクロックのデューティ比は50％になる。
と、第１クロックのデューティ比が50％以下であっても
２分周したクロックのデューティ比は50％になる。この
２分周したクロックをディレイラインへ入力すると、各
ディレイラインの出力クロックに基づいて第１クロック
の周波数を逓倍した周波数のクロックが発生する。これ
により、第１クロックのデューティ比に関係なく、周波
数を逓倍したクロックのデューティ比は50％になる。
【００３４】第７発明では、第１ディレイライン部の単
位遅延素子の遅延時間と、第２ディレイライン部の単位
遅延素子の遅延時間とを異ならせる。これにより、少数
の単位遅延素子で、遅延時間が広範囲に変化する。
位遅延素子の遅延時間と、第２ディレイライン部の単位
遅延素子の遅延時間とを異ならせる。これにより、少数
の単位遅延素子で、遅延時間が広範囲に変化する。
【００３５】第８発明では、ディレイラインの第１ディ
レイライン部の単位遅延素子の遅延時間と、第２ディレ
イライン部の単位遅延素子の遅延時間とを異ならせる。
第１クロックの位相と、最後段のディレイラインの出力
クロックの位相とを、第１位相比較器及び第２位相比較
器が夫々比較する。出力クロックがロック状態にあるこ
とを検出するまでは第１制御回路により第１ディレイラ
イン部の遅延時間を制御する。ロック状態にあることを
検出すると、第２位相比較器の出力信号により第２制御
回路を制御し、第２制御回路により第２ディレイライン
部の遅延時間を制御する。これにより、ロック状態にな
るまではディレイラインの遅延時間を粗く、ロック状態
に達した後は遅延時間を細かく制御する。また、第１ク
ロックの周波数を整数倍したクロックを発生する。
レイライン部の単位遅延素子の遅延時間と、第２ディレ
イライン部の単位遅延素子の遅延時間とを異ならせる。
第１クロックの位相と、最後段のディレイラインの出力
クロックの位相とを、第１位相比較器及び第２位相比較
器が夫々比較する。出力クロックがロック状態にあるこ
とを検出するまでは第１制御回路により第１ディレイラ
イン部の遅延時間を制御する。ロック状態にあることを
検出すると、第２位相比較器の出力信号により第２制御
回路を制御し、第２制御回路により第２ディレイライン
部の遅延時間を制御する。これにより、ロック状態にな
るまではディレイラインの遅延時間を粗く、ロック状態
に達した後は遅延時間を細かく制御する。また、第１ク
ロックの周波数を整数倍したクロックを発生する。
【００３６】第９発明では、ディレイラインの遅延時間
がディレイライン内の単位遅延素子の遅延時間のみで変
化する。ディレイラインの遅延時間に応じたパルス幅，
パルス間隔を有し、入力クロックの整数倍の周波数のク
ロックが発生する。遅延時間に応じて、クロックが伝播
する単位遅延素子数を制限する。これにより、発生させ
るクロックの周波数をより高くでき、消費電力が少ない
半導体装置が得られる。
がディレイライン内の単位遅延素子の遅延時間のみで変
化する。ディレイラインの遅延時間に応じたパルス幅，
パルス間隔を有し、入力クロックの整数倍の周波数のク
ロックが発生する。遅延時間に応じて、クロックが伝播
する単位遅延素子数を制限する。これにより、発生させ
るクロックの周波数をより高くでき、消費電力が少ない
半導体装置が得られる。
【００３７】第10発明では、１つのディレイラインにお
いて縦続接続する単位遅延素子の接続段数Ｋを、 Ｋ≧［｛１／（２・Ｎ・Ｆref ）｝−（Ｔmul ）］／
（Ｔdmin） により算出する。これにより、クロックの周波数の逓倍
数を整数にする単位遅延素子の接続段数が求められる。
いて縦続接続する単位遅延素子の接続段数Ｋを、 Ｋ≧［｛１／（２・Ｎ・Ｆref ）｝−（Ｔmul ）］／
（Ｔdmin） により算出する。これにより、クロックの周波数の逓倍
数を整数にする単位遅延素子の接続段数が求められる。
【００３８】第11発明では、クロック発生回路は、単位
遅延素子を縦続接続して構成したディレイラインによっ
て入力クロックを遅延させる。遅延させたクロックに基
づいて周波数を逓倍したクロックを発生する。発生した
クロックと、クロック発生回路に入力したクロックとを
位相同期回路へ入力すると、発生したクロックがクロッ
ク発生回路へ入力するクロックに同期する。これによ
り、クロックの周波数を逓倍でき、逓倍する前のクロッ
クと逓倍したクロックとが同期し、消費電力が少ないPL
L 回路を得る。
遅延素子を縦続接続して構成したディレイラインによっ
て入力クロックを遅延させる。遅延させたクロックに基
づいて周波数を逓倍したクロックを発生する。発生した
クロックと、クロック発生回路に入力したクロックとを
位相同期回路へ入力すると、発生したクロックがクロッ
ク発生回路へ入力するクロックに同期する。これによ
り、クロックの周波数を逓倍でき、逓倍する前のクロッ
クと逓倍したクロックとが同期し、消費電力が少ないPL
L 回路を得る。
【００３９】第12発明では、クロック発生回路は、単位
遅延素子を縦続接続して構成したディレイラインによっ
て入力クロックを遅延させる。遅延させたクロックに基
づいて周波数を逓倍したクロックを発生する。発生した
クロックと、クロック発生回路に入力したクロックとを
位相同期回路へ入力すると、発生したクロックと、クロ
ック発生回路へ入力するクロックとが同期する。これに
より、クロックの周波数を逓倍でき、逓倍する前のクロ
ックと、逓倍したクロックとが同期し、消費電力が少な
いPLL 回路を得る。
遅延素子を縦続接続して構成したディレイラインによっ
て入力クロックを遅延させる。遅延させたクロックに基
づいて周波数を逓倍したクロックを発生する。発生した
クロックと、クロック発生回路に入力したクロックとを
位相同期回路へ入力すると、発生したクロックと、クロ
ック発生回路へ入力するクロックとが同期する。これに
より、クロックの周波数を逓倍でき、逓倍する前のクロ
ックと、逓倍したクロックとが同期し、消費電力が少な
いPLL 回路を得る。
【００４０】
【発明の実施の形態】以下本発明をその実施の形態を示
す図面により詳述する。 実施の形態１．図１は本発明に係るクロック発生回路の
実施の形態１の構成を示す模式的ブロック図である。ク
ロック CLKinはディレイラインDL1 、ディレイラインDL
2 、ディレイラインDL3 を順次伝播するようディレイラ
インDL1,DL2,DL3 が縦続接続される。パルス生成回路PG
は３つのEXOR回路EO1 , EXOR回路EO2 , EXOR回路EO3 に
より構成される。ディレイラインDL1 の入力クロックCL
A 、ディレイラインDL1 の出力クロックCLB はEXOR回路
EO1 の一入力端子、他入力端子へ各入力され、ディレイ
ラインDL2 の出力クロック、つまりディレイラインDL3
の入力クロックCLC 、ディレイラインDL3 の出力クロッ
クCLD はEXOR回路EO2 の一入力端子、他入力端子へ各入
力される。EXOR回路EO1 , EO2 の出力クロックはEXOR回
路EO3 の一入力端子、他入力端子へ各入力される。EXOR
回路EO3 からクロック CLKinの周波数を逓倍したクロッ
ク CLKout が出力される。
す図面により詳述する。 実施の形態１．図１は本発明に係るクロック発生回路の
実施の形態１の構成を示す模式的ブロック図である。ク
ロック CLKinはディレイラインDL1 、ディレイラインDL
2 、ディレイラインDL3 を順次伝播するようディレイラ
インDL1,DL2,DL3 が縦続接続される。パルス生成回路PG
は３つのEXOR回路EO1 , EXOR回路EO2 , EXOR回路EO3 に
より構成される。ディレイラインDL1 の入力クロックCL
A 、ディレイラインDL1 の出力クロックCLB はEXOR回路
EO1 の一入力端子、他入力端子へ各入力され、ディレイ
ラインDL2 の出力クロック、つまりディレイラインDL3
の入力クロックCLC 、ディレイラインDL3 の出力クロッ
クCLD はEXOR回路EO2 の一入力端子、他入力端子へ各入
力される。EXOR回路EO1 , EO2 の出力クロックはEXOR回
路EO3 の一入力端子、他入力端子へ各入力される。EXOR
回路EO3 からクロック CLKinの周波数を逓倍したクロッ
ク CLKout が出力される。
【００４１】次にこのように構成したクロック発生回路
の動作を各部のクロックのタイミングチャートを示す図
２とともに説明する。クロック CLKinをディレイライン
DL1へ入力すると、そのクロック CLKinがディレイライ
ンDL1,DL2,DL3 を順次伝播して、各ディレイラインDL1,
DL2,DL3 によりクロック CLKinが遅延していく。そし
て、ディレイラインDL1 に入力されるクロックCLA は図
２(a) に示すように、ディレイラインDL1,DL2,DL3 から
出力されるクロックCLB,CLC,CLD は図２(b),(c),(d) に
示すようになる。このように遅延したクロックCLA,CLB,
CLC,CLD がパルス生成回路PGへ入力されると、図２(e)
に示すようにクロックCLA,CLB の論理によりクロック C
LKout がＨレベルに、クロックCLC,CLD の論理によりク
ロック CLK out がＨレベルになってクロック CLKinの周
波数を逓倍したクロックを発生することになる。
の動作を各部のクロックのタイミングチャートを示す図
２とともに説明する。クロック CLKinをディレイライン
DL1へ入力すると、そのクロック CLKinがディレイライ
ンDL1,DL2,DL3 を順次伝播して、各ディレイラインDL1,
DL2,DL3 によりクロック CLKinが遅延していく。そし
て、ディレイラインDL1 に入力されるクロックCLA は図
２(a) に示すように、ディレイラインDL1,DL2,DL3 から
出力されるクロックCLB,CLC,CLD は図２(b),(c),(d) に
示すようになる。このように遅延したクロックCLA,CLB,
CLC,CLD がパルス生成回路PGへ入力されると、図２(e)
に示すようにクロックCLA,CLB の論理によりクロック C
LKout がＨレベルに、クロックCLC,CLD の論理によりク
ロック CLK out がＨレベルになってクロック CLKinの周
波数を逓倍したクロックを発生することになる。
【００４２】図３はディレイラインの実施例を示すブロ
ック図である。クロック入力端子INは、単位遅延素子Ｕ
0 、単位遅延素子Ｕ1 、単位遅延素子Ｕ2 、単位遅延素
子Ｕ 3 、単位遅延素子Ｕ4 …単位遅延素子Ｕ15の各第１
入力端子Ａ, Ａ, Ａ, Ａ…Ａと共通に接続される。単位
遅延素子Ｕ15の第２入力端子Ｂは接地される。単位遅延
素子Ｕ15の出力端子Ｃは次段の図示しない単位遅延素子
の第２入力端子と接続され、順次同様に接続されて、単
位遅延素子Ｕ4 の出力端子Ｃは単位遅延素子Ｕ 3 の第２
入力端子Ｂと接続される。単位遅延素子Ｕ3 の出力端子
Ｃは単位遅延素子Ｕ2 の第２入力端子Ｂと接続され、単
位遅延素子Ｕ2 の出力端子Ｃは単位遅延素子Ｕ1 の第２
入力端子Ｂと接続される。単位遅延素子Ｕ1 の出力端子
Ｃは単位遅延素子Ｕ0 の第２入力端子Ｂと接続され、単
位遅延素子Ｕ0 の出力端子Ｃはクロック出力端子OUT と
接続される。単位遅延素子Ｕ0 ，Ｕ1 , Ｕ2 , Ｕ3 …Ｕ
15の制御端子Ｄ, Ｄ, Ｄ, Ｄ…Ｄは、ディレイ選択信号
が入力されるディレイ選択端子SEL0,SEL1,SEL2,SEL3,SE
L4…SEL15 と各接続される。
ック図である。クロック入力端子INは、単位遅延素子Ｕ
0 、単位遅延素子Ｕ1 、単位遅延素子Ｕ2 、単位遅延素
子Ｕ 3 、単位遅延素子Ｕ4 …単位遅延素子Ｕ15の各第１
入力端子Ａ, Ａ, Ａ, Ａ…Ａと共通に接続される。単位
遅延素子Ｕ15の第２入力端子Ｂは接地される。単位遅延
素子Ｕ15の出力端子Ｃは次段の図示しない単位遅延素子
の第２入力端子と接続され、順次同様に接続されて、単
位遅延素子Ｕ4 の出力端子Ｃは単位遅延素子Ｕ 3 の第２
入力端子Ｂと接続される。単位遅延素子Ｕ3 の出力端子
Ｃは単位遅延素子Ｕ2 の第２入力端子Ｂと接続され、単
位遅延素子Ｕ2 の出力端子Ｃは単位遅延素子Ｕ1 の第２
入力端子Ｂと接続される。単位遅延素子Ｕ1 の出力端子
Ｃは単位遅延素子Ｕ0 の第２入力端子Ｂと接続され、単
位遅延素子Ｕ0 の出力端子Ｃはクロック出力端子OUT と
接続される。単位遅延素子Ｕ0 ，Ｕ1 , Ｕ2 , Ｕ3 …Ｕ
15の制御端子Ｄ, Ｄ, Ｄ, Ｄ…Ｄは、ディレイ選択信号
が入力されるディレイ選択端子SEL0,SEL1,SEL2,SEL3,SE
L4…SEL15 と各接続される。
【００４３】図４は単位遅延素子の実施例を示すブロッ
ク図である。単位遅延素子Ｕ0 , Ｕ 1 , Ｕ2 …Ｕ15の第
１入力端子ＡはトランスファーゲートTG1 を介して遅延
動作するインバータＩ1 の入力端子と接続され、第２入
力端子ＢはトランスファーゲートTG3 を介してインバー
タＩ1 の入力端子と接続される。
ク図である。単位遅延素子Ｕ0 , Ｕ 1 , Ｕ2 …Ｕ15の第
１入力端子ＡはトランスファーゲートTG1 を介して遅延
動作するインバータＩ1 の入力端子と接続され、第２入
力端子ＢはトランスファーゲートTG3 を介してインバー
タＩ1 の入力端子と接続される。
【００４４】前述したディレイ選択端子と接続される制
御端子ＤはトランスファーゲートＴＧ1 のＮチャネルト
ランジスタNTのゲート及びトランスファーゲートTG3 の
ＰチャネルトランジスタPTのゲートと接続され、インバ
ータＩ2 を介してトランスファーゲートTG1 のＰチャネ
ルトランジスタPTのゲート及びトランスファーゲートTG
3 のＮチャネルトランジスタNTのゲートと接続される。
インバータＩ1 の出力端子はインバータＩ3 の入力端子
と接続され、その出力端子は出力端子Ｃと接続される。
御端子ＤはトランスファーゲートＴＧ1 のＮチャネルト
ランジスタNTのゲート及びトランスファーゲートTG3 の
ＰチャネルトランジスタPTのゲートと接続され、インバ
ータＩ2 を介してトランスファーゲートTG1 のＰチャネ
ルトランジスタPTのゲート及びトランスファーゲートTG
3 のＮチャネルトランジスタNTのゲートと接続される。
インバータＩ1 の出力端子はインバータＩ3 の入力端子
と接続され、その出力端子は出力端子Ｃと接続される。
【００４５】次にこのように構成したディレイラインの
動作を説明する。単位遅延素子は、制御端子ＤがＨレベ
ルの場合は、トランスファーゲートTG1がオンして、第
１入力端子Ａに入力されたクロックが、遅延動作するイ
ンバータＩ1 , Ｉ3 による遅延時間だけ遅延した後、出
力端子Ｃへ伝播される。制御端子ＤがＬレベルの場合
は、トランスファーゲートTG3 がオンして出力端子Ｃが
接地電位に固定される。ディレイラインDL1,DL2,DL3 夫
々はディレイ選択端子SEL0,SEL1,SEL2,SEL3,SEL4…SEL1
5 のいずれか１つがＨレベルに制御される。ディレイ選
択端子SEL1がＨレベルになった場合、単位遅延素子Ｕ1
のみが第１入力端子Ａからクロックを取り込み、他の単
位遅延素子Ｕ0 , Ｕ2 , Ｕ3 , Ｕ4 …Ｕ15は第２入力端
子Ｂの信号を取り込み、単位遅延素子Ｕ2 , Ｕ3 , Ｕ4
…Ｕ15の出力端子Ｃは接地電位に固定される。
動作を説明する。単位遅延素子は、制御端子ＤがＨレベ
ルの場合は、トランスファーゲートTG1がオンして、第
１入力端子Ａに入力されたクロックが、遅延動作するイ
ンバータＩ1 , Ｉ3 による遅延時間だけ遅延した後、出
力端子Ｃへ伝播される。制御端子ＤがＬレベルの場合
は、トランスファーゲートTG3 がオンして出力端子Ｃが
接地電位に固定される。ディレイラインDL1,DL2,DL3 夫
々はディレイ選択端子SEL0,SEL1,SEL2,SEL3,SEL4…SEL1
5 のいずれか１つがＨレベルに制御される。ディレイ選
択端子SEL1がＨレベルになった場合、単位遅延素子Ｕ1
のみが第１入力端子Ａからクロックを取り込み、他の単
位遅延素子Ｕ0 , Ｕ2 , Ｕ3 , Ｕ4 …Ｕ15は第２入力端
子Ｂの信号を取り込み、単位遅延素子Ｕ2 , Ｕ3 , Ｕ4
…Ｕ15の出力端子Ｃは接地電位に固定される。
【００４６】また、単位遅延素子Ｕ0 は単位遅延素子Ｕ
1 が取り込んだクロックを取り込む。それによりこの場
合のクロックの遅延時間は、単位遅延素子Ｕ1 による遅
延時間と、単位遅延素子Ｕ0 による遅延時間との和の遅
延時間となる。また、ディレイ選択端子SEL2のみがＨレ
ベルになった場合には、クロックの遅延時間は、単位遅
延素子Ｕ0 , Ｕ1 , Ｕ2 の各遅延時間の和の遅延時間と
なる。このようにディレイ選択端子を選択することによ
りディレイラインにおける遅延時間が変化する。また、
例えばディレイ選択端子SEL1のみがＨレベルの場合に
は、クロックが伝播する単位遅延素子はＵ0 ，Ｕ1 のみ
であり、他の単位遅延素子Ｕ2 …Ｕ15にはクロックが伝
播しないので、単位遅延素子Ｕ1 , Ｕ0 のみが電力を消
費する。
1 が取り込んだクロックを取り込む。それによりこの場
合のクロックの遅延時間は、単位遅延素子Ｕ1 による遅
延時間と、単位遅延素子Ｕ0 による遅延時間との和の遅
延時間となる。また、ディレイ選択端子SEL2のみがＨレ
ベルになった場合には、クロックの遅延時間は、単位遅
延素子Ｕ0 , Ｕ1 , Ｕ2 の各遅延時間の和の遅延時間と
なる。このようにディレイ選択端子を選択することによ
りディレイラインにおける遅延時間が変化する。また、
例えばディレイ選択端子SEL1のみがＨレベルの場合に
は、クロックが伝播する単位遅延素子はＵ0 ，Ｕ1 のみ
であり、他の単位遅延素子Ｕ2 …Ｕ15にはクロックが伝
播しないので、単位遅延素子Ｕ1 , Ｕ0 のみが電力を消
費する。
【００４７】そして遅延時間を短くする程、即ち、発生
するクロックの周波数が高い程、電力の消費が低減され
低消費電力化が図れる。また、ディレイラインは単位遅
延素子で遅延したクロックを単位遅延素子以外のゲート
を介さずに直接に出力するからクロックの遅延時間を、
１つの単位遅延素子の遅延時間まで短縮することがで
き、クロックの周波数の逓倍数を大幅に高め得て、周波
数が極めて高いクロックを発生することができる。
するクロックの周波数が高い程、電力の消費が低減され
低消費電力化が図れる。また、ディレイラインは単位遅
延素子で遅延したクロックを単位遅延素子以外のゲート
を介さずに直接に出力するからクロックの遅延時間を、
１つの単位遅延素子の遅延時間まで短縮することがで
き、クロックの周波数の逓倍数を大幅に高め得て、周波
数が極めて高いクロックを発生することができる。
【００４８】図５はディレイラインの他の実施例を示す
ブロック図である。デマルチプレクサDMX の共通端子に
はクロック CLKinが入力される。ディレイ選択信号SLに
より図示しない複数の切換端子を択一的に選択制御し
て、前記共通端子に接続するようになっている。複数の
切換端子は、図４に示す構造と同構造の単位遅延素子Ｕ
15, Ｕ14…Ｕ1 , Ｕ0 の第１入力端子Ａと各接続され
る。単位遅延素子Ｕ15の第２入力端子Ｂは接地される。
単位遅延素子Ｕ15の出力端子Ｃは遅延動作するバッファ
BF15を介して単位遅延素子Ｕ14の第２入力端子Ｂと接続
される。単位遅延素子Ｕ14の出力端子Ｃは遅延動作する
バッファBF14を介して次段の単位遅延素子の第２入力端
子と接続され、同様にして順次単位遅延素子Ｕ1 の第２
入力端子Ｂと接続される。単位遅延素子Ｕ1 の出力端子
Ｃは遅延動作するバッファBF1 を介して単位遅延素子Ｕ
0 の第２入力端子Ｂと接続される。単位遅延素子Ｕ0 の
出力端子ＣはバッファBF0 を介してクロック出力端子OU
T と接続される。
ブロック図である。デマルチプレクサDMX の共通端子に
はクロック CLKinが入力される。ディレイ選択信号SLに
より図示しない複数の切換端子を択一的に選択制御し
て、前記共通端子に接続するようになっている。複数の
切換端子は、図４に示す構造と同構造の単位遅延素子Ｕ
15, Ｕ14…Ｕ1 , Ｕ0 の第１入力端子Ａと各接続され
る。単位遅延素子Ｕ15の第２入力端子Ｂは接地される。
単位遅延素子Ｕ15の出力端子Ｃは遅延動作するバッファ
BF15を介して単位遅延素子Ｕ14の第２入力端子Ｂと接続
される。単位遅延素子Ｕ14の出力端子Ｃは遅延動作する
バッファBF14を介して次段の単位遅延素子の第２入力端
子と接続され、同様にして順次単位遅延素子Ｕ1 の第２
入力端子Ｂと接続される。単位遅延素子Ｕ1 の出力端子
Ｃは遅延動作するバッファBF1 を介して単位遅延素子Ｕ
0 の第２入力端子Ｂと接続される。単位遅延素子Ｕ0 の
出力端子ＣはバッファBF0 を介してクロック出力端子OU
T と接続される。
【００４９】次にこのクロック発生回路の動作を説明す
る。ディレイ選択信号SLによりデマルチプレクサDMX を
選択制御して、クロック CLKinが例えば単位遅延素子Ｕ
1 の第１入力端子Ａへ入力され、ディレイ選択信号SLに
よりディレイ選択端子SEL1をＨレベルにすると、図３に
おける場合と同様に単位遅延素子Ｕ1 に入力されたクロ
ックは単位遅延素子Ｕ1 により遅延してバッファBF1 に
入力されて更に遅延する。そして単位遅延素子Ｕ0 へ入
力されて遅延し、バッファBF0 で更に遅延してクロック
出力端子OUT へ出力する。
る。ディレイ選択信号SLによりデマルチプレクサDMX を
選択制御して、クロック CLKinが例えば単位遅延素子Ｕ
1 の第１入力端子Ａへ入力され、ディレイ選択信号SLに
よりディレイ選択端子SEL1をＨレベルにすると、図３に
おける場合と同様に単位遅延素子Ｕ1 に入力されたクロ
ックは単位遅延素子Ｕ1 により遅延してバッファBF1 に
入力されて更に遅延する。そして単位遅延素子Ｕ0 へ入
力されて遅延し、バッファBF0 で更に遅延してクロック
出力端子OUT へ出力する。
【００５０】なお、デマルチプレクサDMX の選択制御に
より他の単位遅延素子にクロックを入力した場合も同様
に所定の遅延時間でクロックを出力する。即ち図３に示
すディレイラインと同様の動作をする。
より他の単位遅延素子にクロックを入力した場合も同様
に所定の遅延時間でクロックを出力する。即ち図３に示
すディレイラインと同様の動作をする。
【００５１】そしてこのディレイラインによっても遅延
時間を変更でき、このディレイラインを用いることによ
って前述したと同様に消費電力を低減できるとともに、
クロックの周波数の逓倍数を高めることができる。更
に、デマルチプレクサに入力されたクロックを所要の単
位遅延素子に入力するので、クロックの伝播経路が短縮
して、その伝播経路に含まれる寄生容量が極めて小さく
なり、寄生容量を通る電流を低減でき、これによっても
消費電力を低減できる。
時間を変更でき、このディレイラインを用いることによ
って前述したと同様に消費電力を低減できるとともに、
クロックの周波数の逓倍数を高めることができる。更
に、デマルチプレクサに入力されたクロックを所要の単
位遅延素子に入力するので、クロックの伝播経路が短縮
して、その伝播経路に含まれる寄生容量が極めて小さく
なり、寄生容量を通る電流を低減でき、これによっても
消費電力を低減できる。
【００５２】実施の形態２．図６は本発明に係るクロッ
ク発生回路の実施の形態２を示すブロック図である。ク
ロック CLKinはディレイラインDL1 へ入力され、ディレ
イラインDL1 の出力クロックはEXOR回路EO4 の一入力端
子へ入力される。EXOR回路EO4 の出力クロックはディレ
イラインDL2 へ入力され、ディレイラインDL2 の出力ク
ロックはEXOR回路EO5 の一入力端子へ入力される。EXOR
回路EO5 の出力クロックはディレイラインDL3 へ入力さ
れ、ディレイラインDL3 の出力クロックはEXOR回路EO6
の一入力端子へ入力される。またクロック CLKinは、EX
OR回路EO4 , EO5 , EO6 の各他入力端子へ入力される。
ク発生回路の実施の形態２を示すブロック図である。ク
ロック CLKinはディレイラインDL1 へ入力され、ディレ
イラインDL1 の出力クロックはEXOR回路EO4 の一入力端
子へ入力される。EXOR回路EO4 の出力クロックはディレ
イラインDL2 へ入力され、ディレイラインDL2 の出力ク
ロックはEXOR回路EO5 の一入力端子へ入力される。EXOR
回路EO5 の出力クロックはディレイラインDL3 へ入力さ
れ、ディレイラインDL3 の出力クロックはEXOR回路EO6
の一入力端子へ入力される。またクロック CLKinは、EX
OR回路EO4 , EO5 , EO6 の各他入力端子へ入力される。
【００５３】このクロック発生回路は、クロックのタイ
ミングチャートを示す図７のように、各ディレイライン
DL1,DL2,DL3 の各入力は、クロック CLKinがＬレベルか
らＨレベルに遷移するときに一斉に反転する。その後、
ディレイライン１つの遅延時間Ｔd を経過した後に、前
段のディレイラインの出力クロックがＬレベルからＨレ
ベルに遷移するので、各EXOR回路の出力クロック、即ち
ディレイラインの入力クロックが反転する。このような
動作を繰り返すことにより、クロック CLKinの周波数の
整数倍の周波数のクロックCLD が発生する。
ミングチャートを示す図７のように、各ディレイライン
DL1,DL2,DL3 の各入力は、クロック CLKinがＬレベルか
らＨレベルに遷移するときに一斉に反転する。その後、
ディレイライン１つの遅延時間Ｔd を経過した後に、前
段のディレイラインの出力クロックがＬレベルからＨレ
ベルに遷移するので、各EXOR回路の出力クロック、即ち
ディレイラインの入力クロックが反転する。このような
動作を繰り返すことにより、クロック CLKinの周波数の
整数倍の周波数のクロックCLD が発生する。
【００５４】実施の形態３．図８は本発明に係るクロッ
ク発生回路の実施の形態３のブロック図である。ディレ
イラインDL1,DL2,DL3,DL4 は縦続接続される。クロック
CLKinは位相比較器PDの第１端子へ入力され、ディレイ
ラインDL4 の出力クロックD0は位相比較器PDの第２端子
へ入力される。位相比較器PDが出力するアップダウン信
号Ｕ／Ｄは、リセット信号RST が入力されるディレイラ
イン制御回路DLC へ入力される。ディレイライン制御回
路DLC が出力するディレイ選択信号SLはディレイライン
DL1,DL2,DL3,DL4 へ入力される。それ以外の構成は図１
に示す構成と同様であり、同一構成部分には同一符号を
付している。ディレイラインDL1,DL2,DL3,DL4 夫々は図
３と同様に構成される。
ク発生回路の実施の形態３のブロック図である。ディレ
イラインDL1,DL2,DL3,DL4 は縦続接続される。クロック
CLKinは位相比較器PDの第１端子へ入力され、ディレイ
ラインDL4 の出力クロックD0は位相比較器PDの第２端子
へ入力される。位相比較器PDが出力するアップダウン信
号Ｕ／Ｄは、リセット信号RST が入力されるディレイラ
イン制御回路DLC へ入力される。ディレイライン制御回
路DLC が出力するディレイ選択信号SLはディレイライン
DL1,DL2,DL3,DL4 へ入力される。それ以外の構成は図１
に示す構成と同様であり、同一構成部分には同一符号を
付している。ディレイラインDL1,DL2,DL3,DL4 夫々は図
３と同様に構成される。
【００５５】図９は位相比較器PDのブロック図であり、
ラッチ回路により構成される。最後段のディレイライン
DL4(図６参照) から出力される出力クロックD0が、一端
子へ入力されるトランスファーゲートTG5 の他端子はイ
ンバータＩ5 の入力端子と接続され、その出力端子はイ
ンバータＩ6 の入力端子と接続される。インバータＩ 6
の出力端子はトランスファーゲートTG6 の一端子と接続
される。トランスファーゲートTG6 の他端子はインバー
タＩ7 の入力端子と接続され、その出力端子はインバー
タＩ8 の入力端子と接続される。インバータＩ8 の出力
端子からアップダウン信号Ｕ／Ｄが出力される。
ラッチ回路により構成される。最後段のディレイライン
DL4(図６参照) から出力される出力クロックD0が、一端
子へ入力されるトランスファーゲートTG5 の他端子はイ
ンバータＩ5 の入力端子と接続され、その出力端子はイ
ンバータＩ6 の入力端子と接続される。インバータＩ 6
の出力端子はトランスファーゲートTG6 の一端子と接続
される。トランスファーゲートTG6 の他端子はインバー
タＩ7 の入力端子と接続され、その出力端子はインバー
タＩ8 の入力端子と接続される。インバータＩ8 の出力
端子からアップダウン信号Ｕ／Ｄが出力される。
【００５６】インバータＩ5 , Ｉ6 の直列回路にはトラ
ンスファーゲートTG7 が並列接続され、インバータ
Ｉ7 , Ｉ8 の直列回路にはトランスファーゲートTG8 が
並列接続される。インバータＩ9 の出力端子は、トラン
スファーゲートTG5 のＮチャネルトランジスタNT5 、ト
ランスファーゲートTG7 のＰチャネルトランジスタP
T7 、トランスファーゲートTG6 のＰチャネルトランジ
スタPT6 及びトランスファーゲートTG8 のＮチャネルト
ランジスタNT8 の各ゲートと接続される。インバータＩ
9 の入力端子は、トランスファーゲートTG5 のＰチャネ
ルトランジスタPT5 、トランスファーゲートTG6 のＮチ
ャネルトランジスタNT6 及びトランスファーゲートTG8
のＰチャネルトランジスタPT8 の各ゲートと接続され
る。
ンスファーゲートTG7 が並列接続され、インバータ
Ｉ7 , Ｉ8 の直列回路にはトランスファーゲートTG8 が
並列接続される。インバータＩ9 の出力端子は、トラン
スファーゲートTG5 のＮチャネルトランジスタNT5 、ト
ランスファーゲートTG7 のＰチャネルトランジスタP
T7 、トランスファーゲートTG6 のＰチャネルトランジ
スタPT6 及びトランスファーゲートTG8 のＮチャネルト
ランジスタNT8 の各ゲートと接続される。インバータＩ
9 の入力端子は、トランスファーゲートTG5 のＰチャネ
ルトランジスタPT5 、トランスファーゲートTG6 のＮチ
ャネルトランジスタNT6 及びトランスファーゲートTG8
のＰチャネルトランジスタPT8 の各ゲートと接続され
る。
【００５７】この位相比較器PDが出力するアップダウン
信号Ｕ／Ｄは、クロック CLKinがＬレベルからＨレベル
に遷移したときのディレイラインDL4 の出力クロックD0
の論理レベルをラッチする。即ち、クロック CLKinに対
する出力クロックD0の位相が図10に示すような場合は、
Ｌレベルになる。一方、図11に示すような場合は、Ｈレ
ベルになる。
信号Ｕ／Ｄは、クロック CLKinがＬレベルからＨレベル
に遷移したときのディレイラインDL4 の出力クロックD0
の論理レベルをラッチする。即ち、クロック CLKinに対
する出力クロックD0の位相が図10に示すような場合は、
Ｌレベルになる。一方、図11に示すような場合は、Ｈレ
ベルになる。
【００５８】図12はディレイライン制御回路DLC の構成
を示すブロック図である。アップダウン信号Ｕ／Ｄ、ク
ロック CLKin、リセット信号RST はアップダウンカウン
タUDC の入力端子UDI 、クロック端子CK、リセット端子
RSへ各入力される。アップダウンカウンタUDC のカウン
トデータUD (０〜３) はデコーダ回路DEC へ入力され、
カウントデータUD (０〜３) によりディレイ選択端子SE
L0〜SEL15 を択一的に選択してＨレベルにするようにな
っている。
を示すブロック図である。アップダウン信号Ｕ／Ｄ、ク
ロック CLKin、リセット信号RST はアップダウンカウン
タUDC の入力端子UDI 、クロック端子CK、リセット端子
RSへ各入力される。アップダウンカウンタUDC のカウン
トデータUD (０〜３) はデコーダ回路DEC へ入力され、
カウントデータUD (０〜３) によりディレイ選択端子SE
L0〜SEL15 を択一的に選択してＨレベルにするようにな
っている。
【００５９】このディレイライン制御回路DLC におい
て、アップダウンカウンタUDC はリセット信号RST がＬ
レベルになると、カウントデータUD (０〜３) の４ビッ
トの値を０, ０, ０, ０にする。アップダウン信号Ｕ／
ＤがＨレベルの場合には、クロック CLKinに同期してカ
ウントデータの値を“１”減少させる。アップダウン信
号Ｕ／ＤがＬレベルの場合には、カウントデータの値を
“１”増加させる。クロックはクロック CLKinでもよ
く、クロック CLKinに同期して変化する他のクロックで
あってもよい。デコーダ回路DEC はカウントデータUD
(０〜３) の値をデコードし、ディレイ選択端子SEL0〜S
EL15 のいずれか１つをＨレベルにする。カウントデー
タUD (０〜３) の値が０, ０, ０, ０の場合は、ディレ
イ選択端子SEL0が選択され、カウントデータUD (０〜
３) の値が、１, １, １, １の場合は、ディレイ選択端
子SEL15 が選択されるようになっている。
て、アップダウンカウンタUDC はリセット信号RST がＬ
レベルになると、カウントデータUD (０〜３) の４ビッ
トの値を０, ０, ０, ０にする。アップダウン信号Ｕ／
ＤがＨレベルの場合には、クロック CLKinに同期してカ
ウントデータの値を“１”減少させる。アップダウン信
号Ｕ／ＤがＬレベルの場合には、カウントデータの値を
“１”増加させる。クロックはクロック CLKinでもよ
く、クロック CLKinに同期して変化する他のクロックで
あってもよい。デコーダ回路DEC はカウントデータUD
(０〜３) の値をデコードし、ディレイ選択端子SEL0〜S
EL15 のいずれか１つをＨレベルにする。カウントデー
タUD (０〜３) の値が０, ０, ０, ０の場合は、ディレ
イ選択端子SEL0が選択され、カウントデータUD (０〜
３) の値が、１, １, １, １の場合は、ディレイ選択端
子SEL15 が選択されるようになっている。
【００６０】次にこのように構成したクロック発生回路
の動作を説明する。クロック CLKinが供給されている状
態で、ディレイライン制御回路DLC のリセット信号RST
を少なくとも１サイクルの期間Ｌレベルにする。これに
よって、ディレイライン制御回路DLC のアップダウンカ
ウンタUDC のカウントデータUD (０〜３) の値は０にな
り、ディレイ選択端子SEL0のみがＨレベルになる。リセ
ット直後の状態では、夫々のディレイラインの遅延時間
は最小になっている。即ち、図３において単位遅延素子
Ｕ0 のみを通る伝播遅延時間になっている。
の動作を説明する。クロック CLKinが供給されている状
態で、ディレイライン制御回路DLC のリセット信号RST
を少なくとも１サイクルの期間Ｌレベルにする。これに
よって、ディレイライン制御回路DLC のアップダウンカ
ウンタUDC のカウントデータUD (０〜３) の値は０にな
り、ディレイ選択端子SEL0のみがＨレベルになる。リセ
ット直後の状態では、夫々のディレイラインの遅延時間
は最小になっている。即ち、図３において単位遅延素子
Ｕ0 のみを通る伝播遅延時間になっている。
【００６１】ここで図13に示すように伝播遅延時間をＴ
d0とすると、クロック発生回路により図14に示すように
クロック CLKout を発生する。このとき位相比較器PDが
出力するアップダウン信号Ｕ／Ｄは、前述したようにＬ
レベルになる。したがって、カウントデータUD (０〜
３) の値は次のクロック CLKinに同期して“１”増加す
る。カウントデータUD (０〜３) の値が１増加すれば、
夫々のディレイラインの遅延時間は１つの単位遅延素子
の遅延時間だけ長くなる。そして、クロック発生回路に
より発生するクロックの時間幅、間隔が長くなるが、ア
ップダウン信号Ｕ／ＤはＬレベルのままであり、カウン
トデータUD (０〜３) の値は、更に“１”増加して
“２”になる。この様子を図15に示している。
d0とすると、クロック発生回路により図14に示すように
クロック CLKout を発生する。このとき位相比較器PDが
出力するアップダウン信号Ｕ／Ｄは、前述したようにＬ
レベルになる。したがって、カウントデータUD (０〜
３) の値は次のクロック CLKinに同期して“１”増加す
る。カウントデータUD (０〜３) の値が１増加すれば、
夫々のディレイラインの遅延時間は１つの単位遅延素子
の遅延時間だけ長くなる。そして、クロック発生回路に
より発生するクロックの時間幅、間隔が長くなるが、ア
ップダウン信号Ｕ／ＤはＬレベルのままであり、カウン
トデータUD (０〜３) の値は、更に“１”増加して
“２”になる。この様子を図15に示している。
【００６２】アップダウン信号Ｕ／ＤはＬレベルのまま
であり、アップダウンカウンタUDCのカウント値は更に
“１”増加して“３”になる。そして図15に示すように
この状態でクロック CLKinがＬレベルからＨレベルに遷
移すると、アップダウン信号Ｕ／ＤはＨレベルに遷移す
る。そうするとアップダウンカウンタUDC のカウントデ
ータUD (０〜３) は、“１”減少し“２”になる。クロ
ック CLKinの次のサイクルでアップダウン信号Ｕ／Ｄは
Ｌレベルに遷移し、アップダウンカウンタUDCのカウン
トデータUD (０〜３) の値は“３”になる。これ以降の
サイクルではアップダウンカウンタUDC のカウントデー
タUD (０〜３) は交互に“２”, “３”の値を繰り返
す。この状態になるとクロック CLKinの周波数の整数倍
の周波数でデューティ比が略50％であるクロックが発生
し、所謂ロック状態になる。
であり、アップダウンカウンタUDCのカウント値は更に
“１”増加して“３”になる。そして図15に示すように
この状態でクロック CLKinがＬレベルからＨレベルに遷
移すると、アップダウン信号Ｕ／ＤはＨレベルに遷移す
る。そうするとアップダウンカウンタUDC のカウントデ
ータUD (０〜３) は、“１”減少し“２”になる。クロ
ック CLKinの次のサイクルでアップダウン信号Ｕ／Ｄは
Ｌレベルに遷移し、アップダウンカウンタUDCのカウン
トデータUD (０〜３) の値は“３”になる。これ以降の
サイクルではアップダウンカウンタUDC のカウントデー
タUD (０〜３) は交互に“２”, “３”の値を繰り返
す。この状態になるとクロック CLKinの周波数の整数倍
の周波数でデューティ比が略50％であるクロックが発生
し、所謂ロック状態になる。
【００６３】位相比較器PDは図16に示すように構成する
ことができる。最後段のディレイラインDL4(図６参照)
の出力クロックD0が入力される端子は、インバータＩ10
の入力端子と接続され、またラッチ回路Ｌ1 のトランジ
スタＴ10を介してインバータＩ11の入力端子と接続され
る。インバータＩ11の出力端子はNAND回路NAの一入力端
子と接続される。インバータＩ10の出力端子はインバー
タＩ12の入力端子と接続され、その出力端子はインバー
タＩ13の入力端子と接続される。インバータＩ 13の出力
端子はインバータＩ14の入力端子と接続される。インバ
ータＩ14の出力端子は、ラッチ回路Ｌ2 のトランジスタ
Ｔ11を介してインバータＩ15の入力端子と接続される。
インバータＩ15の出力端子は、NAND回路NAの他入力端子
及びラッチ回路Ｌ3 のトランジスタＴ12を介してインバ
ータＩ16の入力端子と接続される。インバータＩ16から
ダウン信号DWが出力される。NAND回路NAの出力端子は、
ラッチ回路Ｌ4 のトランジスタＴ13を介してインバータ
Ｉ17の入力端子と接続される。インバータＩ17からアッ
プ信号UPが出力される。
ことができる。最後段のディレイラインDL4(図６参照)
の出力クロックD0が入力される端子は、インバータＩ10
の入力端子と接続され、またラッチ回路Ｌ1 のトランジ
スタＴ10を介してインバータＩ11の入力端子と接続され
る。インバータＩ11の出力端子はNAND回路NAの一入力端
子と接続される。インバータＩ10の出力端子はインバー
タＩ12の入力端子と接続され、その出力端子はインバー
タＩ13の入力端子と接続される。インバータＩ 13の出力
端子はインバータＩ14の入力端子と接続される。インバ
ータＩ14の出力端子は、ラッチ回路Ｌ2 のトランジスタ
Ｔ11を介してインバータＩ15の入力端子と接続される。
インバータＩ15の出力端子は、NAND回路NAの他入力端子
及びラッチ回路Ｌ3 のトランジスタＴ12を介してインバ
ータＩ16の入力端子と接続される。インバータＩ16から
ダウン信号DWが出力される。NAND回路NAの出力端子は、
ラッチ回路Ｌ4 のトランジスタＴ13を介してインバータ
Ｉ17の入力端子と接続される。インバータＩ17からアッ
プ信号UPが出力される。
【００６４】クロック CLKinが入力される端子は、トラ
ンジスタＴ10, Ｔ11のゲートと接続され、インバータＩ
18を介してトランジスタＴ12, Ｔ13のゲートと接続され
る。この位相比較器PDは、ダウン信号DW及びアップ信号
UPを各出力する。アップ信号UPがＨレベルのときは、ア
ップダウンカウンタUDC のカウントデータUD (０〜３)
を“１”増加させ、ダウン信号DWがＨレベルのときには
カウントデータUD (０〜３) を“１”減少させ、アップ
信号UP及びダウン信号DWがともにＬレベルの場合には、
アップダウンカウンタUDC は、それまでのカウントデー
タを保持させることができる。
ンジスタＴ10, Ｔ11のゲートと接続され、インバータＩ
18を介してトランジスタＴ12, Ｔ13のゲートと接続され
る。この位相比較器PDは、ダウン信号DW及びアップ信号
UPを各出力する。アップ信号UPがＨレベルのときは、ア
ップダウンカウンタUDC のカウントデータUD (０〜３)
を“１”増加させ、ダウン信号DWがＨレベルのときには
カウントデータUD (０〜３) を“１”減少させ、アップ
信号UP及びダウン信号DWがともにＬレベルの場合には、
アップダウンカウンタUDC は、それまでのカウントデー
タを保持させることができる。
【００６５】図９に示す位相比較器PDでは、アップダウ
ン信号Ｕ／ＤがＨレベル、Ｌレベルを交互に繰り返す状
態になったとき、図16に示す位相比較器PDでは、アップ
信号UP及びダウン信号DWがともにＬレベルになり、アッ
プダウンカウンタUDC のカウントデータUD (０〜３) の
値も、交互に“１”増減するのではなく、所定の値に落
ち着く。図16に示す位相比較器PDを用いた場合には、そ
のような状態をロック状態という。
ン信号Ｕ／ＤがＨレベル、Ｌレベルを交互に繰り返す状
態になったとき、図16に示す位相比較器PDでは、アップ
信号UP及びダウン信号DWがともにＬレベルになり、アッ
プダウンカウンタUDC のカウントデータUD (０〜３) の
値も、交互に“１”増減するのではなく、所定の値に落
ち着く。図16に示す位相比較器PDを用いた場合には、そ
のような状態をロック状態という。
【００６６】更に、クロック CLKinの周波数が高く、デ
ィレイライン以外でのゲート遅延時間が無視できなくな
った場合には、位相比較器PDへ入力するクロックを、ク
ロック CLKinを２分周したクロックにして、２サイクル
に１回の位相比較をするようにしてもよい。また、この
実施の形態３では周波数の逓倍比を４倍にしているが、
Ｎ倍の逓倍比を得る場合には、縦続接続しているディレ
イラインの数をＮ個にすれば達成できる。
ィレイライン以外でのゲート遅延時間が無視できなくな
った場合には、位相比較器PDへ入力するクロックを、ク
ロック CLKinを２分周したクロックにして、２サイクル
に１回の位相比較をするようにしてもよい。また、この
実施の形態３では周波数の逓倍比を４倍にしているが、
Ｎ倍の逓倍比を得る場合には、縦続接続しているディレ
イラインの数をＮ個にすれば達成できる。
【００６７】実施の形態４．図17は本発明に係るクロッ
ク発生回路の実施の形態４を示すブロック図である。ク
ロック CLKin、即ちクロックCLA は位相比較器PDの第１
端子と、ディレイラインDL1 の入力端子とEXOR回路E
O10, EO11, EO12の一入力端子と周波数比較回路FDとに
入力される。ディレイラインDL1 の出力クロックはEXOR
回路EO10の他入力端子へ入力され、その出力クロックCL
B はディレイラインDL2 の入力端子と、周波数比較回路
FDとに入力される。ディレイラインDL2 の出力クロック
はEXOR回路EO11の他入力端子へ入力され、その出力クロ
ックCLC はディレイラインDL3 の入力端子と周波数比較
回路FDとに入力される。
ク発生回路の実施の形態４を示すブロック図である。ク
ロック CLKin、即ちクロックCLA は位相比較器PDの第１
端子と、ディレイラインDL1 の入力端子とEXOR回路E
O10, EO11, EO12の一入力端子と周波数比較回路FDとに
入力される。ディレイラインDL1 の出力クロックはEXOR
回路EO10の他入力端子へ入力され、その出力クロックCL
B はディレイラインDL2 の入力端子と、周波数比較回路
FDとに入力される。ディレイラインDL2 の出力クロック
はEXOR回路EO11の他入力端子へ入力され、その出力クロ
ックCLC はディレイラインDL3 の入力端子と周波数比較
回路FDとに入力される。
【００６８】ディレイラインDL3 の出力クロックはEXOR
回路EO12の他入力端子へ入力され、その出力クロックCL
D はディレイラインDL4 の入力端子と、周波数比較回路
FDとに入力される。ディレイラインDL4 の出力クロック
DOは位相比較器PDの第２端子へ入力される。周波数比較
回路FDの比較結果信号FDETは位相比較器PDへ入力され
る。位相比較器PDが出力するアップダウン信号Ｕ／Ｄは
ディレイライン制御回路DLC へ入力される。ディレイラ
イン制御回路DLC が出力するディレイ選択信号SLは、デ
ィレイラインDL1,DL2,DL3,DL4 の図示しないディレイ選
択端子へ入力される。EXOR回路EO12から周波数を逓倍し
たクロック CLKout が出力される。
回路EO12の他入力端子へ入力され、その出力クロックCL
D はディレイラインDL4 の入力端子と、周波数比較回路
FDとに入力される。ディレイラインDL4 の出力クロック
DOは位相比較器PDの第２端子へ入力される。周波数比較
回路FDの比較結果信号FDETは位相比較器PDへ入力され
る。位相比較器PDが出力するアップダウン信号Ｕ／Ｄは
ディレイライン制御回路DLC へ入力される。ディレイラ
イン制御回路DLC が出力するディレイ選択信号SLは、デ
ィレイラインDL1,DL2,DL3,DL4 の図示しないディレイ選
択端子へ入力される。EXOR回路EO12から周波数を逓倍し
たクロック CLKout が出力される。
【００６９】ディレイラインDL1,DL2,DL3,DL4 は図３に
示したディレイラインと同様に構成される。位相比較器
PDの基本的動作は、図16に示した位相比較器PDと同様で
ある。しかし、比較結果信号FDETがＨレベルの場合は、
クロック CLKinとディレイラインDL4 の出力クロックDO
との位相に関係なく、ダウン信号DWをＨレベルにするよ
うになっている。
示したディレイラインと同様に構成される。位相比較器
PDの基本的動作は、図16に示した位相比較器PDと同様で
ある。しかし、比較結果信号FDETがＨレベルの場合は、
クロック CLKinとディレイラインDL4 の出力クロックDO
との位相に関係なく、ダウン信号DWをＨレベルにするよ
うになっている。
【００７０】図18は周波数比較回路FDの構成を示すブロ
ック図である。ディレイラインDL1に入力するクロックC
LA はEXOR回路EO20の一入力端子へ入力される。EXOR回
路EO 10の出力クロックCLB はインバータＩ20を介して３
入力NAND回路NA20の第１入力端子へ入力される。EXOR回
路EO11の出力クロックCLC はインバータＩ21を介してEX
OR回路EO20の他入力端子へ入力される。EXOR回路EO20の
出力クロックCLF は３入力NAND回路NA20の第２入力端子
へ入力される。EXOR回路EO12の出力クロックCLD はイン
バータＩ22を介して３入力NAND回路NA20の第３入力端子
へ入力される。
ック図である。ディレイラインDL1に入力するクロックC
LA はEXOR回路EO20の一入力端子へ入力される。EXOR回
路EO 10の出力クロックCLB はインバータＩ20を介して３
入力NAND回路NA20の第１入力端子へ入力される。EXOR回
路EO11の出力クロックCLC はインバータＩ21を介してEX
OR回路EO20の他入力端子へ入力される。EXOR回路EO20の
出力クロックCLF は３入力NAND回路NA20の第２入力端子
へ入力される。EXOR回路EO12の出力クロックCLD はイン
バータＩ22を介して３入力NAND回路NA20の第３入力端子
へ入力される。
【００７１】３入力NAND回路NA20の出力クロックはイン
バータＩ23を介してインバータＩ24へ入力され、インバ
ータＩ24から比較結果信号FDETが出力される。この周波
数比較回路FDは、図19に示すように、所定の逓倍数、こ
の場合には４逓倍されていない期間Ｉ, II, III ではク
ロック CLKinの立上り時点でＨレベルの比較結果信号FD
ETを出力する。
バータＩ23を介してインバータＩ24へ入力され、インバ
ータＩ24から比較結果信号FDETが出力される。この周波
数比較回路FDは、図19に示すように、所定の逓倍数、こ
の場合には４逓倍されていない期間Ｉ, II, III ではク
ロック CLKinの立上り時点でＨレベルの比較結果信号FD
ETを出力する。
【００７２】したがって、周波数比較回路FDと位相比較
器PDとの組合せにより、アップダウン信号Ｕ／Ｄは出力
クロックCLD の周波数が所定の逓倍数に達していない場
合はクロック CLKinとディレイラインDL4 の出力クロッ
クDOとの位相に関係なくダウン信号DWがＨレベルにな
り、出力クロックCLD の周波数が所定の逓倍数に達して
いる場合には、図16に示す位相比較器PDと同様にクロッ
ク CLKinと出力クロックDOとの位相関係にしたがって、
アップ信号UP、ダウン信号DWのいずれかがＨレベルにな
る。またはいずれもＬレベルになる。このような動作に
よって、所定の逓倍数より小さい逓倍比でロック状態に
陥るのを防止でき、ロック状態に至った場合には出力ク
ロック CLKout の周波数が所定の逓倍数に達しているこ
とになる。
器PDとの組合せにより、アップダウン信号Ｕ／Ｄは出力
クロックCLD の周波数が所定の逓倍数に達していない場
合はクロック CLKinとディレイラインDL4 の出力クロッ
クDOとの位相に関係なくダウン信号DWがＨレベルにな
り、出力クロックCLD の周波数が所定の逓倍数に達して
いる場合には、図16に示す位相比較器PDと同様にクロッ
ク CLKinと出力クロックDOとの位相関係にしたがって、
アップ信号UP、ダウン信号DWのいずれかがＨレベルにな
る。またはいずれもＬレベルになる。このような動作に
よって、所定の逓倍数より小さい逓倍比でロック状態に
陥るのを防止でき、ロック状態に至った場合には出力ク
ロック CLKout の周波数が所定の逓倍数に達しているこ
とになる。
【００７３】実施の形態５．図20は本発明に係るクロッ
ク発生回路の実施の形態５を示すブロック図である。ク
ロック CLKinは２分周回路FAへ入力される。２分周され
たクロックはディレイラインDL1 へ入力される。それ以
外の構成は図１に示すクロック発生回路の構成と同様で
あり、同一構成部分には同一符号を付している。またデ
ィレイラインは図３に示した構成と同様の構成としてい
る。
ク発生回路の実施の形態５を示すブロック図である。ク
ロック CLKinは２分周回路FAへ入力される。２分周され
たクロックはディレイラインDL1 へ入力される。それ以
外の構成は図１に示すクロック発生回路の構成と同様で
あり、同一構成部分には同一符号を付している。またデ
ィレイラインは図３に示した構成と同様の構成としてい
る。
【００７４】このクロック発生回路はクロック CLKinを
２分周すると、クロック CLKinのデューティ比に関係な
くデューティ比が50％のクロックCLA が発生する。この
クロックCLA をディレイラインDL1,DL2,DL3 へ順次入力
することにより、図１に示すクロック発生回路の動作と
同様の動作でデューティ比が50％であるクロック CLK
out を出力することができる。
２分周すると、クロック CLKinのデューティ比に関係な
くデューティ比が50％のクロックCLA が発生する。この
クロックCLA をディレイラインDL1,DL2,DL3 へ順次入力
することにより、図１に示すクロック発生回路の動作と
同様の動作でデューティ比が50％であるクロック CLK
out を出力することができる。
【００７５】２分周回路FAは図21に示すように構成す
る。ラッチ回路Ｌ1 とラッチ回路Ｌ2とを縦続接続し、
ラッチ回路Ｌ1 のラッチデータをインバータINV を介し
てラッチ回路Ｌ1 へ入力する。各ラッチ回路Ｌ1 , Ｌ2
は、トランスファーゲートTG21とインバータＩ21とイン
バータＩ22とが直列接続され、インバータＩ21とＩ22と
の直列回路にトランスファーゲートTG22が並列接続され
て構成される。そして２分周すべきクロック CLKinをイ
ンバータＩ23で反転したクロックによりラッチ回路
Ｌ1 , Ｌ2 のトランスファーゲートTG1 をオン, オフ制
御し、インバータＩ23で反転したクロックを更にインバ
ータＩ24で反転したクロックによりラッチ回路Ｌ1 , Ｌ
2 のトランスファーゲートTG2 をオン, オフ制御するよ
う構成される。
る。ラッチ回路Ｌ1 とラッチ回路Ｌ2とを縦続接続し、
ラッチ回路Ｌ1 のラッチデータをインバータINV を介し
てラッチ回路Ｌ1 へ入力する。各ラッチ回路Ｌ1 , Ｌ2
は、トランスファーゲートTG21とインバータＩ21とイン
バータＩ22とが直列接続され、インバータＩ21とＩ22と
の直列回路にトランスファーゲートTG22が並列接続され
て構成される。そして２分周すべきクロック CLKinをイ
ンバータＩ23で反転したクロックによりラッチ回路
Ｌ1 , Ｌ2 のトランスファーゲートTG1 をオン, オフ制
御し、インバータＩ23で反転したクロックを更にインバ
ータＩ24で反転したクロックによりラッチ回路Ｌ1 , Ｌ
2 のトランスファーゲートTG2 をオン, オフ制御するよ
う構成される。
【００７６】この２分周回路FAは、クロック CLKinがＨ
レベルになるとラッチ回路Ｌ1 のトランスファーゲート
TG22及びラッチ回路Ｌ2 のトランスファーゲートTG21が
オンしてクロックCLA がＨレベルになる。次にクロック
CLKinがＬレベルになると、ラッチ回路Ｌ1 のトランス
ファーゲートTG21及びラッチ回路Ｌ2 のトランスファー
ゲートTG22がオンして、ラッチ回路Ｌ1 がインバータIN
V で反転したＬレベルをラッチする。このときラッチ回
路Ｌ2 のトランスファーゲートTG21はオフであり、クロ
ックCLA はＨレベルを保持する。
レベルになるとラッチ回路Ｌ1 のトランスファーゲート
TG22及びラッチ回路Ｌ2 のトランスファーゲートTG21が
オンしてクロックCLA がＨレベルになる。次にクロック
CLKinがＬレベルになると、ラッチ回路Ｌ1 のトランス
ファーゲートTG21及びラッチ回路Ｌ2 のトランスファー
ゲートTG22がオンして、ラッチ回路Ｌ1 がインバータIN
V で反転したＬレベルをラッチする。このときラッチ回
路Ｌ2 のトランスファーゲートTG21はオフであり、クロ
ックCLA はＨレベルを保持する。
【００７７】次にクロック CLKinがＨレベルになると、
前述したようにラッチ回路Ｌ1 のトランスファーゲート
TG21がオフし、ラッチ回路Ｌ2 のトランスファーゲート
TG21がオンしてクロックCLA はＬレベルに反転する。つ
まり、クロック CLKinがＨレベルに反転する都度、クロ
ックCLA が反転してクロック CLKinを２分周し、クロッ
クCLA のデューティ比は50％になる。
前述したようにラッチ回路Ｌ1 のトランスファーゲート
TG21がオフし、ラッチ回路Ｌ2 のトランスファーゲート
TG21がオンしてクロックCLA はＬレベルに反転する。つ
まり、クロック CLKinがＨレベルに反転する都度、クロ
ックCLA が反転してクロック CLKinを２分周し、クロッ
クCLA のデューティ比は50％になる。
【００７８】図22はディレイラインの他の実施例を示す
ブロック図である。ディレイラインDLは、第１ディレイ
ライン部DLa と第２ディレイライン部DLb とが縦続接続
されて構成される。第１, 第２ディレイライン部DLa ,
DLb は、図３に示すディレイラインと同様に構成される
が、第１ディレイライン部DLa の単位遅延素子の遅延時
間と、第２ディレイライン部DLb の単位遅延素子の遅延
時間とを異ならせている。即ち、第２ディレイライン部
DLb の最大遅延時間が少なくとも第１ディレイライン部
DLa の単位遅延素子の遅延時間よりも大きくなるよう
に、夫々のディレイラインの単位遅延素子の遅延時間を
定める。例えば第１ディレイライン部DLaの単位遅延素
子の遅延時間を２nsecとすると、第２ディレイライン部
DLb は0.2nsec の遅延時間を有する単位遅延素子を少な
くとも20段縦続接続すればよい。
ブロック図である。ディレイラインDLは、第１ディレイ
ライン部DLa と第２ディレイライン部DLb とが縦続接続
されて構成される。第１, 第２ディレイライン部DLa ,
DLb は、図３に示すディレイラインと同様に構成される
が、第１ディレイライン部DLa の単位遅延素子の遅延時
間と、第２ディレイライン部DLb の単位遅延素子の遅延
時間とを異ならせている。即ち、第２ディレイライン部
DLb の最大遅延時間が少なくとも第１ディレイライン部
DLa の単位遅延素子の遅延時間よりも大きくなるよう
に、夫々のディレイラインの単位遅延素子の遅延時間を
定める。例えば第１ディレイライン部DLaの単位遅延素
子の遅延時間を２nsecとすると、第２ディレイライン部
DLb は0.2nsec の遅延時間を有する単位遅延素子を少な
くとも20段縦続接続すればよい。
【００７９】次にこのディレイラインの動作を説明す
る。第１ディレイ選択信号SL1 により、第１ディレイラ
イン部DLa の遅延時間を設定する。第１ディレイライン
部DLaの単位遅延素子の遅延時間を２nsecとすると、第
１ディレイ選択信号SL1 により、第１ディレイライン部
DLa の入力側から出力側までの遅延時間は、２nsecの時
間幅で選択することができる。
る。第１ディレイ選択信号SL1 により、第１ディレイラ
イン部DLa の遅延時間を設定する。第１ディレイライン
部DLaの単位遅延素子の遅延時間を２nsecとすると、第
１ディレイ選択信号SL1 により、第１ディレイライン部
DLa の入力側から出力側までの遅延時間は、２nsecの時
間幅で選択することができる。
【００８０】更に第２ディレイ選択信号SL2 により、第
２ディレイライン部DLb の遅延時間を設定する。第２デ
ィレイライン部DLb を構成する単位遅延素子の遅延時間
は0.2nsec であるから、第２ディレイライン部DLb の入
力側から出力側までの遅延時間は0.2nsec の時間幅で選
択することができる。
２ディレイライン部DLb の遅延時間を設定する。第２デ
ィレイライン部DLb を構成する単位遅延素子の遅延時間
は0.2nsec であるから、第２ディレイライン部DLb の入
力側から出力側までの遅延時間は0.2nsec の時間幅で選
択することができる。
【００８１】したがって、ディレイラインDL全体では、
第１ディレイライン部DLa が発生できる最大遅延時間
と、第２ディレイライン部DLb が発生できる最大遅延時
間の和の遅延時間範囲の遅延時間を、第２ディレイライ
ン部DLb の遅延時間幅で発生することができる。例えば
第１ディレイライン部DLa の単位遅延素子を縦続接続し
た段数を40段とし、単位遅延素子以外のゲートによって
発生する遅延時間を無視すると、０nsecから最大82nsec
の範囲の遅延時間を、0.2nsec の時間幅で発生させるこ
とができる。
第１ディレイライン部DLa が発生できる最大遅延時間
と、第２ディレイライン部DLb が発生できる最大遅延時
間の和の遅延時間範囲の遅延時間を、第２ディレイライ
ン部DLb の遅延時間幅で発生することができる。例えば
第１ディレイライン部DLa の単位遅延素子を縦続接続し
た段数を40段とし、単位遅延素子以外のゲートによって
発生する遅延時間を無視すると、０nsecから最大82nsec
の範囲の遅延時間を、0.2nsec の時間幅で発生させるこ
とができる。
【００８２】そのため、前述した同じ時間範囲の遅延時
間を、単一の単位遅延素子で発生しようとすると、0.2n
sec の単位遅延素子を410 段として縦続接続する必要が
あるが、このように遅延時間の時間幅が異なるディレイ
ライン部を２個用いることにより、必要なディレイライ
ンの回路規模を大幅に縮小できる。
間を、単一の単位遅延素子で発生しようとすると、0.2n
sec の単位遅延素子を410 段として縦続接続する必要が
あるが、このように遅延時間の時間幅が異なるディレイ
ライン部を２個用いることにより、必要なディレイライ
ンの回路規模を大幅に縮小できる。
【００８３】実施の形態６．図23は本発明に係るクロッ
ク発生回路の実施の形態６を示すブロック図である。デ
ィレイラインDL1,DL2,DL3,DL4 夫々は図22に示したディ
レイラインDLに相当しており、遅延時間の時間幅が異な
る第１ディレイライン部DLa と第２ディレイライン部DL
b とを縦続接続して構成される。ここでは第１ディレイ
ライン部DLaの単位遅延素子の遅延時間は、第２ディレ
イライン部DLb が発生できる最大遅延時間の２倍に選定
している。
ク発生回路の実施の形態６を示すブロック図である。デ
ィレイラインDL1,DL2,DL3,DL4 夫々は図22に示したディ
レイラインDLに相当しており、遅延時間の時間幅が異な
る第１ディレイライン部DLa と第２ディレイライン部DL
b とを縦続接続して構成される。ここでは第１ディレイ
ライン部DLaの単位遅延素子の遅延時間は、第２ディレ
イライン部DLb が発生できる最大遅延時間の２倍に選定
している。
【００８４】クロック CLKinは第１位相比較器PD1 及び
第２位相比較器PD2 の各第１端子、ディレイラインDL1
及びパルス生成回路PGのEXOR回路EO1 の一入力端子へ入
力される。
第２位相比較器PD2 の各第１端子、ディレイラインDL1
及びパルス生成回路PGのEXOR回路EO1 の一入力端子へ入
力される。
【００８５】ディレイラインDL1 に入力されたクロック
CLKinは、ディレイラインDL2,DL3,DL4 を介して第１位
相比較器PD1 及び第２位相比較器PD2 の各第２端子へ入
力される。第１位相比較器PD1 が出力するアップダウン
信号Ｕ／Ｄはロック検出回路RD及び第１ディレイライン
制御回路DLC1へ入力される。第１ディレイライン制御回
路DLC1から出力されるディレイ選択信号SL1 はディレイ
ラインDL1,DL2,DL3,DL4 の第１ディレイライン部DLa へ
入力される。
CLKinは、ディレイラインDL2,DL3,DL4 を介して第１位
相比較器PD1 及び第２位相比較器PD2 の各第２端子へ入
力される。第１位相比較器PD1 が出力するアップダウン
信号Ｕ／Ｄはロック検出回路RD及び第１ディレイライン
制御回路DLC1へ入力される。第１ディレイライン制御回
路DLC1から出力されるディレイ選択信号SL1 はディレイ
ラインDL1,DL2,DL3,DL4 の第１ディレイライン部DLa へ
入力される。
【００８６】ロック検出回路RDが出力するロック検出信
号FDETは、制御信号として第２位相比較器PD2 及び第１
ディレイライン制御回路DLC2へ入力される。第２位相比
較器PD2 が出力するアップダウン信号Ｕ／Ｄは第２ディ
レイライン制御回路DLC2へ入力され、第２ディレイライ
ン制御回路DLC2から出力されるディレイ選択信号SL
2は、ディレイラインDL1,DL2,DL3,DL4 の第２ディレイ
ライン部DLb へ入力される。ディレイラインDL1 の出力
クロックCLB は、パルス生成回路PGのEXOR回路EO1の他
入力端子へ入力され、ディレイラインDL2 の出力クロッ
クCLC はEXOR回路EO 2 の一入力端子へ入力され、ディレ
イラインDL3 の出力クロックCLD はEXOR回路EO2 の他入
力端子へ入力される。EXOR回路EO1 , EO2 の出力クロッ
クは、EXOR回路EO3 の一入力端子、他入力端子へ各入力
される。EXOR回路EO3 からクロック CLKout が出力され
る。
号FDETは、制御信号として第２位相比較器PD2 及び第１
ディレイライン制御回路DLC2へ入力される。第２位相比
較器PD2 が出力するアップダウン信号Ｕ／Ｄは第２ディ
レイライン制御回路DLC2へ入力され、第２ディレイライ
ン制御回路DLC2から出力されるディレイ選択信号SL
2は、ディレイラインDL1,DL2,DL3,DL4 の第２ディレイ
ライン部DLb へ入力される。ディレイラインDL1 の出力
クロックCLB は、パルス生成回路PGのEXOR回路EO1の他
入力端子へ入力され、ディレイラインDL2 の出力クロッ
クCLC はEXOR回路EO 2 の一入力端子へ入力され、ディレ
イラインDL3 の出力クロックCLD はEXOR回路EO2 の他入
力端子へ入力される。EXOR回路EO1 , EO2 の出力クロッ
クは、EXOR回路EO3 の一入力端子、他入力端子へ各入力
される。EXOR回路EO3 からクロック CLKout が出力され
る。
【００８７】なお、第１, 第２ディレイライン制御回路
DLC1,DLC2 及びロック検出回路RDにはクロック CLKin及
びその反転クロック＃ CLKinが入力される。第１ディレ
イライン制御回路DLC1にはリセット信号RST が入力され
る。
DLC1,DLC2 及びロック検出回路RDにはクロック CLKin及
びその反転クロック＃ CLKinが入力される。第１ディレ
イライン制御回路DLC1にはリセット信号RST が入力され
る。
【００８８】図24は位相比較器PD1,PD2 の構成を示すブ
ロック図である。ラッチ回路LA1,LA2,LA3,LA4,LA5 夫々
は、トランスファーゲートTG30とインバータＩ30とイン
バータＩ31との直列回路と、インバータＩ30, Ｉ31の直
列回路に並列接続されたトランスファーゲートTG31とに
より構成される。クロック CLKinをインバータＩ32で反
転させた反転クロック＃ CLKinは、オン, オフ信号とし
てラッチ回路LA1,LA2,LA3,LA4,LA5 のトランスファーゲ
ートTG30, TG31へ与えられる。ディレイラインDL4(図23
参照) の出力クロックDOは、インバータを４個直列接続
した遅延素子DLE を介してラッチ回路LA1 のトランスフ
ァーゲートTG30へ入力され、出力クロックDOは直接にラ
ッチ回路LA2 のトランスファーゲートTG30へ入力され
る。
ロック図である。ラッチ回路LA1,LA2,LA3,LA4,LA5 夫々
は、トランスファーゲートTG30とインバータＩ30とイン
バータＩ31との直列回路と、インバータＩ30, Ｉ31の直
列回路に並列接続されたトランスファーゲートTG31とに
より構成される。クロック CLKinをインバータＩ32で反
転させた反転クロック＃ CLKinは、オン, オフ信号とし
てラッチ回路LA1,LA2,LA3,LA4,LA5 のトランスファーゲ
ートTG30, TG31へ与えられる。ディレイラインDL4(図23
参照) の出力クロックDOは、インバータを４個直列接続
した遅延素子DLE を介してラッチ回路LA1 のトランスフ
ァーゲートTG30へ入力され、出力クロックDOは直接にラ
ッチ回路LA2 のトランスファーゲートTG30へ入力され
る。
【００８９】ロック検出回路RD (図23参照) が出力する
ロック検出信号FDETはラッチ回路LA3 のトランスファー
ゲートTG30へ入力される。ラッチ回路LA1 のインバータ
Ｉ30の出力、ラッチ回路LA2 のインバータＩ30の出力、
ラッチ回路LA3 のインバータＩ30の出力は３入力NAND回
路NA30の第１, 第２, 第３入力端子へ各入力される。ま
たラッチ回路LA3 のインバータＩ30の出力はNAND回路NA
32の一入力端子へ入力される。ラッチ回路LA1,LA2 のイ
ンバータＩ31の出力はNAND回路NA31の一入力端子、他入
力端子へ各入力される。
ロック検出信号FDETはラッチ回路LA3 のトランスファー
ゲートTG30へ入力される。ラッチ回路LA1 のインバータ
Ｉ30の出力、ラッチ回路LA2 のインバータＩ30の出力、
ラッチ回路LA3 のインバータＩ30の出力は３入力NAND回
路NA30の第１, 第２, 第３入力端子へ各入力される。ま
たラッチ回路LA3 のインバータＩ30の出力はNAND回路NA
32の一入力端子へ入力される。ラッチ回路LA1,LA2 のイ
ンバータＩ31の出力はNAND回路NA31の一入力端子、他入
力端子へ各入力される。
【００９０】NAND回路NA31の出力はNAND回路NA32の他入
力端子へ入力される。NAND回路NA30の出力はラッチ回路
LA4 のトランスファーゲートTG30へ入力され、インバー
タＩ 30の出力をアップ信号UPとして出力する。NAND回路
NA32の出力はラッチ回路LA5のトランスファーゲートTG
30へ入力され、インバータＩ30の出力をダウン信号DWと
して出力する。
力端子へ入力される。NAND回路NA30の出力はラッチ回路
LA4 のトランスファーゲートTG30へ入力され、インバー
タＩ 30の出力をアップ信号UPとして出力する。NAND回路
NA32の出力はラッチ回路LA5のトランスファーゲートTG
30へ入力され、インバータＩ30の出力をダウン信号DWと
して出力する。
【００９１】この位相比較器PD1,PD2 の遅延素子DLE
は、夫々第１ディレイライン部DLa の単位遅延素子、第
２ディレイライン部DLb の単位遅延素子を夫々少なくと
も２個縦続接続し、これにより位相比較器PD1,PD2 の位
相差に対する検出感度を変更できるようしている。そし
て第１ディレイライン部DLa の単位遅延素子の遅延時間
を２nsec、第２ディレイライン部DLb の単位遅延素子の
遅延時間を0.2nsec とすると、第１の位相比較器PD1 は
±２nsecの位相誤差には反応しなくなる。また第２の位
相比較器PD2 は±0.2nsec の位相誤差まで検出してアッ
プダウン信号Ｕ／Ｄを発生する。
は、夫々第１ディレイライン部DLa の単位遅延素子、第
２ディレイライン部DLb の単位遅延素子を夫々少なくと
も２個縦続接続し、これにより位相比較器PD1,PD2 の位
相差に対する検出感度を変更できるようしている。そし
て第１ディレイライン部DLa の単位遅延素子の遅延時間
を２nsec、第２ディレイライン部DLb の単位遅延素子の
遅延時間を0.2nsec とすると、第１の位相比較器PD1 は
±２nsecの位相誤差には反応しなくなる。また第２の位
相比較器PD2 は±0.2nsec の位相誤差まで検出してアッ
プダウン信号Ｕ／Ｄを発生する。
【００９２】ディレイライン制御回路DLC は図12に示す
ように構成したものと同様でよいが、更にロック検出信
号FDETが入力されるよう構成して、ロック検出信号FDET
がＬレベルのときは、予め定められた特定の値をディレ
イ選択信号として出力し、ロック検出信号FDETがＨレベ
ルであるときは、位相比較器PD2 のアップダウン信号Ｕ
／Ｄによって、ディレイ選択信号SL2 の値を増減する。
ように構成したものと同様でよいが、更にロック検出信
号FDETが入力されるよう構成して、ロック検出信号FDET
がＬレベルのときは、予め定められた特定の値をディレ
イ選択信号として出力し、ロック検出信号FDETがＨレベ
ルであるときは、位相比較器PD2 のアップダウン信号Ｕ
／Ｄによって、ディレイ選択信号SL2 の値を増減する。
【００９３】ここで予め定められた値は、例えば第２デ
ィレイライン部DLb によって発生できる最大遅延時間の
1/2 の遅延時間を選択する値にすればよい。このような
ディレイライン制御回路DLC は図24に示すように構成さ
れたアップダウンカウンタと、そのアップダウンカウン
タのカウントデータにより図12に示すようにディレイラ
インのディレイ選択信号のいずれか１つを出力するデコ
ーダ回路 (図示せず)とにより構成することができる。
ィレイライン部DLb によって発生できる最大遅延時間の
1/2 の遅延時間を選択する値にすればよい。このような
ディレイライン制御回路DLC は図24に示すように構成さ
れたアップダウンカウンタと、そのアップダウンカウン
タのカウントデータにより図12に示すようにディレイラ
インのディレイ選択信号のいずれか１つを出力するデコ
ーダ回路 (図示せず)とにより構成することができる。
【００９４】図25はディレイライン制御回路DLC1,DLC2
の構成を示すブロック図である。リセット信号RST 又は
ロック検出信号FDETをクロック CLKin、反転クロック＃
CLK inに同期してラッチするラッチ回路LA40, LA41, LA
42, LA43, LA44, LA45と、ラッチ回路LA40, LA41, L
A42, LA43, LA44, LA45のラッチデータ又は反転ラッチ
データをダウン信号DW、アップ信号UPにより択一的に選
択する選択回路SE40, SE41, SE42, SE43, SE44, SE45及
び選択回路SE50, SE51, SE52, SE53, SE54, SE55と、択
一的に選択されたデータを、クロック CLKin、反転クロ
ック＃ CLKinに同期してラッチするラッチ回路LA50, LA
51, LA52, LA53, LA54, LA55と多数の論理回路とにより
構成される。
の構成を示すブロック図である。リセット信号RST 又は
ロック検出信号FDETをクロック CLKin、反転クロック＃
CLK inに同期してラッチするラッチ回路LA40, LA41, LA
42, LA43, LA44, LA45と、ラッチ回路LA40, LA41, L
A42, LA43, LA44, LA45のラッチデータ又は反転ラッチ
データをダウン信号DW、アップ信号UPにより択一的に選
択する選択回路SE40, SE41, SE42, SE43, SE44, SE45及
び選択回路SE50, SE51, SE52, SE53, SE54, SE55と、択
一的に選択されたデータを、クロック CLKin、反転クロ
ック＃ CLKinに同期してラッチするラッチ回路LA50, LA
51, LA52, LA53, LA54, LA55と多数の論理回路とにより
構成される。
【００９５】図26はロック検出回路RDの構成を示すブロ
ック図である。クロック CLKin、反転クロック＃ CLKin
に同期して、ダウン信号DWをラッチする縦続接続された
ラッチ回路LA60, LA61, LA62と、クロック CLKin、反転
クロック＃ CLKinに同期して、アップ信号UPをラッチす
る縦続接続されたラッチ回路LA63, LA64, LA65と、ラッ
チ回路LA62及びLA65のラッチデータの論理に基づくデー
タをラッチする縦続接続されたラッチ回路LA66, LA67,
LA68, LA69, LA70, LA71, LA72, LA73, LA74と、ラッチ
回路LA75のラッチデータをラッチする縦続接続されたラ
ッチ回路LA76,LA77, LA78, LA79, LA80, LA81と多数の
論理回路とにより構成される。このロック検出回路RDは
クロック CLKinの２サイクルの期間、位相比較器PD1,PD
2 がアップ信号UP及びダウン信号DWが発生しない状態が
９サイクル以上継続した場合にはロック検出信号FDETが
Ｈレベルになるようにしている。
ック図である。クロック CLKin、反転クロック＃ CLKin
に同期して、ダウン信号DWをラッチする縦続接続された
ラッチ回路LA60, LA61, LA62と、クロック CLKin、反転
クロック＃ CLKinに同期して、アップ信号UPをラッチす
る縦続接続されたラッチ回路LA63, LA64, LA65と、ラッ
チ回路LA62及びLA65のラッチデータの論理に基づくデー
タをラッチする縦続接続されたラッチ回路LA66, LA67,
LA68, LA69, LA70, LA71, LA72, LA73, LA74と、ラッチ
回路LA75のラッチデータをラッチする縦続接続されたラ
ッチ回路LA76,LA77, LA78, LA79, LA80, LA81と多数の
論理回路とにより構成される。このロック検出回路RDは
クロック CLKinの２サイクルの期間、位相比較器PD1,PD
2 がアップ信号UP及びダウン信号DWが発生しない状態が
９サイクル以上継続した場合にはロック検出信号FDETが
Ｈレベルになるようにしている。
【００９６】次にこのように構成したクロック発生回路
の動作を説明する。第１ディレイライン制御回路DLC1の
リセット信号RST は、第１ディレイライン制御回路DLC1
をリセットした後、Ｈレベルになり動作可能状態にな
る。初期状態ではクロック CLKinの位相と、ディレイラ
インDL4 の出力クロックDOの位相とが大幅に異なってお
り、第１位相比較器PD1 及び第２位相比較器PD2 は、い
ずれもアップ信号UP又はダウン信号DWをＨレベルにす
る。ロック検出回路RDにより、出力クロックDOがロック
状態に達していないことを検出し、ロック検出信号FDET
はＬレベルになる。
の動作を説明する。第１ディレイライン制御回路DLC1の
リセット信号RST は、第１ディレイライン制御回路DLC1
をリセットした後、Ｈレベルになり動作可能状態にな
る。初期状態ではクロック CLKinの位相と、ディレイラ
インDL4 の出力クロックDOの位相とが大幅に異なってお
り、第１位相比較器PD1 及び第２位相比較器PD2 は、い
ずれもアップ信号UP又はダウン信号DWをＨレベルにす
る。ロック検出回路RDにより、出力クロックDOがロック
状態に達していないことを検出し、ロック検出信号FDET
はＬレベルになる。
【００９７】したがって、第２ディレイライン制御回路
DLC2は、予め定めた所定の値、この場合は第２ディレイ
ライン部DLb によって発生できる最大遅延時間の1/2 の
遅延時間を発生するように第２ディレイライン部DLb の
ディレイ選択信号SL2 を固定する。そして、前述したと
同様の動作により、出力クロックDOはロック状態に近づ
いてロック状態に達する。
DLC2は、予め定めた所定の値、この場合は第２ディレイ
ライン部DLb によって発生できる最大遅延時間の1/2 の
遅延時間を発生するように第２ディレイライン部DLb の
ディレイ選択信号SL2 を固定する。そして、前述したと
同様の動作により、出力クロックDOはロック状態に近づ
いてロック状態に達する。
【００９８】第１位相比較器PD1 は位相誤差の検出感度
を低下させている場合には、最大±２nsecの位相誤差が
生じる可能性があるが、ロック検出回路RDにより、第１
ディレイライン部DLa による遅延によって出力クロック
DOがロック状態に達していることを検出すると、ロック
検出信号FDETはＨレベルになる。これにより第２ディレ
イライン制御回路DLC2は動作可能な状態になり、ディレ
イ選択信号SL2 により第２ディレイライン部DLb 、第１
ディレイライン部DLa と同様の過程を経て出力クロック
DOがロック状態になる。そうすると、そのロック状態に
おいては、クロック CLKinと出力クロックDOとの位相誤
差は±0.2nsec の範囲内になる。このように位相同期回
路を構成することにより、少ない回路素子数でロックが
可能であり、逓倍したクロックの周波数範囲が広いクロ
ック発生回路が得られる。
を低下させている場合には、最大±２nsecの位相誤差が
生じる可能性があるが、ロック検出回路RDにより、第１
ディレイライン部DLa による遅延によって出力クロック
DOがロック状態に達していることを検出すると、ロック
検出信号FDETはＨレベルになる。これにより第２ディレ
イライン制御回路DLC2は動作可能な状態になり、ディレ
イ選択信号SL2 により第２ディレイライン部DLb 、第１
ディレイライン部DLa と同様の過程を経て出力クロック
DOがロック状態になる。そうすると、そのロック状態に
おいては、クロック CLKinと出力クロックDOとの位相誤
差は±0.2nsec の範囲内になる。このように位相同期回
路を構成することにより、少ない回路素子数でロックが
可能であり、逓倍したクロックの周波数範囲が広いクロ
ック発生回路が得られる。
【００９９】次に各ディレイラインにおいて縦続接続さ
れる単位遅延素子の接続段数を決定する方法を説明す
る。半導体製造時のプロセスのバラツキによって、半導
体集積回路に集積されるゲート回路の伝播遅延時間は、
製造ロットごとに、又はチップごとに若干異なる。ま
た、半導体集積回路は、所定の電源電圧の範囲及び所定
の周囲温度の範囲を定めて、その範囲内での動作が保証
されているが、半導体回路の特性によって、電源電圧、
周囲温度が変化することによっても、集積されているゲ
ート回路の伝播遅延時間が変化する。
れる単位遅延素子の接続段数を決定する方法を説明す
る。半導体製造時のプロセスのバラツキによって、半導
体集積回路に集積されるゲート回路の伝播遅延時間は、
製造ロットごとに、又はチップごとに若干異なる。ま
た、半導体集積回路は、所定の電源電圧の範囲及び所定
の周囲温度の範囲を定めて、その範囲内での動作が保証
されているが、半導体回路の特性によって、電源電圧、
周囲温度が変化することによっても、集積されているゲ
ート回路の伝播遅延時間が変化する。
【０１００】そこで、その様な条件下においても所定の
周波数範囲のクロックに対してロック状態に到達するこ
とができるよう遅延時間が可変のディレイラインを構成
する方法を示す。具体的にはクロック発生回路に入力す
るクロックの下限周波数を定めたとき、例えば図３に示
すディレイラインの単位遅延素子を何段縦続接続したも
のを使用すれば良いかを示す。
周波数範囲のクロックに対してロック状態に到達するこ
とができるよう遅延時間が可変のディレイラインを構成
する方法を示す。具体的にはクロック発生回路に入力す
るクロックの下限周波数を定めたとき、例えば図３に示
すディレイラインの単位遅延素子を何段縦続接続したも
のを使用すれば良いかを示す。
【０１０１】半導体の製造時のバラツキによって単位遅
延素子の伝播遅延時間は例えば図27に示すように分布す
る。図27は横軸を遅延時間とし縦軸を測定した度数とし
ている。そして製造する半導体の種類によって、良品と
して使用できる遅延時間の上限及び下限が定まる。遅延
時間の上限値、下限値自体は電源電圧、周囲温度によっ
て変化するが、例えば電源電圧が３Ｖ、周囲温度が27℃
の条件の上限値、下限値が定まる。この値は半導体の種
類、製造プロセスによって定まるので、ここで遅延時間
の値を特定することができない。更に半導体の種類によ
って動作電源電圧範囲、動作周囲温度範囲が定められ
る。これらの範囲も半導体の種類、製造プロセス等によ
って定まるものであるから、その範囲を具体的に特定す
ることは出来ないが、例えば動作電源電圧範囲が2.7 Ｖ
乃至3.6 Ｖ、動作周囲温度範囲が０℃乃至 100℃として
定め得る。
延素子の伝播遅延時間は例えば図27に示すように分布す
る。図27は横軸を遅延時間とし縦軸を測定した度数とし
ている。そして製造する半導体の種類によって、良品と
して使用できる遅延時間の上限及び下限が定まる。遅延
時間の上限値、下限値自体は電源電圧、周囲温度によっ
て変化するが、例えば電源電圧が３Ｖ、周囲温度が27℃
の条件の上限値、下限値が定まる。この値は半導体の種
類、製造プロセスによって定まるので、ここで遅延時間
の値を特定することができない。更に半導体の種類によ
って動作電源電圧範囲、動作周囲温度範囲が定められ
る。これらの範囲も半導体の種類、製造プロセス等によ
って定まるものであるから、その範囲を具体的に特定す
ることは出来ないが、例えば動作電源電圧範囲が2.7 Ｖ
乃至3.6 Ｖ、動作周囲温度範囲が０℃乃至 100℃として
定め得る。
【０１０２】このような条件が定まると、動作電源電圧
範囲、動作周囲温度範囲のうち半導体製造時のプロセス
でのバラツキを含めた単位遅延素子の最小遅延時間が求
められる。例えばCMOS回路では一般に電源電圧が動作電
源電圧範囲の上限であり、周囲温度が動作周囲温度範囲
の下限であるとき最小遅延時間になる。この最小遅延時
間をＴdminとする。遅延時間が可変であるディレイライ
ンにより発生させ得る遅延時間のうち、可変でない部
分、例えば図３においてクロックを、各単位遅延素子に
伝播するのに要する遅延時間も同様の条件で最小値にな
り、この値をＴmu l とする。そして、逓倍すべきクロッ
クの下限周波数をＦref 、周波数の逓倍数をＮとしたと
き、遅延時間が可変な１つのディレイラインに要求され
る最大遅延時間は、 １／ (２・Ｎ・Ｆref ) …(1) になる。
範囲、動作周囲温度範囲のうち半導体製造時のプロセス
でのバラツキを含めた単位遅延素子の最小遅延時間が求
められる。例えばCMOS回路では一般に電源電圧が動作電
源電圧範囲の上限であり、周囲温度が動作周囲温度範囲
の下限であるとき最小遅延時間になる。この最小遅延時
間をＴdminとする。遅延時間が可変であるディレイライ
ンにより発生させ得る遅延時間のうち、可変でない部
分、例えば図３においてクロックを、各単位遅延素子に
伝播するのに要する遅延時間も同様の条件で最小値にな
り、この値をＴmu l とする。そして、逓倍すべきクロッ
クの下限周波数をＦref 、周波数の逓倍数をＮとしたと
き、遅延時間が可変な１つのディレイラインに要求され
る最大遅延時間は、 １／ (２・Ｎ・Ｆref ) …(1) になる。
【０１０３】遅延時間が可変なディレイラインで得られ
る遅延時間は、可変である遅延時間と、可変でない遅延
時間Ｔdminとの和であるから、可変である遅延時間とし
て要求される最大遅延時間は、 １／ (２・Ｎ・Ｆref ) −Ｔmul …(2) になる。したがって、縦続接続する単位遅延素子は少な
くとも ［｛１／ (２・Ｎ・Ｆref ) −Ｔmul ｝］／Ｔdmin …(3) が必要である。
る遅延時間は、可変である遅延時間と、可変でない遅延
時間Ｔdminとの和であるから、可変である遅延時間とし
て要求される最大遅延時間は、 １／ (２・Ｎ・Ｆref ) −Ｔmul …(2) になる。したがって、縦続接続する単位遅延素子は少な
くとも ［｛１／ (２・Ｎ・Ｆref ) −Ｔmul ｝］／Ｔdmin …(3) が必要である。
【０１０４】例えば図15において、下限周波数を10MHz
とすると、この例では４逓倍の場合であるから、遅延時
間が可変の１つのディレイラインに要求される最大遅延
時間は12.5nsecになる。そして最小遅延時間Ｔdminを0.
2nsec とすると、単位遅延素子を少なくとも63段縦続接
続すればよいことになる。更に、周波数を逓倍すべきク
ロックの上限周波数をＦmax とすると、そのクロックを
各単位遅延素子を伝播するのに要する可変できない遅延
時間の最小値Ｔmu l は、 ［｛１／（２・Ｎ・Ｆmax ) −Ｔmul ｝］＞０ …(4) を満足すればよい。
とすると、この例では４逓倍の場合であるから、遅延時
間が可変の１つのディレイラインに要求される最大遅延
時間は12.5nsecになる。そして最小遅延時間Ｔdminを0.
2nsec とすると、単位遅延素子を少なくとも63段縦続接
続すればよいことになる。更に、周波数を逓倍すべきク
ロックの上限周波数をＦmax とすると、そのクロックを
各単位遅延素子を伝播するのに要する可変できない遅延
時間の最小値Ｔmu l は、 ［｛１／（２・Ｎ・Ｆmax ) −Ｔmul ｝］＞０ …(4) を満足すればよい。
【０１０５】図28は本発明に係るPLL 回路の実施の形態
１を示すブロック図である。クロック発生回路100 によ
り逓倍されたクロックは公知の位相同期回路101 へ入力
される。位相同期回路101 から出力されるクロックは公
知の波形整形回路102 へ入力される。波形整形回路102
から出力されるクロックは位相同期回路101 へ入力され
る。周波数を逓倍すべきクロック CLKinはクロック発生
回路100 及び位相同期回路101 へ入力される。クロック
発生回路100 は図８に示すクロック発生回路により構成
されている。
１を示すブロック図である。クロック発生回路100 によ
り逓倍されたクロックは公知の位相同期回路101 へ入力
される。位相同期回路101 から出力されるクロックは公
知の波形整形回路102 へ入力される。波形整形回路102
から出力されるクロックは位相同期回路101 へ入力され
る。周波数を逓倍すべきクロック CLKinはクロック発生
回路100 及び位相同期回路101 へ入力される。クロック
発生回路100 は図８に示すクロック発生回路により構成
されている。
【０１０６】次にこのPLL 回路の動作を説明する。クロ
ック CLKinがクロック発生回路100へ入力されると、ク
ロック発生回路100 は前述した動作によりクロック CLK
inの周波数を逓倍したクロックを発生し、発生したクロ
ックはロック状態になる。その状態においてクロック発
生回路100 からは、クロック CLKinの周波数を逓倍した
クロックが得られる。クロック発生回路100 で発生した
クロックは、位相同期回路101 へ入力され、これにより
位相同期回路101 は、それに入力されているクロック C
LKinと、クロック発生回路100 から入力されたクロック
との位相同期動作を始め、クロック発生回路100 で発生
させたクロックをクロック CLKinに同期させる。
ック CLKinがクロック発生回路100へ入力されると、ク
ロック発生回路100 は前述した動作によりクロック CLK
inの周波数を逓倍したクロックを発生し、発生したクロ
ックはロック状態になる。その状態においてクロック発
生回路100 からは、クロック CLKinの周波数を逓倍した
クロックが得られる。クロック発生回路100 で発生した
クロックは、位相同期回路101 へ入力され、これにより
位相同期回路101 は、それに入力されているクロック C
LKinと、クロック発生回路100 から入力されたクロック
との位相同期動作を始め、クロック発生回路100 で発生
させたクロックをクロック CLKinに同期させる。
【０１０７】そして位相同期回路101 が出力するクロッ
クが波形整形回路102 へ入力されて、クロックを供給す
べき負荷の変動によりクロックの波形が歪まないよう波
形整形し、波形整形したクロックが位相同期回路101 へ
入力されて、波形整形されたクロックと、クロック CLK
inとの位相を同期させて、クロック CLKinの周波数の整
数倍の周波数であってクロック CLKinと同期し、波形整
形されたクロックを、波形整形回路102 から出力でき
る。
クが波形整形回路102 へ入力されて、クロックを供給す
べき負荷の変動によりクロックの波形が歪まないよう波
形整形し、波形整形したクロックが位相同期回路101 へ
入力されて、波形整形されたクロックと、クロック CLK
inとの位相を同期させて、クロック CLKinの周波数の整
数倍の周波数であってクロック CLKinと同期し、波形整
形されたクロックを、波形整形回路102 から出力でき
る。
【０１０８】図29は本発明に係るPLL 回路の実施の形態
２を示すブロック図である。位相同期回路101 から出力
されるクロックはクロック発生回路100 へ入力される。
クロック発生回路100 から出力されるクロックは波形整
形回路102 へ入力される。波形整形回路102 が出力する
クロックは位相同期回路101 へ入力される。周波数を逓
倍すべきクロック CLKinは、位相同期回路101 及びクロ
ック発生回路100 へ入力される。位相同期回路101 、ク
ロック発生回路100 及び波形整形回路102 は、図26にお
ける位相同期回路101 、クロック発生回路100 及び波形
整形回路102 と同様に構成される。
２を示すブロック図である。位相同期回路101 から出力
されるクロックはクロック発生回路100 へ入力される。
クロック発生回路100 から出力されるクロックは波形整
形回路102 へ入力される。波形整形回路102 が出力する
クロックは位相同期回路101 へ入力される。周波数を逓
倍すべきクロック CLKinは、位相同期回路101 及びクロ
ック発生回路100 へ入力される。位相同期回路101 、ク
ロック発生回路100 及び波形整形回路102 は、図26にお
ける位相同期回路101 、クロック発生回路100 及び波形
整形回路102 と同様に構成される。
【０１０９】このPLL 回路の動作は図28に示すPLL 回路
の動作と同様であり、クロック発生回路100 にクロック
CLKinが入力されると、クロック発生回路100 はクロッ
ク CLKinの周波数を逓倍したクロックを発生し、波形整
形回路102 へ入力してクロックを波形整形する。位相同
期回路101 は、クロック発生回路100 及び波形整形回路
102 において発生する位相のずれを補正するよう動作す
る。それにより波形整形回路102 から、クロック CLKin
に同期し、周波数を逓倍したクロックを出力する。
の動作と同様であり、クロック発生回路100 にクロック
CLKinが入力されると、クロック発生回路100 はクロッ
ク CLKinの周波数を逓倍したクロックを発生し、波形整
形回路102 へ入力してクロックを波形整形する。位相同
期回路101 は、クロック発生回路100 及び波形整形回路
102 において発生する位相のずれを補正するよう動作す
る。それにより波形整形回路102 から、クロック CLKin
に同期し、周波数を逓倍したクロックを出力する。
【０１１０】前述したPLL 回路に用いるクロック発生回
路100 には図３に示すディレイラインを用いる図１のク
ロック発生回路及び図６, 図17, 図20, 図23のクロック
発生回路のいずれかを使用する。本実施の形態において
示したディレイラインの数及び実施例における単位遅延
素子の数は単なる例示であり、これに限定されるもので
はない。
路100 には図３に示すディレイラインを用いる図１のク
ロック発生回路及び図６, 図17, 図20, 図23のクロック
発生回路のいずれかを使用する。本実施の形態において
示したディレイラインの数及び実施例における単位遅延
素子の数は単なる例示であり、これに限定されるもので
はない。
【０１１１】
【発明の効果】以上詳述したように、第１発明によれ
ば、ディレイラインの遅延時間が、単位遅延素子の遅延
素子による遅延時間のみに依存するから、遅延時間を従
来より短縮できて、より高い周波数のクロックを発生で
きる。また、ディレイラインにおいて常に全ての単位遅
延素子にクロックを伝播させないから、ディレイライン
における消費電力が少ないクロック発生回路が得られ
る。
ば、ディレイラインの遅延時間が、単位遅延素子の遅延
素子による遅延時間のみに依存するから、遅延時間を従
来より短縮できて、より高い周波数のクロックを発生で
きる。また、ディレイラインにおいて常に全ての単位遅
延素子にクロックを伝播させないから、ディレイライン
における消費電力が少ないクロック発生回路が得られ
る。
【０１１２】第２発明によれば、所定の単位遅延素子を
選択して第１クロックを入力するから、第１クロックの
伝播経路が短縮し、伝播経路の寄生容量を低減でき、寄
生容量の充放電によって発生する電流を低減でき、電力
消費がより少ないクロック発生回路が得られる。
選択して第１クロックを入力するから、第１クロックの
伝播経路が短縮し、伝播経路の寄生容量を低減でき、寄
生容量の充放電によって発生する電流を低減でき、電力
消費がより少ないクロック発生回路が得られる。
【０１１３】第３発明によれば、単位遅延素子及び論理
回路を用いて、より高い周波数のクロックを発生でき、
電力消費が少ないクロック発生回路が得られる。
回路を用いて、より高い周波数のクロックを発生でき、
電力消費が少ないクロック発生回路が得られる。
【０１１４】第４発明によれば、第１クロックの位相と
発生したクロックとの位相を比較して、その比較結果で
遅延時間を制御するから、周波数の逓倍数を整数にでき
るクロック発生回路が得られる。
発生したクロックとの位相を比較して、その比較結果で
遅延時間を制御するから、周波数の逓倍数を整数にでき
るクロック発生回路が得られる。
【０１１５】第５発明によれば、各ディレイラインが出
力する第２クロックの周波数を比較して、所定周波数範
囲になると、位相比較器の比較結果に応じて遅延時間を
制御するので、周波数の逓倍数を整数にできるクロック
発生回路が得られる。
力する第２クロックの周波数を比較して、所定周波数範
囲になると、位相比較器の比較結果に応じて遅延時間を
制御するので、周波数の逓倍数を整数にできるクロック
発生回路が得られる。
【０１１６】第６発明によれば、第１クロックを２分周
するから、第１クロックのデューティ比に関係なくデュ
ーティ比50％のクロックが得られて、周波数を逓倍した
デューティ比が50％のクロックを発生するクロック発生
回路が得られる。
するから、第１クロックのデューティ比に関係なくデュ
ーティ比50％のクロックが得られて、周波数を逓倍した
デューティ比が50％のクロックを発生するクロック発生
回路が得られる。
【０１１７】第７発明によれば、ディレイラインを、第
１ディレイライン部と第２ディレイライン部とを縦続接
続し、第１ディレイライン部の単位遅延素子の遅延時間
と、第２ディレイライン部の単位遅延素子の遅延時間と
を異ならせて構成したので、少数の単位遅延素子を用い
て遅延時間の変化範囲を広くできるクロック発生回路が
得られる。
１ディレイライン部と第２ディレイライン部とを縦続接
続し、第１ディレイライン部の単位遅延素子の遅延時間
と、第２ディレイライン部の単位遅延素子の遅延時間と
を異ならせて構成したので、少数の単位遅延素子を用い
て遅延時間の変化範囲を広くできるクロック発生回路が
得られる。
【０１１８】第８発明によれば、最後段のディレイライ
ンの出力クロックのロック状態を検出するまでは第１制
御回路により第１ディレイラインの遅延時間を制御し、
ロック状態を検出すると第２位相比較器の比較結果によ
り第２ディレイラインの遅延時間を制御するようにした
ので、ロック状態になるまではディレイラインの遅延時
間を粗く、ロック状態になった後は遅延時間を細かく、
第２ディレイラインの遅延時間幅の分解能を維持しつ
つ、短時間で最終的なロック状態に到達するクロック発
生回路が得られる。
ンの出力クロックのロック状態を検出するまでは第１制
御回路により第１ディレイラインの遅延時間を制御し、
ロック状態を検出すると第２位相比較器の比較結果によ
り第２ディレイラインの遅延時間を制御するようにした
ので、ロック状態になるまではディレイラインの遅延時
間を粗く、ロック状態になった後は遅延時間を細かく、
第２ディレイラインの遅延時間幅の分解能を維持しつ
つ、短時間で最終的なロック状態に到達するクロック発
生回路が得られる。
【０１１９】第９発明によれば、ディレイラインの遅延
時間を、単位遅延素子のみの遅延時間に依存して、従来
よりも高い周波数のクロックを発生でき、遅延時間に応
じてクロックが伝播する単位遅延素子数を制御して電力
消費が少ない半導体装置を提供できる。
時間を、単位遅延素子のみの遅延時間に依存して、従来
よりも高い周波数のクロックを発生でき、遅延時間に応
じてクロックが伝播する単位遅延素子数を制御して電力
消費が少ない半導体装置を提供できる。
【０１２０】第10発明によれば、所定の最低動作周波数
において動作可能なクロック発生回路において使用する
ディレイラインの単位遅延素子の接続段数を求めること
ができる。
において動作可能なクロック発生回路において使用する
ディレイラインの単位遅延素子の接続段数を求めること
ができる。
【０１２１】第11発明によれば、周波数を逓倍すべきク
ロックに、発生したクロックが同期するPLL 回路が得ら
れる。
ロックに、発生したクロックが同期するPLL 回路が得ら
れる。
【０１２２】第12発明によれば、周波数を逓倍すべきク
ロックに、発生したクロックが同期するPLL 回路が得ら
れる等、本発明は優れた効果を奏する。
ロックに、発生したクロックが同期するPLL 回路が得ら
れる等、本発明は優れた効果を奏する。
【図１】 本発明に係るクロック発生回路の実施の形態
１を示すブロック図である。
１を示すブロック図である。
【図２】 各部クロックのタイミングチャートである。
【図３】 ディレイラインの実施例を示すブロック図で
ある。
ある。
【図４】 単位遅延素子の実施例を示すブロック図であ
る。
る。
【図５】 単位遅延素子の他の実施例を示すブロック図
である。
である。
【図６】 本発明に係るクロック発生回路の実施の形態
２を示すブロック図である。
２を示すブロック図である。
【図７】 各部クロックのタイミングチャートである。
【図８】 本発明に係るクロック発生回路の実施の形態
３を示すブロック図である。
３を示すブロック図である。
【図９】 位相比較器の構成を示すブロック図である。
【図１０】 クロック、アップダウン信号のタイミング
チャートである。
チャートである。
【図１１】 クロック、アップダウン信号のタイミング
チャートである。
チャートである。
【図１２】 ディレイライン制御回路の構成を示すブロ
ック図である。
ック図である。
【図１３】 クロック、アップダウン信号、カウントデ
ータのタイミングチャートである。
ータのタイミングチャートである。
【図１４】 クロック、アップダウン信号、カウントデ
ータのタイミングチャートである。
ータのタイミングチャートである。
【図１５】 クロック、アップダウン信号、カウントデ
ータのタイミングチャートである。
ータのタイミングチャートである。
【図１６】 位相比較器の他の構成を示すブロック図で
ある。
ある。
【図１７】 本発明に係るクロック発生回路の実施の形
態４を示すブロック図である。
態４を示すブロック図である。
【図１８】 周波数比較回路の構成を示すブロック図で
ある。
ある。
【図１９】 クロック、ロック検出信号のタイミングチ
ャートである。
ャートである。
【図２０】 本発明に係るクロック発生回路の実施の形
態５を示すブロック図である。
態５を示すブロック図である。
【図２１】 ２分周回路の構成を示すブロック図であ
る。
る。
【図２２】 ディレイラインの実施例を示すブロック図
である。
である。
【図２３】 本発明に係るクロック発生回路の実施の形
態６を示すブロック図である。
態６を示すブロック図である。
【図２４】 位相比較器の構成を示すブロック図であ
る。
る。
【図２５】 ディレイライン制御回路の構成を示すブロ
ック図である。
ック図である。
【図２６】 ロック検出回路の構成を示すブロック図で
ある。
ある。
【図２７】 半導体のプロセス、周囲温度等により定ま
る遅延時間の分布を示す分布曲線図である。
る遅延時間の分布を示す分布曲線図である。
【図２８】 本発明に係るPLL 回路の実施の形態１を示
すブロック図である。
すブロック図である。
【図２９】 本発明に係るPLL 回路の実施の形態２を示
すブロック図である。
すブロック図である。
【図３０】 従来のクロック発生回路の構成を示すブロ
ック図である。
ック図である。
【図３１】 各部クロックのタイミングチャートであ
る。
る。
【図３２】 ディレイラインの構成を示すブロック図で
ある。
ある。
DL1 〜DL4 ディレイライン、PG パルス生成回路、Ｕ
0 〜Ｕ15 単位遅延素子、SEL1〜SEL15 ディレイ選択
端子、EO1 〜EO6 EXOR回路、PD,PD1,PD2 位相比較
器、DLC,DLC1,DLC2 ディレイライン制御回路、FD 周
波数比較回路、FA ２分周回路、DLa 第１ディレイラ
イン部、DLb 第２ディレイライン部、RD ロック検出
回路、100 クロック発生回路、101 位相同期回路、
102 波形整形回路。
0 〜Ｕ15 単位遅延素子、SEL1〜SEL15 ディレイ選択
端子、EO1 〜EO6 EXOR回路、PD,PD1,PD2 位相比較
器、DLC,DLC1,DLC2 ディレイライン制御回路、FD 周
波数比較回路、FA ２分周回路、DLa 第１ディレイラ
イン部、DLb 第２ディレイライン部、RD ロック検出
回路、100 クロック発生回路、101 位相同期回路、
102 波形整形回路。
Claims (12)
- 【請求項１】 縦続接続された複数のディレイラインに
第１クロックを入力し、各ディレイラインから出力され
る第２クロックの論理により、前記第１クロックの周波
数を逓倍した第３クロックを発生するクロック発生回路
において、 前記ディレイラインはクロックを入断する２つの開閉部
と、該開閉部に共通に接続された遅延素子とからなる複
数の単位遅延素子を備え、該単位遅延素子を縦続接続し
て構成してあることを特徴とするクロック発生回路。 - 【請求項２】 縦続接続された複数のディレイラインに
第１クロックを入力し、各ディレイラインから出力され
る第２クロックの論理により、前記第１クロックの周波
数を逓倍した第３クロックを発生するクロック発生回路
において、 前記ディレイラインは、クロックを入断する２つの開閉
部及び該開閉部に共通に接続された遅延素子からなる複
数の単位遅延素子と、該複数の単位遅延素子を択一的に
選択して前記第１クロックを前記開閉部へ入力させる選
択手段とを備え、前記単位遅延素子を縦続接続して構成
してあることを特徴とするクロック発生回路。 - 【請求項３】 縦続接続された複数のディレイラインに
第１クロックを入力し、各ディレイラインから出力され
る第２クロックの論理により、前記第１クロックの周波
数を逓倍した第３クロックを発生するクロック発生回路
において、 前記ディレイラインは、クロックを入断する２つの開閉
部及び該開閉部に共通に接続した遅延素子からなる複数
の単位遅延素子により構成されており、該ディレイライ
ンと、前記第１クロックを入力すべき論理回路とを交互
に縦続接続してあることを特徴とするクロック発生回
路。 - 【請求項４】 縦続接続された複数のディレイラインに
第１クロックを入力し、各ディレイラインから出力され
る第２クロックの論理により、前記第１クロックの周波
数を逓倍した第３クロックを発生するクロック発生回路
において、 前記第１クロック及び最後段のディレイラインが出力す
る第２クロックを入力すべき位相比較器と、該位相比較
器の出力信号に基づいて制御され、ディレイラインの遅
延時間を制御する制御回路とを備えていることを特徴と
するクロック発生回路。 - 【請求項５】 縦続接続された複数のディレイラインに
第１クロックを入力し、各ディレイラインから出力され
る第２クロックの論理により、前記第１クロックの周波
数を逓倍した第３クロックを発生するクロック発生回路
において、 前記ディレイラインは、クロックを入断する２つの開閉
部及び該開閉部に共通に接続した遅延素子からなる複数
の単位遅延素子により構成されており、前記単位遅延素
子と論理回路とを交互に縦続接続しており、最前段のデ
ィレイラインに入力する第１クロックを各論理回路に共
通に入力しており、第１クロック及び最後段のディレイ
ラインが出力する第２クロックを入力すべき位相比較器
と、各ディレイラインが出力する第２クロックを入力す
べき周波数比較部とを備え、該周波数比較部の出力信号
が、所定の論理レベルである場合には、位相比較器の出
力信号によりディレイラインの遅延時間を制御する構成
にしてあることを特徴とするクロック発生回路。 - 【請求項６】 縦続接続された複数のディレイラインに
第１クロックを入力し、各ディレイラインから出力され
る第２クロックの論理により、前記第１クロックの周波
数を逓倍した第３クロックを発生するクロック発生回路
において、前記ディレイラインはクロックを入断する２
つの開閉部及び該開閉部に共通に接続された遅延素子か
らなる複数の単位遅延素子により構成されており、前記
第１クロックを２分周回路を介してディレイラインに入
力すべく構成してあることを特徴とするクロック発生回
路。 - 【請求項７】 縦続接続された複数のディレイラインに
第１クロックを入力し、各ディレイラインから出力され
る第２クロックの論理により、前記第１クロックの周波
数を逓倍した第３クロックを発生するクロック発生回路
において、 前記ディレイラインは、クロックを入断する２つの開閉
部及び該開閉部に共通に接続された遅延素子からなる複
数の単位遅延素子を縦続接続して第１ディレイライン部
及び第２ディレイライン部を構成しており、第１ディレ
イライン部及び第２ディレイライン部の単位遅延素子の
遅延時間を異ならせてあることを特徴とするクロック発
生回路。 - 【請求項８】 縦続接続された複数のディレイラインに
第１クロックを入力し、各ディレイラインから出力され
る第２クロックの論理により、前記第１クロックの周波
数を逓倍した第３クロックを発生するクロック発生回路
において、 前記ディレイラインは、クロックを入断する２つの開閉
部と、該開閉部に共通に接続された遅延素子とからなる
複数の単位遅延素子を縦続接続して、遅延時間が異なる
第１ディレイライン部及び第２ディレイライン部を構成
し、該第１ディレイライン部及び第２ディレイライン部
を縦続接続しており、前記第１クロック及び最後段のデ
ィレイラインから出力される第２クロックを入力すべき
第１位相比較器及び第２位相比較器と、第１位相比較器
の出力信号を入力すべき第１制御回路及びロック検出回
路と、第２位比較器の出力信号を入力すべき第２制御回
路とを備え、ロック検出回路の検出信号により第２位相
比較器及び第２制御回路の出力信号の入断を制御し、第
１制御回路の出力信号により第１ディレイライン部の遅
延時間を、第２制御回路の出力信号により第２ディレイ
ライン部の遅延時間を制御すべく構成してあることを特
徴とするクロック発生回路。 - 【請求項９】 請求項１乃至請求項８のクロック発生回
路を内蔵している半導体装置。 - 【請求項１０】 縦続接続された複数のディレイライン
に第１クロックを入力し、各ディレイラインから出力さ
れる第２クロックの論理により、前記第１クロックの周
波数を逓倍した第３クロックを発生するようにしてお
り、各ディレイラインが縦続接続した複数の単位遅延素
子からなっている該単位遅延素子の接続段数を算出する
方法であって、１つのディレイラインにおいて縦続接続
する単位遅延素子の接続段数Ｋを、 Ｋ≧［｛１／（２・Ｎ・Ｆref ）｝−（Ｔmul ）］／
（Ｔdmin） Ｆref ：周波数を逓倍すべきクロックの下限周波数 Ｎ ：周波数逓倍数 Ｔdmin ：単位遅延素子固有の遅延時間最小値 Ｔmul ：ディレイラインの最小遅延時間 により算出することを特徴とするクロック発生回路の単
位遅延素子接続段数算出方法。 - 【請求項１１】 クロックの位相を同期させるＰＬＬ回
路において、請求項１乃至請求項８のいずれかのクロッ
ク発生回路と、該クロック発生回路の出力クロックを入
力すべき位相同期回路とを備え、前記クロック発生回路
及び前記位相同期回路へ共通のクロックを入力し、位相
同期回路の出力クロックを位相同期回路へ入力すべく構
成してあることを特徴とするＰＬＬ回路。 - 【請求項１２】 クロックの位相を同期させるＰＬＬ回
路において、 位相同期回路と、該位相同期回路が出力するクロックを
入力すべき請求項１乃至請求項８のいずれかのクロック
発生回路とを備え、前記位相同期回路及び前記クロック
発生回路に共通のクロックを入力し、クロック発生回路
の出力クロックを位相同期回路へ入力すべく構成してあ
ることを特徴とするＰＬＬ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22945395A JP3561792B2 (ja) | 1995-09-06 | 1995-09-06 | クロック発生回路 |
| TW084112540A TW278152B (en) | 1995-09-06 | 1995-11-24 | A design method of clock generating circuit and pll circuit and semi-conductor device combined with clock generating circuit |
| US08/588,934 US5801559A (en) | 1995-09-06 | 1996-01-19 | Clock generating circuit, PLL circuit, semiconductor device, and methods for designing and making the clock generating circuit |
| EP96101425A EP0762262A1 (en) | 1995-09-06 | 1996-02-01 | Clock generating circuit, PLL circuit |
| CN96105440A CN1101955C (zh) | 1995-09-06 | 1996-04-23 | 时钟产生电路,锁相环电路,半导体装置以及设计方法 |
| KR1019960012719A KR100200892B1 (ko) | 1995-09-06 | 1996-04-24 | 클록발생회로, 피엘엘회로와 도체장치 및 블록발생회로의 설계방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22945395A JP3561792B2 (ja) | 1995-09-06 | 1995-09-06 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974339A true JPH0974339A (ja) | 1997-03-18 |
| JP3561792B2 JP3561792B2 (ja) | 2004-09-02 |
Family
ID=16892446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22945395A Expired - Fee Related JP3561792B2 (ja) | 1995-09-06 | 1995-09-06 | クロック発生回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5801559A (ja) |
| EP (1) | EP0762262A1 (ja) |
| JP (1) | JP3561792B2 (ja) |
| KR (1) | KR100200892B1 (ja) |
| CN (1) | CN1101955C (ja) |
| TW (1) | TW278152B (ja) |
Cited By (4)
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| KR100355759B1 (ko) * | 1999-12-29 | 2002-10-19 | 광주과학기술원 | 2의ｎ배 클럭 체배기 |
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| JP2010233226A (ja) * | 1997-05-23 | 2010-10-14 | Renesas Electronics Corp | クロック生成回路 |
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| US6157226A (en) * | 1997-05-23 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Clock generator |
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| JP2005286467A (ja) * | 2004-03-29 | 2005-10-13 | Fujitsu Ltd | デジタルｄｌｌ装置、デジタルｄｌｌ制御方法、デジタルｄｌｌ制御プログラム |
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