JPH0974339A - クロック発生回路、pll回路及び半導体装置、並びにクロック発生回路の単位遅延素子接続段数算出方法 - Google Patents
クロック発生回路、pll回路及び半導体装置、並びにクロック発生回路の単位遅延素子接続段数算出方法Info
- Publication number
- JPH0974339A JPH0974339A JP7229453A JP22945395A JPH0974339A JP H0974339 A JPH0974339 A JP H0974339A JP 7229453 A JP7229453 A JP 7229453A JP 22945395 A JP22945395 A JP 22945395A JP H0974339 A JPH0974339 A JP H0974339A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- delay
- circuit
- delay line
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 title claims abstract description 9
- 238000001514 detection method Methods 0.000 claims description 27
- 238000010586 diagram Methods 0.000 description 44
- 230000003111 delayed effect Effects 0.000 description 12
- 238000007493 shaping process Methods 0.000 description 12
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 10
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 10
- 101000908706 Homo sapiens Dynein light chain 2, cytoplasmic Proteins 0.000 description 9
- 101000647991 Homo sapiens StAR-related lipid transfer protein 13 Proteins 0.000 description 9
- 102100025252 StAR-related lipid transfer protein 13 Human genes 0.000 description 9
- 101001053992 Homo sapiens Deleted in lung and esophageal cancer protein 1 Proteins 0.000 description 8
- 101000966403 Homo sapiens Dynein light chain 1, cytoplasmic Proteins 0.000 description 8
- 101001106322 Homo sapiens Rho GTPase-activating protein 7 Proteins 0.000 description 8
- 102100021446 Rho GTPase-activating protein 7 Human genes 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000000644 propagated effect Effects 0.000 description 4
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 229910001374 Invar Inorganic materials 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 101100421135 Caenorhabditis elegans sel-5 gene Proteins 0.000 description 1
- 101100332546 Schistosoma mansoni DLC gene Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 101150114988 invA gene Proteins 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 101150018075 sel-2 gene Proteins 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 クロックの周波数の逓倍数が大きく、電力消
費が少ないクロック発生回路、PLL 回路及び半導体装置
並びにクロック発生回路の単位遅延素子接続段数の算出
方法を提供する。 【解決手段】 クロック発生回路のディレイラインを、
第1入力端子Aと接続されたスイッチ回路と、第2入力
端子Bと接続されたスイッチ回路と、両スイッチ回路に
共通に接続した遅延素子と、遅延素子と接続された出力
端子Cとにより複数の単位遅延素子U0 ,U1 …U15を
構成し、第1入力端子Aを共通に接続し、前段の単位遅
延素子の出力端子Cを次段の単位遅延素子の第2入力端
子Bと接続して、単位遅延素子U0 ,U1 …U15を縦続
接続し、各単位遅延素子U0 ,U1…U15のスイッチ回
路をディレイ選択信号によりオン, オフさせる構成にす
る。
費が少ないクロック発生回路、PLL 回路及び半導体装置
並びにクロック発生回路の単位遅延素子接続段数の算出
方法を提供する。 【解決手段】 クロック発生回路のディレイラインを、
第1入力端子Aと接続されたスイッチ回路と、第2入力
端子Bと接続されたスイッチ回路と、両スイッチ回路に
共通に接続した遅延素子と、遅延素子と接続された出力
端子Cとにより複数の単位遅延素子U0 ,U1 …U15を
構成し、第1入力端子Aを共通に接続し、前段の単位遅
延素子の出力端子Cを次段の単位遅延素子の第2入力端
子Bと接続して、単位遅延素子U0 ,U1 …U15を縦続
接続し、各単位遅延素子U0 ,U1…U15のスイッチ回
路をディレイ選択信号によりオン, オフさせる構成にす
る。
Description
【0001】
【発明の属する技術分野】本発明はクロック発生回路、
PLL回路及び半導体装置、並びにクロック発生回路の
単位遅延素子接続段数算出方法に関するものである。
PLL回路及び半導体装置、並びにクロック発生回路の
単位遅延素子接続段数算出方法に関するものである。
【0002】
【従来の技術】マイクロプロセッサを動作させるための
クロックの周波数はマイクロプロセッサを高速動作させ
るべく高められる傾向にあって、最近では100MHzを超え
る周波数になってきている。このように高い周波数のク
ロックはプリント基板上での伝播が難しく、また、信号
の伝播に起因して発生する電磁波の影響をうけ易くな
る。そこで、半導体チップには、外部から周波数が低い
低速のクロックを供給し、マイクロプロセッサにはPLL
回路 (位相同期回路) を搭載して、半導体チップ内でク
ロックの周波数を逓倍することにより、周波数が極めて
高いクロックを発生させている。
クロックの周波数はマイクロプロセッサを高速動作させ
るべく高められる傾向にあって、最近では100MHzを超え
る周波数になってきている。このように高い周波数のク
ロックはプリント基板上での伝播が難しく、また、信号
の伝播に起因して発生する電磁波の影響をうけ易くな
る。そこで、半導体チップには、外部から周波数が低い
低速のクロックを供給し、マイクロプロセッサにはPLL
回路 (位相同期回路) を搭載して、半導体チップ内でク
ロックの周波数を逓倍することにより、周波数が極めて
高いクロックを発生させている。
【0003】一方、マイクロプロセッサの動作電圧は低
電圧化する方向にあり、従来から良く使用されているア
ナログPLL 回路によって100MHzを超えるクロックを発生
させるためには、ゲインが大きいVCO(電圧制御発振器)
が必要となる。ゲインが大きいVCO は制御電圧に重畳す
るノイズにより動作が不安定になる虞れがあり、このノ
イズを低減するために大容量のキャパシタを必要とす
る。したがって、大きい面積の大容量のキャパシタを半
導体チップ上に集積するか、キャパシタを外部接続する
かしており、クロック発生回路が大型になる。そのため
アナログPLL 回路に代えてディジタルのPLL 回路を用い
ているクロック発生回路がある。
電圧化する方向にあり、従来から良く使用されているア
ナログPLL 回路によって100MHzを超えるクロックを発生
させるためには、ゲインが大きいVCO(電圧制御発振器)
が必要となる。ゲインが大きいVCO は制御電圧に重畳す
るノイズにより動作が不安定になる虞れがあり、このノ
イズを低減するために大容量のキャパシタを必要とす
る。したがって、大きい面積の大容量のキャパシタを半
導体チップ上に集積するか、キャパシタを外部接続する
かしており、クロック発生回路が大型になる。そのため
アナログPLL 回路に代えてディジタルのPLL 回路を用い
ているクロック発生回路がある。
【0004】図30はそのクロック発生回路の模式的ブロ
ック図である。クロック CLKinはディレイラインDL1,デ
ィレイラインDL2,ディレイラインDL3を順次伝播するよ
うディレイラインDL1,DL2,DL3 が縦続接続される。パル
ス生成回路PGは3つのEXOR回路EO1 , EXOR回路EO2 , EX
OR回路EO3 により構成される。ディレイラインDL1 の入
力クロックCLA 、ディレイラインDL1 の出力クロックCL
B は、EXOR回路EO1 の一入力端子、他入力端子へ各入力
され、ディレイラインDL2 の出力クロック、つまりディ
レイラインDL3 の入力クロックCLC 、ディレイラインDL
3 の出力クロックCLD はEXOR回路EO2 の一入力端子、他
入力端子へ各入力される。EXOR回路EO1 , EO2 の出力ク
ロックはEXOR回路EO3 の一入力端子、他入力端子へ各入
力される。EXOR回路EO3 から周波数を逓倍したクロック
CLKout が出力される。
ック図である。クロック CLKinはディレイラインDL1,デ
ィレイラインDL2,ディレイラインDL3を順次伝播するよ
うディレイラインDL1,DL2,DL3 が縦続接続される。パル
ス生成回路PGは3つのEXOR回路EO1 , EXOR回路EO2 , EX
OR回路EO3 により構成される。ディレイラインDL1 の入
力クロックCLA 、ディレイラインDL1 の出力クロックCL
B は、EXOR回路EO1 の一入力端子、他入力端子へ各入力
され、ディレイラインDL2 の出力クロック、つまりディ
レイラインDL3 の入力クロックCLC 、ディレイラインDL
3 の出力クロックCLD はEXOR回路EO2 の一入力端子、他
入力端子へ各入力される。EXOR回路EO1 , EO2 の出力ク
ロックはEXOR回路EO3 の一入力端子、他入力端子へ各入
力される。EXOR回路EO3 から周波数を逓倍したクロック
CLKout が出力される。
【0005】このクロック発生回路の動作を各部クロッ
クのタイミングチャートを示す図31により説明する。ク
ロック CLKinをディレイラインDL1 へ入力すると、その
クロック CLKinがディレイラインDL1,DL2,DL3 を順次伝
播して、各ディレイラインDL1,DL2,DL3 によりクロック
CLKinが遅延していく。そしてディレイラインDL1 に入
力されるクロックCLA は図31(a) に示すように、ディレ
イラインDL1,DL2,DL3から出力されるクロックCLB,CLC,C
LD は図31(b),(c),(d) に示すようになる。このように
遅延したクロックCLA,CLB,CLC,CLD がパルス生成回路PG
へ入力されると、図31(e) に示すようにクロックCLA,CL
B の論理によりクロック CLKout がHレベルに、クロッ
クCLC,CLD の論理によりクロック CLKout がHレベルに
なってクロック CLKinの周波数を逓倍したクロックを発
生することになる。
クのタイミングチャートを示す図31により説明する。ク
ロック CLKinをディレイラインDL1 へ入力すると、その
クロック CLKinがディレイラインDL1,DL2,DL3 を順次伝
播して、各ディレイラインDL1,DL2,DL3 によりクロック
CLKinが遅延していく。そしてディレイラインDL1 に入
力されるクロックCLA は図31(a) に示すように、ディレ
イラインDL1,DL2,DL3から出力されるクロックCLB,CLC,C
LD は図31(b),(c),(d) に示すようになる。このように
遅延したクロックCLA,CLB,CLC,CLD がパルス生成回路PG
へ入力されると、図31(e) に示すようにクロックCLA,CL
B の論理によりクロック CLKout がHレベルに、クロッ
クCLC,CLD の論理によりクロック CLKout がHレベルに
なってクロック CLKinの周波数を逓倍したクロックを発
生することになる。
【0006】図32は1つのディレイラインの構成を示す
ブロック図である。単位遅延素子U1 , U2 , U3 , U
4 …U15の夫々は2個のインバータを直列接続して構成
される。クロック入力端子INは単位遅延素子U1 の入力
側と接続され、その出力側は単位遅延素子U2 の入力側
と接続される。単位遅延素子U2 の出力側は単位遅延素
子U3 の入力側と接続され、その出力側は単位遅延素子
U4の入力側と接続される。
ブロック図である。単位遅延素子U1 , U2 , U3 , U
4 …U15の夫々は2個のインバータを直列接続して構成
される。クロック入力端子INは単位遅延素子U1 の入力
側と接続され、その出力側は単位遅延素子U2 の入力側
と接続される。単位遅延素子U2 の出力側は単位遅延素
子U3 の入力側と接続され、その出力側は単位遅延素子
U4の入力側と接続される。
【0007】同様にして多数の単位遅延素子U5 , U6
…U15が縦続接続される。クロック入力端子INと単位遅
延素子U1 との接続中間点は、ゲートG0 を構成してい
るNAND回路の一入力端子と接続され、その他入力端子は
ディレイ選択信号が入力されるディレイ選択端子SEL0と
接続される。単位遅延素子U1 とU2 との接続中間点
は、ゲートG1 を構成しているNAND回路の一入力端子と
接続され、その他入力端子はディレイ選択信号が入力さ
れるディレイ選択端子SEL1と接続される。
…U15が縦続接続される。クロック入力端子INと単位遅
延素子U1 との接続中間点は、ゲートG0 を構成してい
るNAND回路の一入力端子と接続され、その他入力端子は
ディレイ選択信号が入力されるディレイ選択端子SEL0と
接続される。単位遅延素子U1 とU2 との接続中間点
は、ゲートG1 を構成しているNAND回路の一入力端子と
接続され、その他入力端子はディレイ選択信号が入力さ
れるディレイ選択端子SEL1と接続される。
【0008】単位遅延素子U2 とU3 との接続中間点
は、ゲートG2 を構成しているNAND回路の一入力端子と
接続され、その他入力端子はディレイ選択信号が入力さ
れるディレイ選択端子SEL2と接続される。単位遅延素子
U3 とU4 との接続中間点は、ゲートG3 を構成してい
るNAND回路の一入力端子と接続され、その他入力端子は
ディレイ選択信号が入力されるディレイ選択端子SEL3と
接続される。
は、ゲートG2 を構成しているNAND回路の一入力端子と
接続され、その他入力端子はディレイ選択信号が入力さ
れるディレイ選択端子SEL2と接続される。単位遅延素子
U3 とU4 との接続中間点は、ゲートG3 を構成してい
るNAND回路の一入力端子と接続され、その他入力端子は
ディレイ選択信号が入力されるディレイ選択端子SEL3と
接続される。
【0009】単位遅延素子U4 とU5 との接続中間点
は、ゲートG4 を構成しているNAND回路の一入力端子と
接続され、その他入力端子はディレイ選択信号が入力さ
れるディレイ選択端子SEL4と接続される。以下同様にし
てゲートG5,G6 …G15及びディレイ選択端子SEL5,SEL
6 …SEL15 が設けられる。ゲートG20, G21, G22, G
23, G30はNAND回路の出力端子をインバータの入力端子
と接続されて構成される。
は、ゲートG4 を構成しているNAND回路の一入力端子と
接続され、その他入力端子はディレイ選択信号が入力さ
れるディレイ選択端子SEL4と接続される。以下同様にし
てゲートG5,G6 …G15及びディレイ選択端子SEL5,SEL
6 …SEL15 が設けられる。ゲートG20, G21, G22, G
23, G30はNAND回路の出力端子をインバータの入力端子
と接続されて構成される。
【0010】ゲートG0,G1,G2,G3 の各出力端子は、
ゲートG20の4入力NAND回路の入力端子と各接続され、
ゲートG4,G5,G6,G7 の各出力端子はゲートG21の4
入力NAND回路の入力端子と各接続される。ゲートG8,G
9,G10, G11の各出力端子はゲートG22の4入力NAND回
路の入力端子と各接続され、ゲートG12, G13, G14,
G15の各出力端子は、ゲートG23のNAND回路の入力端子
と各接続される。ゲートG20, G21, G22, G23の各出
力端子は、ゲートG30の4入力NAND回路の入力端子と各
接続される。ゲートG30の出力端子は、インバータから
なるゲートG40の入力端子と接続され、その出力端子は
クロック出力端子OUT と接続される。
ゲートG20の4入力NAND回路の入力端子と各接続され、
ゲートG4,G5,G6,G7 の各出力端子はゲートG21の4
入力NAND回路の入力端子と各接続される。ゲートG8,G
9,G10, G11の各出力端子はゲートG22の4入力NAND回
路の入力端子と各接続され、ゲートG12, G13, G14,
G15の各出力端子は、ゲートG23のNAND回路の入力端子
と各接続される。ゲートG20, G21, G22, G23の各出
力端子は、ゲートG30の4入力NAND回路の入力端子と各
接続される。ゲートG30の出力端子は、インバータから
なるゲートG40の入力端子と接続され、その出力端子は
クロック出力端子OUT と接続される。
【0011】次にこのディレイラインの動作を説明す
る。ディレイ選択端子SEL0,SEL1 …SEL15 は、常にいず
れか1つがHレベルになるように制御される。例えばデ
ィレイ選択端子SEL1がHレベルになるとクロック入力端
子INに入力されたクロックは、単位遅延素子U1 、ゲー
トG1 、ゲートG20、ゲートG30、ゲートG40を通って
出力端子OUT へ伝播する。
る。ディレイ選択端子SEL0,SEL1 …SEL15 は、常にいず
れか1つがHレベルになるように制御される。例えばデ
ィレイ選択端子SEL1がHレベルになるとクロック入力端
子INに入力されたクロックは、単位遅延素子U1 、ゲー
トG1 、ゲートG20、ゲートG30、ゲートG40を通って
出力端子OUT へ伝播する。
【0012】またディレイ選択端子SEL4がHレベルにな
ると、クロック入力端子INに入力されたクロックは単位
遅延素子U1 , U2 , U3 , U4 及びゲートG4,ゲート
G21, ゲートG30, ゲートG40を通ってクロック出力端
子OUT に伝播する。そして、ディレイ選択端子SEL1がH
レベルである場合に、クロック入力端子INからクロック
出力端子OUT までのクロック伝播遅延時間と、ディレイ
選択端子SEL4がHレベルである場合のクロック入力端子
INからクロック出力端子OUT までのクロック伝播遅延時
間との時間差は、単位遅延素子U2 , U3 , U4 の各遅
延時間の和になる。
ると、クロック入力端子INに入力されたクロックは単位
遅延素子U1 , U2 , U3 , U4 及びゲートG4,ゲート
G21, ゲートG30, ゲートG40を通ってクロック出力端
子OUT に伝播する。そして、ディレイ選択端子SEL1がH
レベルである場合に、クロック入力端子INからクロック
出力端子OUT までのクロック伝播遅延時間と、ディレイ
選択端子SEL4がHレベルである場合のクロック入力端子
INからクロック出力端子OUT までのクロック伝播遅延時
間との時間差は、単位遅延素子U2 , U3 , U4 の各遅
延時間の和になる。
【0013】このようにしてHレベルにするディレイ選
択端子を選択することにより、クロック入力端子INから
クロック出力端子OUT までのクロック伝播遅延時間が単
位遅延素子による遅延時間の整数倍で変化する。このよ
うにして遅延時間を変化させることによって発生させる
クロック CLKout のパルス幅、パルス間隔を変えてい
る。
択端子を選択することにより、クロック入力端子INから
クロック出力端子OUT までのクロック伝播遅延時間が単
位遅延素子による遅延時間の整数倍で変化する。このよ
うにして遅延時間を変化させることによって発生させる
クロック CLKout のパルス幅、パルス間隔を変えてい
る。
【0014】
【発明が解決しようとする課題】しかし乍ら、ディレイ
選択端子SEL0をHレベルにして、クロックの伝播遅延時
間を最小にしている場合であっても、クロック入力端子
INに入力されたクロックはゲートG0,G20, G30, G40
を通ってクロック出力端子OUT に伝播されるので、遅延
時間はゲートG0,G20, G30, G40のクロック伝播遅延
時間よりも短縮することができず、そのため発生させる
クロックの周波数をより高くすることができない。また
ディレイ選択端子SEL0をHレベルにしている場合でも、
クロックは単位遅延素子U1 , U2 を通って、縦続接続
されている単位遅延素子U3 , U4…U15の全てを伝播
する。それにより単位遅延素子を構成しているインバー
タがスイッチング動作して、全ての単位遅延素子U1 〜
U15が電力を消費し消費電力が大きいという問題があ
る。
選択端子SEL0をHレベルにして、クロックの伝播遅延時
間を最小にしている場合であっても、クロック入力端子
INに入力されたクロックはゲートG0,G20, G30, G40
を通ってクロック出力端子OUT に伝播されるので、遅延
時間はゲートG0,G20, G30, G40のクロック伝播遅延
時間よりも短縮することができず、そのため発生させる
クロックの周波数をより高くすることができない。また
ディレイ選択端子SEL0をHレベルにしている場合でも、
クロックは単位遅延素子U1 , U2 を通って、縦続接続
されている単位遅延素子U3 , U4…U15の全てを伝播
する。それにより単位遅延素子を構成しているインバー
タがスイッチング動作して、全ての単位遅延素子U1 〜
U15が電力を消費し消費電力が大きいという問題があ
る。
【0015】本発明は斯かる問題に鑑み、クロックの伝
播遅延時間を可及的に短縮でき、また電力消費が極めて
小さいクロック発生回路、PLL回路及び半導体装置並
びにクロック発生回路に用いる単位遅延素子接続段数算
出方法を提供することを目的とする。
播遅延時間を可及的に短縮でき、また電力消費が極めて
小さいクロック発生回路、PLL回路及び半導体装置並
びにクロック発生回路に用いる単位遅延素子接続段数算
出方法を提供することを目的とする。
【0016】
【課題を解決するための手段】第1発明に係るクロック
発生回路は、ディレイラインを、クロックを入断する2
つの開閉部と、該開閉部に共通接続された遅延素子とに
より複数の単位遅延素子を構成し、該単位遅延素子を縦
続接続する構成にする。
発生回路は、ディレイラインを、クロックを入断する2
つの開閉部と、該開閉部に共通接続された遅延素子とに
より複数の単位遅延素子を構成し、該単位遅延素子を縦
続接続する構成にする。
【0017】第2発明に係るクロック発生回路は、ディ
レイラインを、クロックを入断する2つの開閉部と、該
開閉部に共通接続された遅延素子とにより複数の単位遅
延素子を構成し、該単位遅延素子を縦続接続しており、
単位遅延素子を択一的に選択する選択手段を介して単位
遅延素子に第1クロックを入力する構成にする。
レイラインを、クロックを入断する2つの開閉部と、該
開閉部に共通接続された遅延素子とにより複数の単位遅
延素子を構成し、該単位遅延素子を縦続接続しており、
単位遅延素子を択一的に選択する選択手段を介して単位
遅延素子に第1クロックを入力する構成にする。
【0018】第3発明に係るクロック発生回路は、ディ
レイラインを、クロックを入断する2つの開閉部と、該
開閉部に共通接続された遅延素子とからなる複数の単位
遅延素子を縦続接続して構成しており、ディレイライン
と論理回路とを交互に縦続接続して構成する。
レイラインを、クロックを入断する2つの開閉部と、該
開閉部に共通接続された遅延素子とからなる複数の単位
遅延素子を縦続接続して構成しており、ディレイライン
と論理回路とを交互に縦続接続して構成する。
【0019】第4発明に係るクロック発生回路は、ディ
レイラインに入力する第1クロック及び最後段のディレ
イラインが出力するクロックを入力すべき位相比較器
と、該位相比較器の出力信号に基づいて制御され、ディ
レイラインの遅延時間を制御する制御回路とを備えて構
成する。
レイラインに入力する第1クロック及び最後段のディレ
イラインが出力するクロックを入力すべき位相比較器
と、該位相比較器の出力信号に基づいて制御され、ディ
レイラインの遅延時間を制御する制御回路とを備えて構
成する。
【0020】第5発明に係るクロック発生回路は、ディ
レイラインを、クロックを入断する2つの開閉部と、該
開閉部に共通に接続した遅延素子とからなる複数の単位
遅延素子により構成しており、該単位遅延素子と論理回
路とを交互に縦続接続して最前段のディレイラインに入
力する第1クロックを各論理回路へ入力し、この第1ク
ロック及び最後段のディレイラインが出力する第2クロ
ックを入力すべき位相比較器と、各ディレイラインが出
力する第2クロックを入力すべき周波数比較部とを備
え、周波数比較部の出力信号が、所定の論理レベルであ
る場合には、位相比較器の出力信号によりディレイライ
ンの遅延時間を制御する構成にする。
レイラインを、クロックを入断する2つの開閉部と、該
開閉部に共通に接続した遅延素子とからなる複数の単位
遅延素子により構成しており、該単位遅延素子と論理回
路とを交互に縦続接続して最前段のディレイラインに入
力する第1クロックを各論理回路へ入力し、この第1ク
ロック及び最後段のディレイラインが出力する第2クロ
ックを入力すべき位相比較器と、各ディレイラインが出
力する第2クロックを入力すべき周波数比較部とを備
え、周波数比較部の出力信号が、所定の論理レベルであ
る場合には、位相比較器の出力信号によりディレイライ
ンの遅延時間を制御する構成にする。
【0021】第6発明に係るクロック発生回路は、ディ
レイラインを、クロックを入断する2つの開閉部及び該
開閉部に共通に接続された遅延素子からなる複数の単位
遅延素子により構成しており、第1クロックを2分周回
路を介してディレイラインに入力する構成にする。
レイラインを、クロックを入断する2つの開閉部及び該
開閉部に共通に接続された遅延素子からなる複数の単位
遅延素子により構成しており、第1クロックを2分周回
路を介してディレイラインに入力する構成にする。
【0022】第7発明に係るクロック発生回路は、ディ
レイラインを、クロックを入断する2つの開閉部及び該
開閉部に共通に接続された遅延素子からなる複数の単位
遅延素子を縦続接続して、第1ディレイライン部及び第
2ディレイライン部を構成し、第1ディレイライン部及
び第2ディレイライン部の単位遅延素子の遅延時間を異
ならせて構成する。
レイラインを、クロックを入断する2つの開閉部及び該
開閉部に共通に接続された遅延素子からなる複数の単位
遅延素子を縦続接続して、第1ディレイライン部及び第
2ディレイライン部を構成し、第1ディレイライン部及
び第2ディレイライン部の単位遅延素子の遅延時間を異
ならせて構成する。
【0023】第8発明に係るクロック発生回路は、ディ
レイラインを、クロックを入断する2つの開閉部と、該
開閉部と共通に接続された遅延素子とからなる複数の単
位遅延素子を縦続接続して、遅延時間が異なる第1ディ
レイライン部及び第2ディレイライン部を構成し、第1
ディレイライン部及び第2ディレイライン部を縦続接続
して構成しており、最前段のディレイラインに入力する
第1クロック及び最後段のディレイラインが出力する第
2クロックを入力すべき第1位相比較器及び第2位相比
較と、第1位相比較器の出力信号を入力すべき第1制御
回路及びロック検出回路と、第2位相比較器の出力信号
を入力すべき第2制御回路とを備え、ロック検出回路の
検出信号により第2位相比較器及び第2制御回路の出力
信号の入断を制御し、第1制御回路の出力信号により第
1ディレイライン部の遅延時間を、第2制御回路の出力
信号により第2ディレイライン部の遅延時間を制御する
構成にする。
レイラインを、クロックを入断する2つの開閉部と、該
開閉部と共通に接続された遅延素子とからなる複数の単
位遅延素子を縦続接続して、遅延時間が異なる第1ディ
レイライン部及び第2ディレイライン部を構成し、第1
ディレイライン部及び第2ディレイライン部を縦続接続
して構成しており、最前段のディレイラインに入力する
第1クロック及び最後段のディレイラインが出力する第
2クロックを入力すべき第1位相比較器及び第2位相比
較と、第1位相比較器の出力信号を入力すべき第1制御
回路及びロック検出回路と、第2位相比較器の出力信号
を入力すべき第2制御回路とを備え、ロック検出回路の
検出信号により第2位相比較器及び第2制御回路の出力
信号の入断を制御し、第1制御回路の出力信号により第
1ディレイライン部の遅延時間を、第2制御回路の出力
信号により第2ディレイライン部の遅延時間を制御する
構成にする。
【0024】第9発明に係る半導体装置は、請求項1乃
至請求項8のクロック発生回路を内蔵する構成にする。
至請求項8のクロック発生回路を内蔵する構成にする。
【0025】第10発明に係る単位遅延素子接続段数の算
出方法は、単位遅延素子の接続段数Kを、 K≧[{1/(2・N・Fref )}−(Tmul )]/
(Tdmin) により算出する。
出方法は、単位遅延素子の接続段数Kを、 K≧[{1/(2・N・Fref )}−(Tmul )]/
(Tdmin) により算出する。
【0026】第11発明に係るPLL 回路は、請求項1乃至
請求項8のいずれかのクロック発生回路と、該クロック
発生回路の出力クロックを入力すべき位相同期回路とを
備え、クロック発生回路及び位相同期回路へ共通のクロ
ックを入力し、位相同期回路の出力クロックを位相同期
回路へ入力する構成にする。
請求項8のいずれかのクロック発生回路と、該クロック
発生回路の出力クロックを入力すべき位相同期回路とを
備え、クロック発生回路及び位相同期回路へ共通のクロ
ックを入力し、位相同期回路の出力クロックを位相同期
回路へ入力する構成にする。
【0027】第12発明に係るPLL 回路は、位相同期回路
と、該位相同期回路が出力するクロックを入力すべき請
求項1乃至請求項8のいずれかのクロック発生回路とを
備え、位相同期回路及びクロック発生回路に共通のクロ
ックを入力し、クロック発生回路の出力クロックを位相
同期回路へ入力する構成にする。
と、該位相同期回路が出力するクロックを入力すべき請
求項1乃至請求項8のいずれかのクロック発生回路とを
備え、位相同期回路及びクロック発生回路に共通のクロ
ックを入力し、クロック発生回路の出力クロックを位相
同期回路へ入力する構成にする。
【0028】第1発明では、第1クロックを複数の単位
遅延素子へ入力し、1つの単位遅延素子の一方の開閉部
をオンに、他方の開閉部をオフにする。残りの単位遅延
素子の一方の開閉部をオフにし、他方の開閉部をオンに
する。第1クロックはオンした一方の開閉部及び遅延素
子を通って、順次次段の単位遅延素子の他方の開閉部及
び遅延素子を通って伝播する。これにより、第1クロッ
クの遅延時間は遅延素子のみの遅延時間に依存する。ま
た第1クロックは一方の開閉部がオンした単位遅延素子
より前段側の単位遅延素子には伝播しない。
遅延素子へ入力し、1つの単位遅延素子の一方の開閉部
をオンに、他方の開閉部をオフにする。残りの単位遅延
素子の一方の開閉部をオフにし、他方の開閉部をオンに
する。第1クロックはオンした一方の開閉部及び遅延素
子を通って、順次次段の単位遅延素子の他方の開閉部及
び遅延素子を通って伝播する。これにより、第1クロッ
クの遅延時間は遅延素子のみの遅延時間に依存する。ま
た第1クロックは一方の開閉部がオンした単位遅延素子
より前段側の単位遅延素子には伝播しない。
【0029】第2発明では、第1クロックを選択手段へ
入力する。選択手段により複数の単位遅延素子の1つを
選択して、第1クロックを入力する。第1クロックは、
それを入力した単位遅延素子の一方の開閉部及び遅延素
子を通って、順次次段の単位遅延素子に伝播する。これ
により、第1クロックを単位遅延素子へ入力するまでの
クロックの伝播路の長さが短縮して、浮遊容量が減少す
る。
入力する。選択手段により複数の単位遅延素子の1つを
選択して、第1クロックを入力する。第1クロックは、
それを入力した単位遅延素子の一方の開閉部及び遅延素
子を通って、順次次段の単位遅延素子に伝播する。これ
により、第1クロックを単位遅延素子へ入力するまでの
クロックの伝播路の長さが短縮して、浮遊容量が減少す
る。
【0030】第3発明では、第1クロックが反転すると
各論理回路の出力クロックが反転する。ディレイライン
による遅延時間が経過すると、前段のディレイラインの
出力クロックが反転し、各論理回路の出力クロックが反
転する。これにより、第1クロックの周波数の整数倍の
周波数のクロックが発生する。
各論理回路の出力クロックが反転する。ディレイライン
による遅延時間が経過すると、前段のディレイラインの
出力クロックが反転し、各論理回路の出力クロックが反
転する。これにより、第1クロックの周波数の整数倍の
周波数のクロックが発生する。
【0031】第4発明では、各ディレイラインの出力ク
ロックに基づいてクロックが発生する。第1クロックと
最後段のディレイラインの出力クロックとの位相を比較
する。その比較結果に応じて制御回路を制御して、ディ
レイラインの遅延時間を制御する。これにより、第1ク
ロックの周波数を整数倍に逓倍したクロックを発生し、
デューティ比が50%になる。
ロックに基づいてクロックが発生する。第1クロックと
最後段のディレイラインの出力クロックとの位相を比較
する。その比較結果に応じて制御回路を制御して、ディ
レイラインの遅延時間を制御する。これにより、第1ク
ロックの周波数を整数倍に逓倍したクロックを発生し、
デューティ比が50%になる。
【0032】第5発明では、第1クロックが反転すると
各論理回路の出力クロックが反転する。ディレイライン
による遅延時間が経過すると、前段のディレイラインの
出力クロックが反転し、各論理回路の出力クロックが反
転する。各ディレイラインの出力クロックの位相比較時
における論理レベルによって、所定周波数範囲にあるこ
とを検出し、位相比較器の出力信号に応じてディレイラ
インの遅延時間を制御する。これにより、第1クロック
の周波数を整数倍に逓倍したクロックが発生する。
各論理回路の出力クロックが反転する。ディレイライン
による遅延時間が経過すると、前段のディレイラインの
出力クロックが反転し、各論理回路の出力クロックが反
転する。各ディレイラインの出力クロックの位相比較時
における論理レベルによって、所定周波数範囲にあるこ
とを検出し、位相比較器の出力信号に応じてディレイラ
インの遅延時間を制御する。これにより、第1クロック
の周波数を整数倍に逓倍したクロックが発生する。
【0033】第6発明では、第1クロックを2分周する
と、第1クロックのデューティ比が50%以下であっても
2分周したクロックのデューティ比は50%になる。この
2分周したクロックをディレイラインへ入力すると、各
ディレイラインの出力クロックに基づいて第1クロック
の周波数を逓倍した周波数のクロックが発生する。これ
により、第1クロックのデューティ比に関係なく、周波
数を逓倍したクロックのデューティ比は50%になる。
と、第1クロックのデューティ比が50%以下であっても
2分周したクロックのデューティ比は50%になる。この
2分周したクロックをディレイラインへ入力すると、各
ディレイラインの出力クロックに基づいて第1クロック
の周波数を逓倍した周波数のクロックが発生する。これ
により、第1クロックのデューティ比に関係なく、周波
数を逓倍したクロックのデューティ比は50%になる。
【0034】第7発明では、第1ディレイライン部の単
位遅延素子の遅延時間と、第2ディレイライン部の単位
遅延素子の遅延時間とを異ならせる。これにより、少数
の単位遅延素子で、遅延時間が広範囲に変化する。
位遅延素子の遅延時間と、第2ディレイライン部の単位
遅延素子の遅延時間とを異ならせる。これにより、少数
の単位遅延素子で、遅延時間が広範囲に変化する。
【0035】第8発明では、ディレイラインの第1ディ
レイライン部の単位遅延素子の遅延時間と、第2ディレ
イライン部の単位遅延素子の遅延時間とを異ならせる。
第1クロックの位相と、最後段のディレイラインの出力
クロックの位相とを、第1位相比較器及び第2位相比較
器が夫々比較する。出力クロックがロック状態にあるこ
とを検出するまでは第1制御回路により第1ディレイラ
イン部の遅延時間を制御する。ロック状態にあることを
検出すると、第2位相比較器の出力信号により第2制御
回路を制御し、第2制御回路により第2ディレイライン
部の遅延時間を制御する。これにより、ロック状態にな
るまではディレイラインの遅延時間を粗く、ロック状態
に達した後は遅延時間を細かく制御する。また、第1ク
ロックの周波数を整数倍したクロックを発生する。
レイライン部の単位遅延素子の遅延時間と、第2ディレ
イライン部の単位遅延素子の遅延時間とを異ならせる。
第1クロックの位相と、最後段のディレイラインの出力
クロックの位相とを、第1位相比較器及び第2位相比較
器が夫々比較する。出力クロックがロック状態にあるこ
とを検出するまでは第1制御回路により第1ディレイラ
イン部の遅延時間を制御する。ロック状態にあることを
検出すると、第2位相比較器の出力信号により第2制御
回路を制御し、第2制御回路により第2ディレイライン
部の遅延時間を制御する。これにより、ロック状態にな
るまではディレイラインの遅延時間を粗く、ロック状態
に達した後は遅延時間を細かく制御する。また、第1ク
ロックの周波数を整数倍したクロックを発生する。
【0036】第9発明では、ディレイラインの遅延時間
がディレイライン内の単位遅延素子の遅延時間のみで変
化する。ディレイラインの遅延時間に応じたパルス幅,
パルス間隔を有し、入力クロックの整数倍の周波数のク
ロックが発生する。遅延時間に応じて、クロックが伝播
する単位遅延素子数を制限する。これにより、発生させ
るクロックの周波数をより高くでき、消費電力が少ない
半導体装置が得られる。
がディレイライン内の単位遅延素子の遅延時間のみで変
化する。ディレイラインの遅延時間に応じたパルス幅,
パルス間隔を有し、入力クロックの整数倍の周波数のク
ロックが発生する。遅延時間に応じて、クロックが伝播
する単位遅延素子数を制限する。これにより、発生させ
るクロックの周波数をより高くでき、消費電力が少ない
半導体装置が得られる。
【0037】第10発明では、1つのディレイラインにお
いて縦続接続する単位遅延素子の接続段数Kを、 K≧[{1/(2・N・Fref )}−(Tmul )]/
(Tdmin) により算出する。これにより、クロックの周波数の逓倍
数を整数にする単位遅延素子の接続段数が求められる。
いて縦続接続する単位遅延素子の接続段数Kを、 K≧[{1/(2・N・Fref )}−(Tmul )]/
(Tdmin) により算出する。これにより、クロックの周波数の逓倍
数を整数にする単位遅延素子の接続段数が求められる。
【0038】第11発明では、クロック発生回路は、単位
遅延素子を縦続接続して構成したディレイラインによっ
て入力クロックを遅延させる。遅延させたクロックに基
づいて周波数を逓倍したクロックを発生する。発生した
クロックと、クロック発生回路に入力したクロックとを
位相同期回路へ入力すると、発生したクロックがクロッ
ク発生回路へ入力するクロックに同期する。これによ
り、クロックの周波数を逓倍でき、逓倍する前のクロッ
クと逓倍したクロックとが同期し、消費電力が少ないPL
L 回路を得る。
遅延素子を縦続接続して構成したディレイラインによっ
て入力クロックを遅延させる。遅延させたクロックに基
づいて周波数を逓倍したクロックを発生する。発生した
クロックと、クロック発生回路に入力したクロックとを
位相同期回路へ入力すると、発生したクロックがクロッ
ク発生回路へ入力するクロックに同期する。これによ
り、クロックの周波数を逓倍でき、逓倍する前のクロッ
クと逓倍したクロックとが同期し、消費電力が少ないPL
L 回路を得る。
【0039】第12発明では、クロック発生回路は、単位
遅延素子を縦続接続して構成したディレイラインによっ
て入力クロックを遅延させる。遅延させたクロックに基
づいて周波数を逓倍したクロックを発生する。発生した
クロックと、クロック発生回路に入力したクロックとを
位相同期回路へ入力すると、発生したクロックと、クロ
ック発生回路へ入力するクロックとが同期する。これに
より、クロックの周波数を逓倍でき、逓倍する前のクロ
ックと、逓倍したクロックとが同期し、消費電力が少な
いPLL 回路を得る。
遅延素子を縦続接続して構成したディレイラインによっ
て入力クロックを遅延させる。遅延させたクロックに基
づいて周波数を逓倍したクロックを発生する。発生した
クロックと、クロック発生回路に入力したクロックとを
位相同期回路へ入力すると、発生したクロックと、クロ
ック発生回路へ入力するクロックとが同期する。これに
より、クロックの周波数を逓倍でき、逓倍する前のクロ
ックと、逓倍したクロックとが同期し、消費電力が少な
いPLL 回路を得る。
【0040】
【発明の実施の形態】以下本発明をその実施の形態を示
す図面により詳述する。 実施の形態1.図1は本発明に係るクロック発生回路の
実施の形態1の構成を示す模式的ブロック図である。ク
ロック CLKinはディレイラインDL1 、ディレイラインDL
2 、ディレイラインDL3 を順次伝播するようディレイラ
インDL1,DL2,DL3 が縦続接続される。パルス生成回路PG
は3つのEXOR回路EO1 , EXOR回路EO2 , EXOR回路EO3 に
より構成される。ディレイラインDL1 の入力クロックCL
A 、ディレイラインDL1 の出力クロックCLB はEXOR回路
EO1 の一入力端子、他入力端子へ各入力され、ディレイ
ラインDL2 の出力クロック、つまりディレイラインDL3
の入力クロックCLC 、ディレイラインDL3 の出力クロッ
クCLD はEXOR回路EO2 の一入力端子、他入力端子へ各入
力される。EXOR回路EO1 , EO2 の出力クロックはEXOR回
路EO3 の一入力端子、他入力端子へ各入力される。EXOR
回路EO3 からクロック CLKinの周波数を逓倍したクロッ
ク CLKout が出力される。
す図面により詳述する。 実施の形態1.図1は本発明に係るクロック発生回路の
実施の形態1の構成を示す模式的ブロック図である。ク
ロック CLKinはディレイラインDL1 、ディレイラインDL
2 、ディレイラインDL3 を順次伝播するようディレイラ
インDL1,DL2,DL3 が縦続接続される。パルス生成回路PG
は3つのEXOR回路EO1 , EXOR回路EO2 , EXOR回路EO3 に
より構成される。ディレイラインDL1 の入力クロックCL
A 、ディレイラインDL1 の出力クロックCLB はEXOR回路
EO1 の一入力端子、他入力端子へ各入力され、ディレイ
ラインDL2 の出力クロック、つまりディレイラインDL3
の入力クロックCLC 、ディレイラインDL3 の出力クロッ
クCLD はEXOR回路EO2 の一入力端子、他入力端子へ各入
力される。EXOR回路EO1 , EO2 の出力クロックはEXOR回
路EO3 の一入力端子、他入力端子へ各入力される。EXOR
回路EO3 からクロック CLKinの周波数を逓倍したクロッ
ク CLKout が出力される。
【0041】次にこのように構成したクロック発生回路
の動作を各部のクロックのタイミングチャートを示す図
2とともに説明する。クロック CLKinをディレイライン
DL1へ入力すると、そのクロック CLKinがディレイライ
ンDL1,DL2,DL3 を順次伝播して、各ディレイラインDL1,
DL2,DL3 によりクロック CLKinが遅延していく。そし
て、ディレイラインDL1 に入力されるクロックCLA は図
2(a) に示すように、ディレイラインDL1,DL2,DL3 から
出力されるクロックCLB,CLC,CLD は図2(b),(c),(d) に
示すようになる。このように遅延したクロックCLA,CLB,
CLC,CLD がパルス生成回路PGへ入力されると、図2(e)
に示すようにクロックCLA,CLB の論理によりクロック C
LKout がHレベルに、クロックCLC,CLD の論理によりク
ロック CLK out がHレベルになってクロック CLKinの周
波数を逓倍したクロックを発生することになる。
の動作を各部のクロックのタイミングチャートを示す図
2とともに説明する。クロック CLKinをディレイライン
DL1へ入力すると、そのクロック CLKinがディレイライ
ンDL1,DL2,DL3 を順次伝播して、各ディレイラインDL1,
DL2,DL3 によりクロック CLKinが遅延していく。そし
て、ディレイラインDL1 に入力されるクロックCLA は図
2(a) に示すように、ディレイラインDL1,DL2,DL3 から
出力されるクロックCLB,CLC,CLD は図2(b),(c),(d) に
示すようになる。このように遅延したクロックCLA,CLB,
CLC,CLD がパルス生成回路PGへ入力されると、図2(e)
に示すようにクロックCLA,CLB の論理によりクロック C
LKout がHレベルに、クロックCLC,CLD の論理によりク
ロック CLK out がHレベルになってクロック CLKinの周
波数を逓倍したクロックを発生することになる。
【0042】図3はディレイラインの実施例を示すブロ
ック図である。クロック入力端子INは、単位遅延素子U
0 、単位遅延素子U1 、単位遅延素子U2 、単位遅延素
子U 3 、単位遅延素子U4 …単位遅延素子U15の各第1
入力端子A, A, A, A…Aと共通に接続される。単位
遅延素子U15の第2入力端子Bは接地される。単位遅延
素子U15の出力端子Cは次段の図示しない単位遅延素子
の第2入力端子と接続され、順次同様に接続されて、単
位遅延素子U4 の出力端子Cは単位遅延素子U 3 の第2
入力端子Bと接続される。単位遅延素子U3 の出力端子
Cは単位遅延素子U2 の第2入力端子Bと接続され、単
位遅延素子U2 の出力端子Cは単位遅延素子U1 の第2
入力端子Bと接続される。単位遅延素子U1 の出力端子
Cは単位遅延素子U0 の第2入力端子Bと接続され、単
位遅延素子U0 の出力端子Cはクロック出力端子OUT と
接続される。単位遅延素子U0 ,U1 , U2 , U3 …U
15の制御端子D, D, D, D…Dは、ディレイ選択信号
が入力されるディレイ選択端子SEL0,SEL1,SEL2,SEL3,SE
L4…SEL15 と各接続される。
ック図である。クロック入力端子INは、単位遅延素子U
0 、単位遅延素子U1 、単位遅延素子U2 、単位遅延素
子U 3 、単位遅延素子U4 …単位遅延素子U15の各第1
入力端子A, A, A, A…Aと共通に接続される。単位
遅延素子U15の第2入力端子Bは接地される。単位遅延
素子U15の出力端子Cは次段の図示しない単位遅延素子
の第2入力端子と接続され、順次同様に接続されて、単
位遅延素子U4 の出力端子Cは単位遅延素子U 3 の第2
入力端子Bと接続される。単位遅延素子U3 の出力端子
Cは単位遅延素子U2 の第2入力端子Bと接続され、単
位遅延素子U2 の出力端子Cは単位遅延素子U1 の第2
入力端子Bと接続される。単位遅延素子U1 の出力端子
Cは単位遅延素子U0 の第2入力端子Bと接続され、単
位遅延素子U0 の出力端子Cはクロック出力端子OUT と
接続される。単位遅延素子U0 ,U1 , U2 , U3 …U
15の制御端子D, D, D, D…Dは、ディレイ選択信号
が入力されるディレイ選択端子SEL0,SEL1,SEL2,SEL3,SE
L4…SEL15 と各接続される。
【0043】図4は単位遅延素子の実施例を示すブロッ
ク図である。単位遅延素子U0 , U 1 , U2 …U15の第
1入力端子AはトランスファーゲートTG1 を介して遅延
動作するインバータI1 の入力端子と接続され、第2入
力端子BはトランスファーゲートTG3 を介してインバー
タI1 の入力端子と接続される。
ク図である。単位遅延素子U0 , U 1 , U2 …U15の第
1入力端子AはトランスファーゲートTG1 を介して遅延
動作するインバータI1 の入力端子と接続され、第2入
力端子BはトランスファーゲートTG3 を介してインバー
タI1 の入力端子と接続される。
【0044】前述したディレイ選択端子と接続される制
御端子DはトランスファーゲートTG1 のNチャネルト
ランジスタNTのゲート及びトランスファーゲートTG3 の
PチャネルトランジスタPTのゲートと接続され、インバ
ータI2 を介してトランスファーゲートTG1 のPチャネ
ルトランジスタPTのゲート及びトランスファーゲートTG
3 のNチャネルトランジスタNTのゲートと接続される。
インバータI1 の出力端子はインバータI3 の入力端子
と接続され、その出力端子は出力端子Cと接続される。
御端子DはトランスファーゲートTG1 のNチャネルト
ランジスタNTのゲート及びトランスファーゲートTG3 の
PチャネルトランジスタPTのゲートと接続され、インバ
ータI2 を介してトランスファーゲートTG1 のPチャネ
ルトランジスタPTのゲート及びトランスファーゲートTG
3 のNチャネルトランジスタNTのゲートと接続される。
インバータI1 の出力端子はインバータI3 の入力端子
と接続され、その出力端子は出力端子Cと接続される。
【0045】次にこのように構成したディレイラインの
動作を説明する。単位遅延素子は、制御端子DがHレベ
ルの場合は、トランスファーゲートTG1がオンして、第
1入力端子Aに入力されたクロックが、遅延動作するイ
ンバータI1 , I3 による遅延時間だけ遅延した後、出
力端子Cへ伝播される。制御端子DがLレベルの場合
は、トランスファーゲートTG3 がオンして出力端子Cが
接地電位に固定される。ディレイラインDL1,DL2,DL3 夫
々はディレイ選択端子SEL0,SEL1,SEL2,SEL3,SEL4…SEL1
5 のいずれか1つがHレベルに制御される。ディレイ選
択端子SEL1がHレベルになった場合、単位遅延素子U1
のみが第1入力端子Aからクロックを取り込み、他の単
位遅延素子U0 , U2 , U3 , U4 …U15は第2入力端
子Bの信号を取り込み、単位遅延素子U2 , U3 , U4
…U15の出力端子Cは接地電位に固定される。
動作を説明する。単位遅延素子は、制御端子DがHレベ
ルの場合は、トランスファーゲートTG1がオンして、第
1入力端子Aに入力されたクロックが、遅延動作するイ
ンバータI1 , I3 による遅延時間だけ遅延した後、出
力端子Cへ伝播される。制御端子DがLレベルの場合
は、トランスファーゲートTG3 がオンして出力端子Cが
接地電位に固定される。ディレイラインDL1,DL2,DL3 夫
々はディレイ選択端子SEL0,SEL1,SEL2,SEL3,SEL4…SEL1
5 のいずれか1つがHレベルに制御される。ディレイ選
択端子SEL1がHレベルになった場合、単位遅延素子U1
のみが第1入力端子Aからクロックを取り込み、他の単
位遅延素子U0 , U2 , U3 , U4 …U15は第2入力端
子Bの信号を取り込み、単位遅延素子U2 , U3 , U4
…U15の出力端子Cは接地電位に固定される。
【0046】また、単位遅延素子U0 は単位遅延素子U
1 が取り込んだクロックを取り込む。それによりこの場
合のクロックの遅延時間は、単位遅延素子U1 による遅
延時間と、単位遅延素子U0 による遅延時間との和の遅
延時間となる。また、ディレイ選択端子SEL2のみがHレ
ベルになった場合には、クロックの遅延時間は、単位遅
延素子U0 , U1 , U2 の各遅延時間の和の遅延時間と
なる。このようにディレイ選択端子を選択することによ
りディレイラインにおける遅延時間が変化する。また、
例えばディレイ選択端子SEL1のみがHレベルの場合に
は、クロックが伝播する単位遅延素子はU0 ,U1 のみ
であり、他の単位遅延素子U2 …U15にはクロックが伝
播しないので、単位遅延素子U1 , U0 のみが電力を消
費する。
1 が取り込んだクロックを取り込む。それによりこの場
合のクロックの遅延時間は、単位遅延素子U1 による遅
延時間と、単位遅延素子U0 による遅延時間との和の遅
延時間となる。また、ディレイ選択端子SEL2のみがHレ
ベルになった場合には、クロックの遅延時間は、単位遅
延素子U0 , U1 , U2 の各遅延時間の和の遅延時間と
なる。このようにディレイ選択端子を選択することによ
りディレイラインにおける遅延時間が変化する。また、
例えばディレイ選択端子SEL1のみがHレベルの場合に
は、クロックが伝播する単位遅延素子はU0 ,U1 のみ
であり、他の単位遅延素子U2 …U15にはクロックが伝
播しないので、単位遅延素子U1 , U0 のみが電力を消
費する。
【0047】そして遅延時間を短くする程、即ち、発生
するクロックの周波数が高い程、電力の消費が低減され
低消費電力化が図れる。また、ディレイラインは単位遅
延素子で遅延したクロックを単位遅延素子以外のゲート
を介さずに直接に出力するからクロックの遅延時間を、
1つの単位遅延素子の遅延時間まで短縮することがで
き、クロックの周波数の逓倍数を大幅に高め得て、周波
数が極めて高いクロックを発生することができる。
するクロックの周波数が高い程、電力の消費が低減され
低消費電力化が図れる。また、ディレイラインは単位遅
延素子で遅延したクロックを単位遅延素子以外のゲート
を介さずに直接に出力するからクロックの遅延時間を、
1つの単位遅延素子の遅延時間まで短縮することがで
き、クロックの周波数の逓倍数を大幅に高め得て、周波
数が極めて高いクロックを発生することができる。
【0048】図5はディレイラインの他の実施例を示す
ブロック図である。デマルチプレクサDMX の共通端子に
はクロック CLKinが入力される。ディレイ選択信号SLに
より図示しない複数の切換端子を択一的に選択制御し
て、前記共通端子に接続するようになっている。複数の
切換端子は、図4に示す構造と同構造の単位遅延素子U
15, U14…U1 , U0 の第1入力端子Aと各接続され
る。単位遅延素子U15の第2入力端子Bは接地される。
単位遅延素子U15の出力端子Cは遅延動作するバッファ
BF15を介して単位遅延素子U14の第2入力端子Bと接続
される。単位遅延素子U14の出力端子Cは遅延動作する
バッファBF14を介して次段の単位遅延素子の第2入力端
子と接続され、同様にして順次単位遅延素子U1 の第2
入力端子Bと接続される。単位遅延素子U1 の出力端子
Cは遅延動作するバッファBF1 を介して単位遅延素子U
0 の第2入力端子Bと接続される。単位遅延素子U0 の
出力端子CはバッファBF0 を介してクロック出力端子OU
T と接続される。
ブロック図である。デマルチプレクサDMX の共通端子に
はクロック CLKinが入力される。ディレイ選択信号SLに
より図示しない複数の切換端子を択一的に選択制御し
て、前記共通端子に接続するようになっている。複数の
切換端子は、図4に示す構造と同構造の単位遅延素子U
15, U14…U1 , U0 の第1入力端子Aと各接続され
る。単位遅延素子U15の第2入力端子Bは接地される。
単位遅延素子U15の出力端子Cは遅延動作するバッファ
BF15を介して単位遅延素子U14の第2入力端子Bと接続
される。単位遅延素子U14の出力端子Cは遅延動作する
バッファBF14を介して次段の単位遅延素子の第2入力端
子と接続され、同様にして順次単位遅延素子U1 の第2
入力端子Bと接続される。単位遅延素子U1 の出力端子
Cは遅延動作するバッファBF1 を介して単位遅延素子U
0 の第2入力端子Bと接続される。単位遅延素子U0 の
出力端子CはバッファBF0 を介してクロック出力端子OU
T と接続される。
【0049】次にこのクロック発生回路の動作を説明す
る。ディレイ選択信号SLによりデマルチプレクサDMX を
選択制御して、クロック CLKinが例えば単位遅延素子U
1 の第1入力端子Aへ入力され、ディレイ選択信号SLに
よりディレイ選択端子SEL1をHレベルにすると、図3に
おける場合と同様に単位遅延素子U1 に入力されたクロ
ックは単位遅延素子U1 により遅延してバッファBF1 に
入力されて更に遅延する。そして単位遅延素子U0 へ入
力されて遅延し、バッファBF0 で更に遅延してクロック
出力端子OUT へ出力する。
る。ディレイ選択信号SLによりデマルチプレクサDMX を
選択制御して、クロック CLKinが例えば単位遅延素子U
1 の第1入力端子Aへ入力され、ディレイ選択信号SLに
よりディレイ選択端子SEL1をHレベルにすると、図3に
おける場合と同様に単位遅延素子U1 に入力されたクロ
ックは単位遅延素子U1 により遅延してバッファBF1 に
入力されて更に遅延する。そして単位遅延素子U0 へ入
力されて遅延し、バッファBF0 で更に遅延してクロック
出力端子OUT へ出力する。
【0050】なお、デマルチプレクサDMX の選択制御に
より他の単位遅延素子にクロックを入力した場合も同様
に所定の遅延時間でクロックを出力する。即ち図3に示
すディレイラインと同様の動作をする。
より他の単位遅延素子にクロックを入力した場合も同様
に所定の遅延時間でクロックを出力する。即ち図3に示
すディレイラインと同様の動作をする。
【0051】そしてこのディレイラインによっても遅延
時間を変更でき、このディレイラインを用いることによ
って前述したと同様に消費電力を低減できるとともに、
クロックの周波数の逓倍数を高めることができる。更
に、デマルチプレクサに入力されたクロックを所要の単
位遅延素子に入力するので、クロックの伝播経路が短縮
して、その伝播経路に含まれる寄生容量が極めて小さく
なり、寄生容量を通る電流を低減でき、これによっても
消費電力を低減できる。
時間を変更でき、このディレイラインを用いることによ
って前述したと同様に消費電力を低減できるとともに、
クロックの周波数の逓倍数を高めることができる。更
に、デマルチプレクサに入力されたクロックを所要の単
位遅延素子に入力するので、クロックの伝播経路が短縮
して、その伝播経路に含まれる寄生容量が極めて小さく
なり、寄生容量を通る電流を低減でき、これによっても
消費電力を低減できる。
【0052】実施の形態2.図6は本発明に係るクロッ
ク発生回路の実施の形態2を示すブロック図である。ク
ロック CLKinはディレイラインDL1 へ入力され、ディレ
イラインDL1 の出力クロックはEXOR回路EO4 の一入力端
子へ入力される。EXOR回路EO4 の出力クロックはディレ
イラインDL2 へ入力され、ディレイラインDL2 の出力ク
ロックはEXOR回路EO5 の一入力端子へ入力される。EXOR
回路EO5 の出力クロックはディレイラインDL3 へ入力さ
れ、ディレイラインDL3 の出力クロックはEXOR回路EO6
の一入力端子へ入力される。またクロック CLKinは、EX
OR回路EO4 , EO5 , EO6 の各他入力端子へ入力される。
ク発生回路の実施の形態2を示すブロック図である。ク
ロック CLKinはディレイラインDL1 へ入力され、ディレ
イラインDL1 の出力クロックはEXOR回路EO4 の一入力端
子へ入力される。EXOR回路EO4 の出力クロックはディレ
イラインDL2 へ入力され、ディレイラインDL2 の出力ク
ロックはEXOR回路EO5 の一入力端子へ入力される。EXOR
回路EO5 の出力クロックはディレイラインDL3 へ入力さ
れ、ディレイラインDL3 の出力クロックはEXOR回路EO6
の一入力端子へ入力される。またクロック CLKinは、EX
OR回路EO4 , EO5 , EO6 の各他入力端子へ入力される。
【0053】このクロック発生回路は、クロックのタイ
ミングチャートを示す図7のように、各ディレイライン
DL1,DL2,DL3 の各入力は、クロック CLKinがLレベルか
らHレベルに遷移するときに一斉に反転する。その後、
ディレイライン1つの遅延時間Td を経過した後に、前
段のディレイラインの出力クロックがLレベルからHレ
ベルに遷移するので、各EXOR回路の出力クロック、即ち
ディレイラインの入力クロックが反転する。このような
動作を繰り返すことにより、クロック CLKinの周波数の
整数倍の周波数のクロックCLD が発生する。
ミングチャートを示す図7のように、各ディレイライン
DL1,DL2,DL3 の各入力は、クロック CLKinがLレベルか
らHレベルに遷移するときに一斉に反転する。その後、
ディレイライン1つの遅延時間Td を経過した後に、前
段のディレイラインの出力クロックがLレベルからHレ
ベルに遷移するので、各EXOR回路の出力クロック、即ち
ディレイラインの入力クロックが反転する。このような
動作を繰り返すことにより、クロック CLKinの周波数の
整数倍の周波数のクロックCLD が発生する。
【0054】実施の形態3.図8は本発明に係るクロッ
ク発生回路の実施の形態3のブロック図である。ディレ
イラインDL1,DL2,DL3,DL4 は縦続接続される。クロック
CLKinは位相比較器PDの第1端子へ入力され、ディレイ
ラインDL4 の出力クロックD0は位相比較器PDの第2端子
へ入力される。位相比較器PDが出力するアップダウン信
号U/Dは、リセット信号RST が入力されるディレイラ
イン制御回路DLC へ入力される。ディレイライン制御回
路DLC が出力するディレイ選択信号SLはディレイライン
DL1,DL2,DL3,DL4 へ入力される。それ以外の構成は図1
に示す構成と同様であり、同一構成部分には同一符号を
付している。ディレイラインDL1,DL2,DL3,DL4 夫々は図
3と同様に構成される。
ク発生回路の実施の形態3のブロック図である。ディレ
イラインDL1,DL2,DL3,DL4 は縦続接続される。クロック
CLKinは位相比較器PDの第1端子へ入力され、ディレイ
ラインDL4 の出力クロックD0は位相比較器PDの第2端子
へ入力される。位相比較器PDが出力するアップダウン信
号U/Dは、リセット信号RST が入力されるディレイラ
イン制御回路DLC へ入力される。ディレイライン制御回
路DLC が出力するディレイ選択信号SLはディレイライン
DL1,DL2,DL3,DL4 へ入力される。それ以外の構成は図1
に示す構成と同様であり、同一構成部分には同一符号を
付している。ディレイラインDL1,DL2,DL3,DL4 夫々は図
3と同様に構成される。
【0055】図9は位相比較器PDのブロック図であり、
ラッチ回路により構成される。最後段のディレイライン
DL4(図6参照) から出力される出力クロックD0が、一端
子へ入力されるトランスファーゲートTG5 の他端子はイ
ンバータI5 の入力端子と接続され、その出力端子はイ
ンバータI6 の入力端子と接続される。インバータI 6
の出力端子はトランスファーゲートTG6 の一端子と接続
される。トランスファーゲートTG6 の他端子はインバー
タI7 の入力端子と接続され、その出力端子はインバー
タI8 の入力端子と接続される。インバータI8 の出力
端子からアップダウン信号U/Dが出力される。
ラッチ回路により構成される。最後段のディレイライン
DL4(図6参照) から出力される出力クロックD0が、一端
子へ入力されるトランスファーゲートTG5 の他端子はイ
ンバータI5 の入力端子と接続され、その出力端子はイ
ンバータI6 の入力端子と接続される。インバータI 6
の出力端子はトランスファーゲートTG6 の一端子と接続
される。トランスファーゲートTG6 の他端子はインバー
タI7 の入力端子と接続され、その出力端子はインバー
タI8 の入力端子と接続される。インバータI8 の出力
端子からアップダウン信号U/Dが出力される。
【0056】インバータI5 , I6 の直列回路にはトラ
ンスファーゲートTG7 が並列接続され、インバータ
I7 , I8 の直列回路にはトランスファーゲートTG8 が
並列接続される。インバータI9 の出力端子は、トラン
スファーゲートTG5 のNチャネルトランジスタNT5 、ト
ランスファーゲートTG7 のPチャネルトランジスタP
T7 、トランスファーゲートTG6 のPチャネルトランジ
スタPT6 及びトランスファーゲートTG8 のNチャネルト
ランジスタNT8 の各ゲートと接続される。インバータI
9 の入力端子は、トランスファーゲートTG5 のPチャネ
ルトランジスタPT5 、トランスファーゲートTG6 のNチ
ャネルトランジスタNT6 及びトランスファーゲートTG8
のPチャネルトランジスタPT8 の各ゲートと接続され
る。
ンスファーゲートTG7 が並列接続され、インバータ
I7 , I8 の直列回路にはトランスファーゲートTG8 が
並列接続される。インバータI9 の出力端子は、トラン
スファーゲートTG5 のNチャネルトランジスタNT5 、ト
ランスファーゲートTG7 のPチャネルトランジスタP
T7 、トランスファーゲートTG6 のPチャネルトランジ
スタPT6 及びトランスファーゲートTG8 のNチャネルト
ランジスタNT8 の各ゲートと接続される。インバータI
9 の入力端子は、トランスファーゲートTG5 のPチャネ
ルトランジスタPT5 、トランスファーゲートTG6 のNチ
ャネルトランジスタNT6 及びトランスファーゲートTG8
のPチャネルトランジスタPT8 の各ゲートと接続され
る。
【0057】この位相比較器PDが出力するアップダウン
信号U/Dは、クロック CLKinがLレベルからHレベル
に遷移したときのディレイラインDL4 の出力クロックD0
の論理レベルをラッチする。即ち、クロック CLKinに対
する出力クロックD0の位相が図10に示すような場合は、
Lレベルになる。一方、図11に示すような場合は、Hレ
ベルになる。
信号U/Dは、クロック CLKinがLレベルからHレベル
に遷移したときのディレイラインDL4 の出力クロックD0
の論理レベルをラッチする。即ち、クロック CLKinに対
する出力クロックD0の位相が図10に示すような場合は、
Lレベルになる。一方、図11に示すような場合は、Hレ
ベルになる。
【0058】図12はディレイライン制御回路DLC の構成
を示すブロック図である。アップダウン信号U/D、ク
ロック CLKin、リセット信号RST はアップダウンカウン
タUDC の入力端子UDI 、クロック端子CK、リセット端子
RSへ各入力される。アップダウンカウンタUDC のカウン
トデータUD (0〜3) はデコーダ回路DEC へ入力され、
カウントデータUD (0〜3) によりディレイ選択端子SE
L0〜SEL15 を択一的に選択してHレベルにするようにな
っている。
を示すブロック図である。アップダウン信号U/D、ク
ロック CLKin、リセット信号RST はアップダウンカウン
タUDC の入力端子UDI 、クロック端子CK、リセット端子
RSへ各入力される。アップダウンカウンタUDC のカウン
トデータUD (0〜3) はデコーダ回路DEC へ入力され、
カウントデータUD (0〜3) によりディレイ選択端子SE
L0〜SEL15 を択一的に選択してHレベルにするようにな
っている。
【0059】このディレイライン制御回路DLC におい
て、アップダウンカウンタUDC はリセット信号RST がL
レベルになると、カウントデータUD (0〜3) の4ビッ
トの値を0, 0, 0, 0にする。アップダウン信号U/
DがHレベルの場合には、クロック CLKinに同期してカ
ウントデータの値を“1”減少させる。アップダウン信
号U/DがLレベルの場合には、カウントデータの値を
“1”増加させる。クロックはクロック CLKinでもよ
く、クロック CLKinに同期して変化する他のクロックで
あってもよい。デコーダ回路DEC はカウントデータUD
(0〜3) の値をデコードし、ディレイ選択端子SEL0〜S
EL15 のいずれか1つをHレベルにする。カウントデー
タUD (0〜3) の値が0, 0, 0, 0の場合は、ディレ
イ選択端子SEL0が選択され、カウントデータUD (0〜
3) の値が、1, 1, 1, 1の場合は、ディレイ選択端
子SEL15 が選択されるようになっている。
て、アップダウンカウンタUDC はリセット信号RST がL
レベルになると、カウントデータUD (0〜3) の4ビッ
トの値を0, 0, 0, 0にする。アップダウン信号U/
DがHレベルの場合には、クロック CLKinに同期してカ
ウントデータの値を“1”減少させる。アップダウン信
号U/DがLレベルの場合には、カウントデータの値を
“1”増加させる。クロックはクロック CLKinでもよ
く、クロック CLKinに同期して変化する他のクロックで
あってもよい。デコーダ回路DEC はカウントデータUD
(0〜3) の値をデコードし、ディレイ選択端子SEL0〜S
EL15 のいずれか1つをHレベルにする。カウントデー
タUD (0〜3) の値が0, 0, 0, 0の場合は、ディレ
イ選択端子SEL0が選択され、カウントデータUD (0〜
3) の値が、1, 1, 1, 1の場合は、ディレイ選択端
子SEL15 が選択されるようになっている。
【0060】次にこのように構成したクロック発生回路
の動作を説明する。クロック CLKinが供給されている状
態で、ディレイライン制御回路DLC のリセット信号RST
を少なくとも1サイクルの期間Lレベルにする。これに
よって、ディレイライン制御回路DLC のアップダウンカ
ウンタUDC のカウントデータUD (0〜3) の値は0にな
り、ディレイ選択端子SEL0のみがHレベルになる。リセ
ット直後の状態では、夫々のディレイラインの遅延時間
は最小になっている。即ち、図3において単位遅延素子
U0 のみを通る伝播遅延時間になっている。
の動作を説明する。クロック CLKinが供給されている状
態で、ディレイライン制御回路DLC のリセット信号RST
を少なくとも1サイクルの期間Lレベルにする。これに
よって、ディレイライン制御回路DLC のアップダウンカ
ウンタUDC のカウントデータUD (0〜3) の値は0にな
り、ディレイ選択端子SEL0のみがHレベルになる。リセ
ット直後の状態では、夫々のディレイラインの遅延時間
は最小になっている。即ち、図3において単位遅延素子
U0 のみを通る伝播遅延時間になっている。
【0061】ここで図13に示すように伝播遅延時間をT
d0とすると、クロック発生回路により図14に示すように
クロック CLKout を発生する。このとき位相比較器PDが
出力するアップダウン信号U/Dは、前述したようにL
レベルになる。したがって、カウントデータUD (0〜
3) の値は次のクロック CLKinに同期して“1”増加す
る。カウントデータUD (0〜3) の値が1増加すれば、
夫々のディレイラインの遅延時間は1つの単位遅延素子
の遅延時間だけ長くなる。そして、クロック発生回路に
より発生するクロックの時間幅、間隔が長くなるが、ア
ップダウン信号U/DはLレベルのままであり、カウン
トデータUD (0〜3) の値は、更に“1”増加して
“2”になる。この様子を図15に示している。
d0とすると、クロック発生回路により図14に示すように
クロック CLKout を発生する。このとき位相比較器PDが
出力するアップダウン信号U/Dは、前述したようにL
レベルになる。したがって、カウントデータUD (0〜
3) の値は次のクロック CLKinに同期して“1”増加す
る。カウントデータUD (0〜3) の値が1増加すれば、
夫々のディレイラインの遅延時間は1つの単位遅延素子
の遅延時間だけ長くなる。そして、クロック発生回路に
より発生するクロックの時間幅、間隔が長くなるが、ア
ップダウン信号U/DはLレベルのままであり、カウン
トデータUD (0〜3) の値は、更に“1”増加して
“2”になる。この様子を図15に示している。
【0062】アップダウン信号U/DはLレベルのまま
であり、アップダウンカウンタUDCのカウント値は更に
“1”増加して“3”になる。そして図15に示すように
この状態でクロック CLKinがLレベルからHレベルに遷
移すると、アップダウン信号U/DはHレベルに遷移す
る。そうするとアップダウンカウンタUDC のカウントデ
ータUD (0〜3) は、“1”減少し“2”になる。クロ
ック CLKinの次のサイクルでアップダウン信号U/Dは
Lレベルに遷移し、アップダウンカウンタUDCのカウン
トデータUD (0〜3) の値は“3”になる。これ以降の
サイクルではアップダウンカウンタUDC のカウントデー
タUD (0〜3) は交互に“2”, “3”の値を繰り返
す。この状態になるとクロック CLKinの周波数の整数倍
の周波数でデューティ比が略50%であるクロックが発生
し、所謂ロック状態になる。
であり、アップダウンカウンタUDCのカウント値は更に
“1”増加して“3”になる。そして図15に示すように
この状態でクロック CLKinがLレベルからHレベルに遷
移すると、アップダウン信号U/DはHレベルに遷移す
る。そうするとアップダウンカウンタUDC のカウントデ
ータUD (0〜3) は、“1”減少し“2”になる。クロ
ック CLKinの次のサイクルでアップダウン信号U/Dは
Lレベルに遷移し、アップダウンカウンタUDCのカウン
トデータUD (0〜3) の値は“3”になる。これ以降の
サイクルではアップダウンカウンタUDC のカウントデー
タUD (0〜3) は交互に“2”, “3”の値を繰り返
す。この状態になるとクロック CLKinの周波数の整数倍
の周波数でデューティ比が略50%であるクロックが発生
し、所謂ロック状態になる。
【0063】位相比較器PDは図16に示すように構成する
ことができる。最後段のディレイラインDL4(図6参照)
の出力クロックD0が入力される端子は、インバータI10
の入力端子と接続され、またラッチ回路L1 のトランジ
スタT10を介してインバータI11の入力端子と接続され
る。インバータI11の出力端子はNAND回路NAの一入力端
子と接続される。インバータI10の出力端子はインバー
タI12の入力端子と接続され、その出力端子はインバー
タI13の入力端子と接続される。インバータI 13の出力
端子はインバータI14の入力端子と接続される。インバ
ータI14の出力端子は、ラッチ回路L2 のトランジスタ
T11を介してインバータI15の入力端子と接続される。
インバータI15の出力端子は、NAND回路NAの他入力端子
及びラッチ回路L3 のトランジスタT12を介してインバ
ータI16の入力端子と接続される。インバータI16から
ダウン信号DWが出力される。NAND回路NAの出力端子は、
ラッチ回路L4 のトランジスタT13を介してインバータ
I17の入力端子と接続される。インバータI17からアッ
プ信号UPが出力される。
ことができる。最後段のディレイラインDL4(図6参照)
の出力クロックD0が入力される端子は、インバータI10
の入力端子と接続され、またラッチ回路L1 のトランジ
スタT10を介してインバータI11の入力端子と接続され
る。インバータI11の出力端子はNAND回路NAの一入力端
子と接続される。インバータI10の出力端子はインバー
タI12の入力端子と接続され、その出力端子はインバー
タI13の入力端子と接続される。インバータI 13の出力
端子はインバータI14の入力端子と接続される。インバ
ータI14の出力端子は、ラッチ回路L2 のトランジスタ
T11を介してインバータI15の入力端子と接続される。
インバータI15の出力端子は、NAND回路NAの他入力端子
及びラッチ回路L3 のトランジスタT12を介してインバ
ータI16の入力端子と接続される。インバータI16から
ダウン信号DWが出力される。NAND回路NAの出力端子は、
ラッチ回路L4 のトランジスタT13を介してインバータ
I17の入力端子と接続される。インバータI17からアッ
プ信号UPが出力される。
【0064】クロック CLKinが入力される端子は、トラ
ンジスタT10, T11のゲートと接続され、インバータI
18を介してトランジスタT12, T13のゲートと接続され
る。この位相比較器PDは、ダウン信号DW及びアップ信号
UPを各出力する。アップ信号UPがHレベルのときは、ア
ップダウンカウンタUDC のカウントデータUD (0〜3)
を“1”増加させ、ダウン信号DWがHレベルのときには
カウントデータUD (0〜3) を“1”減少させ、アップ
信号UP及びダウン信号DWがともにLレベルの場合には、
アップダウンカウンタUDC は、それまでのカウントデー
タを保持させることができる。
ンジスタT10, T11のゲートと接続され、インバータI
18を介してトランジスタT12, T13のゲートと接続され
る。この位相比較器PDは、ダウン信号DW及びアップ信号
UPを各出力する。アップ信号UPがHレベルのときは、ア
ップダウンカウンタUDC のカウントデータUD (0〜3)
を“1”増加させ、ダウン信号DWがHレベルのときには
カウントデータUD (0〜3) を“1”減少させ、アップ
信号UP及びダウン信号DWがともにLレベルの場合には、
アップダウンカウンタUDC は、それまでのカウントデー
タを保持させることができる。
【0065】図9に示す位相比較器PDでは、アップダウ
ン信号U/DがHレベル、Lレベルを交互に繰り返す状
態になったとき、図16に示す位相比較器PDでは、アップ
信号UP及びダウン信号DWがともにLレベルになり、アッ
プダウンカウンタUDC のカウントデータUD (0〜3) の
値も、交互に“1”増減するのではなく、所定の値に落
ち着く。図16に示す位相比較器PDを用いた場合には、そ
のような状態をロック状態という。
ン信号U/DがHレベル、Lレベルを交互に繰り返す状
態になったとき、図16に示す位相比較器PDでは、アップ
信号UP及びダウン信号DWがともにLレベルになり、アッ
プダウンカウンタUDC のカウントデータUD (0〜3) の
値も、交互に“1”増減するのではなく、所定の値に落
ち着く。図16に示す位相比較器PDを用いた場合には、そ
のような状態をロック状態という。
【0066】更に、クロック CLKinの周波数が高く、デ
ィレイライン以外でのゲート遅延時間が無視できなくな
った場合には、位相比較器PDへ入力するクロックを、ク
ロック CLKinを2分周したクロックにして、2サイクル
に1回の位相比較をするようにしてもよい。また、この
実施の形態3では周波数の逓倍比を4倍にしているが、
N倍の逓倍比を得る場合には、縦続接続しているディレ
イラインの数をN個にすれば達成できる。
ィレイライン以外でのゲート遅延時間が無視できなくな
った場合には、位相比較器PDへ入力するクロックを、ク
ロック CLKinを2分周したクロックにして、2サイクル
に1回の位相比較をするようにしてもよい。また、この
実施の形態3では周波数の逓倍比を4倍にしているが、
N倍の逓倍比を得る場合には、縦続接続しているディレ
イラインの数をN個にすれば達成できる。
【0067】実施の形態4.図17は本発明に係るクロッ
ク発生回路の実施の形態4を示すブロック図である。ク
ロック CLKin、即ちクロックCLA は位相比較器PDの第1
端子と、ディレイラインDL1 の入力端子とEXOR回路E
O10, EO11, EO12の一入力端子と周波数比較回路FDとに
入力される。ディレイラインDL1 の出力クロックはEXOR
回路EO10の他入力端子へ入力され、その出力クロックCL
B はディレイラインDL2 の入力端子と、周波数比較回路
FDとに入力される。ディレイラインDL2 の出力クロック
はEXOR回路EO11の他入力端子へ入力され、その出力クロ
ックCLC はディレイラインDL3 の入力端子と周波数比較
回路FDとに入力される。
ク発生回路の実施の形態4を示すブロック図である。ク
ロック CLKin、即ちクロックCLA は位相比較器PDの第1
端子と、ディレイラインDL1 の入力端子とEXOR回路E
O10, EO11, EO12の一入力端子と周波数比較回路FDとに
入力される。ディレイラインDL1 の出力クロックはEXOR
回路EO10の他入力端子へ入力され、その出力クロックCL
B はディレイラインDL2 の入力端子と、周波数比較回路
FDとに入力される。ディレイラインDL2 の出力クロック
はEXOR回路EO11の他入力端子へ入力され、その出力クロ
ックCLC はディレイラインDL3 の入力端子と周波数比較
回路FDとに入力される。
【0068】ディレイラインDL3 の出力クロックはEXOR
回路EO12の他入力端子へ入力され、その出力クロックCL
D はディレイラインDL4 の入力端子と、周波数比較回路
FDとに入力される。ディレイラインDL4 の出力クロック
DOは位相比較器PDの第2端子へ入力される。周波数比較
回路FDの比較結果信号FDETは位相比較器PDへ入力され
る。位相比較器PDが出力するアップダウン信号U/Dは
ディレイライン制御回路DLC へ入力される。ディレイラ
イン制御回路DLC が出力するディレイ選択信号SLは、デ
ィレイラインDL1,DL2,DL3,DL4 の図示しないディレイ選
択端子へ入力される。EXOR回路EO12から周波数を逓倍し
たクロック CLKout が出力される。
回路EO12の他入力端子へ入力され、その出力クロックCL
D はディレイラインDL4 の入力端子と、周波数比較回路
FDとに入力される。ディレイラインDL4 の出力クロック
DOは位相比較器PDの第2端子へ入力される。周波数比較
回路FDの比較結果信号FDETは位相比較器PDへ入力され
る。位相比較器PDが出力するアップダウン信号U/Dは
ディレイライン制御回路DLC へ入力される。ディレイラ
イン制御回路DLC が出力するディレイ選択信号SLは、デ
ィレイラインDL1,DL2,DL3,DL4 の図示しないディレイ選
択端子へ入力される。EXOR回路EO12から周波数を逓倍し
たクロック CLKout が出力される。
【0069】ディレイラインDL1,DL2,DL3,DL4 は図3に
示したディレイラインと同様に構成される。位相比較器
PDの基本的動作は、図16に示した位相比較器PDと同様で
ある。しかし、比較結果信号FDETがHレベルの場合は、
クロック CLKinとディレイラインDL4 の出力クロックDO
との位相に関係なく、ダウン信号DWをHレベルにするよ
うになっている。
示したディレイラインと同様に構成される。位相比較器
PDの基本的動作は、図16に示した位相比較器PDと同様で
ある。しかし、比較結果信号FDETがHレベルの場合は、
クロック CLKinとディレイラインDL4 の出力クロックDO
との位相に関係なく、ダウン信号DWをHレベルにするよ
うになっている。
【0070】図18は周波数比較回路FDの構成を示すブロ
ック図である。ディレイラインDL1に入力するクロックC
LA はEXOR回路EO20の一入力端子へ入力される。EXOR回
路EO 10の出力クロックCLB はインバータI20を介して3
入力NAND回路NA20の第1入力端子へ入力される。EXOR回
路EO11の出力クロックCLC はインバータI21を介してEX
OR回路EO20の他入力端子へ入力される。EXOR回路EO20の
出力クロックCLF は3入力NAND回路NA20の第2入力端子
へ入力される。EXOR回路EO12の出力クロックCLD はイン
バータI22を介して3入力NAND回路NA20の第3入力端子
へ入力される。
ック図である。ディレイラインDL1に入力するクロックC
LA はEXOR回路EO20の一入力端子へ入力される。EXOR回
路EO 10の出力クロックCLB はインバータI20を介して3
入力NAND回路NA20の第1入力端子へ入力される。EXOR回
路EO11の出力クロックCLC はインバータI21を介してEX
OR回路EO20の他入力端子へ入力される。EXOR回路EO20の
出力クロックCLF は3入力NAND回路NA20の第2入力端子
へ入力される。EXOR回路EO12の出力クロックCLD はイン
バータI22を介して3入力NAND回路NA20の第3入力端子
へ入力される。
【0071】3入力NAND回路NA20の出力クロックはイン
バータI23を介してインバータI24へ入力され、インバ
ータI24から比較結果信号FDETが出力される。この周波
数比較回路FDは、図19に示すように、所定の逓倍数、こ
の場合には4逓倍されていない期間I, II, III ではク
ロック CLKinの立上り時点でHレベルの比較結果信号FD
ETを出力する。
バータI23を介してインバータI24へ入力され、インバ
ータI24から比較結果信号FDETが出力される。この周波
数比較回路FDは、図19に示すように、所定の逓倍数、こ
の場合には4逓倍されていない期間I, II, III ではク
ロック CLKinの立上り時点でHレベルの比較結果信号FD
ETを出力する。
【0072】したがって、周波数比較回路FDと位相比較
器PDとの組合せにより、アップダウン信号U/Dは出力
クロックCLD の周波数が所定の逓倍数に達していない場
合はクロック CLKinとディレイラインDL4 の出力クロッ
クDOとの位相に関係なくダウン信号DWがHレベルにな
り、出力クロックCLD の周波数が所定の逓倍数に達して
いる場合には、図16に示す位相比較器PDと同様にクロッ
ク CLKinと出力クロックDOとの位相関係にしたがって、
アップ信号UP、ダウン信号DWのいずれかがHレベルにな
る。またはいずれもLレベルになる。このような動作に
よって、所定の逓倍数より小さい逓倍比でロック状態に
陥るのを防止でき、ロック状態に至った場合には出力ク
ロック CLKout の周波数が所定の逓倍数に達しているこ
とになる。
器PDとの組合せにより、アップダウン信号U/Dは出力
クロックCLD の周波数が所定の逓倍数に達していない場
合はクロック CLKinとディレイラインDL4 の出力クロッ
クDOとの位相に関係なくダウン信号DWがHレベルにな
り、出力クロックCLD の周波数が所定の逓倍数に達して
いる場合には、図16に示す位相比較器PDと同様にクロッ
ク CLKinと出力クロックDOとの位相関係にしたがって、
アップ信号UP、ダウン信号DWのいずれかがHレベルにな
る。またはいずれもLレベルになる。このような動作に
よって、所定の逓倍数より小さい逓倍比でロック状態に
陥るのを防止でき、ロック状態に至った場合には出力ク
ロック CLKout の周波数が所定の逓倍数に達しているこ
とになる。
【0073】実施の形態5.図20は本発明に係るクロッ
ク発生回路の実施の形態5を示すブロック図である。ク
ロック CLKinは2分周回路FAへ入力される。2分周され
たクロックはディレイラインDL1 へ入力される。それ以
外の構成は図1に示すクロック発生回路の構成と同様で
あり、同一構成部分には同一符号を付している。またデ
ィレイラインは図3に示した構成と同様の構成としてい
る。
ク発生回路の実施の形態5を示すブロック図である。ク
ロック CLKinは2分周回路FAへ入力される。2分周され
たクロックはディレイラインDL1 へ入力される。それ以
外の構成は図1に示すクロック発生回路の構成と同様で
あり、同一構成部分には同一符号を付している。またデ
ィレイラインは図3に示した構成と同様の構成としてい
る。
【0074】このクロック発生回路はクロック CLKinを
2分周すると、クロック CLKinのデューティ比に関係な
くデューティ比が50%のクロックCLA が発生する。この
クロックCLA をディレイラインDL1,DL2,DL3 へ順次入力
することにより、図1に示すクロック発生回路の動作と
同様の動作でデューティ比が50%であるクロック CLK
out を出力することができる。
2分周すると、クロック CLKinのデューティ比に関係な
くデューティ比が50%のクロックCLA が発生する。この
クロックCLA をディレイラインDL1,DL2,DL3 へ順次入力
することにより、図1に示すクロック発生回路の動作と
同様の動作でデューティ比が50%であるクロック CLK
out を出力することができる。
【0075】2分周回路FAは図21に示すように構成す
る。ラッチ回路L1 とラッチ回路L2とを縦続接続し、
ラッチ回路L1 のラッチデータをインバータINV を介し
てラッチ回路L1 へ入力する。各ラッチ回路L1 , L2
は、トランスファーゲートTG21とインバータI21とイン
バータI22とが直列接続され、インバータI21とI22と
の直列回路にトランスファーゲートTG22が並列接続され
て構成される。そして2分周すべきクロック CLKinをイ
ンバータI23で反転したクロックによりラッチ回路
L1 , L2 のトランスファーゲートTG1 をオン, オフ制
御し、インバータI23で反転したクロックを更にインバ
ータI24で反転したクロックによりラッチ回路L1 , L
2 のトランスファーゲートTG2 をオン, オフ制御するよ
う構成される。
る。ラッチ回路L1 とラッチ回路L2とを縦続接続し、
ラッチ回路L1 のラッチデータをインバータINV を介し
てラッチ回路L1 へ入力する。各ラッチ回路L1 , L2
は、トランスファーゲートTG21とインバータI21とイン
バータI22とが直列接続され、インバータI21とI22と
の直列回路にトランスファーゲートTG22が並列接続され
て構成される。そして2分周すべきクロック CLKinをイ
ンバータI23で反転したクロックによりラッチ回路
L1 , L2 のトランスファーゲートTG1 をオン, オフ制
御し、インバータI23で反転したクロックを更にインバ
ータI24で反転したクロックによりラッチ回路L1 , L
2 のトランスファーゲートTG2 をオン, オフ制御するよ
う構成される。
【0076】この2分周回路FAは、クロック CLKinがH
レベルになるとラッチ回路L1 のトランスファーゲート
TG22及びラッチ回路L2 のトランスファーゲートTG21が
オンしてクロックCLA がHレベルになる。次にクロック
CLKinがLレベルになると、ラッチ回路L1 のトランス
ファーゲートTG21及びラッチ回路L2 のトランスファー
ゲートTG22がオンして、ラッチ回路L1 がインバータIN
V で反転したLレベルをラッチする。このときラッチ回
路L2 のトランスファーゲートTG21はオフであり、クロ
ックCLA はHレベルを保持する。
レベルになるとラッチ回路L1 のトランスファーゲート
TG22及びラッチ回路L2 のトランスファーゲートTG21が
オンしてクロックCLA がHレベルになる。次にクロック
CLKinがLレベルになると、ラッチ回路L1 のトランス
ファーゲートTG21及びラッチ回路L2 のトランスファー
ゲートTG22がオンして、ラッチ回路L1 がインバータIN
V で反転したLレベルをラッチする。このときラッチ回
路L2 のトランスファーゲートTG21はオフであり、クロ
ックCLA はHレベルを保持する。
【0077】次にクロック CLKinがHレベルになると、
前述したようにラッチ回路L1 のトランスファーゲート
TG21がオフし、ラッチ回路L2 のトランスファーゲート
TG21がオンしてクロックCLA はLレベルに反転する。つ
まり、クロック CLKinがHレベルに反転する都度、クロ
ックCLA が反転してクロック CLKinを2分周し、クロッ
クCLA のデューティ比は50%になる。
前述したようにラッチ回路L1 のトランスファーゲート
TG21がオフし、ラッチ回路L2 のトランスファーゲート
TG21がオンしてクロックCLA はLレベルに反転する。つ
まり、クロック CLKinがHレベルに反転する都度、クロ
ックCLA が反転してクロック CLKinを2分周し、クロッ
クCLA のデューティ比は50%になる。
【0078】図22はディレイラインの他の実施例を示す
ブロック図である。ディレイラインDLは、第1ディレイ
ライン部DLa と第2ディレイライン部DLb とが縦続接続
されて構成される。第1, 第2ディレイライン部DLa ,
DLb は、図3に示すディレイラインと同様に構成される
が、第1ディレイライン部DLa の単位遅延素子の遅延時
間と、第2ディレイライン部DLb の単位遅延素子の遅延
時間とを異ならせている。即ち、第2ディレイライン部
DLb の最大遅延時間が少なくとも第1ディレイライン部
DLa の単位遅延素子の遅延時間よりも大きくなるよう
に、夫々のディレイラインの単位遅延素子の遅延時間を
定める。例えば第1ディレイライン部DLaの単位遅延素
子の遅延時間を2nsecとすると、第2ディレイライン部
DLb は0.2nsec の遅延時間を有する単位遅延素子を少な
くとも20段縦続接続すればよい。
ブロック図である。ディレイラインDLは、第1ディレイ
ライン部DLa と第2ディレイライン部DLb とが縦続接続
されて構成される。第1, 第2ディレイライン部DLa ,
DLb は、図3に示すディレイラインと同様に構成される
が、第1ディレイライン部DLa の単位遅延素子の遅延時
間と、第2ディレイライン部DLb の単位遅延素子の遅延
時間とを異ならせている。即ち、第2ディレイライン部
DLb の最大遅延時間が少なくとも第1ディレイライン部
DLa の単位遅延素子の遅延時間よりも大きくなるよう
に、夫々のディレイラインの単位遅延素子の遅延時間を
定める。例えば第1ディレイライン部DLaの単位遅延素
子の遅延時間を2nsecとすると、第2ディレイライン部
DLb は0.2nsec の遅延時間を有する単位遅延素子を少な
くとも20段縦続接続すればよい。
【0079】次にこのディレイラインの動作を説明す
る。第1ディレイ選択信号SL1 により、第1ディレイラ
イン部DLa の遅延時間を設定する。第1ディレイライン
部DLaの単位遅延素子の遅延時間を2nsecとすると、第
1ディレイ選択信号SL1 により、第1ディレイライン部
DLa の入力側から出力側までの遅延時間は、2nsecの時
間幅で選択することができる。
る。第1ディレイ選択信号SL1 により、第1ディレイラ
イン部DLa の遅延時間を設定する。第1ディレイライン
部DLaの単位遅延素子の遅延時間を2nsecとすると、第
1ディレイ選択信号SL1 により、第1ディレイライン部
DLa の入力側から出力側までの遅延時間は、2nsecの時
間幅で選択することができる。
【0080】更に第2ディレイ選択信号SL2 により、第
2ディレイライン部DLb の遅延時間を設定する。第2デ
ィレイライン部DLb を構成する単位遅延素子の遅延時間
は0.2nsec であるから、第2ディレイライン部DLb の入
力側から出力側までの遅延時間は0.2nsec の時間幅で選
択することができる。
2ディレイライン部DLb の遅延時間を設定する。第2デ
ィレイライン部DLb を構成する単位遅延素子の遅延時間
は0.2nsec であるから、第2ディレイライン部DLb の入
力側から出力側までの遅延時間は0.2nsec の時間幅で選
択することができる。
【0081】したがって、ディレイラインDL全体では、
第1ディレイライン部DLa が発生できる最大遅延時間
と、第2ディレイライン部DLb が発生できる最大遅延時
間の和の遅延時間範囲の遅延時間を、第2ディレイライ
ン部DLb の遅延時間幅で発生することができる。例えば
第1ディレイライン部DLa の単位遅延素子を縦続接続し
た段数を40段とし、単位遅延素子以外のゲートによって
発生する遅延時間を無視すると、0nsecから最大82nsec
の範囲の遅延時間を、0.2nsec の時間幅で発生させるこ
とができる。
第1ディレイライン部DLa が発生できる最大遅延時間
と、第2ディレイライン部DLb が発生できる最大遅延時
間の和の遅延時間範囲の遅延時間を、第2ディレイライ
ン部DLb の遅延時間幅で発生することができる。例えば
第1ディレイライン部DLa の単位遅延素子を縦続接続し
た段数を40段とし、単位遅延素子以外のゲートによって
発生する遅延時間を無視すると、0nsecから最大82nsec
の範囲の遅延時間を、0.2nsec の時間幅で発生させるこ
とができる。
【0082】そのため、前述した同じ時間範囲の遅延時
間を、単一の単位遅延素子で発生しようとすると、0.2n
sec の単位遅延素子を410 段として縦続接続する必要が
あるが、このように遅延時間の時間幅が異なるディレイ
ライン部を2個用いることにより、必要なディレイライ
ンの回路規模を大幅に縮小できる。
間を、単一の単位遅延素子で発生しようとすると、0.2n
sec の単位遅延素子を410 段として縦続接続する必要が
あるが、このように遅延時間の時間幅が異なるディレイ
ライン部を2個用いることにより、必要なディレイライ
ンの回路規模を大幅に縮小できる。
【0083】実施の形態6.図23は本発明に係るクロッ
ク発生回路の実施の形態6を示すブロック図である。デ
ィレイラインDL1,DL2,DL3,DL4 夫々は図22に示したディ
レイラインDLに相当しており、遅延時間の時間幅が異な
る第1ディレイライン部DLa と第2ディレイライン部DL
b とを縦続接続して構成される。ここでは第1ディレイ
ライン部DLaの単位遅延素子の遅延時間は、第2ディレ
イライン部DLb が発生できる最大遅延時間の2倍に選定
している。
ク発生回路の実施の形態6を示すブロック図である。デ
ィレイラインDL1,DL2,DL3,DL4 夫々は図22に示したディ
レイラインDLに相当しており、遅延時間の時間幅が異な
る第1ディレイライン部DLa と第2ディレイライン部DL
b とを縦続接続して構成される。ここでは第1ディレイ
ライン部DLaの単位遅延素子の遅延時間は、第2ディレ
イライン部DLb が発生できる最大遅延時間の2倍に選定
している。
【0084】クロック CLKinは第1位相比較器PD1 及び
第2位相比較器PD2 の各第1端子、ディレイラインDL1
及びパルス生成回路PGのEXOR回路EO1 の一入力端子へ入
力される。
第2位相比較器PD2 の各第1端子、ディレイラインDL1
及びパルス生成回路PGのEXOR回路EO1 の一入力端子へ入
力される。
【0085】ディレイラインDL1 に入力されたクロック
CLKinは、ディレイラインDL2,DL3,DL4 を介して第1位
相比較器PD1 及び第2位相比較器PD2 の各第2端子へ入
力される。第1位相比較器PD1 が出力するアップダウン
信号U/Dはロック検出回路RD及び第1ディレイライン
制御回路DLC1へ入力される。第1ディレイライン制御回
路DLC1から出力されるディレイ選択信号SL1 はディレイ
ラインDL1,DL2,DL3,DL4 の第1ディレイライン部DLa へ
入力される。
CLKinは、ディレイラインDL2,DL3,DL4 を介して第1位
相比較器PD1 及び第2位相比較器PD2 の各第2端子へ入
力される。第1位相比較器PD1 が出力するアップダウン
信号U/Dはロック検出回路RD及び第1ディレイライン
制御回路DLC1へ入力される。第1ディレイライン制御回
路DLC1から出力されるディレイ選択信号SL1 はディレイ
ラインDL1,DL2,DL3,DL4 の第1ディレイライン部DLa へ
入力される。
【0086】ロック検出回路RDが出力するロック検出信
号FDETは、制御信号として第2位相比較器PD2 及び第1
ディレイライン制御回路DLC2へ入力される。第2位相比
較器PD2 が出力するアップダウン信号U/Dは第2ディ
レイライン制御回路DLC2へ入力され、第2ディレイライ
ン制御回路DLC2から出力されるディレイ選択信号SL
2は、ディレイラインDL1,DL2,DL3,DL4 の第2ディレイ
ライン部DLb へ入力される。ディレイラインDL1 の出力
クロックCLB は、パルス生成回路PGのEXOR回路EO1の他
入力端子へ入力され、ディレイラインDL2 の出力クロッ
クCLC はEXOR回路EO 2 の一入力端子へ入力され、ディレ
イラインDL3 の出力クロックCLD はEXOR回路EO2 の他入
力端子へ入力される。EXOR回路EO1 , EO2 の出力クロッ
クは、EXOR回路EO3 の一入力端子、他入力端子へ各入力
される。EXOR回路EO3 からクロック CLKout が出力され
る。
号FDETは、制御信号として第2位相比較器PD2 及び第1
ディレイライン制御回路DLC2へ入力される。第2位相比
較器PD2 が出力するアップダウン信号U/Dは第2ディ
レイライン制御回路DLC2へ入力され、第2ディレイライ
ン制御回路DLC2から出力されるディレイ選択信号SL
2は、ディレイラインDL1,DL2,DL3,DL4 の第2ディレイ
ライン部DLb へ入力される。ディレイラインDL1 の出力
クロックCLB は、パルス生成回路PGのEXOR回路EO1の他
入力端子へ入力され、ディレイラインDL2 の出力クロッ
クCLC はEXOR回路EO 2 の一入力端子へ入力され、ディレ
イラインDL3 の出力クロックCLD はEXOR回路EO2 の他入
力端子へ入力される。EXOR回路EO1 , EO2 の出力クロッ
クは、EXOR回路EO3 の一入力端子、他入力端子へ各入力
される。EXOR回路EO3 からクロック CLKout が出力され
る。
【0087】なお、第1, 第2ディレイライン制御回路
DLC1,DLC2 及びロック検出回路RDにはクロック CLKin及
びその反転クロック# CLKinが入力される。第1ディレ
イライン制御回路DLC1にはリセット信号RST が入力され
る。
DLC1,DLC2 及びロック検出回路RDにはクロック CLKin及
びその反転クロック# CLKinが入力される。第1ディレ
イライン制御回路DLC1にはリセット信号RST が入力され
る。
【0088】図24は位相比較器PD1,PD2 の構成を示すブ
ロック図である。ラッチ回路LA1,LA2,LA3,LA4,LA5 夫々
は、トランスファーゲートTG30とインバータI30とイン
バータI31との直列回路と、インバータI30, I31の直
列回路に並列接続されたトランスファーゲートTG31とに
より構成される。クロック CLKinをインバータI32で反
転させた反転クロック# CLKinは、オン, オフ信号とし
てラッチ回路LA1,LA2,LA3,LA4,LA5 のトランスファーゲ
ートTG30, TG31へ与えられる。ディレイラインDL4(図23
参照) の出力クロックDOは、インバータを4個直列接続
した遅延素子DLE を介してラッチ回路LA1 のトランスフ
ァーゲートTG30へ入力され、出力クロックDOは直接にラ
ッチ回路LA2 のトランスファーゲートTG30へ入力され
る。
ロック図である。ラッチ回路LA1,LA2,LA3,LA4,LA5 夫々
は、トランスファーゲートTG30とインバータI30とイン
バータI31との直列回路と、インバータI30, I31の直
列回路に並列接続されたトランスファーゲートTG31とに
より構成される。クロック CLKinをインバータI32で反
転させた反転クロック# CLKinは、オン, オフ信号とし
てラッチ回路LA1,LA2,LA3,LA4,LA5 のトランスファーゲ
ートTG30, TG31へ与えられる。ディレイラインDL4(図23
参照) の出力クロックDOは、インバータを4個直列接続
した遅延素子DLE を介してラッチ回路LA1 のトランスフ
ァーゲートTG30へ入力され、出力クロックDOは直接にラ
ッチ回路LA2 のトランスファーゲートTG30へ入力され
る。
【0089】ロック検出回路RD (図23参照) が出力する
ロック検出信号FDETはラッチ回路LA3 のトランスファー
ゲートTG30へ入力される。ラッチ回路LA1 のインバータ
I30の出力、ラッチ回路LA2 のインバータI30の出力、
ラッチ回路LA3 のインバータI30の出力は3入力NAND回
路NA30の第1, 第2, 第3入力端子へ各入力される。ま
たラッチ回路LA3 のインバータI30の出力はNAND回路NA
32の一入力端子へ入力される。ラッチ回路LA1,LA2 のイ
ンバータI31の出力はNAND回路NA31の一入力端子、他入
力端子へ各入力される。
ロック検出信号FDETはラッチ回路LA3 のトランスファー
ゲートTG30へ入力される。ラッチ回路LA1 のインバータ
I30の出力、ラッチ回路LA2 のインバータI30の出力、
ラッチ回路LA3 のインバータI30の出力は3入力NAND回
路NA30の第1, 第2, 第3入力端子へ各入力される。ま
たラッチ回路LA3 のインバータI30の出力はNAND回路NA
32の一入力端子へ入力される。ラッチ回路LA1,LA2 のイ
ンバータI31の出力はNAND回路NA31の一入力端子、他入
力端子へ各入力される。
【0090】NAND回路NA31の出力はNAND回路NA32の他入
力端子へ入力される。NAND回路NA30の出力はラッチ回路
LA4 のトランスファーゲートTG30へ入力され、インバー
タI 30の出力をアップ信号UPとして出力する。NAND回路
NA32の出力はラッチ回路LA5のトランスファーゲートTG
30へ入力され、インバータI30の出力をダウン信号DWと
して出力する。
力端子へ入力される。NAND回路NA30の出力はラッチ回路
LA4 のトランスファーゲートTG30へ入力され、インバー
タI 30の出力をアップ信号UPとして出力する。NAND回路
NA32の出力はラッチ回路LA5のトランスファーゲートTG
30へ入力され、インバータI30の出力をダウン信号DWと
して出力する。
【0091】この位相比較器PD1,PD2 の遅延素子DLE
は、夫々第1ディレイライン部DLa の単位遅延素子、第
2ディレイライン部DLb の単位遅延素子を夫々少なくと
も2個縦続接続し、これにより位相比較器PD1,PD2 の位
相差に対する検出感度を変更できるようしている。そし
て第1ディレイライン部DLa の単位遅延素子の遅延時間
を2nsec、第2ディレイライン部DLb の単位遅延素子の
遅延時間を0.2nsec とすると、第1の位相比較器PD1 は
±2nsecの位相誤差には反応しなくなる。また第2の位
相比較器PD2 は±0.2nsec の位相誤差まで検出してアッ
プダウン信号U/Dを発生する。
は、夫々第1ディレイライン部DLa の単位遅延素子、第
2ディレイライン部DLb の単位遅延素子を夫々少なくと
も2個縦続接続し、これにより位相比較器PD1,PD2 の位
相差に対する検出感度を変更できるようしている。そし
て第1ディレイライン部DLa の単位遅延素子の遅延時間
を2nsec、第2ディレイライン部DLb の単位遅延素子の
遅延時間を0.2nsec とすると、第1の位相比較器PD1 は
±2nsecの位相誤差には反応しなくなる。また第2の位
相比較器PD2 は±0.2nsec の位相誤差まで検出してアッ
プダウン信号U/Dを発生する。
【0092】ディレイライン制御回路DLC は図12に示す
ように構成したものと同様でよいが、更にロック検出信
号FDETが入力されるよう構成して、ロック検出信号FDET
がLレベルのときは、予め定められた特定の値をディレ
イ選択信号として出力し、ロック検出信号FDETがHレベ
ルであるときは、位相比較器PD2 のアップダウン信号U
/Dによって、ディレイ選択信号SL2 の値を増減する。
ように構成したものと同様でよいが、更にロック検出信
号FDETが入力されるよう構成して、ロック検出信号FDET
がLレベルのときは、予め定められた特定の値をディレ
イ選択信号として出力し、ロック検出信号FDETがHレベ
ルであるときは、位相比較器PD2 のアップダウン信号U
/Dによって、ディレイ選択信号SL2 の値を増減する。
【0093】ここで予め定められた値は、例えば第2デ
ィレイライン部DLb によって発生できる最大遅延時間の
1/2 の遅延時間を選択する値にすればよい。このような
ディレイライン制御回路DLC は図24に示すように構成さ
れたアップダウンカウンタと、そのアップダウンカウン
タのカウントデータにより図12に示すようにディレイラ
インのディレイ選択信号のいずれか1つを出力するデコ
ーダ回路 (図示せず)とにより構成することができる。
ィレイライン部DLb によって発生できる最大遅延時間の
1/2 の遅延時間を選択する値にすればよい。このような
ディレイライン制御回路DLC は図24に示すように構成さ
れたアップダウンカウンタと、そのアップダウンカウン
タのカウントデータにより図12に示すようにディレイラ
インのディレイ選択信号のいずれか1つを出力するデコ
ーダ回路 (図示せず)とにより構成することができる。
【0094】図25はディレイライン制御回路DLC1,DLC2
の構成を示すブロック図である。リセット信号RST 又は
ロック検出信号FDETをクロック CLKin、反転クロック#
CLK inに同期してラッチするラッチ回路LA40, LA41, LA
42, LA43, LA44, LA45と、ラッチ回路LA40, LA41, L
A42, LA43, LA44, LA45のラッチデータ又は反転ラッチ
データをダウン信号DW、アップ信号UPにより択一的に選
択する選択回路SE40, SE41, SE42, SE43, SE44, SE45及
び選択回路SE50, SE51, SE52, SE53, SE54, SE55と、択
一的に選択されたデータを、クロック CLKin、反転クロ
ック# CLKinに同期してラッチするラッチ回路LA50, LA
51, LA52, LA53, LA54, LA55と多数の論理回路とにより
構成される。
の構成を示すブロック図である。リセット信号RST 又は
ロック検出信号FDETをクロック CLKin、反転クロック#
CLK inに同期してラッチするラッチ回路LA40, LA41, LA
42, LA43, LA44, LA45と、ラッチ回路LA40, LA41, L
A42, LA43, LA44, LA45のラッチデータ又は反転ラッチ
データをダウン信号DW、アップ信号UPにより択一的に選
択する選択回路SE40, SE41, SE42, SE43, SE44, SE45及
び選択回路SE50, SE51, SE52, SE53, SE54, SE55と、択
一的に選択されたデータを、クロック CLKin、反転クロ
ック# CLKinに同期してラッチするラッチ回路LA50, LA
51, LA52, LA53, LA54, LA55と多数の論理回路とにより
構成される。
【0095】図26はロック検出回路RDの構成を示すブロ
ック図である。クロック CLKin、反転クロック# CLKin
に同期して、ダウン信号DWをラッチする縦続接続された
ラッチ回路LA60, LA61, LA62と、クロック CLKin、反転
クロック# CLKinに同期して、アップ信号UPをラッチす
る縦続接続されたラッチ回路LA63, LA64, LA65と、ラッ
チ回路LA62及びLA65のラッチデータの論理に基づくデー
タをラッチする縦続接続されたラッチ回路LA66, LA67,
LA68, LA69, LA70, LA71, LA72, LA73, LA74と、ラッチ
回路LA75のラッチデータをラッチする縦続接続されたラ
ッチ回路LA76,LA77, LA78, LA79, LA80, LA81と多数の
論理回路とにより構成される。このロック検出回路RDは
クロック CLKinの2サイクルの期間、位相比較器PD1,PD
2 がアップ信号UP及びダウン信号DWが発生しない状態が
9サイクル以上継続した場合にはロック検出信号FDETが
Hレベルになるようにしている。
ック図である。クロック CLKin、反転クロック# CLKin
に同期して、ダウン信号DWをラッチする縦続接続された
ラッチ回路LA60, LA61, LA62と、クロック CLKin、反転
クロック# CLKinに同期して、アップ信号UPをラッチす
る縦続接続されたラッチ回路LA63, LA64, LA65と、ラッ
チ回路LA62及びLA65のラッチデータの論理に基づくデー
タをラッチする縦続接続されたラッチ回路LA66, LA67,
LA68, LA69, LA70, LA71, LA72, LA73, LA74と、ラッチ
回路LA75のラッチデータをラッチする縦続接続されたラ
ッチ回路LA76,LA77, LA78, LA79, LA80, LA81と多数の
論理回路とにより構成される。このロック検出回路RDは
クロック CLKinの2サイクルの期間、位相比較器PD1,PD
2 がアップ信号UP及びダウン信号DWが発生しない状態が
9サイクル以上継続した場合にはロック検出信号FDETが
Hレベルになるようにしている。
【0096】次にこのように構成したクロック発生回路
の動作を説明する。第1ディレイライン制御回路DLC1の
リセット信号RST は、第1ディレイライン制御回路DLC1
をリセットした後、Hレベルになり動作可能状態にな
る。初期状態ではクロック CLKinの位相と、ディレイラ
インDL4 の出力クロックDOの位相とが大幅に異なってお
り、第1位相比較器PD1 及び第2位相比較器PD2 は、い
ずれもアップ信号UP又はダウン信号DWをHレベルにす
る。ロック検出回路RDにより、出力クロックDOがロック
状態に達していないことを検出し、ロック検出信号FDET
はLレベルになる。
の動作を説明する。第1ディレイライン制御回路DLC1の
リセット信号RST は、第1ディレイライン制御回路DLC1
をリセットした後、Hレベルになり動作可能状態にな
る。初期状態ではクロック CLKinの位相と、ディレイラ
インDL4 の出力クロックDOの位相とが大幅に異なってお
り、第1位相比較器PD1 及び第2位相比較器PD2 は、い
ずれもアップ信号UP又はダウン信号DWをHレベルにす
る。ロック検出回路RDにより、出力クロックDOがロック
状態に達していないことを検出し、ロック検出信号FDET
はLレベルになる。
【0097】したがって、第2ディレイライン制御回路
DLC2は、予め定めた所定の値、この場合は第2ディレイ
ライン部DLb によって発生できる最大遅延時間の1/2 の
遅延時間を発生するように第2ディレイライン部DLb の
ディレイ選択信号SL2 を固定する。そして、前述したと
同様の動作により、出力クロックDOはロック状態に近づ
いてロック状態に達する。
DLC2は、予め定めた所定の値、この場合は第2ディレイ
ライン部DLb によって発生できる最大遅延時間の1/2 の
遅延時間を発生するように第2ディレイライン部DLb の
ディレイ選択信号SL2 を固定する。そして、前述したと
同様の動作により、出力クロックDOはロック状態に近づ
いてロック状態に達する。
【0098】第1位相比較器PD1 は位相誤差の検出感度
を低下させている場合には、最大±2nsecの位相誤差が
生じる可能性があるが、ロック検出回路RDにより、第1
ディレイライン部DLa による遅延によって出力クロック
DOがロック状態に達していることを検出すると、ロック
検出信号FDETはHレベルになる。これにより第2ディレ
イライン制御回路DLC2は動作可能な状態になり、ディレ
イ選択信号SL2 により第2ディレイライン部DLb 、第1
ディレイライン部DLa と同様の過程を経て出力クロック
DOがロック状態になる。そうすると、そのロック状態に
おいては、クロック CLKinと出力クロックDOとの位相誤
差は±0.2nsec の範囲内になる。このように位相同期回
路を構成することにより、少ない回路素子数でロックが
可能であり、逓倍したクロックの周波数範囲が広いクロ
ック発生回路が得られる。
を低下させている場合には、最大±2nsecの位相誤差が
生じる可能性があるが、ロック検出回路RDにより、第1
ディレイライン部DLa による遅延によって出力クロック
DOがロック状態に達していることを検出すると、ロック
検出信号FDETはHレベルになる。これにより第2ディレ
イライン制御回路DLC2は動作可能な状態になり、ディレ
イ選択信号SL2 により第2ディレイライン部DLb 、第1
ディレイライン部DLa と同様の過程を経て出力クロック
DOがロック状態になる。そうすると、そのロック状態に
おいては、クロック CLKinと出力クロックDOとの位相誤
差は±0.2nsec の範囲内になる。このように位相同期回
路を構成することにより、少ない回路素子数でロックが
可能であり、逓倍したクロックの周波数範囲が広いクロ
ック発生回路が得られる。
【0099】次に各ディレイラインにおいて縦続接続さ
れる単位遅延素子の接続段数を決定する方法を説明す
る。半導体製造時のプロセスのバラツキによって、半導
体集積回路に集積されるゲート回路の伝播遅延時間は、
製造ロットごとに、又はチップごとに若干異なる。ま
た、半導体集積回路は、所定の電源電圧の範囲及び所定
の周囲温度の範囲を定めて、その範囲内での動作が保証
されているが、半導体回路の特性によって、電源電圧、
周囲温度が変化することによっても、集積されているゲ
ート回路の伝播遅延時間が変化する。
れる単位遅延素子の接続段数を決定する方法を説明す
る。半導体製造時のプロセスのバラツキによって、半導
体集積回路に集積されるゲート回路の伝播遅延時間は、
製造ロットごとに、又はチップごとに若干異なる。ま
た、半導体集積回路は、所定の電源電圧の範囲及び所定
の周囲温度の範囲を定めて、その範囲内での動作が保証
されているが、半導体回路の特性によって、電源電圧、
周囲温度が変化することによっても、集積されているゲ
ート回路の伝播遅延時間が変化する。
【0100】そこで、その様な条件下においても所定の
周波数範囲のクロックに対してロック状態に到達するこ
とができるよう遅延時間が可変のディレイラインを構成
する方法を示す。具体的にはクロック発生回路に入力す
るクロックの下限周波数を定めたとき、例えば図3に示
すディレイラインの単位遅延素子を何段縦続接続したも
のを使用すれば良いかを示す。
周波数範囲のクロックに対してロック状態に到達するこ
とができるよう遅延時間が可変のディレイラインを構成
する方法を示す。具体的にはクロック発生回路に入力す
るクロックの下限周波数を定めたとき、例えば図3に示
すディレイラインの単位遅延素子を何段縦続接続したも
のを使用すれば良いかを示す。
【0101】半導体の製造時のバラツキによって単位遅
延素子の伝播遅延時間は例えば図27に示すように分布す
る。図27は横軸を遅延時間とし縦軸を測定した度数とし
ている。そして製造する半導体の種類によって、良品と
して使用できる遅延時間の上限及び下限が定まる。遅延
時間の上限値、下限値自体は電源電圧、周囲温度によっ
て変化するが、例えば電源電圧が3V、周囲温度が27℃
の条件の上限値、下限値が定まる。この値は半導体の種
類、製造プロセスによって定まるので、ここで遅延時間
の値を特定することができない。更に半導体の種類によ
って動作電源電圧範囲、動作周囲温度範囲が定められ
る。これらの範囲も半導体の種類、製造プロセス等によ
って定まるものであるから、その範囲を具体的に特定す
ることは出来ないが、例えば動作電源電圧範囲が2.7 V
乃至3.6 V、動作周囲温度範囲が0℃乃至 100℃として
定め得る。
延素子の伝播遅延時間は例えば図27に示すように分布す
る。図27は横軸を遅延時間とし縦軸を測定した度数とし
ている。そして製造する半導体の種類によって、良品と
して使用できる遅延時間の上限及び下限が定まる。遅延
時間の上限値、下限値自体は電源電圧、周囲温度によっ
て変化するが、例えば電源電圧が3V、周囲温度が27℃
の条件の上限値、下限値が定まる。この値は半導体の種
類、製造プロセスによって定まるので、ここで遅延時間
の値を特定することができない。更に半導体の種類によ
って動作電源電圧範囲、動作周囲温度範囲が定められ
る。これらの範囲も半導体の種類、製造プロセス等によ
って定まるものであるから、その範囲を具体的に特定す
ることは出来ないが、例えば動作電源電圧範囲が2.7 V
乃至3.6 V、動作周囲温度範囲が0℃乃至 100℃として
定め得る。
【0102】このような条件が定まると、動作電源電圧
範囲、動作周囲温度範囲のうち半導体製造時のプロセス
でのバラツキを含めた単位遅延素子の最小遅延時間が求
められる。例えばCMOS回路では一般に電源電圧が動作電
源電圧範囲の上限であり、周囲温度が動作周囲温度範囲
の下限であるとき最小遅延時間になる。この最小遅延時
間をTdminとする。遅延時間が可変であるディレイライ
ンにより発生させ得る遅延時間のうち、可変でない部
分、例えば図3においてクロックを、各単位遅延素子に
伝播するのに要する遅延時間も同様の条件で最小値にな
り、この値をTmu l とする。そして、逓倍すべきクロッ
クの下限周波数をFref 、周波数の逓倍数をNとしたと
き、遅延時間が可変な1つのディレイラインに要求され
る最大遅延時間は、 1/ (2・N・Fref ) …(1) になる。
範囲、動作周囲温度範囲のうち半導体製造時のプロセス
でのバラツキを含めた単位遅延素子の最小遅延時間が求
められる。例えばCMOS回路では一般に電源電圧が動作電
源電圧範囲の上限であり、周囲温度が動作周囲温度範囲
の下限であるとき最小遅延時間になる。この最小遅延時
間をTdminとする。遅延時間が可変であるディレイライ
ンにより発生させ得る遅延時間のうち、可変でない部
分、例えば図3においてクロックを、各単位遅延素子に
伝播するのに要する遅延時間も同様の条件で最小値にな
り、この値をTmu l とする。そして、逓倍すべきクロッ
クの下限周波数をFref 、周波数の逓倍数をNとしたと
き、遅延時間が可変な1つのディレイラインに要求され
る最大遅延時間は、 1/ (2・N・Fref ) …(1) になる。
【0103】遅延時間が可変なディレイラインで得られ
る遅延時間は、可変である遅延時間と、可変でない遅延
時間Tdminとの和であるから、可変である遅延時間とし
て要求される最大遅延時間は、 1/ (2・N・Fref ) −Tmul …(2) になる。したがって、縦続接続する単位遅延素子は少な
くとも [{1/ (2・N・Fref ) −Tmul }]/Tdmin …(3) が必要である。
る遅延時間は、可変である遅延時間と、可変でない遅延
時間Tdminとの和であるから、可変である遅延時間とし
て要求される最大遅延時間は、 1/ (2・N・Fref ) −Tmul …(2) になる。したがって、縦続接続する単位遅延素子は少な
くとも [{1/ (2・N・Fref ) −Tmul }]/Tdmin …(3) が必要である。
【0104】例えば図15において、下限周波数を10MHz
とすると、この例では4逓倍の場合であるから、遅延時
間が可変の1つのディレイラインに要求される最大遅延
時間は12.5nsecになる。そして最小遅延時間Tdminを0.
2nsec とすると、単位遅延素子を少なくとも63段縦続接
続すればよいことになる。更に、周波数を逓倍すべきク
ロックの上限周波数をFmax とすると、そのクロックを
各単位遅延素子を伝播するのに要する可変できない遅延
時間の最小値Tmu l は、 [{1/(2・N・Fmax ) −Tmul }]>0 …(4) を満足すればよい。
とすると、この例では4逓倍の場合であるから、遅延時
間が可変の1つのディレイラインに要求される最大遅延
時間は12.5nsecになる。そして最小遅延時間Tdminを0.
2nsec とすると、単位遅延素子を少なくとも63段縦続接
続すればよいことになる。更に、周波数を逓倍すべきク
ロックの上限周波数をFmax とすると、そのクロックを
各単位遅延素子を伝播するのに要する可変できない遅延
時間の最小値Tmu l は、 [{1/(2・N・Fmax ) −Tmul }]>0 …(4) を満足すればよい。
【0105】図28は本発明に係るPLL 回路の実施の形態
1を示すブロック図である。クロック発生回路100 によ
り逓倍されたクロックは公知の位相同期回路101 へ入力
される。位相同期回路101 から出力されるクロックは公
知の波形整形回路102 へ入力される。波形整形回路102
から出力されるクロックは位相同期回路101 へ入力され
る。周波数を逓倍すべきクロック CLKinはクロック発生
回路100 及び位相同期回路101 へ入力される。クロック
発生回路100 は図8に示すクロック発生回路により構成
されている。
1を示すブロック図である。クロック発生回路100 によ
り逓倍されたクロックは公知の位相同期回路101 へ入力
される。位相同期回路101 から出力されるクロックは公
知の波形整形回路102 へ入力される。波形整形回路102
から出力されるクロックは位相同期回路101 へ入力され
る。周波数を逓倍すべきクロック CLKinはクロック発生
回路100 及び位相同期回路101 へ入力される。クロック
発生回路100 は図8に示すクロック発生回路により構成
されている。
【0106】次にこのPLL 回路の動作を説明する。クロ
ック CLKinがクロック発生回路100へ入力されると、ク
ロック発生回路100 は前述した動作によりクロック CLK
inの周波数を逓倍したクロックを発生し、発生したクロ
ックはロック状態になる。その状態においてクロック発
生回路100 からは、クロック CLKinの周波数を逓倍した
クロックが得られる。クロック発生回路100 で発生した
クロックは、位相同期回路101 へ入力され、これにより
位相同期回路101 は、それに入力されているクロック C
LKinと、クロック発生回路100 から入力されたクロック
との位相同期動作を始め、クロック発生回路100 で発生
させたクロックをクロック CLKinに同期させる。
ック CLKinがクロック発生回路100へ入力されると、ク
ロック発生回路100 は前述した動作によりクロック CLK
inの周波数を逓倍したクロックを発生し、発生したクロ
ックはロック状態になる。その状態においてクロック発
生回路100 からは、クロック CLKinの周波数を逓倍した
クロックが得られる。クロック発生回路100 で発生した
クロックは、位相同期回路101 へ入力され、これにより
位相同期回路101 は、それに入力されているクロック C
LKinと、クロック発生回路100 から入力されたクロック
との位相同期動作を始め、クロック発生回路100 で発生
させたクロックをクロック CLKinに同期させる。
【0107】そして位相同期回路101 が出力するクロッ
クが波形整形回路102 へ入力されて、クロックを供給す
べき負荷の変動によりクロックの波形が歪まないよう波
形整形し、波形整形したクロックが位相同期回路101 へ
入力されて、波形整形されたクロックと、クロック CLK
inとの位相を同期させて、クロック CLKinの周波数の整
数倍の周波数であってクロック CLKinと同期し、波形整
形されたクロックを、波形整形回路102 から出力でき
る。
クが波形整形回路102 へ入力されて、クロックを供給す
べき負荷の変動によりクロックの波形が歪まないよう波
形整形し、波形整形したクロックが位相同期回路101 へ
入力されて、波形整形されたクロックと、クロック CLK
inとの位相を同期させて、クロック CLKinの周波数の整
数倍の周波数であってクロック CLKinと同期し、波形整
形されたクロックを、波形整形回路102 から出力でき
る。
【0108】図29は本発明に係るPLL 回路の実施の形態
2を示すブロック図である。位相同期回路101 から出力
されるクロックはクロック発生回路100 へ入力される。
クロック発生回路100 から出力されるクロックは波形整
形回路102 へ入力される。波形整形回路102 が出力する
クロックは位相同期回路101 へ入力される。周波数を逓
倍すべきクロック CLKinは、位相同期回路101 及びクロ
ック発生回路100 へ入力される。位相同期回路101 、ク
ロック発生回路100 及び波形整形回路102 は、図26にお
ける位相同期回路101 、クロック発生回路100 及び波形
整形回路102 と同様に構成される。
2を示すブロック図である。位相同期回路101 から出力
されるクロックはクロック発生回路100 へ入力される。
クロック発生回路100 から出力されるクロックは波形整
形回路102 へ入力される。波形整形回路102 が出力する
クロックは位相同期回路101 へ入力される。周波数を逓
倍すべきクロック CLKinは、位相同期回路101 及びクロ
ック発生回路100 へ入力される。位相同期回路101 、ク
ロック発生回路100 及び波形整形回路102 は、図26にお
ける位相同期回路101 、クロック発生回路100 及び波形
整形回路102 と同様に構成される。
【0109】このPLL 回路の動作は図28に示すPLL 回路
の動作と同様であり、クロック発生回路100 にクロック
CLKinが入力されると、クロック発生回路100 はクロッ
ク CLKinの周波数を逓倍したクロックを発生し、波形整
形回路102 へ入力してクロックを波形整形する。位相同
期回路101 は、クロック発生回路100 及び波形整形回路
102 において発生する位相のずれを補正するよう動作す
る。それにより波形整形回路102 から、クロック CLKin
に同期し、周波数を逓倍したクロックを出力する。
の動作と同様であり、クロック発生回路100 にクロック
CLKinが入力されると、クロック発生回路100 はクロッ
ク CLKinの周波数を逓倍したクロックを発生し、波形整
形回路102 へ入力してクロックを波形整形する。位相同
期回路101 は、クロック発生回路100 及び波形整形回路
102 において発生する位相のずれを補正するよう動作す
る。それにより波形整形回路102 から、クロック CLKin
に同期し、周波数を逓倍したクロックを出力する。
【0110】前述したPLL 回路に用いるクロック発生回
路100 には図3に示すディレイラインを用いる図1のク
ロック発生回路及び図6, 図17, 図20, 図23のクロック
発生回路のいずれかを使用する。本実施の形態において
示したディレイラインの数及び実施例における単位遅延
素子の数は単なる例示であり、これに限定されるもので
はない。
路100 には図3に示すディレイラインを用いる図1のク
ロック発生回路及び図6, 図17, 図20, 図23のクロック
発生回路のいずれかを使用する。本実施の形態において
示したディレイラインの数及び実施例における単位遅延
素子の数は単なる例示であり、これに限定されるもので
はない。
【0111】
【発明の効果】以上詳述したように、第1発明によれ
ば、ディレイラインの遅延時間が、単位遅延素子の遅延
素子による遅延時間のみに依存するから、遅延時間を従
来より短縮できて、より高い周波数のクロックを発生で
きる。また、ディレイラインにおいて常に全ての単位遅
延素子にクロックを伝播させないから、ディレイライン
における消費電力が少ないクロック発生回路が得られ
る。
ば、ディレイラインの遅延時間が、単位遅延素子の遅延
素子による遅延時間のみに依存するから、遅延時間を従
来より短縮できて、より高い周波数のクロックを発生で
きる。また、ディレイラインにおいて常に全ての単位遅
延素子にクロックを伝播させないから、ディレイライン
における消費電力が少ないクロック発生回路が得られ
る。
【0112】第2発明によれば、所定の単位遅延素子を
選択して第1クロックを入力するから、第1クロックの
伝播経路が短縮し、伝播経路の寄生容量を低減でき、寄
生容量の充放電によって発生する電流を低減でき、電力
消費がより少ないクロック発生回路が得られる。
選択して第1クロックを入力するから、第1クロックの
伝播経路が短縮し、伝播経路の寄生容量を低減でき、寄
生容量の充放電によって発生する電流を低減でき、電力
消費がより少ないクロック発生回路が得られる。
【0113】第3発明によれば、単位遅延素子及び論理
回路を用いて、より高い周波数のクロックを発生でき、
電力消費が少ないクロック発生回路が得られる。
回路を用いて、より高い周波数のクロックを発生でき、
電力消費が少ないクロック発生回路が得られる。
【0114】第4発明によれば、第1クロックの位相と
発生したクロックとの位相を比較して、その比較結果で
遅延時間を制御するから、周波数の逓倍数を整数にでき
るクロック発生回路が得られる。
発生したクロックとの位相を比較して、その比較結果で
遅延時間を制御するから、周波数の逓倍数を整数にでき
るクロック発生回路が得られる。
【0115】第5発明によれば、各ディレイラインが出
力する第2クロックの周波数を比較して、所定周波数範
囲になると、位相比較器の比較結果に応じて遅延時間を
制御するので、周波数の逓倍数を整数にできるクロック
発生回路が得られる。
力する第2クロックの周波数を比較して、所定周波数範
囲になると、位相比較器の比較結果に応じて遅延時間を
制御するので、周波数の逓倍数を整数にできるクロック
発生回路が得られる。
【0116】第6発明によれば、第1クロックを2分周
するから、第1クロックのデューティ比に関係なくデュ
ーティ比50%のクロックが得られて、周波数を逓倍した
デューティ比が50%のクロックを発生するクロック発生
回路が得られる。
するから、第1クロックのデューティ比に関係なくデュ
ーティ比50%のクロックが得られて、周波数を逓倍した
デューティ比が50%のクロックを発生するクロック発生
回路が得られる。
【0117】第7発明によれば、ディレイラインを、第
1ディレイライン部と第2ディレイライン部とを縦続接
続し、第1ディレイライン部の単位遅延素子の遅延時間
と、第2ディレイライン部の単位遅延素子の遅延時間と
を異ならせて構成したので、少数の単位遅延素子を用い
て遅延時間の変化範囲を広くできるクロック発生回路が
得られる。
1ディレイライン部と第2ディレイライン部とを縦続接
続し、第1ディレイライン部の単位遅延素子の遅延時間
と、第2ディレイライン部の単位遅延素子の遅延時間と
を異ならせて構成したので、少数の単位遅延素子を用い
て遅延時間の変化範囲を広くできるクロック発生回路が
得られる。
【0118】第8発明によれば、最後段のディレイライ
ンの出力クロックのロック状態を検出するまでは第1制
御回路により第1ディレイラインの遅延時間を制御し、
ロック状態を検出すると第2位相比較器の比較結果によ
り第2ディレイラインの遅延時間を制御するようにした
ので、ロック状態になるまではディレイラインの遅延時
間を粗く、ロック状態になった後は遅延時間を細かく、
第2ディレイラインの遅延時間幅の分解能を維持しつ
つ、短時間で最終的なロック状態に到達するクロック発
生回路が得られる。
ンの出力クロックのロック状態を検出するまでは第1制
御回路により第1ディレイラインの遅延時間を制御し、
ロック状態を検出すると第2位相比較器の比較結果によ
り第2ディレイラインの遅延時間を制御するようにした
ので、ロック状態になるまではディレイラインの遅延時
間を粗く、ロック状態になった後は遅延時間を細かく、
第2ディレイラインの遅延時間幅の分解能を維持しつ
つ、短時間で最終的なロック状態に到達するクロック発
生回路が得られる。
【0119】第9発明によれば、ディレイラインの遅延
時間を、単位遅延素子のみの遅延時間に依存して、従来
よりも高い周波数のクロックを発生でき、遅延時間に応
じてクロックが伝播する単位遅延素子数を制御して電力
消費が少ない半導体装置を提供できる。
時間を、単位遅延素子のみの遅延時間に依存して、従来
よりも高い周波数のクロックを発生でき、遅延時間に応
じてクロックが伝播する単位遅延素子数を制御して電力
消費が少ない半導体装置を提供できる。
【0120】第10発明によれば、所定の最低動作周波数
において動作可能なクロック発生回路において使用する
ディレイラインの単位遅延素子の接続段数を求めること
ができる。
において動作可能なクロック発生回路において使用する
ディレイラインの単位遅延素子の接続段数を求めること
ができる。
【0121】第11発明によれば、周波数を逓倍すべきク
ロックに、発生したクロックが同期するPLL 回路が得ら
れる。
ロックに、発生したクロックが同期するPLL 回路が得ら
れる。
【0122】第12発明によれば、周波数を逓倍すべきク
ロックに、発生したクロックが同期するPLL 回路が得ら
れる等、本発明は優れた効果を奏する。
ロックに、発生したクロックが同期するPLL 回路が得ら
れる等、本発明は優れた効果を奏する。
【図1】 本発明に係るクロック発生回路の実施の形態
1を示すブロック図である。
1を示すブロック図である。
【図2】 各部クロックのタイミングチャートである。
【図3】 ディレイラインの実施例を示すブロック図で
ある。
ある。
【図4】 単位遅延素子の実施例を示すブロック図であ
る。
る。
【図5】 単位遅延素子の他の実施例を示すブロック図
である。
である。
【図6】 本発明に係るクロック発生回路の実施の形態
2を示すブロック図である。
2を示すブロック図である。
【図7】 各部クロックのタイミングチャートである。
【図8】 本発明に係るクロック発生回路の実施の形態
3を示すブロック図である。
3を示すブロック図である。
【図9】 位相比較器の構成を示すブロック図である。
【図10】 クロック、アップダウン信号のタイミング
チャートである。
チャートである。
【図11】 クロック、アップダウン信号のタイミング
チャートである。
チャートである。
【図12】 ディレイライン制御回路の構成を示すブロ
ック図である。
ック図である。
【図13】 クロック、アップダウン信号、カウントデ
ータのタイミングチャートである。
ータのタイミングチャートである。
【図14】 クロック、アップダウン信号、カウントデ
ータのタイミングチャートである。
ータのタイミングチャートである。
【図15】 クロック、アップダウン信号、カウントデ
ータのタイミングチャートである。
ータのタイミングチャートである。
【図16】 位相比較器の他の構成を示すブロック図で
ある。
ある。
【図17】 本発明に係るクロック発生回路の実施の形
態4を示すブロック図である。
態4を示すブロック図である。
【図18】 周波数比較回路の構成を示すブロック図で
ある。
ある。
【図19】 クロック、ロック検出信号のタイミングチ
ャートである。
ャートである。
【図20】 本発明に係るクロック発生回路の実施の形
態5を示すブロック図である。
態5を示すブロック図である。
【図21】 2分周回路の構成を示すブロック図であ
る。
る。
【図22】 ディレイラインの実施例を示すブロック図
である。
である。
【図23】 本発明に係るクロック発生回路の実施の形
態6を示すブロック図である。
態6を示すブロック図である。
【図24】 位相比較器の構成を示すブロック図であ
る。
る。
【図25】 ディレイライン制御回路の構成を示すブロ
ック図である。
ック図である。
【図26】 ロック検出回路の構成を示すブロック図で
ある。
ある。
【図27】 半導体のプロセス、周囲温度等により定ま
る遅延時間の分布を示す分布曲線図である。
る遅延時間の分布を示す分布曲線図である。
【図28】 本発明に係るPLL 回路の実施の形態1を示
すブロック図である。
すブロック図である。
【図29】 本発明に係るPLL 回路の実施の形態2を示
すブロック図である。
すブロック図である。
【図30】 従来のクロック発生回路の構成を示すブロ
ック図である。
ック図である。
【図31】 各部クロックのタイミングチャートであ
る。
る。
【図32】 ディレイラインの構成を示すブロック図で
ある。
ある。
DL1 〜DL4 ディレイライン、PG パルス生成回路、U
0 〜U15 単位遅延素子、SEL1〜SEL15 ディレイ選択
端子、EO1 〜EO6 EXOR回路、PD,PD1,PD2 位相比較
器、DLC,DLC1,DLC2 ディレイライン制御回路、FD 周
波数比較回路、FA 2分周回路、DLa 第1ディレイラ
イン部、DLb 第2ディレイライン部、RD ロック検出
回路、100 クロック発生回路、101 位相同期回路、
102 波形整形回路。
0 〜U15 単位遅延素子、SEL1〜SEL15 ディレイ選択
端子、EO1 〜EO6 EXOR回路、PD,PD1,PD2 位相比較
器、DLC,DLC1,DLC2 ディレイライン制御回路、FD 周
波数比較回路、FA 2分周回路、DLa 第1ディレイラ
イン部、DLb 第2ディレイライン部、RD ロック検出
回路、100 クロック発生回路、101 位相同期回路、
102 波形整形回路。
Claims (12)
- 【請求項1】 縦続接続された複数のディレイラインに
第1クロックを入力し、各ディレイラインから出力され
る第2クロックの論理により、前記第1クロックの周波
数を逓倍した第3クロックを発生するクロック発生回路
において、 前記ディレイラインはクロックを入断する2つの開閉部
と、該開閉部に共通に接続された遅延素子とからなる複
数の単位遅延素子を備え、該単位遅延素子を縦続接続し
て構成してあることを特徴とするクロック発生回路。 - 【請求項2】 縦続接続された複数のディレイラインに
第1クロックを入力し、各ディレイラインから出力され
る第2クロックの論理により、前記第1クロックの周波
数を逓倍した第3クロックを発生するクロック発生回路
において、 前記ディレイラインは、クロックを入断する2つの開閉
部及び該開閉部に共通に接続された遅延素子からなる複
数の単位遅延素子と、該複数の単位遅延素子を択一的に
選択して前記第1クロックを前記開閉部へ入力させる選
択手段とを備え、前記単位遅延素子を縦続接続して構成
してあることを特徴とするクロック発生回路。 - 【請求項3】 縦続接続された複数のディレイラインに
第1クロックを入力し、各ディレイラインから出力され
る第2クロックの論理により、前記第1クロックの周波
数を逓倍した第3クロックを発生するクロック発生回路
において、 前記ディレイラインは、クロックを入断する2つの開閉
部及び該開閉部に共通に接続した遅延素子からなる複数
の単位遅延素子により構成されており、該ディレイライ
ンと、前記第1クロックを入力すべき論理回路とを交互
に縦続接続してあることを特徴とするクロック発生回
路。 - 【請求項4】 縦続接続された複数のディレイラインに
第1クロックを入力し、各ディレイラインから出力され
る第2クロックの論理により、前記第1クロックの周波
数を逓倍した第3クロックを発生するクロック発生回路
において、 前記第1クロック及び最後段のディレイラインが出力す
る第2クロックを入力すべき位相比較器と、該位相比較
器の出力信号に基づいて制御され、ディレイラインの遅
延時間を制御する制御回路とを備えていることを特徴と
するクロック発生回路。 - 【請求項5】 縦続接続された複数のディレイラインに
第1クロックを入力し、各ディレイラインから出力され
る第2クロックの論理により、前記第1クロックの周波
数を逓倍した第3クロックを発生するクロック発生回路
において、 前記ディレイラインは、クロックを入断する2つの開閉
部及び該開閉部に共通に接続した遅延素子からなる複数
の単位遅延素子により構成されており、前記単位遅延素
子と論理回路とを交互に縦続接続しており、最前段のデ
ィレイラインに入力する第1クロックを各論理回路に共
通に入力しており、第1クロック及び最後段のディレイ
ラインが出力する第2クロックを入力すべき位相比較器
と、各ディレイラインが出力する第2クロックを入力す
べき周波数比較部とを備え、該周波数比較部の出力信号
が、所定の論理レベルである場合には、位相比較器の出
力信号によりディレイラインの遅延時間を制御する構成
にしてあることを特徴とするクロック発生回路。 - 【請求項6】 縦続接続された複数のディレイラインに
第1クロックを入力し、各ディレイラインから出力され
る第2クロックの論理により、前記第1クロックの周波
数を逓倍した第3クロックを発生するクロック発生回路
において、前記ディレイラインはクロックを入断する2
つの開閉部及び該開閉部に共通に接続された遅延素子か
らなる複数の単位遅延素子により構成されており、前記
第1クロックを2分周回路を介してディレイラインに入
力すべく構成してあることを特徴とするクロック発生回
路。 - 【請求項7】 縦続接続された複数のディレイラインに
第1クロックを入力し、各ディレイラインから出力され
る第2クロックの論理により、前記第1クロックの周波
数を逓倍した第3クロックを発生するクロック発生回路
において、 前記ディレイラインは、クロックを入断する2つの開閉
部及び該開閉部に共通に接続された遅延素子からなる複
数の単位遅延素子を縦続接続して第1ディレイライン部
及び第2ディレイライン部を構成しており、第1ディレ
イライン部及び第2ディレイライン部の単位遅延素子の
遅延時間を異ならせてあることを特徴とするクロック発
生回路。 - 【請求項8】 縦続接続された複数のディレイラインに
第1クロックを入力し、各ディレイラインから出力され
る第2クロックの論理により、前記第1クロックの周波
数を逓倍した第3クロックを発生するクロック発生回路
において、 前記ディレイラインは、クロックを入断する2つの開閉
部と、該開閉部に共通に接続された遅延素子とからなる
複数の単位遅延素子を縦続接続して、遅延時間が異なる
第1ディレイライン部及び第2ディレイライン部を構成
し、該第1ディレイライン部及び第2ディレイライン部
を縦続接続しており、前記第1クロック及び最後段のデ
ィレイラインから出力される第2クロックを入力すべき
第1位相比較器及び第2位相比較器と、第1位相比較器
の出力信号を入力すべき第1制御回路及びロック検出回
路と、第2位比較器の出力信号を入力すべき第2制御回
路とを備え、ロック検出回路の検出信号により第2位相
比較器及び第2制御回路の出力信号の入断を制御し、第
1制御回路の出力信号により第1ディレイライン部の遅
延時間を、第2制御回路の出力信号により第2ディレイ
ライン部の遅延時間を制御すべく構成してあることを特
徴とするクロック発生回路。 - 【請求項9】 請求項1乃至請求項8のクロック発生回
路を内蔵している半導体装置。 - 【請求項10】 縦続接続された複数のディレイライン
に第1クロックを入力し、各ディレイラインから出力さ
れる第2クロックの論理により、前記第1クロックの周
波数を逓倍した第3クロックを発生するようにしてお
り、各ディレイラインが縦続接続した複数の単位遅延素
子からなっている該単位遅延素子の接続段数を算出する
方法であって、1つのディレイラインにおいて縦続接続
する単位遅延素子の接続段数Kを、 K≧[{1/(2・N・Fref )}−(Tmul )]/
(Tdmin) Fref :周波数を逓倍すべきクロックの下限周波数 N :周波数逓倍数 Tdmin :単位遅延素子固有の遅延時間最小値 Tmul :ディレイラインの最小遅延時間 により算出することを特徴とするクロック発生回路の単
位遅延素子接続段数算出方法。 - 【請求項11】 クロックの位相を同期させるPLL回
路において、請求項1乃至請求項8のいずれかのクロッ
ク発生回路と、該クロック発生回路の出力クロックを入
力すべき位相同期回路とを備え、前記クロック発生回路
及び前記位相同期回路へ共通のクロックを入力し、位相
同期回路の出力クロックを位相同期回路へ入力すべく構
成してあることを特徴とするPLL回路。 - 【請求項12】 クロックの位相を同期させるPLL回
路において、 位相同期回路と、該位相同期回路が出力するクロックを
入力すべき請求項1乃至請求項8のいずれかのクロック
発生回路とを備え、前記位相同期回路及び前記クロック
発生回路に共通のクロックを入力し、クロック発生回路
の出力クロックを位相同期回路へ入力すべく構成してあ
ることを特徴とするPLL回路。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22945395A JP3561792B2 (ja) | 1995-09-06 | 1995-09-06 | クロック発生回路 |
TW084112540A TW278152B (en) | 1995-09-06 | 1995-11-24 | A design method of clock generating circuit and pll circuit and semi-conductor device combined with clock generating circuit |
US08/588,934 US5801559A (en) | 1995-09-06 | 1996-01-19 | Clock generating circuit, PLL circuit, semiconductor device, and methods for designing and making the clock generating circuit |
EP96101425A EP0762262A1 (en) | 1995-09-06 | 1996-02-01 | Clock generating circuit, PLL circuit |
CN96105440A CN1101955C (zh) | 1995-09-06 | 1996-04-23 | 时钟产生电路,锁相环电路,半导体装置以及设计方法 |
KR1019960012719A KR100200892B1 (ko) | 1995-09-06 | 1996-04-24 | 클록발생회로, 피엘엘회로와 도체장치 및 블록발생회로의 설계방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22945395A JP3561792B2 (ja) | 1995-09-06 | 1995-09-06 | クロック発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0974339A true JPH0974339A (ja) | 1997-03-18 |
JP3561792B2 JP3561792B2 (ja) | 2004-09-02 |
Family
ID=16892446
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22945395A Expired - Fee Related JP3561792B2 (ja) | 1995-09-06 | 1995-09-06 | クロック発生回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5801559A (ja) |
EP (1) | EP0762262A1 (ja) |
JP (1) | JP3561792B2 (ja) |
KR (1) | KR100200892B1 (ja) |
CN (1) | CN1101955C (ja) |
TW (1) | TW278152B (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6414528B1 (en) | 1999-04-27 | 2002-07-02 | Seiko Epson Corporation | Clock generation circuit, serial/parallel conversion device and parallel/serial conversion device together with semiconductor device |
KR100355759B1 (ko) * | 1999-12-29 | 2002-10-19 | 광주과학기술원 | 2의n배 클럭 체배기 |
WO2007072731A1 (ja) * | 2005-12-20 | 2007-06-28 | Advantest Corporation | 発振回路、試験装置、及び電子デバイス |
JP2010233226A (ja) * | 1997-05-23 | 2010-10-14 | Renesas Electronics Corp | クロック生成回路 |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5838179A (en) * | 1996-07-03 | 1998-11-17 | General Signal Corporation | Clock compensation circuit |
JPH10256883A (ja) * | 1997-03-06 | 1998-09-25 | Nec Ic Microcomput Syst Ltd | デジタル逓倍回路 |
DE19860964B4 (de) * | 1997-05-23 | 2004-03-18 | Mitsubishi Denki K.K. | Taktgenerator |
US6157226A (en) * | 1997-05-23 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Clock generator |
JP4033962B2 (ja) * | 1997-05-23 | 2008-01-16 | 株式会社ルネサステクノロジ | クロック生成回路 |
JP3319340B2 (ja) * | 1997-05-30 | 2002-08-26 | 日本電気株式会社 | 半導体回路装置 |
JP3006550B2 (ja) * | 1997-06-30 | 2000-02-07 | 日本電気株式会社 | クロック調整回路 |
JP3678570B2 (ja) * | 1998-01-17 | 2005-08-03 | 日本電気株式会社 | 半導体集積回路 |
JP3110377B2 (ja) * | 1998-04-28 | 2000-11-20 | 日本電気アイシーマイコンシステム株式会社 | 逓倍回路 |
US6201413B1 (en) * | 1998-10-01 | 2001-03-13 | United Memories, Inc. | Synchronous integrated circuit device utilizing an integrated clock/command technique |
KR100303777B1 (ko) | 1998-12-30 | 2001-11-02 | 박종섭 | 지연-펄스-지연을 이용한 지연고정루프 클록발생기 |
GB2376821B (en) * | 1998-12-30 | 2003-04-09 | Hyundai Electronics Ind | Delayed locked loop clock generator using delay-pulse-delay |
KR100640568B1 (ko) * | 2000-03-16 | 2006-10-31 | 삼성전자주식회사 | 마스터-슬레이브 구조를 갖는 지연동기루프 회로 |
JP4454810B2 (ja) | 2000-08-04 | 2010-04-21 | Necエレクトロニクス株式会社 | デジタル位相制御方法及びデジタル位相制御回路 |
DE10120764B4 (de) * | 2001-04-27 | 2004-12-23 | Infineon Technologies Ag | Schaltung zum Synchronisieren von Signalen beim Informationsaustausch zwischen Schaltkreisen |
JP2003188720A (ja) * | 2001-12-21 | 2003-07-04 | Mitsubishi Electric Corp | Pll回路 |
JP2005286467A (ja) * | 2004-03-29 | 2005-10-13 | Fujitsu Ltd | デジタルdll装置、デジタルdll制御方法、デジタルdll制御プログラム |
US7088156B2 (en) * | 2004-08-31 | 2006-08-08 | Micron Technology, Inc. | Delay-locked loop having a pre-shift phase detector |
TWI256539B (en) * | 2004-11-09 | 2006-06-11 | Realtek Semiconductor Corp | Apparatus and method for generating a clock signal |
US7675336B1 (en) * | 2004-12-17 | 2010-03-09 | Altera Corporation | Clock duty cycle recovery circuit |
US7158443B2 (en) * | 2005-06-01 | 2007-01-02 | Micron Technology, Inc. | Delay-lock loop and method adapting itself to operate over a wide frequency range |
US7453301B1 (en) | 2005-08-05 | 2008-11-18 | Xilinx, Inc. | Method of and circuit for phase shifting a clock signal |
US7453297B1 (en) * | 2005-08-05 | 2008-11-18 | Xilinx, Inc. | Method of and circuit for deskewing clock signals in an integrated circuit |
US7822161B2 (en) * | 2006-09-01 | 2010-10-26 | Korea Electrotechnology Research Institute | Impulse radio-based ultra wideband (IR-UWB) system using 1-bit digital sampler and bit decision window |
US7525363B2 (en) * | 2006-09-01 | 2009-04-28 | Via Technologies, Inc. | Delay line and delay lock loop |
US7751274B2 (en) * | 2006-09-05 | 2010-07-06 | Intel Corporation | Extended synchronized clock |
CN101729063B (zh) * | 2008-10-16 | 2012-05-30 | 北京兆易创新科技有限公司 | 延迟锁相环电路及调整输出时钟信号相位的方法 |
CN101446843A (zh) * | 2008-12-30 | 2009-06-03 | 北京中星微电子有限公司 | 一种高频时钟发生器、时钟频率转换方法以及一种芯片 |
US8390352B2 (en) * | 2009-04-06 | 2013-03-05 | Honeywell International Inc. | Apparatus and method for compensating for process, voltage, and temperature variation of the time delay of a digital delay line |
CN102148614B (zh) * | 2010-02-10 | 2015-11-11 | 上海华虹宏力半导体制造有限公司 | 脉冲产生电路及方法、基准电压产生及其推动电路及方法 |
CN102664608B (zh) * | 2010-12-28 | 2015-03-11 | 博通集成电路(上海)有限公司 | 频率倍增器及频率倍增的方法 |
BR112015026915A2 (pt) * | 2013-04-22 | 2017-07-25 | Hardoor Top Design & Tech Ltd | dispositivo de fechamento suave e sistema para fechamento suave |
CN103490728A (zh) * | 2013-09-04 | 2014-01-01 | 苏州苏尔达信息科技有限公司 | 一种频率倍增电路 |
CN111404550B (zh) * | 2019-01-03 | 2022-09-09 | 无锡华润上华科技有限公司 | 模数转换器及其时钟产生电路 |
CN109857190A (zh) * | 2019-02-27 | 2019-06-07 | 苏州浪潮智能科技有限公司 | 一种时钟信号处理方法、装置、设备及可读存储介质 |
CN111245430A (zh) * | 2020-03-20 | 2020-06-05 | 深圳芯行科技有限公司 | 一种可降低环形振荡器功耗的电路及方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4496861A (en) * | 1982-12-06 | 1985-01-29 | Intel Corporation | Integrated circuit synchronous delay line |
JPS6227813A (ja) * | 1985-07-29 | 1987-02-05 | Hitachi Ltd | 位相同期方式 |
US4837643A (en) * | 1986-11-07 | 1989-06-06 | Archive Corporation | Circuit for controlling frequency and phase of voltage controlled oscillator in a data smoother for a streaming cartridge tape drive |
JPS63207213A (ja) * | 1987-02-23 | 1988-08-26 | Fujitsu Ltd | 遅延回路 |
JPS63244494A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | 半導体記憶装置 |
JPS63286020A (ja) * | 1987-05-18 | 1988-11-22 | Fujitsu Ltd | 可変遅延素子 |
US4789996A (en) * | 1988-01-28 | 1988-12-06 | Siemens Transmission Systems, Inc. | Center frequency high resolution digital phase-lock loop circuit |
JPH02288724A (ja) * | 1989-04-28 | 1990-11-28 | Nec Corp | 遅延回路 |
JPH03198417A (ja) * | 1989-12-26 | 1991-08-29 | Nec Corp | ディジタル遅延回路 |
FR2658015B1 (fr) * | 1990-02-06 | 1994-07-29 | Bull Sa | Circuit verrouille en phase et multiplieur de frequence en resultant. |
JPH05129907A (ja) * | 1991-10-31 | 1993-05-25 | Nec Kyushu Ltd | 信号遅延装置 |
US5446867A (en) * | 1992-05-29 | 1995-08-29 | Intel Corporation | Microprocessor PLL clock circuit with selectable delayed feedback |
US5389843A (en) * | 1992-08-28 | 1995-02-14 | Tektronix, Inc. | Simplified structure for programmable delays |
US5422835A (en) * | 1993-07-28 | 1995-06-06 | International Business Machines Corporation | Digital clock signal multiplier circuit |
US5376829A (en) * | 1993-09-10 | 1994-12-27 | Sun Microsystems, Inc. | High-speed complementary multiplexer |
US5463337A (en) * | 1993-11-30 | 1995-10-31 | At&T Corp. | Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein |
JPH07202649A (ja) * | 1993-12-27 | 1995-08-04 | Toshiba Corp | 逓倍回路 |
KR960009965B1 (ko) * | 1994-04-14 | 1996-07-25 | 금성일렉트론 주식회사 | 주파수 배수 회로 |
US5491673A (en) * | 1994-06-02 | 1996-02-13 | Advantest Corporation | Timing signal generation circuit |
-
1995
- 1995-09-06 JP JP22945395A patent/JP3561792B2/ja not_active Expired - Fee Related
- 1995-11-24 TW TW084112540A patent/TW278152B/zh active
-
1996
- 1996-01-19 US US08/588,934 patent/US5801559A/en not_active Expired - Fee Related
- 1996-02-01 EP EP96101425A patent/EP0762262A1/en not_active Withdrawn
- 1996-04-23 CN CN96105440A patent/CN1101955C/zh not_active Expired - Fee Related
- 1996-04-24 KR KR1019960012719A patent/KR100200892B1/ko not_active IP Right Cessation
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010233226A (ja) * | 1997-05-23 | 2010-10-14 | Renesas Electronics Corp | クロック生成回路 |
US6414528B1 (en) | 1999-04-27 | 2002-07-02 | Seiko Epson Corporation | Clock generation circuit, serial/parallel conversion device and parallel/serial conversion device together with semiconductor device |
KR100355759B1 (ko) * | 1999-12-29 | 2002-10-19 | 광주과학기술원 | 2의n배 클럭 체배기 |
WO2007072731A1 (ja) * | 2005-12-20 | 2007-06-28 | Advantest Corporation | 発振回路、試験装置、及び電子デバイス |
JPWO2007072731A1 (ja) * | 2005-12-20 | 2009-05-28 | 株式会社アドバンテスト | 発振回路、試験装置、及び電子デバイス |
US7863990B2 (en) | 2005-12-20 | 2011-01-04 | Advantest Corporation | Oscillation circuit, test apparatus and electronic device |
JP4772801B2 (ja) * | 2005-12-20 | 2011-09-14 | 株式会社アドバンテスト | 発振回路、試験装置、及び電子デバイス |
Also Published As
Publication number | Publication date |
---|---|
TW278152B (en) | 1996-06-11 |
KR970018653A (ko) | 1997-04-30 |
KR100200892B1 (ko) | 1999-07-01 |
CN1144926A (zh) | 1997-03-12 |
JP3561792B2 (ja) | 2004-09-02 |
EP0762262A1 (en) | 1997-03-12 |
US5801559A (en) | 1998-09-01 |
CN1101955C (zh) | 2003-02-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0974339A (ja) | クロック発生回路、pll回路及び半導体装置、並びにクロック発生回路の単位遅延素子接続段数算出方法 | |
US7327176B2 (en) | Delay circuit and delay synchronization loop device | |
US9973177B1 (en) | Clock generator with injection-locking oscillators | |
US6292040B1 (en) | Internal clock signal generating circuit having function of generating internal clock signals which are multiplication of an external clock signal | |
JP3993717B2 (ja) | 半導体集積回路装置 | |
JP4871462B2 (ja) | 補間回路とdll回路及び半導体集積回路 | |
US6525581B1 (en) | Duty correction circuit and a method of correcting a duty | |
KR100721741B1 (ko) | 클록 생성 회로 | |
KR100251263B1 (ko) | 주파수 체배 회로 | |
US6366150B1 (en) | Digital delay line | |
US5708381A (en) | Variable delay circuit | |
US7071751B1 (en) | Counter-controlled delay line | |
JPH0888565A (ja) | 無抵抗器型の電圧制御発振器 | |
KR950010208B1 (ko) | 신호지연회로 및 클록신호발생회로 | |
KR100299357B1 (ko) | 위상비교회로,dll회로및반도체집적회로 | |
KR100313255B1 (ko) | 디지털주파수체배기용조합지연회로 | |
US20030112045A1 (en) | Precision aligned multiple concurrent duty cycles from a programmable duty cycle generator | |
US6918050B2 (en) | Delay adjustment circuit and a clock generating circuit using the same | |
US20030231064A1 (en) | PLL circuit and phase difference detecting circuit that can reduce phase pull-in time and adjust a skew at a higher precision | |
JPH11312962A (ja) | 逓倍回路 | |
JPH11145799A (ja) | 集積回路 | |
US6577202B1 (en) | Multiple duty cycle tap points for a precise and programmable duty cycle generator | |
JPH10276083A (ja) | 偶数奇数分周回路 | |
JP2002182779A (ja) | 変更されたクロック信号発生器 | |
JPH09326689A (ja) | クロック発生回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040518 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040518 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |