JPS63286020A - 可変遅延素子 - Google Patents
可変遅延素子Info
- Publication number
- JPS63286020A JPS63286020A JP62122190A JP12219087A JPS63286020A JP S63286020 A JPS63286020 A JP S63286020A JP 62122190 A JP62122190 A JP 62122190A JP 12219087 A JP12219087 A JP 12219087A JP S63286020 A JPS63286020 A JP S63286020A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- fuse
- terminal
- circuit
- fuse circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 abstract description 9
- 238000007664 blowing Methods 0.000 abstract description 2
- 230000010354 integration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は信号に所定の遅延を図るために複数のLC回
路を使用し形成される可変遅延素子が、大きいスペース
及びコスト高になることに対処するため、直列接続され
た複数の遅延素子とヒユーズ回路で構成し、ヒユーズ回
路を溶断して遅延量を可変にする。
路を使用し形成される可変遅延素子が、大きいスペース
及びコスト高になることに対処するため、直列接続され
た複数の遅延素子とヒユーズ回路で構成し、ヒユーズ回
路を溶断して遅延量を可変にする。
この発明は可変遅延素子に係り、特に論理回路の遅延量
を可変する低コスト、且つ省スペースを図った可変遅延
素子に関するものである。
を可変する低コスト、且つ省スペースを図った可変遅延
素子に関するものである。
情報、通信の分野で論理回路が広く用いられている。こ
の論理回路は動作を確実に行うため、これを作動するタ
イミングが必要となる。このタイミングは遅延素子によ
って作成されている。
の論理回路は動作を確実に行うため、これを作動するタ
イミングが必要となる。このタイミングは遅延素子によ
って作成されている。
しかも、このタイミングは種々のものが要求されている
。従って小型、即ち省スペースが図れ、且つ低コストの
可変遅延素子が要求されている。
。従って小型、即ち省スペースが図れ、且つ低コストの
可変遅延素子が要求されている。
従来遅延量を可変にするのに、第5図に示す可変遅延回
路が一般に使用されている。インダクタンスLとキパシ
タンスCで、例えばLl 、 C1・・L5゜C5のT
型フィルタ回路群を直列接続して形成して、T型フィル
タ回路の接続部に端子40−1・・4G−6を設け、こ
れら端子40−1・・・40−6にロークリスイッチ5
を接続して構成し、ロータリスイッチ5の出力をオア回
路6に入力するようにしである。
路が一般に使用されている。インダクタンスLとキパシ
タンスCで、例えばLl 、 C1・・L5゜C5のT
型フィルタ回路群を直列接続して形成して、T型フィル
タ回路の接続部に端子40−1・・4G−6を設け、こ
れら端子40−1・・・40−6にロークリスイッチ5
を接続して構成し、ロータリスイッチ5の出力をオア回
路6に入力するようにしである。
若し、必要であれば、上記した可変遅延回路40が複数
用いられる。なお1、入力信号は端子1に入力され、例
えばLl、L2を経て遅延されて端子40−3゜ロータ
リスイッチ5及びオア回路6を経て出力端子4に出力さ
れる。
用いられる。なお1、入力信号は端子1に入力され、例
えばLl、L2を経て遅延されて端子40−3゜ロータ
リスイッチ5及びオア回路6を経て出力端子4に出力さ
れる。
従来の可変遅延回路は、遅延出力を取出す端子が複数必
要となり、且つ遅延量を選択するためのスイッチを必要
、とし大きいスペースとなり、更に高価であると云う問
題があった。
要となり、且つ遅延量を選択するためのスイッチを必要
、とし大きいスペースとなり、更に高価であると云う問
題があった。
この発明では、上記従来の状況から低価格でスペースの
小さい可変遅延素子を提供することを目的とするもので
ある。
小さい可変遅延素子を提供することを目的とするもので
ある。
この発明で、は、第1図原理図に示すように、入力端子
1に直列に遅延素子1−1〜l−r+を接続し、接続点
及び両端にヒユーズ回路4−1〜4−mを接続した構造
である。
1に直列に遅延素子1−1〜l−r+を接続し、接続点
及び両端にヒユーズ回路4−1〜4−mを接続した構造
である。
必要とする遅延量即ち、遅延素子1−1.遅延素子1−
2によって遅延される量が必要であると、ヒユーズ回路
4−3を除いて、全部ヒユーズ回路を溶断するようにし
、ヒユーズ回路を選択して遅延量の可変が可能になる。
2によって遅延される量が必要であると、ヒユーズ回路
4−3を除いて、全部ヒユーズ回路を溶断するようにし
、ヒユーズ回路を選択して遅延量の可変が可能になる。
第2図は本発明の可変遅延素子の一実施例の模式図であ
る。入力信号が入力される端子1に、遅延素子1−1〜
1−4が直列に接続されている。なお、このそれぞれの
遅延素子1−1〜1−4は、2個のインバータで構成さ
れている。この遅延素子の両端及び接続点にバッファ2
−1〜2−5が接続され、バッファ2−1〜2−5ばは
、ダイオード3−1〜3−5を介してヒユーズ回路4−
1〜4−5がそれぞれ接続され、ヒユーズ回路4−1〜
4−5の他端は一点接続されて端子4に接続されている
。上記したのが可変遅延素子2の構造である。
る。入力信号が入力される端子1に、遅延素子1−1〜
1−4が直列に接続されている。なお、このそれぞれの
遅延素子1−1〜1−4は、2個のインバータで構成さ
れている。この遅延素子の両端及び接続点にバッファ2
−1〜2−5が接続され、バッファ2−1〜2−5ばは
、ダイオード3−1〜3−5を介してヒユーズ回路4−
1〜4−5がそれぞれ接続され、ヒユーズ回路4−1〜
4−5の他端は一点接続されて端子4に接続されている
。上記したのが可変遅延素子2の構造である。
例えば、ヒーズ回路4−2は、バッファ2−2が高レベ
ル、端子4を低レベルにするとダイオード3−2とヒユ
ーズ回路4−2に大電流が流れヒユーズが溶断する。バ
ッファ2−2が低レベルであると、ヒユーズ回路4−2
は溶断しない。ダイオード3−2はバッファ2−2が低
レベルである時他のバッファの高レベルを低レベルにし
ないために設けである。
ル、端子4を低レベルにするとダイオード3−2とヒユ
ーズ回路4−2に大電流が流れヒユーズが溶断する。バ
ッファ2−2が低レベルであると、ヒユーズ回路4−2
は溶断しない。ダイオード3−2はバッファ2−2が低
レベルである時他のバッファの高レベルを低レベルにし
ないために設けである。
次ぎに上記した可変遅延素子を使用する場合の操作を第
3図のタイムチャートによって説明する。
3図のタイムチャートによって説明する。
第3図(a)に示すように、遅延素子1−1〜1−4の
遅延時間より短いパルスを入力端子1に入力すると、第
3図世)に示すように遅延素子の数だけパルスが端子4
に発生する。
遅延時間より短いパルスを入力端子1に入力すると、第
3図世)に示すように遅延素子の数だけパルスが端子4
に発生する。
若し遅延素子の遅延時間tの3倍の遅延時間3tを必要
とする時は、第3図(C1に示すように入力信号から3
倍の遅延時間に近い箇所、即ちA部を除いて低レベルの
書き込み信号を端子4から入力する。従って、ヒユーズ
回路4−4を除いて他のヒーズ回路4−1〜4−3.4
−5が溶断される。
とする時は、第3図(C1に示すように入力信号から3
倍の遅延時間に近い箇所、即ちA部を除いて低レベルの
書き込み信号を端子4から入力する。従って、ヒユーズ
回路4−4を除いて他のヒーズ回路4−1〜4−3.4
−5が溶断される。
なお、上記ヒユーズ回路の溶断は、確実に溶断されるよ
うに、繰り返し上記した操作を行う。結果として所要と
する3倍の遅延時間の信号が端子4に得られる。上記説
明は遅延素子を4個として説明を行ったが、勿論任意の
数であっても支障なく、遅延素子として従来のLC素子
を用いても何等支障されない。
うに、繰り返し上記した操作を行う。結果として所要と
する3倍の遅延時間の信号が端子4に得られる。上記説
明は遅延素子を4個として説明を行ったが、勿論任意の
数であっても支障なく、遅延素子として従来のLC素子
を用いても何等支障されない。
第4図は本発明の他の実施例を示す平面図であり、上記
説明した可変遅延素子2を複数個一体的に形成したもの
である。
説明した可変遅延素子2を複数個一体的に形成したもの
である。
以上の説明から明らかなように、本発明によれば、遅延
時間の設定が書き込み信号によって行われ、操作が簡単
で集積化が容易であり、低コスト及び省スペースを図る
上できわめて有効性の高いものとなる。
時間の設定が書き込み信号によって行われ、操作が簡単
で集積化が容易であり、低コスト及び省スペースを図る
上できわめて有効性の高いものとなる。
第1図は本発明の原理図、
第2図は本発明の可変遅延素子を示す一実施例の模式図
、 第3図は本発明の遅延量設定タイムチャート、第4図は
本発明の他の実施例を示す平面図、第5図は従来の可変
遅延回路図、 図において、2は可変遅延素子、1−1〜1−nは遅延
素子、4−1〜4−5はヒユーズ回路を示す。 不発9シ深シm 第1図 秘明祠菱遵龜ア)けT−炊判り1弐m 第2図 ォ萄芒日月のl【孜量nυでタイ4千ヤード第3図 4発明/14む尤始別すイ乎面図 第4図 従来の報オ迄亘路閏 第5図
、 第3図は本発明の遅延量設定タイムチャート、第4図は
本発明の他の実施例を示す平面図、第5図は従来の可変
遅延回路図、 図において、2は可変遅延素子、1−1〜1−nは遅延
素子、4−1〜4−5はヒユーズ回路を示す。 不発9シ深シm 第1図 秘明祠菱遵龜ア)けT−炊判り1弐m 第2図 ォ萄芒日月のl【孜量nυでタイ4千ヤード第3図 4発明/14む尤始別すイ乎面図 第4図 従来の報オ迄亘路閏 第5図
Claims (1)
- 【特許請求の範囲】 直列接続された複数の遅延素子(1−1〜1−n)と、
それぞれの接続部及び両端に接続され他端が一点接続さ
れてなるヒューズ回路(4−1〜4−m)とからなり、 前記各ヒューズ回路(4−1〜4−m)を選択的に溶断
して遅延量を可変するように一体構成したことを特徴と
する可変遅延素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62122190A JPS63286020A (ja) | 1987-05-18 | 1987-05-18 | 可変遅延素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62122190A JPS63286020A (ja) | 1987-05-18 | 1987-05-18 | 可変遅延素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63286020A true JPS63286020A (ja) | 1988-11-22 |
Family
ID=14829800
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62122190A Pending JPS63286020A (ja) | 1987-05-18 | 1987-05-18 | 可変遅延素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63286020A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5801559A (en) * | 1995-09-06 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit, PLL circuit, semiconductor device, and methods for designing and making the clock generating circuit |
-
1987
- 1987-05-18 JP JP62122190A patent/JPS63286020A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5801559A (en) * | 1995-09-06 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit, PLL circuit, semiconductor device, and methods for designing and making the clock generating circuit |
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