JPS63286020A - 可変遅延素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 この発明は信号に所定の遅延を図るために複数のＬＣ回
路を使用し形成される可変遅延素子が、大きいスペース
及びコスト高になることに対処するため、直列接続され
た複数の遅延素子とヒユーズ回路で構成し、ヒユーズ回
路を溶断して遅延量を可変にする。

〔産業上の利用分野〕

この発明は可変遅延素子に係り、特に論理回路の遅延量
を可変する低コスト、且つ省スペースを図った可変遅延
素子に関するものである。

情報、通信の分野で論理回路が広く用いられている。こ
の論理回路は動作を確実に行うため、これを作動するタ
イミングが必要となる。このタイミングは遅延素子によ
って作成されている。

しかも、このタイミングは種々のものが要求されている
。従って小型、即ち省スペースが図れ、且つ低コストの
可変遅延素子が要求されている。

〔従来の技術〕

従来遅延量を可変にするのに、第５図に示す可変遅延回
路が一般に使用されている。インダクタンスＬとキパシ
タンスＣで、例えばＬｌ　、　Ｃ１・・Ｌ５゜Ｃ５のＴ
型フィルタ回路群を直列接続して形成して、Ｔ型フィル
タ回路の接続部に端子４０−１・・４Ｇ−６を設け、こ
れら端子４０−１・・・４０−６にロークリスイッチ５
を接続して構成し、ロータリスイッチ５の出力をオア回
路６に入力するようにしである。

若し、必要であれば、上記した可変遅延回路４０が複数
用いられる。なお１、入力信号は端子１に入力され、例
えばＬｌ、Ｌ２を経て遅延されて端子４０−３゜ロータ
リスイッチ５及びオア回路６を経て出力端子４に出力さ
れる。

〔発明が解決しようとする問題点〕

従来の可変遅延回路は、遅延出力を取出す端子が複数必
要となり、且つ遅延量を選択するためのスイッチを必要
、とし大きいスペースとなり、更に高価であると云う問
題があった。

この発明では、上記従来の状況から低価格でスペースの
小さい可変遅延素子を提供することを目的とするもので
ある。

〔問題点を解決するための手段〕

この発明で、は、第１図原理図に示すように、入力端子
１に直列に遅延素子１−１〜ｌ−ｒ＋を接続し、接続点
及び両端にヒユーズ回路４−１〜４−ｍを接続した構造
である。

〔作用〕

必要とする遅延量即ち、遅延素子１−１．遅延素子１−
２によって遅延される量が必要であると、ヒユーズ回路
４−３を除いて、全部ヒユーズ回路を溶断するようにし
、ヒユーズ回路を選択して遅延量の可変が可能になる。

〔実施例〕

第２図は本発明の可変遅延素子の一実施例の模式図であ
る。入力信号が入力される端子１に、遅延素子１−１〜
１−４が直列に接続されている。なお、このそれぞれの
遅延素子１−１〜１−４は、２個のインバータで構成さ
れている。この遅延素子の両端及び接続点にバッファ２
−１〜２−５が接続され、バッファ２−１〜２−５ばは
、ダイオード３−１〜３−５を介してヒユーズ回路４−
１〜４−５がそれぞれ接続され、ヒユーズ回路４−１〜
４−５の他端は一点接続されて端子４に接続されている
。上記したのが可変遅延素子２の構造である。

例えば、ヒーズ回路４−２は、バッファ２−２が高レベ
ル、端子４を低レベルにするとダイオード３−２とヒユ
ーズ回路４−２に大電流が流れヒユーズが溶断する。バ
ッファ２−２が低レベルであると、ヒユーズ回路４−２
は溶断しない。ダイオード３−２はバッファ２−２が低
レベルである時他のバッファの高レベルを低レベルにし
ないために設けである。

次ぎに上記した可変遅延素子を使用する場合の操作を第
３図のタイムチャートによって説明する。

第３図（ａ）に示すように、遅延素子１−１〜１−４の
遅延時間より短いパルスを入力端子１に入力すると、第
３図世）に示すように遅延素子の数だけパルスが端子４
に発生する。

若し遅延素子の遅延時間ｔの３倍の遅延時間３ｔを必要
とする時は、第３図（Ｃ１に示すように入力信号から３
倍の遅延時間に近い箇所、即ちＡ部を除いて低レベルの
書き込み信号を端子４から入力する。従って、ヒユーズ
回路４−４を除いて他のヒーズ回路４−１〜４−３．４
−５が溶断される。

なお、上記ヒユーズ回路の溶断は、確実に溶断されるよ
うに、繰り返し上記した操作を行う。結果として所要と
する３倍の遅延時間の信号が端子４に得られる。上記説
明は遅延素子を４個として説明を行ったが、勿論任意の
数であっても支障なく、遅延素子として従来のＬＣ素子
を用いても何等支障されない。

第４図は本発明の他の実施例を示す平面図であり、上記
説明した可変遅延素子２を複数個一体的に形成したもの
である。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、遅延
時間の設定が書き込み信号によって行われ、操作が簡単
で集積化が容易であり、低コスト及び省スペースを図る
上できわめて有効性の高いものとなる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の可変遅延素子を示す一実施例の模式図
、 第３図は本発明の遅延量設定タイムチャート、第４図は
本発明の他の実施例を示す平面図、第５図は従来の可変
遅延回路図、 図において、２は可変遅延素子、１−１〜１−ｎは遅延
素子、４−１〜４−５はヒユーズ回路を示す。 不発９シ深シｍ 第１図 秘明祠菱遵龜ア）けＴ−炊判り１弐ｍ 第２図 ォ萄芒日月のｌ【孜量ｎυでタイ４千ヤード第３図 ４発明／１４む尤始別すイ乎面図 第４図 従来の報オ迄亘路閏 第５図

Claims (1)

1. 【特許請求の範囲】 直列接続された複数の遅延素子（１−１〜１−ｎ）と、
   それぞれの接続部及び両端に接続され他端が一点接続さ
   れてなるヒューズ回路（４−１〜４−ｍ）とからなり、 前記各ヒューズ回路（４−１〜４−ｍ）を選択的に溶断
   して遅延量を可変するように一体構成したことを特徴と
   する可変遅延素子。